KR20190060429A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 데이터가 저장되는 메모리 장치; 및 호스트의 요청에 따라 다양한 동작들이 수행되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 시스템 정보가 저장되는 내부 메모리(internal memory); 및 상기 메모리 장치의 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 경우, 상기 프로그램 동작이 중단된 상기 메모리 장치에 상기 시스템 정보에 대한 디버깅 정보(debugging information)가 저장되도록 상기 메모리 장치를 제어하는 CPU(central processing unit)를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operation method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 서든 파워 오프(sudden power off) 이후의 리빌드(rebuild) 동작에 사용되는 디버깅 정보(debugging information)를 오픈 블록(open block)에 기입하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 디버깅 정보를 오픈 블록(open block)에 기입함으로써, 메모리 시스템의 저장 영역을 효율적으로 사용할 수 있는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 호스트의 요청에 따라 다양한 동작들이 수행되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 시스템 정보가 저장되는 내부 메모리(internal memory); 및 상기 메모리 장치의 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 경우, 상기 프로그램 동작이 중단된 상기 메모리 장치에 상기 시스템 정보에 대한 디버깅 정보(debugging information)가 저장되도록 상기 메모리 장치를 제어하는 CPU(central processing unit)를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 다수의 메모리 블록들이 포함된 메모리 장치; 및 상기 메모리 블록들 중 서든 파워 오프(sudden power off)로 인해 발생된 오픈 블록(open block)에 디버깅 정보(debugging information)가 저장되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 선택된 페이지에 프로그램 동작을 수행하는 단계; 상기 프로그램 동작이 수행 중 서든 파워 오프(sudden power off)가 발생하면, 부팅 시 상기 선택된 페이지에 디버깅 정보를 기입하는 단계; 상기 디버깅 정보가 저장된 상기 선택된 페이지의 어드레스를 맵핑하는 단계; 재 부팅 시, 상기 맵핑된 어드레스에 따라 상기 선택된 페이지로부터 상기 디버깅 정보를 리드하는 단계; 상기 리드된 디버깅 정보에 따라, 이전에 수행된 리빌드 환경을 파악하여 상기 서든 파워 오프가 발생한 시점의 환경을 다시 구축하는 단계를 포함한다.
본 기술은 메모리 장치의 메모리 블록들을 효율적으로 사용할 수 있다.
또한, 본 기술은 메모리 장치에 더미 데이터(dummy data) 대신 디버깅 정보(debugging information)를 기입함으로써, 추후 리빌드(rebuild) 동작 시 상기 디버깅 정보를 토대로 이전 리빌드 동작에서의 메모리 시스템의 환경을 재 구축할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 내부 메모리를 구체적으로 설명하기 위한 도면이다.
도 4는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 5는 도 4의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 디버깅 정보(debugging information) 기입 동작을 설명하기 위한 도면이다.
도 7은 디버깅 정보 기입 동작 시 메모리 장치에 기입되는 정보의 실시예를 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 실시예에 따른 리빌드(rebuild) 동작을 설명하기 위한 도면이다.
도 10은 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 인터페이스 프로토콜들이 더 포함될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1100)를 제어할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
또한, 프로그램 동작이 수행 중 서든 파워 오프(sudden power off)가 발생하면, 메모리 컨트롤러(1200)는 프로그램 동작이 중단된 오픈 블록(open block)에 디버깅 정보(debugging information)가 저장되도록 메모리 장치(1100)를 제어할 수 있다. 또한, 메모리 컨트롤러(1200)는 추후에 서든 파워 오프가 발생하면, 리빌드(rebuild) 동작 시 메모리 장치(1100)에 저장된 디버깅 정보를 사용하여 이전에 수행된 리빌드(rebuild) 동작 환경을 재 구축할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(BUFFER MEMORY; 1210), CPU(central processing unit; 1220), 내부 메모리(INTERNAL MEMORY; 1230), 호스트 인터페이스(HOST INTERFACE; 1240), ECC(1250), 메모리 인터페이스(MEMORY INTERFACE; 1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)와 메모리 장치(1100) 사이에서 송수신되는 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작 시, 프로그램될 데이터는 메모리 장치(1100)에 전송되기 이전에 버퍼 메모리(1210)에 임시로 저장될 수 있으며, 이때 저장된 데이터를 메모리 장치(1100)에서 프로그램 동작이 페일된 경우 재 사용될 수 있다. 또한, 리드 동작 시, 메모리 장치(1100)로부터 리드된 데이터를 버퍼 메모리(1210)에 임시로 저장될 수 있다. 예를 들면, 리드 동작 시 버퍼 메모리(1210)에 정해진 용량의 리드된 데이터가 임시로 저장되면, 리드된 데이터는 호스트 인터페이스(1240)를 통해 호스트(2000)로 출력될 수 있다.
CPU(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드(command) 및 어드레스(address)를 생성하거나, 펌웨어(firmware)를 수행할 수 있다. 또한, 메모리 장치(1100)에 프로그램 동작이 수행되는 도중에 서든 파워 오프(sudden power off)가 발생하면, CPU(1220)는 다음 부팅 시 프로그램 동작이 중단된 메모리 장치(1100)의 오픈 블록에 디버깅 정보(debugging information)가 저장되도록 메모리 장치(1100)를 제어할 수 있다. 예를 들면, CPU(1220)는 부팅(re-booting) 시 리빌드(rebuild) 동작을 수행할 수 있으며, 상기 리빌드 동작 시 메모리 장치(1100)의 오픈 블록에 디버깅 정보(debugging information)가 저장되도록 메모리 장치(1100)를 제어할 수 있다. 메모리 장치(1100)에 저장된 디버깅 정보는 추후에 서든 파워 오프가 재 발생하면, 다음 부팅 시 메모리 시스템(도 1의 1000)의 이전에 수행된 리빌드 동작에서 어떤 동작이 수행되었는지를 파악하는데 사용될 수 있다. 이를 위해, 재부팅 동작에서 수행되는 리빌드 동작 시 메모리 장치(1100)의 오픈 블록으로부터 디버깅 정보가 리드될 수 있고, CPU(1220)는 리드된 디버깅 정보를 내부 메모리(1230)에 재 기입하고 리드된 디버깅 정보에 따라 이전 리빌드 동작 환경을 재 구축할 수 있다.
내부 메모리(1230)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 시스템 정보들을 저장할 수 있는 저장 장치(storage device)로 사용될 수 있다. 예를 들면, 내부 메모리(1230)는 SRAM으로 구현될 수 있다. 내부 메모리(1230)는 메모리 시스템(1000)의 동작에 필요한 다양한 시스템 정보가 저장된 테이블을 포함할 수 있다. 또한, 내부 메모리(1230)에는 서든 파워 오프로 인해 프로그램 동작이 중단된 페이지의 어드레스 맵핑 정보가 저장될 수 있다. 이러한 정보는 메모리 시스템(도 1의 1000)의 재 부팅 시 리드될 수 있다. CPU(1220)는 메모리 장치(1100)에 디버깅 정보가 저장되어 있는지를 판단하고, 디버깅 정보가 저장되어 있으면 메모리 장치(1100)로부터 디버깅 정보를 리드하여 내부 메모리(1230)에 기입하고, 내부 메모리(1230)에 기입된 정보를 토대로 후속 동작을 수행할 수 있다.
호스트 인터페이스(1240)는 CPU(1220)의 제어에 따라 메모리 시스템(1000)과 접속되는 외부의 호스트(2000)와 통신하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(1240)는 호스트(2000)로부터 기입 커맨드(write command), 데이터 및 기입 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다. 또한 호스트 인터페이스(1240)는 호스트(2000)로부터 리드 커맨드(read command) 및 리드 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다.
ECC(1250)는 에러 정정부(error correction unit)로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다. 예를 들면, ECC(1250)는 메모리 인터페이스(1260)를 통해 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding) 동작을 수행할 수 있다. 에러 정정 인코딩 동작이 수행된 데이터는 메모리 인터페이스(1260)를 통해 메모리 장치(1100)로 전달될 수 있다.
또한, ECC(1250)는 메모리 장치(1100)로부터 메모리 인터페이스(1260)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. ECC(1250)는 보즈-초두리-오켄젬 코드(BCH code) 또는 저밀도 패리티 체크 코드(LDPC code)에 기초하여 에러 정정 동작을 수행할 수 있다.
또한, ECC(1250)는 버퍼 메모리(1210)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding) 또는 에러 정정 디코딩(ECC decoding)을 수행할 수 있다.
메모리 인터페이스(1260)는 CPU(1220)의 제어에 따라 메모리 장치(1100)와 통신하도록 구성될 수 있다. 메모리 인터페이스(1260)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다. 예를 들면, CPU(1220)는 코드들을 사용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 3은 도 2의 내부 메모리를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 내부 메모리(1230)는 SRAM으로 구현될 수 있으며, 메모리 시스템(도 1의 1000)의 동작에 필요한 다양한 정보가 포함된 테이블들이 저장될 수 있다. 예를 들면, 내부 메모리(1230)에는 펌웨어 정보 테이블(firmware information table; FW_T), 시스템 정보 테이블(system information table; SI_T), 시스템 조각 테이블(system fragment table; SF_T), 논리적-물리적 어드레스 테이블(logical to physical address table; L2P_T), 물리적-논리적 테이블(physical to logical table; P2L_T) 및 리빌드 정보 테이블(rebuild information table; RI_T) 등이 저장될 수 있다.
메모리 시스템(1000)이 부팅(booting)될 때, 메모리 컨트롤러(1200)는 내부 메모리(1230)에 저장된 시스템 정보를 우선적으로 리드하고, 리드된 정보에 따라 메모리 시스템(1000)이 동작하기 위한 다양한 조건들을 설정할 수 있다.
도 4는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 또한, 메모리 셀 어레이(100)에는 서든 파워 오프(sudden power off) 발생 시점의 디버깅 정보(debugging information)가 저장될 수 있다. 예를 들면, 프로그램 동작 중 서든 파워 오프가 발생하면, 프로그램 동작이 중단된 오픈 블록에 디버깅 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조로 주로 구현되고 있다. 예를 들면, 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함하며, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 2의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 디버깅 커맨드, 어드레스 및 디버깅 정보를 수신 받으면, 디버깅 커맨드 및 어드레스를 제어 로직(300)에 전송하고 디버깅 정보를 컬럼 디코더(240)로 전송할 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
특히, 제어 로직(300)은 메모리 컨트롤러(도 2의 1200)로부터 디버깅 커맨드 및 어드레스를 수신 받으면, 해당 어드레스에 대응되는 메모리 블록의 페이지에 디버깅 정보가 저장되도록 주변 회로들(200)을 제어할 수 있다.
도 5는 도 4의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 플래인들(planes)을 포함할 수 있으며, 플래인들 각각에는 다수의 메모리 블록들(BLK1~BLKi)이 포함될 수 있다. 도 5에는 다수의 플래인들(planes) 중 어느 하나의 플래인에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)이 도시되어 있다.
제1 내지 제i 메모리 블록들(BLK1~BLKi)은 데이터가 저장되는 다수의 메모리 셀들을 포함할 수 있다. 메모리 장치(1100)가 낸드 플래시 메모리(NAND Flash memory)로 이루어진 경우, 메모리 셀들은 기판에 평행하게 배열된 2차원 구조 또는 기판에 수직하게 적층된 3차원 구조로 형성될 수 있다. 또한, 메모리 셀들은 페이지(page) 단위로 프로그램 및 리드 동작이 수행될 수 있다.
제1 내지 제i 메모리 블록들(BLK1~BLKi) 중 프로그램 동작이 완료된 블록들은 클로즈 블록(close block)이 되며, 프로그램 동작이 미완료된 블록은 오픈 블록(open block)이 되며, 프로그램 동작이 수행되지 않은 블록들은 소거 블록(erase block)이 될 수 있다.
도 6은 본 발명의 실시예에 따른 디버깅 정보(debugging information) 기입 동작을 설명하기 위한 도면이다.
도 6에서는 제i 메모리 블록(BLKi)을 예를 들어 설명하도록 한다.
제i 메모리 블록(BLKi)은 다수의 페이지들(PAGE1~PAGEj)을 포함할 수 있다. 예를 들면, 제i 메모리 블록(BLKi)은 제1 내지 제j 페이지들(PAGEi~PAGEj)을 포함할 수 있다.
프로그램 동작은 정해진 순서대로 페이지 단위로 수행될 수 있다. 예를 들면, 제1 페이지(PAGE1)가 가장 먼저 프로그램될 수 있으며, 제1 페이지(PAGE1)의 프로그램 동작이 완료되면 제2 페이지(PAGE2)가 프로그램될 수 있다. 이러한 순서로 제1 내지 제j 페이지들(PAGE1~PAGEj)이 순서대로 프로그램될 수 있다.
제1 내지 제j 페이지들(PAGE1~PAGEj)이 모두 프로그램되면 제i 메모리 블록(BLKi)은 프로그램 동작이 종료되어 클로즈 블록(close block)이 되지만, 제1 내지 제j 페이지들(PAGE1~PAGEj)의 프로그램 동작이 종료되기 이전에 서든 파워 오프(sudden power off; SPO)가 발생하면 제i 메모리 블록(BLKi)은 프로그램 동작이 완료되지 않은 오픈 블록(open block)이 될 수 있다.
제4 페이지(PAGE4)의 프로그램 동작 중 서든 파워 오프(SPO)가 발생한 경우를 예를 들어 설명하면 다음과 같다.
제1 내지 제3 페이지들(PAGE1~PAGE3)까지 프로그램 동작이 완료된 후, 제4 페이지(PAGE4)의 프로그램 동작 중 서든 파워 오프(SPO)가 발생하면, 제4 페이지(PAGE4)는 프로그램이 완료되지 않은 상태가 된다. 또한, 제4 페이지(PAGE4)의 프로그램 도중 발생한 서든 파워 오프(SPO)로 인해, 제4 페이지(PAGE4)에 인접하고 프로그램 동작이 완료된 제3 페이지(PAGE3)의 신뢰도가 저하될 수 있다. 특히, 하나의 메모리 셀에 다수의 비트들(bits)을 저장하는 멀티 레벨 셀(multi level cell; MLC)에서는 다수의 논리 페이지들이 각각의 물리 페이지에 저장되어야 하므로, 제3 페이지(PAGE3)의 프로그램 동작이 완료되지 않은 상태에서 제4 페이지(PAGE4)의 프로그램 동작 중 서든 파워 오프(SPO)가 발생할 수 있다. 따라서, 이러한 경우, 재부팅 후에 제3 페이지(PAGE3)의 데이터는 다른 페이지, 예를 들면 제5 페이지(PAGE5)에 복사되고 제5 페이지(PAGE5)에 프로그램 동작이 이어서 수행될 수 있다. 이를 위해, 메모리 컨트롤러(도 2의 1200)는 제3 페이지(PAGE3)에 저장된 데이터가 제5 페이지(PAGE5)에 저장되도록 메모리 장치(1100)를 제어할 수 있다. 특히, 메모리 컨트롤러(1200)는 서든 파워 오프(SPO)로 인해 프로그램 동작이 중단된 제4 페이지(PAGE4)에 무의미한 데이터를 저장하지 아니하고, 메모리 시스템(1000)에서 사용되는 정보가 제4 페이지(PAGE4)에 저장되도록 메모리 장치(1100)를 제어할 수 있다. 즉, 제4 페이지(PAGE4)의 프로그램 동작이 완료되기 이전에 서든 파워 오프(SPO)가 발생하면, 메모리 컨트롤러(1200)는 제4 페이지(PAGE4)를 여전히 소거 페이지로 인식한다. 따라서, 다음 프로그램 동작을 위하여 메모리 컨트롤러(1200)는 제4 페이지(PAGE4)에도 프로그램 동작을 수행하는데, 이때 무의미한 데이터 대신 사용 가능한 데이터를 기입함으로써 저장 용량의 낭비를 감소시킬 수 있다. 예를 들면, 프로그램 동작이 중단된 제4 페이지(PAGE4)에는 더미 데이터(dummy DATA) 대신 디버깅 정보(debugging information)가 저장될 수 있다. 제4 페이지(PAGE4)에 저장된 디버깅 정보는 메모리 시스템의 리빌드(rebuild) 동작 시 사용될 수 있다.
제1 내지 제3 페이지들(PAGE1~PAGE3)에 제1 내지 제3 데이터(DATA1~DATA3)가 저장된다고 가정하면, 메모리 컨트롤러(1200)는 서든 파워 오프(SPO)가 발생한 제4 페이지(PAGE4)의 다음 페이지인 제5 페이지(PAGE5)에 제3 데이터(DATA3)가 복사되도록 메모리 장치(1100)를 제어할 수 있다. 이에 따라, 메모리 컨트롤러(1200)는 제3 데이터(DATA3)가 저장된 페이지의 어드레스를 제3 페이지(PAGE3)가 아닌 제5 페이지(PAGE5)로 맵핑할 수 있다. 따라서, 제3 페이지(PAGE3)는 다음 소거 동작 및 프로그램 동작이 수행될 때까지 사용되지 않는다. 제4 페이지(PAGE4)에 저장되는 디버깅 정보(DI)는 메모리 시스템(1000)의 결함 발생시 수행된 리빌드 동작 환경에 대한 정보를 포함할 수 있다. 예를 들면, 메모리 시스템(1000)의 동작 조건이나 시스템 설정 값 등의 정보(DI)가 포함될 수 있다. 이처럼, 서든 파워 오프(SPO)가 발생한 페이지에 메모리 시스템(1000)에서 사용할 수 있는 정보를 기입함으로써, 메모리 장치(1100)의 메모리 블록을 보다 효율적으로 사용할 수 있다. 디버깅 정보(DI)를 기입하는 동작과 프로그램 완료된 페이지의 데이터를 다른 페이지로 복사하는 동작의 순서는 서로 바뀔 수도 있다. 또한, 디버깅 정보(DI)를 리드하고 기입하는 동작은 부팅시 수행되는 펌웨어에 의해 수행될 수 있다.
도 7은 디버깅 정보 기입 동작 시 메모리 장치에 기입되는 정보의 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 도 6에서 상술한 디버깅 정보(DI)의 예가 도시되어 있다. 예를 들면, 메모리 컨트롤러(도 2의 1200)의 내부 메모리(도 2의 130)에는 메모리 시스템(도 1의 1000)에서 사용되는 정보가 저장될 수 있는데, 메모리 시스템(1000)은 부팅 시 내부 메모리(1230)에 저장된 정보에 따라 메모리 시스템(1000)의 상태를 판단하고 각종 설정들을 할 수 있다. 예를 들면, 메모리 시스템(1000)은 내부 메모리(1230)에 저장된 정보에 따라 메모리 장치(1100)의 상태를 판단하고 후속 동작을 수행하기 위한 다양한 설정들을 할 수 있다.
서든 파워 오프(SPO)로 인해 프로그램 동작이 중단된 페이지에 저장되는 디버깅 정보(DI)는 해당 페이지의 프로그램 동작 시 메모리 시스템(1000)의 상태에 대한 정보일 수 있다. 이러한 정보는 내부 메모리(1230)에 저장된 정보일 수 있다. 예를 들면, 내부 메모리(1230)에는 펌웨어 정보 테이블(firmware information table; FW_T), 시스템 정보 테이블(system information table; SI_T), 시스템 조각 테이블(system fragment table; SF_T), 논리적-물리적 어드레스 테이블(logical to physical address table; L2P_T), 물리적-논리적 테이블(physical to logical table; P2L_T) 및 리빌드 정보 테이블(rebuild information table; RI_T) 등이 저장될 수 있다. 메모리 컨트롤러(1200)는 재부팅 시 이러한 디버깅 정보를 토대로 하여, 서든 파워 오프(SPO)가 발생한 시점의 펌웨어 환경을 다시 구축할 수 있다.
도 8 및 도 9는 본 발명의 실시예에 따른 리빌드(rebuild) 동작을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 제i 메모리 블록(BLKi)의 제4 페이지(PAGE4)의 프로그램 동작 수행 중 서든 파워 오프(SPO)가 발생한 경우, 이후의 부팅 동작 시 제4 페이지(PAGE4)에는 디버깅 정보(DI)가 저장될 수 있다. 제4 페이지(PAGE4)에 저장된 디버깅 정보(DI)는 메모리 시스템(도 1의 1000)의 리빌드 동작 시 사용될 수 있다. 예를 들면, 리빌드 동작 시, 메모리 컨트롤러(도 2의 1200)는 제i 메모리 블록(BLKi)의 제4 페이지(PAGE4)로부터 디버깅 정보(DI)를 리드(read)하고(도 8 참조), 디버깅 정보에 따라 내부 메모리(1230)에 시스템 정보를 다시 기입할 수 있다(도 9 참조).
이어서, 메모리 컨트롤러(1200)는 리빌드된 정보에 따라, 메모리 시스템(1000)의 동작 환경을 재 구축하고, 제i 메모리 블록(BLKi)에서 소거 상태에 해당되는 제5 내지 제j 페이지들(PAGR5~PAGEj)에 프로그램 동작이 이어서 수행되도록 메모리 장치(도 1의 1100)를 제어할 수 있다. 제5 페이지(PAGE5)에는 서든 파워 오프(SPO)가 발생한 페이지에 인접한 프로그램 완료된 페이지에 저장된 데이터가 복사될 수 있다. 예를 들면, 제3 페이지(PAGE3)의 신뢰도 저하를 고려하여, 메모리 컨트롤러(1200)는 제3 페이지(PAGE3)에 저장된 제3 데이터(DATA3)가 제5 페이지(PAGE5)에 저장되도록 메모리 장치(1100)를 제어할 수 있다. 나머지 제6 내지 제j 페이지들(PAGE6~PAGEj)에는 제4 내지 제k 데이터(DATA4~DATAk)가 저장될 수 있다.
제3 페이지(PAGE3)는 배드(BAD) 페이지로 맵핑(mapping)되고, 제3 데이터(DATA3)가 저장된 페이지는 제5 페이지(PAGE5)로 새로 맵핑(mapping)될 수 있다.
도 10은 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 11은 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 12는 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 13은 도 2에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1210: 버퍼 메모리
1220: CPU 1230: 내부 메모리
1240: 호스트 인터페이스 1250: ECC
1260: 메모리 인터페이스 DI: 디버깅 정보

Claims (18)

  1. 데이터가 저장되는 메모리 장치; 및
    호스트의 요청에 따라 다양한 동작들이 수행되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    시스템 정보가 저장되는 내부 메모리(internal memory); 및
    상기 메모리 장치의 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 경우, 상기 프로그램 동작이 중단된 상기 메모리 장치에 상기 시스템 정보에 대한 디버깅 정보(debugging information)가 저장되도록 상기 메모리 장치를 제어하는 CPU(central processing unit)를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 서든 파워 오프 발생 시, 상기 CPU는 상기 프로그램 동작이 중단된 상기 메모리 장치의 오픈 블록(open block)에 상기 디버깅 정보가 저장되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 시스템의 재 부팅 시, 상기 CPU는 펌웨어를 구동시켜 상기 메모리 장치에 저장된 상기 디버깅 정보를 리드하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 CPU는 상기 리빌드된 상기 내부 메모리의 정보에 따라, 상기 서든 파워 오프가 발생하기 이전에 수행된 리빌드 동작의 환경을 다시 구축하는 메모리 시스템.
  5. 데이터가 저장되는 다수의 메모리 블록들이 포함된 메모리 장치; 및
    상기 메모리 블록들 중 서든 파워 오프(sudden power off)로 인해 발생된 오픈 블록(open block)에 디버깅 정보(debugging information)가 저장되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는,
    시스템 정보가 저장되는 내부 메모리(internal memory); 및
    상기 내부 메모리 및 상기 메모리 장치를 제어하는 CPU를 포함하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 내부 메모리는 SRAM으로 이루어진 메모리 시스템.
  8. 제6항에 있어서,
    상기 CPU는, 상기 오픈 블록에 포함된 페이지들 중 프로그램 동작이 중단된 페이지에 상기 디버깅 정보가 저장되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 CPU는, 상기 디버깅 정보가 저장된 상기 페이지의 어드레스를 상기 내부 메모리에 맵핑(mapping)하는 메모리 시스템.
  10. 제5항에 있어서,
    상기 디버깅 정보는, 펌웨어 정보 테이블(firmware information table), 시스템 정보 테이블(system information table), 시스템 조각 테이블(system fragment table), 논리적-물리적 어드레스 테이블(logical to physical address table), 물리적-논리적 테이블(physical to logical table) 및 리빌드 정보 테이블(rebuild information table)을 포함하는 메모리 시스템.
  11. 제8항에 있어서,
    상기 메모리 컨트롤러는,
    상기 서든 파워 오프가 발생한 페이지를 제외한 프로그램 페이지들 중, 상기 프로그램 동작이 미완료된 페이지에 저장된 데이터가 소거 페이지에 복사되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  12. 제8항에 있어서,
    상기 메모리 컨트롤러는,
    상기 서든 파워 오프가 발생한 페이지에 인접하고 상기 프로그램 동작이 수행된 페이지의 데이터가 소거 페이지에 복사되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  13. 제8항에 있어서,
    상기 메모리 컨트롤러는,
    상기 서든 파워 오프가 발생한 페이지에 인접한 페이지를 배드(bad) 페이지로 설정하고, 상기 배드 페이지의 데이터가 복사된 페이지의 어드레스를 맵핑하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 메모리 컨트롤러는,
    상기 데이터가 복사된 후, 상기 페이지들 중 나머지 소거 페이지들에 대한 프로그램 동작이 수행되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  15. 선택된 페이지에 프로그램 동작을 수행하는 단계;
    상기 프로그램 동작이 수행 중 서든 파워 오프(sudden power off)가 발생하면, 부팅 시 상기 선택된 페이지에 디버깅 정보를 기입하는 단계;
    상기 디버깅 정보가 저장된 상기 선택된 페이지의 어드레스를 맵핑하는 단계;
    재 부팅 시, 상기 맵핑된 어드레스에 따라 상기 선택된 페이지로부터 상기 디버깅 정보를 리드하는 단계;
    상기 리드된 디버깅 정보에 따라, 이전에 수행된 리빌드 환경을 파악하여 상기 서든 파워 오프가 발생한 시점의 환경을 다시 구축하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 디버깅 정보는,
    펌웨어 정보 테이블(firmware information table), 시스템 정보 테이블(system information table), 시스템 조각 테이블(system fragment table), 논리적-물리적 어드레스 테이블(logical to physical address table), 물리적-논리적 테이블(physical to logical table) 및 리빌드 정보 테이블(rebuild information table)을 포함하는 메모리 시스템의 동작 방법.
  17. 제15항에 있어서,
    상기 서든 파워 오프 이후에 수행되는 상기 부팅 시,
    상기 선택된 페이지에 인접하고 프로그램 동작이 수행된 페이지의 데이터를 소거 페이지에 복사하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 선택된 페이지에 인접하고 상기 프로그램 동작이 수행된 상기 페이지를 배드 페이지로 설정하고,
    상기 배드 페이지의 어드레스를 상기 데이터가 복사된 페이지의 어드레스에 맵핑하는 단계를 포함하는 메모리 시스템의 동작 방법.
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