JP2009206218A - 積層メモリ及びヒューズチップ - Google Patents
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Abstract
【解決手段】本発明の積層メモリは、不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイ20を備えたメモリコアチップMCと、予備メモリセルへの置換に対応する電気的切断状態を設定可能なヒューズ部とこのヒューズ部の状態情報に基づき不良メモリセルの救済動作を制御する救済制御回路を備えたヒューズチップHCとが積層された構成を備える。このように構成された積層メモリは、メモリコアチップMCにヒューズ素子や救済制御回路を搭載不要としてサイズを縮小でき、メモリコアチップMCとヒューズチップHCの間のチップ間接合信号数を削減することができる。
【選択図】図5
Description
第1実施形態の積層メモリは、DRAMチップとして複数のメモリコアチップとヒューズチップを含んで構成される。図1は、積層メモリのメモリコアチップMCの平面構造を示し、図2は、積層メモリのヒューズチップHCの平面構造を示している。図1に示すメモリコアチップMCは、複数の領域に区分されたメモリセルアレイ領域R1と、各メモリセルアレイ領域R1の間に配置された貫通配線領域R2及びテストパッド領域R3を有している。メモリセルアレイ領域R1において4つに区分された単位の領域はマットを構成し、それぞれのマットに同数のメモリセルが含まれる。貫通配線領域R2は、積層メモリの各チップの間を積層方向に相互接続する多数の貫通配線が形成されている。テストパッド領域R3は、メモリコアチップMCのテストに用いる多数のテストパッドが形成されている。
第2実施形態の積層メモリは、第1実施形態の積層メモリを基本としつつ、ウェーハ積層技術を適用した点に特徴がある。第2実施形態の積層メモリにおいて、図7はメモリコアチップMCの平面構造を示し、図8はヒューズチップHCの平面構造を示している。図7に示すメモリコアチップMCは、複数の領域に区分されたメモリセルアレイ領域R1と、各メモリセルアレイ領域R1の間に配置された貫通配線領域R2を有している。一方、図8のヒューズチップHCは、ヒューズ領域R10と、貫通配線領域R11に加えて、テストパッド領域R12を有している。従って、図7及び図8を、第1実施形態の図1及び図2と比べると、メモリコアチップMCにはテストパッド領域R3(図1)が設けられず、ヒューズチップHCにテストパッド領域R12が設けられることがわかる。なお、図7及び図8の各領域の役割については、図1及び図2の場合と同様である。
11…貫通配線
12…電極
13…チップ間接合部
20…メモリセルアレイ
20x、20y…予備領域
21…行デコーダ/列デコーダ
21a…行デコーダ
21b…列デコーダ
21x…予備用行デコーダ
21y…予備用列デコーダ
22、32…バッファ回路
23、33…コマンドデコーダ
24…データ入出力回路
25…センスアンプ部
30…マットヒューズセット群
31…判定信号OR回路群
40…プレートヒューズセット群
41…ヒューズセット
42…ヒューズ部
43…ヒューズ情報判定回路
MC、MC1、MC2…メモリコアチップ
HC…ヒューズチップ
IC…インターポーザチップ
P0、P1、P2、P10、P11、P12…ウェーハテスト用パッド
Claims (12)
- 不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイを備えたメモリコアチップと、
前記予備メモリセルへの置換に対応する電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備えたヒューズチップと、
が積層されることを特徴とする積層メモリ。 - 前記救済制御回路から出力される制御信号が、貫通配線を介して前記メモリコアチップに供給されることを特徴とする請求項1に記載の積層メモリ。
- 前記ヒューズチップが最上層に配置され、一又は複数の前記メモリコアチップが前記ヒューズチップの下層に配置されることを特徴とする請求項2に記載の積層メモリ。
- 前記メモリコアチップは、前記メモリセルアレイが形成されたメモリセルアレイ領域と、前記貫通配線が形成された貫通配線領域とを有し、
前記ヒューズチップは、前記ヒューズ部及び前記救済制御回路が形成されたヒューズ領域と、前記貫通配線が形成された貫通配線領域とを有する、
ことを特徴とする請求項3に記載の積層メモリ。 - 前記メモリコアチップは、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに有することを特徴とする請求項4に記載の積層メモリ。
- 前記ヒューズチップは、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに有することを特徴とする請求項4に記載の積層メモリ。
- 前記メモリコアチップが形成されるメモリコアウェーハと前記ヒューズチップが形成されるヒューズウェーハとを積層した後、前記ヒューズチップ上の前記ヒューズ素子に対するトリミングが実行されることを特徴とする請求項6に記載の積層メモリ。
- 前記メモリコアチップはDRAMチップであることを特徴とする請求項1に記載の積層メモリ。
- 前記メモリセルアレイは複数の領域に分割され、前記ヒューズチップは、前記複数の領域の各々に対応付けられた前記ヒューズ部及び前記救済制御回路を有することを特徴とする請求項2に記載の積層メモリ。
- 前記救済制御回路は、前記複数の領域に供給される複数の前記制御信号の論理和を取った信号を出力する回路を含むことを特徴とする請求項9に記載の積層メモリ。
- 積層された後に、前記不良メモリセルの救済動作が行えるように構成されることを特徴とする請求項1に記載の積層メモリ。
- 外部のメモリセルアレイの不良メモリセルを予備メモリセルに置換する際の電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と、当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路と、を備えたヒューズチップ。
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