JP2009206218A - 積層メモリ及びヒューズチップ - Google Patents

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Abstract

【課題】専用のヒューズチップとメモリコアチップを積層して少ないチップ間接合信号数で相互接続し、チップサイズの増大を回避し得る積層メモリを提供する。
【解決手段】本発明の積層メモリは、不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイ20を備えたメモリコアチップMCと、予備メモリセルへの置換に対応する電気的切断状態を設定可能なヒューズ部とこのヒューズ部の状態情報に基づき不良メモリセルの救済動作を制御する救済制御回路を備えたヒューズチップHCとが積層された構成を備える。このように構成された積層メモリは、メモリコアチップMCにヒューズ素子や救済制御回路を搭載不要としてサイズを縮小でき、メモリコアチップMCとヒューズチップHCの間のチップ間接合信号数を削減することができる。
【選択図】図5

Description

本発明は、メモリコアチップを含む積層メモリに関し、特に、ヒューズを用いて不良メモリセルを予備メモリセルに置換して救済するための構成を備えた積層メモリに関するものである。
一般に、DRAM(Dynamic Random Access Memory)等のメモリチップにおいては、各々のメモリセルアレイで発生した不良メモリセルを救済するため予備メモリセルに置換する構成が採用されている。そのため、メモリチップに多数のヒューズ素子を搭載し、不良メモリセルを予備メモリセルに置換する際にヒューズ素子の電気的切断状態に基づいて制御が行われる。一般的にヒューズ素子は、メモリチップのうちのメモリセルアレイが配置されない領域に配置される。前述のメモリチップを積層して構成される積層メモリにおいても、同様の手法が用いられている。また、積層メモリにおいては、積層されるチップ間での信号授受や電源接続のための貫通配線を形成する必要がある。
積層メモリに積層されるメモリコアチップの平面構造について図12を用いて説明する。まず、図12(A)は、比較のために通常のDRAMチップCaの平面構造を示している。図12(A)のDRAMチップCaは、多数のメモリセルを含むメモリセルアレイ領域Raと、多数のヒューズが形成されたヒューズ領域Rbと、DRAMチップCaのテストに用いる多数のテストパッドが形成されたテストパッド領域Rcを有している。これに対し、図12(B)は、図12(A)のDRAMチップCaを積層メモリ専用に再設計したメモリコアチップCbの平面構造を示している。図12(B)のメモリコアチップCbは、図12(A)と同様のメモリセルアレイ領域Ra、ヒューズ領域Rb、テストパッド領域Rcに加えて、上述した貫通配線が形成された貫通配線領域Rdを有している。
また、図12のメモリコアチップを積層した積層メモリの構造を図13に示している。図13(A)に示すように、複数のメモリコアチップCが形成されるメモリコアウェーハWに対し、ヒューズ、回路素子、金属配線等を含む回路部10と貫通配線11が形成される。そして、図13(B)に示すように、メモリコアウェーハWに外部接続用の電極12を形成した後、図13(C)に示すように、メモリコアウェーハWがダイシングされ、各メモリコアチップCが分離される。その後、図13(D)に示すように、メモリコアチップCの積層処理が施され、それぞれのメモリコアチップCの電極12同士がチップ間接合部13として接合され、最下層にインターポーザチップICを配置して積層メモリが完成する。
図12(B)の従来のメモリコアチップCbでは、図12(A)に点線で示すように、通常のDRAMチップCaに比べた場合、貫通配線領域Rdに対応する面積が余分に必要となる。これにより、通常のDRAMチップCaに比べ、積層メモリのメモリコアチップCbのチップサイズの増大につながることが問題となる。
また、チップサイズの縮小を目的として、積層メモリにおいてヒューズ部をメモリコアチップとは別チップに搭載する構成が提案されている(例えば、特許文献1参照)。しかし、かかる構成によれば、ヒューズ部を搭載したチップとメモリコアチップの間で多数のチップ間接合信号数が必要となり、各チップを貫く貫通配線を形成するための面積増加が問題となる。この問題はメモリコアチップの容量が大きく、かつ十分な救済制御を導入するほど顕著になる。
さらに、従来の積層メモリの製造工程においては、ウェーハテスト後に不良メモリセルを予備メモリセルに置換するためのヒューズトリミングが実行される。そして、積層メモリの各チップをダイシングした後に各チップの積層処理が行われる。この場合、積層処理において不良メモリセルが発生したとしても、既にヒューズトリミングが完了しているので、この時点で予備メモリセルへの置換ができないことが問題となる。
本発明は、上記の各問題点を解決するためになされたものであり、予備メモリセルへの置換に用いるヒューズ部と救済制御回路をヒューズチップに搭載し、ヒューズチップとメモリコアチップの間を少ないチップ間接合信号数で相互に接続してチップサイズの増大を回避でき、ウェーハ積層の後に発生する不良メモリセルの救済を可能とした積層メモリを提供することを目的としている。
特開2004−119458号公報
上記課題を解決するために、本発明の積層メモリは、不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイを備えたメモリコアチップと、前記予備メモリセルへの置換に対応する電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備えて構成される。
本発明の積層メモリによれば、ヒューズ部と救済制御回路をメモリコアチップとは別のヒューズチップに構成し、制御信号に基づき不良メモリセルを予備メモリセルに置換するように構成した。よって、メモリコアチップにはヒューズ部と救済制御回路を搭載する必要がないので、面積増加を抑制することができるとともに、メモリコアチップとヒューズチップのチップ間接合信号数を少なくすることができる。
本発明のメモリコアチップに搭載されるメモリの種別としては、DRAMに加えて、DRAMと同様に不良メモリセルを予備メモリセルに置換可能に構成できる半導体記憶装置を用いることができる。例えば、SRAMやPRAMなどの半導体記憶装置を用いることができる。また、ヒューズチップのヒューズ素子としては、ヒューズやアンチヒューズを用いることができる。また、ヒューズ部には、救済制御に用いるヒューズ素子に加えて、その他の用途(例えば、内部電源電位の調整やセルフリフレッシュ周期の調整)に用いるヒューズ素子を含めることができる。
本発明において、前記救済制御回路から出力される制御信号を、貫通配線を介して前記メモリコアチップに供給するように構成してもよい。これにより、メモリコアチップとヒューズチップを接続する貫通配線を小さい面積の領域に配置でき、積層メモリの全体のサイズを縮小することができる。
本発明において、前記ヒューズチップを最上層に配置し、一又は複数の前記メモリコアチップを前記ヒューズチップの下層に配置してもよい。これにより、積層メモリの積層処理の後であっても、ウェーハテスト及びヒューズトリミングを行うことができ、積層処理の後に生じた不良メモリセルを救済可能となる。
本発明において、前記メモリコアチップに、前記メモリセルアレイが形成されたメモリセルアレイ領域と、前記貫通配線が形成された貫通配線領域とを設け、前記ヒューズチップは、前記ヒューズ部及び前記救済制御回路が形成されたヒューズ領域と、前記貫通配線が形成された貫通配線領域とを設けてもよい。この場合、前記メモリコアチップに、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに設けてもよい。あるいは、前記ヒューズチップに、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに設けてもよい。後者の場合は、前記メモリコアチップが形成されるメモリコアウェーハと前記ヒューズチップが形成されるヒューズウェーハとを積層した後、前記ヒューズチップ上の前記ヒューズ素子に対するトリミングを実行してもよい。
本発明において、前記メモリコアチップとしてDRAMチップを用いてもよい。
本発明において、前記メモリセルアレイは複数の領域に分割し、前記ヒューズチップに、前記複数の領域の各々に対応付けられた前記ヒューズ部及び前記救済制御回路を設けてもよい。この場合、前記救済制御回路は、前記複数の領域に供給される複数の前記制御信号の論理和を取って選択する回路を含めて構成してもよい。
本発明において、前記救済制御回路に、前記複数の領域に供給される複数の前記制御信号の論理和を取った信号を出力する回路を含めてもよい。
また、上記課題を解決するために、本発明のヒューズチップは、外部のメモリセルアレイの不良メモリセルを予備メモリセルに置換する際の電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と、当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備えて構成される。
以上説明したように本発明によれば、ヒューズ部と救済制御回路をメモリコアチップとは別のヒューズチップに構成し、救済制御回路からの制御信号が貫通配線を介しヒューズチップからメモリコアチップに供給されるようにしたので、メモリコアチップの面積増加を抑制することができる。この場合、メモリコアチップに想定されるヒューズ及びその周辺回路の面積の分を削減し、その領域に貫通配線を配置することができる。一般にヒューズ部とその周辺の救済用制御回路の面積はチップ全体の約4%弱を占めるので、ヒューズ及びその周辺回路領域と貫通配線領域を有するメモリコアチップに比べ、本発明のメモリコアチップの面積は大幅に縮小可能である。また、本発明によれば、救済動作に関わる煩雑な制御をヒューズチップにおいて行うので、ヒューズチップからメモリコアチップに供給する信号数を削減することができ、少ないチップ間接合信号数の貫通配線を形成して面積を縮小することができる。さらに、本発明によれば、積層メモリの積層処理の後にヒューズチップに対するヒューズトリミングを実行できるので、積層処理の後に発生した不良メモリセルを救済可能となる。
以下、本発明の最良の実施形態について図面を参照しながら説明する。本実施形態においては、DRAMチップを含む積層メモリに対して本発明を適用する場合について、2つの実施形態について説明する。
[第1実施形態]
第1実施形態の積層メモリは、DRAMチップとして複数のメモリコアチップとヒューズチップを含んで構成される。図1は、積層メモリのメモリコアチップMCの平面構造を示し、図2は、積層メモリのヒューズチップHCの平面構造を示している。図1に示すメモリコアチップMCは、複数の領域に区分されたメモリセルアレイ領域R1と、各メモリセルアレイ領域R1の間に配置された貫通配線領域R2及びテストパッド領域R3を有している。メモリセルアレイ領域R1において4つに区分された単位の領域はマットを構成し、それぞれのマットに同数のメモリセルが含まれる。貫通配線領域R2は、積層メモリの各チップの間を積層方向に相互接続する多数の貫通配線が形成されている。テストパッド領域R3は、メモリコアチップMCのテストに用いる多数のテストパッドが形成されている。
一方、図2に示すヒューズチップHCは、多数のヒューズが配置されたヒューズ領域R10と、貫通配線領域R11を有している。ヒューズ領域R10には、メモリコアチップMCに対する後述の救済動作に関連する救済制御回路及び全てのヒューズが含まれる。この場合、ヒューズ領域R10におけるヒューズ数は、メモリコアチップMCの積層数に依存して定まる。第1実施形態では、メモリコアチップMCの積層数が2の場合を想定するので、ヒューズチップHCにおけるヒューズ数は、1つのメモリコアチップMCに必要なヒューズ数の2倍となる。一方、貫通配線領域R11は、積層された状態で図1の貫通配線領域R2と共通の位置及びサイズで配置されている。ここで、図2に示すヒューズチップHCは、図1に示すメモリコアチップMCとサイズ及び形状が同一である。
第1実施形態においては、図1のメモリコアチップMCから、同様の機能を有する通常のDRAMのうちヒューズ部及び救済動作に関連する救済制御回路を取り除き、これらのヒューズ部及び救済制御回路を図2のヒューズチップHCに搭載した点が特徴である。ここで、図1のメモリコアチップMCを、図12(B)に示す従来の積層メモリ用のメモリコアチップCbと比較した場合、ヒューズ領域Rbを設ける必要がない。そのため、図12(B)に比べて、図1の左端に示す面積αだけチップサイズを縮小することができる。他のメモリコアチップMC及びヒューズチップHCも同サイズであるから、積層メモリの面積を全体的に縮小可能となる。
次に、第1実施形態の積層メモリの構造と積層手順について、図3及び図4を参照して説明する。ここで、上述の2種類のチップを3層構造で積層する場合を例にとって説明する。図3(A)に示すように、最上層の1つのヒューズウェーハW0と、その下層の2つのメモリコアウェーハW1、W2を積層して積層メモリが形成される場合を説明する。積層方向において同じ位置に形成される最上層のヒューズチップHCと下層の2つのメモリコアチップMC1、MC2により積層メモリが構成される。図3(A)には、ヒューズウェーハW0のヒューズチップHCと、メモリコアウェーハW1のメモリコアチップMC1と、メモリコアウェーハW2のメモリコアチップMC2が、それぞれ3個ずつ含まれる範囲を示しているが、実際にはより多数のチップが含まれる。ヒューズチップHCには、回路素子や配線等を含む回路部10が形成され、メモリコアチップMC1、MC2には、回路部10と貫通配線11が形成される。
まず、図4のフローチャートに示すように、メモリコアウェーハW1、W2に対するウェーハテストを実行する(ステップS11)。このとき、不良メモリセルの置換時のヒューズトリミングに必要なヒューズ情報(状態情報)がテスタに保持される(ステップS12)。次いで、ヒューズウェーハW0上の各ヒューズチップHCに対するトリミングを実行する(ステップS13)。ヒューズチップHCに対するトリミングは、その下層で積層されるメモリコアウェーハW1、W2の各メモリコアチップMC1、MC2に対応する情報に基づき行う必要がある。そのため、各ウェーハW0、W1、W2上で同じ座標が付与された各チップHC、MC1、MC2が順次積層され、ヒューズチップHCと同じ座標のメモリコアチップMC1、MC2に対応してトリミングが実行される。トリミングの際には、不良チップを使用しない等の情報を付加することもできる。
次いで、ヒューズウェーハW0とメモリコアウェーハW1、W2を積層するために必要なウェーハ表面及びウェーハ裏面処理を施す(ステップS14)。図3(B)に示すように、ヒューズチップHCとメモリコアチップMC1、MC2のそれぞれに、外部接続用の電極12が形成される。その後、ヒューズウェーハW0とメモリコアウェーハW1、W2に対するダイシングが行われ(ステップS15)、図3(C)に示すように、各々の積層メモリが分離される。最後に、ヒューズチップHC、メモリコアチップMC1、MC2の積層処理が施される(ステップS16)。図3(D)に示すように、上層からヒューズチップHC、メモリコアチップMC1、メモリコアチップMC2の順で積層し、さらに最下層に中継基板として機能するインターポーザチップICを積層し、第1実施形態の積層メモリが完成する。このとき、各チップは互いに同じ座標の電極12がチップ間接合部13として接合された状態にある。
次に、第1実施形態の積層メモリの構成及び動作を説明する。図5は、第1実施形態の積層メモリの全体構成を示すブロック図であり、ヒューズチップHC、メモリコアチップMC1、メモリコアチップMC2のそれぞれの概略の構成を示している。まず、メモリコアチップMC1、MC2の各々は、メモリセルアレイ20、行デコーダ/列デコーダ21、バッファ回路22、コマンドデコーダ23、データ入出力回路24、ウェーハテスト用パッドP0、P1、P2を含んで構成される。
以上の構成において、メモリセルアレイ20は、データを保持する多数のメモリセルを有している。メモリセルアレイ20の任意のメモリセルは、指定されたアドレスに対応する行選択線と列選択線の交差部に配置され、行デコーダ/列デコーダ21により選択することができる。バッファ回路22は、外部から入力されるアドレスを取り込み、コマンドデコーダ23は、外部から入力されるコマンドを取り込んでデコードする。データ入出力回路24は、メモリセルアレイ20のリードデータ又はライトデータを、外部との間で入出力する。ウェーハテスト用パッドP0はアドレスバスに接続され、ウェーハテスト用パッドP1はコマンドバスに接続される。また、ウェーハテスト用パッドP2はデータバスに接続される。
一方、ヒューズチップHCは、2つのマットヒューズセット群30、2つの判定信号OR回路群31、バッファ回路32、コマンドデコーダ33を含んで構成される。このうち、マットヒューズセット群30は、メモリコアチップMC1、MC2のメモリセルアレイ20のマット毎に、不良メモリセルを予備メモリセルに置換するために必要な複数のヒューズ素子と、救済制御回路の一部を備えている(後述のヒューズ部42及びヒューズ情報判定回路43)。判定信号OR回路群31は、マットヒューズセット群30の状態に基づき、救済動作に用いるマット総合置換判定信号S1及び予備置換通知信号S2を生成する。これらのマット総合置換判定信号S1及び予備置換通知信号S2は、貫通配線11を介してメモリコアチップMC1、MC2の制御信号として送出される。なお、図5では、一方のメモリコアチップMC1に対応付けられたマットヒューズセット群30(1)及び判定信号OR回路群31(1)と、他方のメモリコアチップMC2に対応付けられたマットヒューズセット群30(2)及び判定信号OR回路群31(2)が並んで配置されている。
また、バッファ回路32及びコマンドデコーダ33は、メモリコアチップMC1、MC2のバッファ回路22及びコマンドデコーダ23と同様に機能する。ここで、バッファ回路32は、取り込んだアドレスに基づいて、選択層情報DL、選択アドレスDA、選択プレート情報DPをそれぞれ生成して各マットヒューズセット群30に出力する。選択層情報DLは、2つのメモリコアチップMC1、MC2のいずれかを選択する情報であり、選択アドレス情報DAはメモリセルアレイ20のアドレスを選択する情報であり、選択プレート情報DPはメモリセルアレイ20の後述のプレートを選択する情報である。
図6は、図5の全体構成のうち、1組のマットヒューズセット群30及び判定信号OR回路群31の構成を示すブロック図である。図6の例では、メモリセルアレイ20の1マット分に対応する構成を示すものとするが、実際にはメモリコアチップMC1の全体が8マットあるいは16マットなどの複数マットに分割されている。以下、第1実施形態において、ヒューズ情報の判定結果に基づいて不良メモリセルを予備メモリセルに置換する際の救済動作を具体的に説明する。また、不良メモリセルの救済に加えて、不良センスアンプ、不良行選択線、不良列選択線も救済することを目的としている。救済動作に必要なアドレス数やヒューズ数の値は、DRAMの仕様に依存して定まるが、以下の説明ではその一例を示すものとする。
図6の左下には、1つのメモリセルアレイ20とその周囲に配置された行デコーダ21a、列デコーダ21b、センスアンプ部25、データ入出力回路24が示されている。1マット分に構成されたメモリセルアレイ20は、複数のプレート領域Pに区分されている。メモリセルアレイ20へのアクセスは、行デコーダ21aで選択される1本の行選択線と列デコーダ21bで選択される1本の列選択線を、それぞれ選択状態に制御して行われる。メモリセルアレイ20の予備領域20x、20yには、救済動作に用いる予備メモリセルが配置されている。また、行デコーダ21aの一端には予備用行デコーダ21xが配置され、列デコーダ21bの一端には予備用列デコーダ21yが配置されている。予備用行デコーダ21xには、予備領域20yに延伸される予備行選択線が接続されている。
メモリセルアレイ20の予備領域20xの予備メモリセルにアクセスする際は、予備用行デコーダ21xと列デコーダ21bが用いられる。また、メモリセルアレイ20の予備領域20yの予備メモリセルにアクセスする際は、行デコーダ21aと予備用列デコーダ21yが用いられる。不良メモリセルを予備メモリセルに置換する際、予備メモリセルを選択するには、通常の行選択線を非選択状態に制御した状態で、予備用行デコーダ21xにより予備行選択線を選択状態に制御すればよい。あるいは、通常の列選択線を非選択状態に制御した状態で、予備用列デコーダ21yにより予備領域20yの予備メモリセルを選択すればよい。
一方、図6のマットヒューズセット群30は、メモリセルアレイ20の各プレートの区分に対応して、複数のプレートヒューズセット群40に区分されている。図6では簡単のため、3つのプレートヒューズセット群40(A)、40(B)、40(C)のみを示している。さらに、各々のプレートヒューズセット群40は、複数のヒューズセット41を含んで構成される。例えば、プレートヒューズセット群40がN個のヒューズセット41から構成される場合、各々をヒューズセット41(1)、41(2)、41(3)、・・・41(N)と表記する。なお、プレートヒューズセット群40に含まれるヒューズセットの個数Nは、メモリセルアレイ20の各プレート毎に準備された予備メモリセルの数に対応する。
各々のヒューズセット41は、10本のヒューズを含むヒューズ部42と、ヒューズ情報判定回路43を含んでいる。ヒューズ部42の10本のヒューズには、アドレスを構成する9ビットに対応する9本と、置換の可否を判定するための判定ヒューズの1本が含まれる。なお、ヒューズ部42におけるヒューズ数10は一例であり、DRAMの仕様のうちのアドレス構成等に依存したヒューズ数を設定することができる。ヒューズ情報判定回路43は、バッファ回路32から入力される選択プレート情報DP及び選択アドレス情報DAに基づき、ヒューズ部42に対するヒューズ情報(ヒューズの状態情報)を判定する。ヒューズ情報判定回路43において、コマンドデコーダ33から出力されるヒューズ状態取込タイミング制御信号Shに基づく所定のタイミングで、バッファ回路32から上記情報が取り込まれる。
各々のヒューズセット41は、ヒューズ情報判定回路43の判定結果に基づき予備置換判定信号S3を生成し、判定信号OR回路群31に出力する。ここで、ヒューズ情報判定回路43と判定信号OR回路群31は、一体的に本発明の救済制御回路として機能する。図6では、プレートヒューズセット群40に含まれるヒューズセット41のそれぞれから予備置換判定信号S3が出力される。それぞれヒューズセット41(1)〜41(N)に関し、予備置換判定信号S3(1)〜S3(N)が対応付けられるとする。
判定信号OR回路群31は、全ての予備置換判定信号S3が入力される置換判定信号OR回路50と、i番目のヒューズセット41(i)のプレート数分の予備置換判定信号S3(i)が入力される予備置換判定信号OR回路51(i)が含まれる。各プレートに対応してN個のヒューズセット41が設けられる場合は、1個の置換判定信号OR回路50と、N個の予備置換判定信号OR回路51が設けられる。置換判定信号OR回路50は、入力信号群の論理和演算に基づき、マット総合置換判定信号S1を生成する。i番目の予備置換判定信号OR回路51(i)は、入力信号群の論理和演算に基づき、予備置換通知信号S2(i)を生成する。制御信号としての各信号S1、S2は、貫通配線11を介して、メモリセルアレイ20の行デコーダ21aに供給される。
以上の構成において、ヒューズ部42のヒューズをカットする手順を説明する。まず、予備ウェーハテストにおいて、メモリセルアレイ20の合否テストが行われる。この際、動作不良となったメモリセルのアドレスがテスタに格納される。次に、ヒューズカット工程において、テスタに格納された不良アドレスを予備行選択線に置換するためプログラムにより指定されたヒューズがカットされる。このとき、カットされたヒューズの前後の接続箇所が非導通状態となる。
メモリセルアレイ20の予備メモリセルへの救済動作に際し、外部からヒューズチップHCに取り込まれたアドレスは、バッファ回路32でラッチされた後、アドレス情報DAとして図6のヒューズ情報判定回路43に送られる。ヒューズ情報判定回路43では、選択アドレス情報DAに含まれる行アドレスに対応するヒューズがカットされた状態にあるか否かを判定する。行アドレスに対応する全てのヒューズがカットされ、かつ置換の可否を判定する判定ヒューズがカットされている場合は、対応する予備置換判定信号S3が出力される。
例えば、特定のプレートヒューズセット群40のヒューズセット41(1)から予備置換判定信号S3(1)が出力される場合、判定回路OR回路群31では、特定の予備置換判定信号S3(1)が1のとき、マット総合置換判定信号S1が1、予備置換通知信号S2(1)が1、予備置換通知信号S2(2)が0となる。ここで、マット総合置換判定信号S1は、すべての予備置換判定信号S3の論理和演算に基づく信号である。すなわち、予備置換判定信号S3のいずれかが1になればマット総合置換判定信号S1は1になる。マット総合置換判定信号S1の役割は、選択された行選択線を非動作状態にすることにある。
一方、予備置換通知信号S2は、全てのプレートについての予備置換判定信号S3の論理和演算に基づく信号である。すなわち、i番目のヒューズセット41(i)に対応する行選択線を用いる場合、予備置換通知信号S2(i)が1になる。予備置換通知信号S2の役割は、救済動作に用いられる予備行選択線を動作状態にすることにある。このとき、ヒューズセット41(1)に対応した置換が設定されている場合、選択アドレス情報DAに含まれる行アドレスとヒューズセット41(2)においてヒューズ部42に基づく情報が一致しない。そのため、ヒューズセット41(2)に対応する置換は非実行となり、予備置換通知信号S2(2)は0に保たれる。
マット総合置換判定信号S1は行デコーダ21aに入力され、S1=1のときに行デコーダ21aが非選択状態となるように制御される。ヒューズセット41(1)に対応する行選択線は、予備置換通知信号S2(1)が1のときに選択状態となる。このとき、メモリセルアレイ20におけるプレート選択は、プレート選択アドレスデコード信号に基づき行われる。
次に、ヒューズ情報判定回路43の判定結果において、行アドレスに対応するヒューズの中にカットされていないヒューズが存在する状況を考える。この場合、例えば、各プレートについてのヒューズセット41(1)からの全ての予備置換判定信号S3(1)が1であるときは、マット総合置換判定信号S1が0になるとともに、N個のヒューズセット41(1)〜41(N)に対応するN個の予備置換通知信号S2(1)〜S2(N)の全てが0になる。これにより、行デコーダ21aには、マット総合置換判定信号S1=0が入力されるため、通常動作により選択された行選択線が選択状態となる。一方、予備置換通知信号S2が0であるため、予備行選択線は非選択状態となる。
以上説明した予備メモリセルの救済動作において、2つのメモリコアチップMCとヒューズチップHCとの間に設けられるチップ間接合信号数は少なくて済む。これは、ヒューズチップHCに、ヒューズ部42に加えて、カット対象のヒューズを判断して置換を実行するために必要な救済制御回路を搭載したことによる構成上のメリットである。以下、この点について、さらに詳しく述べる。
仮に、ヒューズチップHCにヒューズ素子のみを搭載する構成を採用した場合、ヒューズチップHCからメモリコアチップMCにヒューズの状態情報を送出する必要がある。メモリセルアレイ20の1マット分に対し、1000個以上のヒューズ素子が設けられるので、同数のチップ間接合信号数が必要となる。チップ間接合に用いる貫通配線は、50μm程度の間隔で配置されるので、1000個以上の貫通配線を配置するための大きな面積を要する。これは削減可能なヒューズ面積を大幅に上回るため、1000個程度のチップ間接合信号数を設ける構成は実現困難である。
従って、第1実施形態では、ヒューズ素子の制御のための回路の一部をヒューズチップHCに搭載する構成を採用し、チップ間接合信号数の削減を図っている。第1実施形態においては、外部からメモリコアチップMCに入力されるアドレス及びコマンドを、ヒューズチップHCに対して送出する必要がある。このような構成に対応するチップ間接合は、比較的簡単に構成することができる。一方、既に述べたように、1本の行選択線を対応する予備行選択線に置換する際に必要なヒューズ数は、9ビットのアドレスに対応する9本と判定ヒューズに対応する1本の合計10本であり、これら10本のヒューズ情報に基づき各々の予備置換判定信号S3が生成される。一般には、予備置換判定信号S3は1マットにつき100程度必要となるので、ヒューズチップHCからメモリコアチップMCに予備置換判定信号S3を送出する構成を採用することは、上述したようにチップ間接合信号数の増加につながるため望ましくない。第1実施形態の構成によれば、予備置換判定信号S3をヒューズチップHC内のマットヒューズセット群30から判定信号OR回路群31に送出する構成となっているので、チップ間接合信号数の増加を回避することができる。
第1実施形態において、ヒューズチップHCとメモリコアチップMCの間のチップ間接合信号数について説明する。図6のメモリセルアレイ20において、予備行選択線を用いた行選択動作と予備列選択線を用いた列選択動作の両方を想定する。この場合、通常の行選択線の動作を定める行選択用マット総合置換判定信号S1aと、予備行選択線の動作を定める行選択用予備置換通知信号S2aと、通常の列選択線の動作を定める列選択線用マット総合置換判定信号S1bと、列選択線用予備置換通知信号S2bの4種類の信号をメモリセルアレイ20に供給する必要がある。
この4種類の信号のうち、行選択用マット総合置換判定信号S1aと、列選択用マット総合置換判定信号S1bは、それぞれ1本ずつ必要である。また、行選択線用予備置換通知信号S2aは、1プレート当たりの予備行選択線の本数と同数だけ必要であり、列選択線用予備置換通知信号S2bは、1プレート当たりの予備列選択線の本数と同数だけ必要である。第1実施形態においては、前者が8本、後者が4本を想定する。なお、予備列選択線が予備行選択線に比べて少ないのは、行選択線と列選択線のプレート内での置換方法の相違に基づくが、相違点の詳細については省略する。
上記4種類の信号を合計すると14本になるから、第1実施形態においてヒューズチップHCとメモリコアチップMCの間のチップ間接合信号数は14となる。このように、第1実施形態の構成を採用することにより、格段に少ないチップ間接合信号数(14本)を実現することができ、従来の問題点を解消することができる。
なお、メモリセルアレイ20に設けられる予備選択線の本数に応じて、予備置換通知信号S2の本数が変化する。ただし、予備選択線の本数は、1プレート当たり数本程度であるのが一般的であるため、チップ間接合信号数の大幅な増加を招くことはない。また、予備選択線の本数の増加に伴いチップ間接合信号数が若干増加した場合であっても、回路構成や制御の工夫により所望のチップ間接合信号数に抑えることも可能である。
[第2実施形態]
第2実施形態の積層メモリは、第1実施形態の積層メモリを基本としつつ、ウェーハ積層技術を適用した点に特徴がある。第2実施形態の積層メモリにおいて、図7はメモリコアチップMCの平面構造を示し、図8はヒューズチップHCの平面構造を示している。図7に示すメモリコアチップMCは、複数の領域に区分されたメモリセルアレイ領域R1と、各メモリセルアレイ領域R1の間に配置された貫通配線領域R2を有している。一方、図8のヒューズチップHCは、ヒューズ領域R10と、貫通配線領域R11に加えて、テストパッド領域R12を有している。従って、図7及び図8を、第1実施形態の図1及び図2と比べると、メモリコアチップMCにはテストパッド領域R3(図1)が設けられず、ヒューズチップHCにテストパッド領域R12が設けられることがわかる。なお、図7及び図8の各領域の役割については、図1及び図2の場合と同様である。
ここで、図7のメモリコアチップMCを、図12(B)に示す従来の積層メモリ用のメモリコアチップCbと比較した場合、図7の左端及び下端に示す面積α’だけチップサイズを縮小することができ、図12(A)の通常のメモリコアチップMCと同面積で構成することができる。なお、図8のヒューズチップHCについても、図7のメモリコアチップMCと同サイズである。第2実施形態の積層メモリは、第1実施形態の積層メモリに比べ、メモリコアチップMCからテストパッド領域R3の領域が不要となるため、全体のチップサイズをより縮小することができる。
次に、第2実施形態の積層メモリの構造と積層手順について、図9及び図10を参照して説明する。なお、第2実施形態においても、第1実施形態と同様、積層メモリが3層構造で積層される例を説明する。図9(A)に示すように、最上層の1つのヒューズウェーハW10と、その下層の2つのメモリコアウェーハW11、W12が積層され、積層方向で重なる位置に形成される最上層のヒューズチップHCと下層の2つのメモリコアチップMC1、MC2により積層メモリが構成される。
まず、図10のフローチャートに示すように、ヒューズウェーハW10及びメモリコアウェーハW11、W12の積層処理に先立って表面処理を施す(ステップS21)。次いで、ヒューズウェーハW10をヒューズ面が表面を向く状態とし、その下層にメモリコアウェーハW11、W12を積層する(ステップS22)。このようにウェーハ積層された状態で、メモリコアウェーハW11、W12に対するウェーハテストを実行する(ステップS23)。このとき、不良メモリセルの置換時のヒューズトリミングに必要なヒューズ情報がテスタに保持される(ステップS24)。次いで、ヒューズウェーハW10に対するトリミングを実行する(ステップS25)。
その後、ヒューズウェーハW10とメモリコアウェーハW11、W12に対するダイシングが行われる(ステップS26)。これにより、図9(B)に示すように、ウェーハの横幅Aの部分が積層メモリとして分離される。ここで、積層メモリに含まれるヒューズチップHC及びメモリコアチップMC1、MC2は、ウェーハ上で同じ座標となっており、この座標に基づき上記のトリミングが実行される。この際は、不良チップを使用しない等の情報をトリミングにより付加することができる。最後に、ヒューズチップHC、メモリコアチップMC1、MC2が組み立てられ(ステップS27)、第2実施形態の積層メモリが完成する。
図11は、第2実施形態の積層メモリの全体構成を示すブロック図である。図11の構成のうち、第1実施形態の図5と共通する点については説明を省略する。図11において、図5と異なる点は、メモリコアチップMC1、MC2にウェーハテスト用パッドP0、P1、P2が設けられず、ヒューズチップHCにウェーハテスト用パッドP10、P11、P12が設けられたことである。これは、上述したように図9の積層メモリの構造を反映した相違である。
以上、第1及び第2実施形態に基づき、本発明の積層メモリについて説明したが、本発明は上記の実施形態に限定されず多様な変形例がある。例えば、第1実施形態のメモリコアチップMCに対し固有のチップIDを設定することを前提に、良品チップのチップIDをヒューズ情報とともに記憶してもよい。この場合、積層されるメモリコアチップMCを選択し、選択されたメモリコアチップMCのチップIDをヒューズチップHCにトリミングしてもよい。これにより、積層メモリにおいて、良品チップのみを選択可能となるので、チップの歩留まり向上を図ることができる。
また、第1及び第2実施形態では、半導体記憶装置としてのDRAMに対して本発明を適用する場合を説明したが、DRAMに限定されることなく、不良メモリセルを救済する構成を備えた半導体記憶装置に対して広く本発明の適用が可能である。例えば、SRAMやPRAM(相変化メモリ)等の半導体記憶装置に対して本発明を適用することができる。
第1実施形態の積層メモリのメモリコアチップの平面構造を示す図である。 第1実施形態の積層メモリのヒューズチップの平面構造を示す図である。 第1実施形態の積層メモリの構造と積層手順を示す図である。 第1実施形態の積層メモリの積層手順を説明するフローチャートである。 第1実施形態の積層メモリの全体構成を示すブロック図である。 図5の全体構成のうち1組のマットヒューズセット群及び判定信号OR回路群の構成を示すブロック図である。 第2実施形態の積層メモリのメモリコアチップの平面構造を示す図である。 第2実施形態の積層メモリのヒューズチップの平面構造を示す図である。 第2実施形態の積層メモリの構造と積層手順を示す図である。 第2実施形態の積層メモリの積層手順を説明するフローチャートである。 第2実施形態の積層メモリの全体構成を示すブロック図である。 従来の積層メモリに積層されるメモリコアチップの平面構造を示す図である。 図12のメモリコアチップを積層した積層メモリの構造を示す図である。
符号の説明
10…回路部
11…貫通配線
12…電極
13…チップ間接合部
20…メモリセルアレイ
20x、20y…予備領域
21…行デコーダ/列デコーダ
21a…行デコーダ
21b…列デコーダ
21x…予備用行デコーダ
21y…予備用列デコーダ
22、32…バッファ回路
23、33…コマンドデコーダ
24…データ入出力回路
25…センスアンプ部
30…マットヒューズセット群
31…判定信号OR回路群
40…プレートヒューズセット群
41…ヒューズセット
42…ヒューズ部
43…ヒューズ情報判定回路
MC、MC1、MC2…メモリコアチップ
HC…ヒューズチップ
IC…インターポーザチップ
P0、P1、P2、P10、P11、P12…ウェーハテスト用パッド

Claims (12)

  1. 不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイを備えたメモリコアチップと、
    前記予備メモリセルへの置換に対応する電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備えたヒューズチップと、
    が積層されることを特徴とする積層メモリ。
  2. 前記救済制御回路から出力される制御信号が、貫通配線を介して前記メモリコアチップに供給されることを特徴とする請求項1に記載の積層メモリ。
  3. 前記ヒューズチップが最上層に配置され、一又は複数の前記メモリコアチップが前記ヒューズチップの下層に配置されることを特徴とする請求項2に記載の積層メモリ。
  4. 前記メモリコアチップは、前記メモリセルアレイが形成されたメモリセルアレイ領域と、前記貫通配線が形成された貫通配線領域とを有し、
    前記ヒューズチップは、前記ヒューズ部及び前記救済制御回路が形成されたヒューズ領域と、前記貫通配線が形成された貫通配線領域とを有する、
    ことを特徴とする請求項3に記載の積層メモリ。
  5. 前記メモリコアチップは、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに有することを特徴とする請求項4に記載の積層メモリ。
  6. 前記ヒューズチップは、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに有することを特徴とする請求項4に記載の積層メモリ。
  7. 前記メモリコアチップが形成されるメモリコアウェーハと前記ヒューズチップが形成されるヒューズウェーハとを積層した後、前記ヒューズチップ上の前記ヒューズ素子に対するトリミングが実行されることを特徴とする請求項6に記載の積層メモリ。
  8. 前記メモリコアチップはDRAMチップであることを特徴とする請求項1に記載の積層メモリ。
  9. 前記メモリセルアレイは複数の領域に分割され、前記ヒューズチップは、前記複数の領域の各々に対応付けられた前記ヒューズ部及び前記救済制御回路を有することを特徴とする請求項2に記載の積層メモリ。
  10. 前記救済制御回路は、前記複数の領域に供給される複数の前記制御信号の論理和を取った信号を出力する回路を含むことを特徴とする請求項9に記載の積層メモリ。
  11. 積層された後に、前記不良メモリセルの救済動作が行えるように構成されることを特徴とする請求項1に記載の積層メモリ。
  12. 外部のメモリセルアレイの不良メモリセルを予備メモリセルに置換する際の電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と、当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路と、を備えたヒューズチップ。
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