KR100735836B1 - 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에따른 셀 리페어 방법 - Google Patents

더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에따른 셀 리페어 방법 Download PDF

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Abstract

본 발명은 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에 따른 셀 리페어 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 일 예는, 더미 셀들 및 메모리 셀들을 구비하는 적어도 하나 이상의 더미 셀 블록을 구비하는 반도체 메모리 장치에서, 상기 더미 셀 블록 내에서 메모리 셀들을 컬럼방향으로 서로 연결하는 노멀 비트라인들과; 상기 더미 셀들을 컬럼방향으로 서로 연결하며, 상기 노멀 비트라인들과 상기 더미 셀 블록의 로우 방향으로 하나씩 교대로 배치되는 더미 비트라인들과; 상기 더미비트라인들 중 임의의 두개의 더미 비트라인들 사이를 각각 서로 연결하는 더미 센스앰프들을 구비한다. 본 발명에 따르면, 리던던시 효율을 높임과 동시에 더미셀의 활용도를 높일 수 있다.
더미 셀, 더미 센스앰프, 메모리 셀 블록, 더미 셀 블록, 오픈 비트라인

Description

더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에 따른 셀 리페어 방법{Semiconductor memory device having dummy sense amplifier and method for repairing cell therefore}
도 1은 종래의 반도체 메모리 장치의 셀 어레이 구조의 일예를 나타낸 도면
도 2는 종래의 반도체 메모리 장치의 셀 어레이 구조의 다른 예를 나타낸 도면
도 3은 도 1 및 도 2의 센스앰프의 데이터 센싱 타이밍도
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 나타낸 도면
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 나타낸 도면
도 6 및 도 7은 도 5의 더미 셀 블록들 및 더미 센스앰프블록들의 확대도
도 8은 도 4 내지 도 7의 경우에의 더미 센스앰프의 데이터 센싱 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
A0~Ak : 노멀 메모리 셀 블록 B0~Bk+1 : 노멀 센스앰프 블록
DA1,DA2 : 더미 셀 블록 DB1,DB2 : 더미 센스앰프 블록
SA : 노멀 센스앰프 DSA : 더미 센스앰프
MC : 노멀 메모리 셀 DMC : 더미 셀
본 발명은 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에 따른 셀 리페어(repair) 방법에 관한 것으로, 더욱 구체적으로는, 노멀 셀에 페일이 발생된 경우 이를 더미셀을 이용하여 리페어할 수 있는 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에 따른 리페어 방법에 관한 것이다.
일반적으로 반도체 메모리 장치가 고집적화 및 고성능화됨에 따라 반도체 메모리 장치에 구비되는 메모리 셀, 비트라인, 워드라인, 센스 앰프 등을 포함하는 셀 어레이 구조 또한 변화되어 왔다.
디램(DRAM)의 경우에 있어서, 센스 앰프 방식으로서는 오픈 비트라인 방식(open bit line method), 릴렉스 오픈 비트라인 방식(relax open bit line method), 및 폴디드 비트라인 방식(folded bit line method) 등이 이용되고 있다.
여기서, 상기 오픈 비트라인 방식은 잘 알려진 바와 같이, 비트라인과 워드 라인의 교차점 모두에 메모리 셀을 배치할 수 있기 때문에, 메모리 셀부분의 면적을 축소할 수 있다는 이점이 있지만, 2개의 셀 블록 사이에 하나의 비트라인 피치(pitch)마다 센스앰프를 배치해야 되는 부담이 있어 센스앰프의 레이아웃이 대단히 곤란해진다.
상기 릴렉스 오픈 비트라인 방식은 메모리 셀은 워드라인과 비트라인의 모든 교차점에 배치되어 있고, 센스앰프는 두개의 비트라인 피치 내에 하나가 배치된다. 상기 오픈 비트라인 방식보다는 센스앰프의 레이아웃 설계가 용이하다.
상기 폴디드 비트라인 방식은 워드라인과 비트라인의 교차점의 반수에만 메모리 셀을 배치할 수 있으므로 메모리 셀 영역이 커지게 되어 칩사이즈가 확장된다는 문제가 있다. 4개의 비트라인 피치에 하나의 센스앰프를 배치하는 구성으로 오픈 비트라인 방식에 비해 용이하게 설계가 가능하며 한개의 셀 블록내에 비트라인 쌍을 구성하므로 노이즈에 강한 장점이 있다.
상술한 바와 같이 센스 앰프 방식에 있어서, 오픈 비트라인 방식은 메모리 셀 면적이 작지만 센스앰프의 설계치수가 대단히 엄격하고, 센스앰프의 배치가 곤란하다는 문제점이 있는 반면, 폴디드 비트라인 방식은 센스앰프의 설계 치수는 대폭적으로 완화할 수 있지만 메모리 셀의 면적이 크고 칩사이즈가 커지는 문제점이 있다. 따라서 구현목적이나 유저의 요구에 따라 적절한 방식이 채용되고 있는 실정이다.
도 1 및 도 2는 종래의 반도체 메모리 장치에서의 릴렉스 오픈 비트라인 방식의 메모리 셀 어레이의 구조를 나타낸 것이다. 도 1 과 도 2는 센스앰프의 연결 방식을 제외하고는 동일한 구조를 가진다. 이하 설명한다.
도 1 및 도 2에 도시된 바와 같이, 종래의 반도체 메모리 장치에서의 메모리 셀 어레이는, k+1(k는 임의의 자연수)개의 노멀 메모리 셀 블록들(A0 내지 Ak)과 제1 내지 제2 더미(dummy) 셀 블록(DA1,DA2)들을 구비한다.
상기 제1 더미 셀 블록(DA1)은 상기 노멀 메모리 셀 블록들(A0 내지 Ak)들의 한쪽 가장자리, 즉 상기 제0번 노멀 메모리 셀 블록(A0) 방향에 위치하고 상기 제2 더미 셀 블록(DA2)은 상기 노멀 메모리 셀 블록(A0 내지 Ak)들의 다른 쪽 가장자리, 즉 상기 제k번 노멀 메모리 셀 블록(Ak) 방향에 위치한다.
상기 노멀 메모리 셀 블록(A0 내지 Ak)들과 상기 제1 내지 제2 더미 셀 블록(DA1,DA2)들 사이에는 각각 다수의 센스 앰프(SA)들로 이루어진 센스 앰프 블록(B0 내지 Bk+1)들을 구비하고, 상기 노멀 메모리 셀 블록(A0 내지 Ak)들과 제1 내지 제2 더미(dummy) 셀 블록(DA1,DA2)들에 형성된 비트라인(BL)들은 상기 센스 앰프(SA)와 각각 연결된다.
상기 제0번 노멀 메모리 셀 블록(A0)을 예로 들어 상세히 설명하면 다음과 같다.
상기 제0번 노멀 메모리 셀 블록(A0)은 복수개의 메모리 셀 들이 일정한 구조로 배치된다. 예를 들면, 컬럼 방향으로는 노멀 비트라인(BL)에 연결되며, 로우 방향으로는 워드라인(미도시)에 연결되는 구조로 되어 있다.
상기 제0번 노멀 메모리 셀 블록(A0)의 양쪽에는 제0번 센스 앰프 블록(B0)과 제1번 센스 앰프 블록(B1)이 배치된다. 상기 제0번 노멀 메모리 셀 블록(A0)에 형성된 노멀 비트라인(BL)들은 상기 제0번 센스 앰프 블록(B0)의 센스 앰프(SA)와 상기 제1번 센스 앰프 블록(B1)의 센스 앰프(SA)에 서로 교대로 연결되어 있다. 즉 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제0번 노멀 비트라인(BL0)이 제0번 센스앰프 블록(B0)내의 센스앰프(SA)와 연결된다면, 제1번 노멀 비트라인(BL1)은 제1번 센스앰프 블록(B1) 내의 센스앰프(SA)와 연결되는 구조로 되어 있다. 물론 이의 반대의 경우인, 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제0번 노멀 비트라인(BL0)이 제1번 센스앰프 블록(B1)내의 센스앰프(SA)와 연결된다면, 제1번 노멀 비트라인(BL1)은 제0번 센스앰프 블록(B0) 내의 센스앰프(SA)와 연결되는 구조도 가능하다.
여기서 도 1과 도 2의 구별을 위해 제0번 센스앰프 블록(B0)내의 첫 번째 센스앰프(10,20)를 예로 들어 설명한다.
도 1에 도시된 바와 같이, 제0번 센스앰프 블록(B0)내의 첫 번째 센스앰프(10)는 제1더미 셀 블록(DA1) 내의 제0 비트라인(BL0) 및 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제0번 비트라인(BL0)에 연결된다. 상기 센스앰프(10)는 2개의 비 트라인 피치에 레이아웃된다. 즉 상기 센스앰프(10)를 포함하여 제0번 센스앰프 블록(B0)내의 센스앰프들(SA)은 상기 제0번 센스앰프 블록(B0)의 우측에 위치하는 노멀 메모리 셀 블록(A0)내의 짝수번째 비트라인(BL0,BL2,BLn-1;n은 임의의 자연수)과 제1더미 셀 블록(DA1)내의 짝수번째 비트라인(BL0,BL2,BLn-1)에 각각 연결된다. 또는, 제0번 센스앰프 블록(B0)내의 센스앰프들(SA)은 상기 제0번 센스앰프 블록(B0)의 양쪽에 위치하는 노멀 메모리 셀 블록(A0)내의 홀수번째 비트라인(BL1,BL3,BLn)과 제1더미 셀 블록(DA1)내의 홀수번째 비트라인(BL1,BL3,BLn)에 각각 연결된다. 여기서, n은 홀수인 것으로 가정한다.
도 2에 도시된 바와 같이, 제0번 센스앰프 블록(B0)내의 첫 번째 센스앰프(20)는 제1더미 셀 블록(DA1) 내의 제0 비트라인(BL0) 및 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제1번 비트라인(BL0)에 연결된다. 상기 센스앰프(20)는 2개의 비트라인 피치에 레이아웃된다. 즉 상기 센스앰프(20)를 포함하여 제0번 센스앰프 블록(B0)내의 센스앰프들(SA)은 상기 제0번 센스앰프 블록(B0)의 우측에 위치하는 노멀 메모리 셀 블록(A0)내의 홀수번째 비트라인(BL1,BL3,BLn)과 제1더미 셀 블록(DA1)내의 짝수번째 비트라인(BL0,BL2,BLn-1)에 각각 연결된다. 또는, 제0번 센스앰프 블록(B0)내의 센스앰프들(SA)은 상기 제0번 센스앰프 블록(B0)의 양쪽에 위치하는 노 멀 메모리 셀 블록(A0)내의 짝수번째 비트라인(BL0,BL2,BLn-1)과 제1더미 셀 블록(DA1)내의 홀수번째 비트라인(BL1,BL3,BLn)과 연결된다. 여기서, n은 홀수인 것으로 가정한다.
상술한 바와 같이, 도 1 및 도 2의 센스 앰프들(SA)는 2개의 비트라인 피치에 레이아웃되어 있으므로 하나의 비트라인 피치에 센스 앰프가 레이아웃된 것에 비해 쉽게 정렬되는 이점이 있다.
여기서 노멀 메모리 셀 블록들(A0 내지 Ak)들의 양쪽 가장자리에 위치하는 더미 셀 블록(DA1,DA2) 내의 비트라인들 중 노멀 센스 앰프 블록(B0 내지 Bk+1) 내의 센스앰프(SA)들과 연결되는 비트라인들은 메모리 셀과 연결된 노멀 비트라인이고, 상기 센스앰프(SA)들과 연결되지 않는 비트라인들은 더미셀들을 연결하는 더미 비트라인이다. 도 1 및 도 2의 경우에는 제 1내지 제2 더미 셀 블록(DA1,DA2) 내의 짝수번째 비트라인(BL0,BL2,BLn-1)이 노멀 비트라인이고, 홀수번째 비트라인(BL1,BL3,BLn)이 더미 비트라인이다.
여기서 상기 더미 비트라인들(BL1,BL3,BLn)은 플로팅 상태가 되므로, 이를 방지하기 위하여 공통적으로 전원전압이나 비트라인 프리차아지(precharge) 전압(VBL)이 인가되거나 접지된다.
상기 센스 앰프(SA)의 동작 상태를 도 2의 상기 제0번 센스 앰프 블록(B0)내 의 첫 번째 센스앰프(20)를 예로 들어 도 3을 이용하여 설명하면 다음과 같다.
도 3은 상기 센스앰프(20)의 동작을 설명하기 위한 동작 타이밍도이다.
도 2 및 도 3에 도시된 바와 같이, 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제1번 비트라인(BL1)에 연결된 어느 하나의 메모리 셀에서 저장된 데이터에 대응되는 전압이 상기 제1번 비트라인(BL1)에 디벨럽(develop)된다. 이후, 상기 센스 앰프(20)는 상기 제0번 노멀 메모리 셀 블록(A0)의 제1비트라인(BL1) 전압과 상기 제1 더미 셀 블록(DA1)내의 제0번 비트라인(BL0)의 프리차아지 전압(또는 기준전압(VBL))을 비교하여 상기 제0번 노멀 메모리 셀 블록(A0)의 제1번 비트라인(BL1)으로 디벨럽된 데이터가 데이터 '1' 인지 데이터 '0'인지를 센싱하고 증폭한다. 여기서, 상기 제1 더미 셀 블록(DA1)내의 제0번 비트라인(BL0)은 상기 제0번 노멀 메모리 셀 블록(A0)의 제1번 비트라인(BL1)에 대해 상보 비트라인(BLB) 역할을 하고, 반대로 상기 제1 더미 셀 블록(DA1)내의 제0번 비트라인(BL0)에 연결된 메모리 셀의 데이터를 센싱하는 경우에는 상기 제0번 노멀 메모리 셀 블록(A0)의 제1번 비트라인(BL1)이 상보 비트라인(BLB) 역할을 한다.
비트라인(BL)에 데이터'1'(Data'1')에 대응되는 전압이 디벨럽되는 경우에 상기 비트라인(BL) 전압은 상보비트라인(BLB)의 전압인 기준전압(VBL)보다 높은 레벨을 가지게 되고, 이 경우에 상기 센스앰프(20)는 이를 감지하여 상기 비트라인 (BL)전압을 전원전압레벨(VDD)로 상기 상보비트라인(BLB) 전압은 접지레벨(VSS)로 변화시키게 된다. 그리고, 비트라인(BL)에 데이터'0'(Data'0')에 대응되는 전압이 디벨럽되는 경우에 상기 비트라인(BL) 전압은 상보비트라인(BLB)의 전압인 기준전압(VBL) 보다 낮은 레벨을 가지게 되고, 이 경우에 상기 센스앰프(20)는 이를 감지하여 상기 비트라인(BL)전압을 접지레벨(VSS)로 상기 상보비트라인(BLB) 전압을 전원전압레벨(VDD)로 변화시키게 된다.
상술한 바와 같은 센스앰프(SA)가 2개의 비트라인 피치에 레이아웃된 구조의 오픈비트라인 방식의 반도체 메모리 장치의 동작이나 구조는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 잘 알려져 있으므로 더 이상의 자세한 설명은 생략한다.
상술한 바와 같은 종래의 더미셀을 포함된 구조의 반도체 메모리 장치에서 구비되는 더미셀은 공정상의 이유(패턴 설계의 편리함 등)이외에는 상기 반도체 메모리 장치의 동작을 위해서는 전혀 활용되지 못하는 문제점이 있다. 따라서, 반도체 메모리 장치의 효율적인 제조 및 동작을 위하여 상기 더미셀을 활용하기 위한 방안을 제시하고자 한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에 따른 셀 리페어 방법을 제공하는 데 있다.
본 발명의 다른 목적은 더미셀을 통하여 리페어를 수행함에 의하여 리던던시 효율을 높일 수 있는 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에 따른 셀 리페어 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 더미셀의 효율적으로 활용하며 센싱마진을 높일 수 있는 더미 센스 앰프를 구비하는 반도체 메모리 장치 및 그에 따른 셀 리페어 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 더미 셀들 및 메모리 셀들을 구비하는 적어도 하나 이상의 더미 셀 블록을 구비하는 반도체 메모리 장치는, 상기 더미 셀 블록 내에서 메모리 셀들을 컬럼방향으로 서로 연결하는 노멀 비트라인들과; 상기 더미 셀들을 컬럼방향으로 서로 연결하며, 상기 노멀 비트라인들과 상기 더미 셀 블록의 로우 방향으로 하나씩 교대로 배치되는 더미 비트라인들과; 상기 더미비트라인들 중 임의의 두개의 더미 비트라인들 사이를 각각 서로 연결하는 더미 센스앰프들을 구비한다.
상기 더미 센스 앰프들은, 상기 노멀 비트라인에 연결된 메모리 셀 중 어느 하나에 페일이 발생했을 경우에 동작될 수 있으며, 상기 더미셀들 및 상기 메모리 셀들 중 로우방향으로 서로 인접되는 셀들은 각각 복수개의 워드라인들에 의해 각각 연결될 수 있다.
상기 더미셀들 중 하나의 더미 센스앰프를 공유하고 하나의 워드라인을 공유하는 더미셀들은 서로 상보되는 데이터가 저장되도록 동작될 수 있으며, 상기 더미센스앰프들 중 임의의 더미 센스앰프는, 상기 더미 센스앰프에 연결된 두개의 더미 비트라인들 중 어느 하나의 더미 비트라인에 디벨럽된 데이터에 대응되는 전압을 기준전압으로 하여, 나머지 더미 비트라인에 디벨럽된 데이터를 센싱 및 증폭하게 할 수 있다. 그리고, 상기 더미 비트라인들 및 노멀 비트라인들은 상기 더미 셀 블록의 로우 방향으로 하나씩 교대로 배치될 수 있으며, 상기 노멀 비트라인들은, 상기 더미 셀 블록에 인접하며 복수개의 메모리 셀을 구비하는 노멀 메모리 셀 블록 내의 노멀 비트라인들과 노멀 센스앰프들을 통하여 서로 연결될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 및 더미 셀을 복수개로 각각 구비하는 더미 셀 블록들과; 복수개의 메모리 셀들이 각각 구비되며, 상기 더미 셀 블록들 사이에 배치되는 복수개의 노멀 메모리 셀 블록들과; 서로 인접하는 노멀 메모리 셀 블록들 사이와, 서로 인접하는 노멀 메모리 셀 블록과 더미 셀 블록 사이에 각각 배치되는 노멀 센스앰프 블록들과; 상기 더미 셀 블록들 각각에서 서로 인접하지 않은 더미 셀들 사이에 배치되는 더미센스앰프들을 각각 가지는 더미 센스앰프 블록들을 구비한다.
상기 노멀 메모리 셀 블록에는, 복수개의 메모리 셀들을 컬럼방향으로 각각 연결하는 복수개의 노멀 비트라인들이 로우 방향으로 각각 배치될 수 있으며, 상기 더미 셀 블록에는, 복수개의 메모리셀들을 컬럼방향으로 연결하는 노멀 비트라인들과 복수개의 더미셀들을 컬럼방향으로 연결하는 더미 비트라인들이 로우 방향으로 서로 교대로 배치될 수 있다. 그리고, 상기 더미 센스앰프 블록은, 상기 더미 비트라인들 중 선택된 두개의 더미비트라인들 사이를 서로 연결하도록 각각 배치되는 복수개의 더미 센스앰프들을 구비할 수 있으며, 상기 더미 센스앰프 블록은, 상기 더미셀 블록 내의 노멀 비트라인에 연결된 메모리 셀 중 어느 하나에 페일이 발생했을 경우에 동작될 수 있다.
상기 더미 센스앰프블록내의 임의의 더미 센스앰프에 연결된 더미셀들 중 동일한 어드레스를 가지는 두개의 더미셀들은 서로 상보되는 데이터가 저장되도록 할 수 있다. 그리고, 상기 더미센스앰프 블록내의 임의의 더미 센스앰프는, 상기 더미 센스앰프에 연결된 두개의 더미 비트라인들 중 어느 하나의 더미 비트라인에 디벨럽된 데이터에 대응되는 전압을 기준전압으로 하여, 나머지 더미 비트라인에 디벨럽된 데이터를 센싱 및 증폭할 수 있다.
상기 노멀 센스 앰프블록들은, 두개의 노멀 메모리 셀 블록이 서로 인접하는 경우에는, 상기 두개의 노멀 메모리 셀 블록들 중 어느 하나의 노멀 메모리 셀 블록내의 노멀 비트라인과 나머지의 노멀 메모리 셀 블록내의 노멀 비트라인 사이에 각각 연결되는 노멀 센스앰프들을 복수개로 구비하며, 노멀 메모리 셀 블록과 더미 셀 블록이 서로 인접하는 경우에는, 상기 노멀 메모리 셀 블록 내의 노멀 비트라인과 상기 더미 셀 블록내의 노멀 비트라인 사이에 각각 연결되는 노멀 센스앰프들을 복수개로 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 더미 셀들과 메모리 셀들이 동시에 구비되는 더미 셀 블록을 구비하는 반도체 메모리 장치에서의 리페어 방법은, 상기 메모리 셀에 연결되는 노멀 센스앰프와 상기 더미셀에 연결되는 더미 센스앰프를 준비하는 단계와; 상기 메모리 셀에 불량이 발생할 경우에 상기 더미 센스앰프를 동작시켜 상기 메모리 셀을 상기 더미셀로 대체하는 단계를 구비한다.
상기 더미 셀과 상기 메모리 셀은 동일한 어드레스를 가질 수 있으며, 상기 노멀 센스앰프는, 상기 더미 셀 블록내의 메모리 셀과 상기 더미 셀 블록과 인접하는 노멀 메모리 셀 블록내의 메모리 셀 사이에 배치될 수 있다. 그리고, 상기 더미 센스앰프는, 상기 더미 셀 블록내의 더미셀들 중에서 워드라인은 공유하되 비트라인은 공유하지 않는 두개의 더미셀들 사이를 서로 연결하도록 배치될 수 있다. 상기 더미 센스앰프에 연결되는 두개의 더미셀들에는 서로 상보되는 데이터가 저장될 수 있다.
상기한 구성에 따르면, 리던던시 효율을 높임과 동시에 더미셀의 활용도를 높일 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치에서의 릴렉스 오픈 비트라인 방식의 메모리 셀 어레이의 구조를 나타낸 것이고, 도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서의 릴렉스 오픈 비트라인 방식의 메모리 셀 어레이의 구조를 나타낸 것이다. 도 4 과 도 5는 센스 앰프의 연결방식을 제외하고는 동일한 구조를 가진다. 이하 설명한다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 실시예들에 따른 반도체 메모리 장치에서의 메모리 셀 어레이는, k+1(k는 임의의 자연수)개의 노멀 메모리 셀 블록들(A0 내지 Ak), 제1 내지 제2 더미(dummy) 셀 블록(DA1,DA2)들, 노멀 센스앰프 블록들(B0 내지 Bk+1), 및 더미 센스앰프 블록들(DB1,DB2)을 구비한다.
상기 제1 더미 셀 블록(DA1)은 상기 노멀 메모리 셀 블록들(A0 내지 Ak)들의 한쪽 가장자리(예를 들면, 상기 제0번 노멀 메모리 셀 블록(A0)의 좌측 방향)에 위치하고, 상기 제2 더미 셀 블록(DA2)은 상기 노멀 메모리 셀 블록(A0 내지 Ak)들의 다른 쪽 가장자리(예를들면, 상기 제k번 노멀 메모리 셀 블록(Ak)의 우측 방향)에 위치한다.
상기 노멀 메모리 셀 블록들(A0 내지 Ak)은 복수개의 메모리 셀들이 비트라인(BL)과 워드라인(미도시)의 교차점에 배열되는 구조를 각각 가지며, 상기 제1 및 제2 더미셀 블록(DA1,DA2)은 노멀 비트라인들 및 더미 비트라인들과, 워드라인의 교차점에 메모리 셀들 및 더미셀들이 배열되는 구조를 가진다. 여기서, 메모리 셀들은 노멀 비트라인들에 연결되고 더미셀들은 더미비트라인들에 각각 연결된다.
상기 노멀 메모리 셀 블록(A0 내지 Ak)들 사이, 및 상기 노멀 메모리 셀 블록(A0 내지 Ak)과 상기 제1 내지 제2 더미 셀 블록(DA1,DA2) 사이에는 각각 다수의 노멀 센스앰프(SA)들로 이루어진 노멀 센스 앰프 블록(B0 내지 Bk+1)들이 구비된다.
상기 노멀 메모리 셀 블록(A0 내지 Ak)들의 비트라인들 모두와 제1 내지 제2 더미(dummy) 셀 블록(DA1,DA2)들 내의 노멀 비트라인(BL)들은 상기 각각의 노멀 센스 앰프 블록(B0 내지 Bk+1) 내의 노멀 센스앰프들(SA)과 각각 연결된다.
상기 제0번 노멀 메모리 셀 블록(A0)을 예로 들어 상세히 설명하면 다음과 같다.
상기 제0번 노멀 메모리 셀 블록(A0)은 복수개의 메모리 셀 들이 일정한 구조로 배치된다. 예를 들면, 메모리 셀들은 컬럼 방향으로는 노멀 비트라인(BL)에 연결되며, 로우 방향으로는 워드라인(미도시)에 연결되는 구조로 되어 있다.
상기 제0번 노멀 메모리 셀 블록(A0)의 양쪽에는 제0번 노멀 센스 앰프 블록(B0)과 제1번 노멀 센스 앰프 블록(B1)이 배치된다. 상기 제0번 노멀 메모리 셀 블록(A0)에 형성된 노멀 비트라인(BL)들은 상기 제0번 노멀 센스 앰프 블록(B0)의 노멀 센스 앰프(SA)와 상기 제1번 노멀 센스 앰프 블록(B1)의 노멀 센스 앰프(SA)에 서로 교대로 연결되어 있다. 즉 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제0번 노멀 비트라인(BL0)이 제0번 노멀 센스 앰프 블록(B0)내의 노멀 센스 앰프(SA)와 연결된다면, 제1번 노멀 비트라인(BL1)은 제1번 노멀 센스 앰프 블록(B1) 내의 노멀 센스 앰프(SA)와 연결되는 구조로 되어 있다. 물론 이의 반대의 경우인, 상기 제0 번 노멀 메모리 셀 블록(A0) 내의 제0번 노멀 비트라인(BL0)이 제1번 노멀 센스 앰프 블록(B1)내의 노멀 센스 앰프(SA)와 연결된다면, 제1번 노멀 비트라인(BL1)은 제0번 노멀 센스 앰프 블록(B0) 내의 노멀 센스 앰프(SA)와 연결되는 구조도 가능하다.
여기서 도 4와 도 5의 구별을 위해 제0번 노멀 센스 앰프 블록(B0)내의 첫 번째 노멀 센스 앰프(310,410)를 예로 들어 설명한다.
도 4에 도시된 바와 같이, 제0번 노멀 센스 앰프 블록(B0)내의 첫 번째 노멀 센스 앰프(310)는 제1더미 셀 블록(DA1) 내의 제0 비트라인(BL0) 및 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제0번 비트라인(BL0)에 연결된다. 상기 노멀 센스 앰프(310)는 2개의 비트라인 피치에 레이아웃된다. 즉 상기 노멀 센스 앰프(310)를 포함하여 제0번 노멀 센스 앰프 블록(B0)내의 노멀 센스 앰프들(SA)은 상기 제0번 노멀 센스 앰프 블록(B0)의 우측에 위치하는 노멀 메모리 셀 블록(A0)내의 짝수번째 비트라인(BL0,BL2,BLn-3,BLn-1;n은 임의의 자연수)과 제1더미 셀 블록(DA1)내의 짝수번째 비트라인(BL0,BL2,BLn-3,BLn-1)에 각각 연결된다. 또는, 제0번 노멀 센스 앰프 블록(B0)내의 노멀 센스 앰프들(SA)은 상기 제0번 노멀 센스 앰프 블록(B0)의 양쪽에 위치하는 노멀 메모리 셀 블록(A0)내의 홀수번째 비트라인(BL1,BL3,BLn-2,BLn)과 제1 더미 셀 블록(DA1)내의 홀수번째 비트라인(BL1,BL3,BLn-2,BLn)에 각각 연결된다. 여기서, n은 홀수인 것으로 가정한다.
도 5에 도시된 바와 같이, 제0번 노멀 센스 앰프 블록(B0)내의 첫 번째 노멀 센스 앰프(410)는 제1더미 셀 블록(DA1) 내의 제0 비트라인(BL0) 및 상기 제0번 노멀 메모리 셀 블록(A0) 내의 제1번 비트라인(BL1)에 연결된다. 상기 노멀 센스 앰프(410)는 2개의 비트라인 피치에 레이아웃된다. 즉 상기 노멀 센스 앰프(410)를 포함하여 제0번 노멀 센스 앰프 블록(B0)내의 노멀 센스 앰프들(SA)은 상기 제0번 노멀 센스 앰프 블록(B0)의 우측에 위치하는 노멀 메모리 셀 블록(A0)내의 홀수번째 비트라인(BL1,BL3,BLn-2,BLn)과 제1더미 셀 블록(DA1)내의 짝수번째 비트라인(BL0,BL2,BLn-3,BLn-1)에 각각 연결된다. 또는, 제0번 노멀 센스 앰프 블록(B0)내의 노멀 센스 앰프들(SA)은 상기 제0번 노멀 센스 앰프 블록(B0)의 양쪽에 위치하는 노멀 메모리 셀 블록(A0)내의 짝수번째 비트라인(BL0,BL2,BLn-3,BLn-1)과 제1더미 셀 블록(DA1)내의 홀수번째 비트라인(BL1,BL3,BLn-2,BLn)과 연결된다. 여기서, n은 홀수인 것으로 가정한다.
상술한 바와 같이, 도 4 및 도 5의 노멀 센스 앰프들(SA)은 2개의 비트라인 피치에 레이아웃되어 있으므로 하나의 비트라인 피치에 노멀 센스 앰프가 레이아웃된 것에 비해 쉽게 정렬되는 이점이 있다.
여기서 노멀 메모리 셀 블록들(A0 내지 Ak)들의 양쪽 가장자리에 위치하는 더미 셀 블록(DA1,DA2) 내의 비트라인들 중 노멀 센스 앰프 블록(B0 내지 Bk+1) 내의 노멀 센스 앰프(SA)들과 연결되는 비트라인들은 메모리 셀들이 연결된 노멀 비트라인이고, 상기 노멀 센스 앰프(SA)들과 연결되지 않는 비트라인들은 더미셀들을 연결하는 더미 비트라인이다. 도 4 및 도 5의 경우에는 제 1내지 제2 더미 셀 블록(DA1,DA2) 내의 짝수번째 비트라인(BL0,BL2,BLn-3,BLn-1)이 노멀 비트라인이고, 홀수번째 비트라인(BL1,BL3,BLn-2,BLn)이 더미 비트라인이다.
상기 더미 센스앰프 블록들(DB1,DB2)은 종래와 다른 본 발명에만 구비되는 것으로, 상기 제1더미 셀 블록(DA1)과 연결되는 제1더미 센스앰프 블록(DB1)과, 상기 제2더미 셀 블록(DA2)과 연결되는 제2더미 센스앰프 블록(DB2)으로 구분된다. 상기 더미 센스앰프 블록들(DB1,DB2) 각각은 상기 더미 셀 블록들(DA1,DA2) 내의 노멀 비트라인(BL0,BL2,BLn-3,BLn-1)과 더미 비트라인(BL1,BL3,BLn-2,BLn) 사이에 각각 배치되는 복수개의 더미 센스앰프들(DSA)을 구비한다. 상기 복수개의 더미 센스앰프들(DSA)각각은 상기 더미 비트라인들(BL1,BL3,BLn-2,BLn) 중 임의로 두개를 선택하여 서로 연결하는 구조를 가진다. 예를 들어, 더미 센스앰프들(DSA) 중 하나의 더미 센스앰프(320a)는 제1더미셀 블록(DA1) 내의 제1번 비트라인(BL1)과 제3번 비트라인(BL3)을 서로 연결하는 구조를 가진다.
이해의 편의를 위하여 도 4 및 도 5의 제1더미 센스앰프 블록(DB1) 내의 첫 번째 더미 센스앰프(320a,420a)를 예로 들어 설명한다.
상기 제1더미 센스앰프 블록(DB1)내의 첫 번째 더미 센스앰프(320a,420a)는, 상기 제1더미 셀 블록(DA1) 내의 제1 비트라인(BL1)인 더미 비트라인과 상기 제1더미 셀 블록(DA1) 내의 제3 비트라인(BL3)인 더미 비트라인 사이에 연결된다. 여기서, 상기 더미 비트라인들(BL1,BL3)은 노멀 센스앰프 블록들(B0~Bk+1)내의 노멀 센스앰프들과는 전혀 연결관계가 없다.
상기 더미 센스앰프 블록들(DB1,DB2)을 구성하는 더미센스앰프들(DSA)은 상술한 더미 센스앰프(320a,420a)와 동일한 방식으로 상기 제1 및 제2 더미 셀 블록(DA1,DA2) 내의 더미 셀들과 연결될 수 있다. 상기 더미 센스앰프들(DSA)은 상기 노멀 센스앰프들(SA)과 동일한 구조를 가지며 별도의 입출력 라인(I/O line)과 연결된다. 또한 상기 더미 센스앰프들(DSA)은 상기 더미 셀 블록들(DB1,DB2)을 구성하는 메모리 셀들 중에서 페일이 발생한 경우에만 동작한다.
상기 더미 센스앰프들(DSA)의 자세한 배치구조 및 동작설명은 도 6 내지 도 8을 통하여 이하에서 행해진다.
도 6은 도 5의 제1더미 센스앰프 블록(DB1)과 제0번 노멀 센스앰프 블록(B0)사이에 연결되는 제1더미 셀 블록(DA1)의 구조를 자세히 나타낸 것이고, 도 7은 도 5의 제2더미 센스앰프 블록(DB2)과 제(k+1)번 노멀 센스앰프 블록(B0)사이에 연결되는 제2더미 셀 블록(DA2)의 구조를 자세히 나타낸 도면이다.
도 6에 도시된 바와 같이, 상기 제1더미 셀 블록(DA1)은 복수개의 메모리 셀들(MC)과 복수개의 더미셀들(DMC)을 워드라인들(WL)과 비트라인들(BL)의 교차점에 구비한다. 여기서 편의상, 메모리 셀들(MC)은 워드라인들(WL)과 비트라인들(BL)의 교차점에 헤칭(hatching)이 없는 원(circle)으로 나타내었고, 더미셀들(DMC)은 워드라인들(WL)과 비트라인들(BL)의 교차점에 헤칭(hatching)이 있는 원(circle)으로 나타내었다.
상기 비트라인들(BL)중 짝수번 비트라인들(Bl0,BL2,BLn-3,Bln-1)은 각각 메모리 셀들(MC)과 연결되는 노멀 비트라인들이고, 홀수번 비트라인들(BL1,BL3,BLn-2,BLn)은 각각 더미셀들(DMC)과 연결되는 더미 비트라인들이다.
상기 제1더미센스앰프 블록(DB1)을 구성하는 복수개의 더미 센스앰프들(DSA) 각각은 상기 제1더미 셀 블록(DA1)내의 더미 비트라인들(BL1,BL3,BLn-2,BLn) 중 임의로 선택된 두개의 더미비트라인들을 서로 연결한다, 여기서 상기 더미 센스앰프들(DSA)은 상기 더미비트라인들과 각각의 스위칭 소자(N1,N2,N3,N4)를 사이에 두고 연결된다. 예를 들어, 더미 센스앰프들(DSA) 중 하나의 더미 센스앰프(420a)는 제1더미셀 블록(DA1) 내의 제1번 비트라인(BL1)과 제3번 비트라인(BL3)을 스위칭소자(N1,N2)을 통하여 서로 연결하는 구조를 가진다.
도 7에 도시된 바와 같이, 상기 제2더미 셀 블록(DA2)은 복수개의 메모리 셀들(MC)과 복수개의 더미셀들(DMC)을 워드라인들(WL)과 비트라인들(BL)의 교차점에 구비한다. 여기서 편의상, 메모리 셀들(MC)은 워드라인들(WL)과 비트라인들(BL)의 교차점에 헤칭(hatching)이 없는 원(circle)으로 나타내었고, 더미셀들(DMC)은 워드라인들(WL)과 비트라인들(BL)의 교차점에 헤칭(hatching)이 있는 원(circle)으로 나타내었다.
상기 비트라인들(BL)중 짝수번 비트라인들(Bl0,BL2,BLn-3,Bln-1)은 각각 더미셀들(DMC)과 연결되는 더미 비트라인들이고, 홀수번 비트라인들(BL1,BL3,BLn-2,BLn)은 각각 노멀 메모리 셀들(DMC)과 연결되는 노멀 비트라인들이다.
상기 제2더미센스앰프 블록(DB2)을 구성하는 복수개의 더미 센스앰프들(DSA) 각각은 상기 제2더미 셀 블록(DA2)내의 더미 비트라인들(Bl0,BL2,BLn-3,Bln-1)중 임의로 선택된 두개의 더미비트라인들을 서로 연결한다, 여기서 상기 더미 센스앰프들(DSA)은 상기 더미비트라인들과 각각의 스위칭 소자(N5,N6,N7,N8)를 사이에 두고 연결된다. 예를 들어, 더미 센스앰프들(DSA) 중 하나의 더미 센스앰프(420b)는 제2더미셀 블록(DA2) 내의 제0번 비트라인(BL0)과 제2번 비트라인(BL2)을 스위칭소자(N5,N6)를 통하여 서로 연결하는 구조를 가진다. 상기 더미센스앰프들(DSA) 은 별도의 입출력 라인에 연결되어 있다.
상기 더미 셀 블록들(DA1,DA2)내의 노멀 메모리 셀들 중에서 페일이 발생한 경우를 예로 들어 본 발명에 따른 더미센스앰프를 가지는 반도체 메모리 장치의 동작이 이하에서 설명된다.
도 6 및 도 7에 도시된 바와 같이, 우선 상기 제1더미셀 블록(DA1)내의 노멀 비트라인인 상기 제0번 비트라인(BL0)에 연결된 노멀 메모리 셀들 중 어느 하나의 메모리 셀(MC10)에서 페일(불량)이 발생되었다고 가정하자. 이 경우에 제0번 노멀 센스앰프 블록(B0)과 상기 제1더미셀 블록(DA1)의 연결은 차단된다. 즉 상기 제0번 노멀 센스앰프 블록(B0) 내의 노멀 센스앰프들(SA)과 상기 제1더미셀 블록(DA1)내의 노멀 비트라인들(BL0,BL2,BLn-3,BLn-1)의 연결은 차단된다. 상기 제0번 노멀 센스앰프 블록(B0)과 상기 제1더미셀 블록(DA1)의 연결차단은 페일 발생을 알리는 신호에 응답하는 스위칭 소자들을 통하여 행해질 수 있다. 그리고 상기 제1더미 센스앰프 블록(DB1) 및 상기 제2더미 센스앰프 블록(DB2)내의 더미 센스앰프들(DSA)이 동작된다. 즉 상기 제1더미 센스앰프 블록(DB1)내의 더미 센스앰프들(DSA)은, 리페어 신호(Edge_ISO)가 하이(high)로 인에이블 됨에 따라 상기 더미 비트라인들(BL1,BL3,BLn-2,BLn)과 전기적으로 각각 연결된다. 또한 상기 제2더미 센스앰프 블록(DB2)내의 더미 센스앰프들(DSA)은 리페어 신호(Edge_ISO)가 하이(high)로 인에이블 됨에 따라 더미 비트라인들(BL1,BL3,BLn-2,BLn)과 전기적으로 각각 연결된다.
이에 따라, 상기 제1더미셀 블록(DA1)내의 모든 노멀 비트라인들(BL0,BL2,BLn- 3,BLn-1)에 연결되어 있는 모든 노멀 메모리 셀들은, 상기 제0번 노멀 센스앰프 블록(B0) 및 상기 제1더미 센스앰프블록(DB1)과 전기적으로 차단되게 된다. 그리고 상기 제1더미셀 블록(DA1) 및 상기 제2더미셀 블록(DA2) 내의 더미 셀들(DMC)이 상기 제1더미셀 블록(DA1)내의 모든 노멀 비트라인들(BL0,BL2,BLn-3,BLn-1)에 연결되어 있는 모든 노멀 메모리 셀들을 리페어하게 된다. 예를 들어, 노멀 비트라인인 제0번 비트라인(BL0)에 연결되는 모든 노멀 메모리 셀들은, 첫 번째 더미 센스앰프(420a)와 연결된 더미 비트라인들(BL1,BL3)에 연결된 더미 셀들로 리페어된다. 즉 제0번 비트라인(BL0)과 제0번 워드라인(WL0)의 교차점에 위치하는 노멀 메모리 셀은, 상기 제1번 비트라인(BL1)과 제0번 워드라인(WL0)의 교차점에 위치하는 더미셀 과, 이와 동일한 어드레스를 가지는 상기 제3번 비트라인(BL1)과 제0번 워드라인(WL0)의 교차점에 위치하는 더미셀로 리페어된다. 여기서, 상기 제1번 비트라인(BL1)과 제0번 워드라인(WL0)의 교차점에 위치하는 더미셀에 저장되는 데이터와, 상기 제3번 비트라인(BL1)과 제0번 워드라인(WL0)의 교차점에 위치하는 더미셀에 저장되는 데이터는 서로 상보관계를 가지도록 저장된다.
상술한 바와 같은 구조로, 노멀 비트라인인 제2번 비트라인(BL2)에 연결되는 모든 노멀 메모리 셀들은 첫 번째 더미 센스앰프(420a)에 연결된 더미 비트라인들 (BL5,BL7)에 연결된 더미 셀들로 리페어된다. 노멀 비트라인 하나에 2개의 더미 비트라인이 리페어되는 구조를 가지기 때문에 상기 제1더미셀 블록(DA1) 내에서 리페어되지 못한 노멀 메모리 셀들은 상기 제2더미셀 블록(DA2) 내의 더미셀들에 의해 리페어된다.
이와 같은 구조로 상기 제1더미셀 블록(DA1)내의 모든 노멀 비트라인들(BL0,BL2,BLn-3,BLn-1)에 연결된 모든 노멀 메모리 셀들(MC)은 상기 제1더미셀 블록(DA1) 및 상기 제2더미셀 블록(DA2) 내의 모든 더미셀들로 리페어될 수 있다.
상술한 바와 같은 구조에 따르면, 더미셀 블록에서 발생되는 페일의 경우에는 별도의 리던던시 셀을 필요로 하지 않으므로 리던던시 효율을 높일수 있다. 또한, 하나의 노멀 메모리 셀에 대하여 리페어된 두개의 더미셀들은 서로 상보되는 데이터를 저장하고 있기 때문에 센싱마진이 향상된다.
다른 예로, 상기 제1더미셀 블록(DA1)내의 노멀 비트라인인 상기 제0번 비트라인(BL0)에 연결된 노멀 메모리 셀들 중 어느 하나의 메모리 셀에서 페일(불량)이 발생되었다고 가정할 경우에, 이 경우에 제0번 노멀 센스앰프 블록(B0)내의 첫 번째 노멀 센스앰프(310a,410a)와 상기 제1더미셀 블록(DA1) 내의 상기 제0번 비트라인(BL0)의 연결만 차단되고, 이를 리페어하기 위하여 상기 제1더미센스앰프블록(DB1)내의 더미 센스앰프들(DSA) 중 첫 번째 더미 센스앰프(320a)만 동작되도록 할 수 도 있다.
상술한 바와 같은 구조를 가지는 본 발명의 실시예들에 따른 반도체 메모리 장치에서의 노멀 센스앰프(SA) 및 더미 센스앰프(DSA)의 동작 상태를 설명하면 다음과 같다. 여기서 상기 노멀 센스앰프(SA)의 동작은 도 3에서 설명된 바와 동일하므로 이하 생략하고 더미 센스앰프의 동작에 대해서만 동작 타이밍도인 도 8을 이용하여 설명한다.
여기서 제1더미 센스앰프 블록(DB1) 내의 더미 센스앰프들(DSA) 중 첫 번째 더미 센스앰프(420a)를 예로 들어 동작을 설명한다. 여기서, 제0번 비트라인(BL0)과 제0번 워드라인(WL0)의 교차점에 위치하는 노멀 메모리 셀을, 제0번 워드라인(WL0)과 제1번 비트라인(BL1)의 교차점에 위치하는 더미셀(DMC) 및 제0번 워드라인(WL0)과 제3번 비트라인(BL3)의 교차점에 위치하는 더미셀(DMC)로 리페어를 수행했다고 가정한다.
우선, 상기 데이터 '1'을 상기 더미셀들(MC)에 저장하는 경우를 설명한다.
우선 제0번 워드라인(WL0)이 인에이블되고, 별도로 구비된 입출력 라인을 통하여 상기 데이터'1'에 대응되는 전압이, 제1더미센스앰프 블록(DB1)내의 더미 센스앰프(420a)를 통하여 상기 제1 더미 셀 블록(DA1) 내의 제1번 비트라인(BL1)으로 인가된다. 이에 따라 제0번 워드라인(WL0)과 제1번 비트라인(BL1)의 교차점에 위치 하는 더미셀(DMC)에는 데이터 '1'이 저장된다. 이와 동시에 상기 더미 센스 앰프(420a)를 통하여, 상기 데이터 '1'에 상보되는 데이터 '0'에 대응되는 전압이 더미 비트라인인 제3번 비트라인(BL3)으로 인가된다. 이에 따라 제0번 워드라인(WL0)과 제3번 비트라인(BL3)의 교차점에 위치하는 더미셀(DMC)에는 데이터 '0'이 저장된다. 예를 들어, 제1번 비트라인(BL1)으로 전원전압레벨(VDD)의 전압이 인가되는 경우에 제3번 비트라인(BL3)에는 접지레벨(VSS)의 전압이 인가되게 된다. 상기 더미 센스앰프(420a)는 데이터 저장(라이트(write)) 동작 동안에는 논리회로인 인버터 회로와 같이 동작한다. 이에 따라 상기 두개의 더미 셀(DMC)에는 서로 상보되는 데이터가 저장되게 된다. 데이터 '0'을 저장하는 경우에는 이와 반대의 경우로써 용이하게 유추할 수 있을 것이다.
다음으로 상기 더미셀들(DMC)에 저장된 데이터 '1을 센싱하는 경우를 설명한다. 이는 도 8에 타이밍도로써 나타나 있다.
상기 더미 센스앰프(420a)의 동작에 있어서, 상보비트라인(BLB)은 제3번 비트라인(BL3)이 되고 제1번 비트라인(BL1)이 비트라인(BL)이 된다. 물론 이와 반대의 경우가 되도록 구성할 수도 있다.
우선, 센싱동작이 개시되면, 비트라인인(BL)인 제1번 비트라인(BL1)을 통하여 데이터'1'에 대응되는 전압이 디벨럽되고, 상보비트라인(BLB)인 제3번 비트라인(BL3)을 통하여 이와 상보되는 데이터 '0'에 대응되는 전압이 디벨럽된다. 상기 더 미 센스앰프(420a)는 디벨럽된 전압들을 센싱하고 증폭하게 된다.
이에 따라, 상기 비트라인(BL)인 상기 제1번 비트라인(BL1)에는 기준전압(VBL)보다 약간 높은 레벨의 전압이 디벨럽되고, 상보 비트라인(BLB)인 상기 제3번 비트라인(BL3)에는 기준전압보다 약간 낮은 레벨의 전압이 디벨럽되게 된다.
이에 따라, 더미 센스앰프(420a)에서는 상기 상보 비트라인(BLB)의 전압을 기준전압으로 하여 상기 비트라인(BL)을 통하여 디벨럽된 데이터를 센싱하고 증폭하게 된다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 메모리 장치에서는 종래의 경우보다 센싱마진을 두배로 증가시킬 수 있게 된다. 또한 리던던시 효율을 높임과 동시에 더미셀의 활용으로 셀 어레이가 차지하는 면적을 줄일 수 있게 된다.
상술한 실시예들에서는 오픈 비트라인 방식의 반도체 메모리 장치를 예로 들어 설명하였지만, 본 발명이 이러한 실시예들에 한정되지 않고 더미셀을 구비하는 모든 반도체 메모리 장치에 적용될 수 있다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 명백한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명 백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 더미 센스앰프를 추가적으로 구비함에 의하여, 메모리 셀의 페일시 이를 리페어할 수 있게 됨에 따라 리던던시 효율을 높일 수 있다. 또한, 종래의 경우보다 센싱마진을 두배로 증가시킬 수 있게 되며, 더미셀의 활용으로 셀 어레이가 차지하는 면적을 줄일 수 있게 된다.

Claims (20)

  1. 더미 셀들 및 메모리 셀들을 구비하는 적어도 하나 이상의 더미 셀 블록을 구비하는 반도체 메모리 장치에 있어서:
    상기 더미 셀 블록 내에서 메모리 셀들을 컬럼방향으로 서로 연결하는 노멀 비트라인들과;
    상기 더미 셀들을 컬럼방향으로 서로 연결하며, 상기 노멀 비트라인들과 상기 더미 셀 블록의 로우 방향으로 하나씩 교대로 배치되는 더미 비트라인들과;
    상기 더미비트라인들 중 임의의 두개의 더미 비트라인들 사이를 각각 서로 연결하는 더미 센스앰프들을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 더미 센스 앰프들은, 상기 노멀 비트라인에 연결된 메모리 셀 중 어느 하나에 페일이 발생했을 경우에 동작됨을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 더미셀들 및 상기 메모리 셀들 중 로우방향으로 서로 인접되는 셀들은 각각 복수개의 워드라인들에 의해 각각 연결됨을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 더미셀들 중 하나의 더미 센스앰프를 공유하고 하나의 워드라인을 공유하는 더미셀들은 서로 상보되는 데이터가 저장되도록 동작됨을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 더미센스앰프들 중 임의의 더미 센스앰프는, 상기 더미 센스앰프에 연결된 두개의 더미 비트라인들 중 어느 하나의 더미 비트라인에 디벨럽된 데이터에 대응되는 전압을 기준전압으로 하여, 나머지 더미 비트라인에 디벨럽된 데이터를 센싱 및 증폭함을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 노멀 비트라인들은, 상기 더미 셀 블록에 인접하며 복수개의 메모리 셀을 구비하는 노멀 메모리 셀 블록 내의 노멀 비트라인들과 노멀 센스앰프들을 통하여 서로 연결됨을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서:
    메모리 셀 및 더미 셀을 복수개로 각각 구비하는 더미 셀 블록들과;
    복수개의 메모리 셀들이 각각 구비되며, 상기 더미 셀 블록들 사이에 배치되는 복수개의 노멀 메모리 셀 블록들과;
    서로 인접하는 노멀 메모리 셀 블록들 사이와, 서로 인접하는 노멀 메모리 셀 블록과 더미 셀 블록 사이에 각각 배치되는 노멀 센스앰프 블록들과;
    상기 더미 셀 블록들 각각에서 서로 인접하지 않은 더미 셀들 사이에 배치되는 더미센스앰프들을 각각 가지는 더미 센스앰프 블록들을 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 노멀 메모리 셀 블록에는, 복수개의 메모리 셀들을 컬럼방향으로 각각 연결하는 복수개의 노멀 비트라인들이 로우 방향으로 각각 배치됨을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 더미 셀 블록에는, 복수개의 메모리셀들을 컬럼방향으로 연결하는 노멀 비트라인들과 복수개의 더미셀들을 컬럼방향으로 연결하는 더미 비트라인들이 로우 방향으로 서로 교대로 배치됨을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 더미 센스앰프 블록은, 상기 더미 비트라인들 중 선택된 두개의 더미비트라인들 사이를 서로 연결하도록 각각 배치되는 복수개의 더미 센스앰프들을 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 더미 센스앰프 블록은, 상기 더미셀 블록 내의 노멀 비트라인에 연결된 메모리 셀 중 어느 하나에 페일이 발생했을 경우에 동작됨을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 더미 센스앰프블록내의 임의의 더미 센스앰프에 연결된 더미셀들 중 동일한 어드레스를 가지는 두개의 더미셀들은 서로 상보되는 데이터가 저장됨을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 더미센스앰프 블록내의 임의의 더미 센스앰프는, 상기 더미 센스앰프에 연결된 두개의 더미 비트라인들 중 어느 하나의 더미 비트라인에 디벨럽된 데이터에 대응되는 전압을 기준전압으로 하여, 나머지 더미 비트라인에 디벨럽된 데이터를 센싱 및 증폭함을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서,
    상기 노멀 센스 앰프블록들은, 두개의 노멀 메모리 셀 블록이 서로 인접하는 경우에는, 상기 두개의 노멀 메모리 셀 블록들 중 어느 하나의 노멀 메모리 셀 블록내의 노멀 비트라인과 나머지의 노멀 메모리 셀 블록내의 노멀 비트라인 사이에 각각 연결되는 노멀 센스앰프들을 복수개로 구비하며, 노멀 메모리 셀 블록과 더미 셀 블록이 서로 인접하는 경우에는, 상기 노멀 메모리 셀 블록 내의 노멀 비트라인과 상기 더미 셀 블록내의 노멀 비트라인 사이에 각각 연결되는 노멀 센스앰프들을 복수개로 구비함을 특징으로 하는 반도체 메모리 장치.
  16. 더미 셀들과 메모리 셀들이 동시에 구비되는 더미 셀 블록을 구비하는 반도체 메모리 장치에서의 리페어 방법에 있어서:
    상기 메모리 셀에 연결되는 노멀 센스앰프와 상기 더미셀에 연결되는 더미 센스앰프를 준비하는 단계와;
    상기 메모리 셀에 불량이 발생할 경우에 상기 더미 센스앰프를 동작시켜 상기 메모리 셀을 상기 더미셀로 대체하는 단계를 구비함을 특징으로 하는 리페어 방법.
  17. 제16항에 있어서,
    상기 더미 셀과 상기 메모리 셀은 동일한 어드레스를 가짐을 특징으로 하는 리페어 방법.
  18. 제17항에 있어서,
    상기 노멀 센스앰프는, 상기 더미 셀 블록내의 메모리 셀과 상기 더미 셀 블록과 인접하는 노멀 메모리 셀 블록내의 메모리 셀 사이에 배치됨을 특징으로 하는 리페어 방법.
  19. 제18항에 있어서,
    상기 더미 센스앰프는, 상기 더미 셀 블록내의 더미셀들 중에서 워드라인은 공유하되 비트라인은 공유하지 않고 서로 다른 비트라인에 연결되는 두개의 더미셀들 사이를 서로 연결하도록 배치됨을 특징으로 하는 리페어 방법.
  20. 제19항에 있어서,
    상기 더미 센스앰프에 연결되는 두개의 더미셀들에는 서로 상보되는 데이터가 저장됨을 특징으로 하는 리페어 방법.
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