KR20070069745A - 96 킬로비트 매트 구조를 가지는 반도체 메모리 - Google Patents

96 킬로비트 매트 구조를 가지는 반도체 메모리 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로서, 보다 상세하게는 오픈 비트라인 방식에서 384 로우 코딩된 96K 매트 구조를 채택하여 16K 외 여분의 워드라인을 가지는 반도체 메모리에 관한 것이다.
본 발명은 오픈 비트 라인 방식을 사용하며, 복수의 매트로 구성되는 뱅크를 포함하는 반도체 메모리로서, 매트는 384열 x 256행의 단위 셀 매트릭스로 구성하고, 뱅크는 45열 x 32행의 매트 매트릭스 형태를 가지며 16K 워드라인과 여분의 워드라인을 포함한다.
매트, 뱅크, 오픈 비트라인, 워드라인, 비트라인

Description

96 킬로비트 매트 구조를 가지는 반도체 메모리{Semiconductor Memory with 96K Mat Structure}
도 1은 종래의 폴디드 비트라인 방식의 128K 매트 구조를 채택한 반도체 메모리를 도시한 도면,
도 2는 종래의 오픈 비트라인 방식의 64K 매트 구조를 채택한 반도체 메모리를 도시한 도면,
도 3은 종래의 오픈 비트라인 방식의 128K 매트 구조를 채택한 반도체 메모리를 도시한 도면,
도 4는 본 발명의 일실시예에 따른 오픈 비트라인 방식의 96K 매트 구조를 채택한 반도체 메모리를 도시한 도면,
도 5는 도 3의 오픈 비트라인 방식의 96K 매트 구조에서 여분의 워드라인의 사용예를 도시한 도면,
도 6은 도 3의 오픈 비트라인 방식의 96K 매트 구조에서 여분의 워드라인의 다른 사용예를 도시한 도면이다.
본 발명은 반도체 메모리에 관한 것으로서, 보다 상세하게는 오픈 비트라인 방식에서 384 로우 코딩된 96K 매트 구조를 채택하여 16K 외 여분의 워드라인을 가지는 반도체 메모리에 관한 것이다.
일반적으로 반도체 메모리에 있어서 매트(Mat)는 메모리의 단위 셀의 매트릭스(unit cell matrix) 또는 서브 셀 어레이(sub cell array)를 말하는데, 로우 개수(Row Number) x 컬럼 개수(Column)로 나타낸다.
매트의 크기(size)는 소모 전류, 동작 속도, 칩 사이즈 및 안정성과 밀접한 관계가 있으므로 반도체 메모리에 있어 아주 중요한 요소인데, 통상적으로 매트의 크기가 증가하면 넷 다이(Net Die)가 증가한다. 그러나 표준 스펙(Spec.)에 제시된 AC 파라미터를 고려할 때 매트의 크기의 증가는 일정한 제약을 받는다.
한편 메모리 셀에 저장된 데이터를 증폭하여 출력하는 센스 앰프(Sense Amplifier)의 배치 방식은 비트 라인(Bit Line) 구조와 밀접한 관계가 있는데, 오픈 비트 라인(Open Bit Line) 방식과 폴디드 비트 라인(Folded Bit Line) 방식으로 구분된다. 폴디드 비트 라인 방식에서는 비트 라인과 비트바 라인이 병렬로 한 개의 센스 앰프에 연결된다.
폴디드 비트 라인 방식에서 노이즈(Noise)는 비트 라인과 비트바 라인에 동일한 양이 발생하며, 이러한 커먼 모드 노이즈(Common Mode Noise)는 차동 증폭 동작에 의해 용이하게 제거될 수 있으므로 폴디드 비트 라인 방식은 오픈 비트 라인 방식에 비하여 노이즈에 강한 구조 가진다.
폴디드 비트 라인 방식을 사용하는 범용 제품의 경우, DDR(Double Data Rate)은 512열(Row) X 344행(column)의 172K 매트 구조를 사용하고, DDR2는 512열 X 256행의 128K 매트 구조를 사용할 수 있다.
도 1은 종래의 폴디드 비트라인 방식의 128K 매트 구조를 채택한 반도체 메모리를 도시한 도면이다. 도 1을 참조하면, 종래의 폴디드 비트라인 방식을 사용한 128 매트 구조는 32 매트 X 32 매트가 128M의 1 뱅크(Bank)를 구성하며, 1 뱅크는 16K 워드라인과 8K 비트라인을 구비한다. 여기서 1 매트는 512열 X 256행의 128K 크기를 가진다.
오픈 비트 라인 방식은 폴디드 비트 라인 방식보다 노이즈에 취약하기 때문에 오픈 비트 라인 방식을 사용하는 범용 제품은 폴디드 비트 라인 방식을 사용하는 범용 제품보다 매트의 크기를 작게 사용하는데, 256열 X 256행의 64K 매트 구조, 256열 X 344행의 86K 매트 구조 및 256열 X 512행의 128K 매트 구조를 사용한다.
도 2는 종래의 오픈 비트라인 방식의 64K 매트 구조를 채택한 메모리 반도체를 도시한 도면이고, 도 3은 종래의 오픈 비트라인 방식의 128K 매트 구조를 채택한 메모리 반도체를 도시한 도면이다.
도 2 및 도 3을 참조하면, 종래의 오픈 비트라인 방식의 64K 매트 구조를 채택한 반도체 메모리는 65 매트 X 32 매트가 128M의 1 뱅크(Bank)를 구성하며, 종래의 오픈 비트라인 방식의 128K 매트 구조를 채택한 반도체 메모리는 65 매트 X 16 매트가 128M의 1 뱅크를 구성한다. 1 뱅크는 16K 워드라인과 8K 비트라인 또는 8K 워드라인과 16K 비트라인을 구비한다.
그러나 종래 오픈 비트라인 방식의 64K 매트 구조를 채택한 반도체 메모리는 매트의 크기가 작아서 AC 파라미터 스펙 등의 특성은 제일 좋으나 넷 다이(Net Die)가 작아서 제품의 경쟁력이 떨어지는 문제점이 있다. 또한 종래의 128K 매트 구조를 채택한 반도체 메모리는 넷 다이의 특성은 우수하나 AC 파라미터 스펙을 만족시키기 어려운 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 오픈 비트라인 방식에서 384열의 96K 매트 구조를 채택하여 반도체 메모리가 16K 워드라인 외 여분의 워드라인을 가지도록 하는 것을 목적으로 한다.
또한 본 발명은 반도체 메모리가 16K 워드라인 외 구비된 여분의 워드라인을 리던던시 워드라인으로 사용할 수 있도록 하는 것을 다른 목적으로 한다.
또한 본 발명은 반도체 메모리가 16K 워드라인 외 구비된 여분의 워드라인 영역을 파워 메쉬 영역이나 칩의 성능을 향상하는 회로를 추가할 수 있는 영역으로 사용할 수 있도록 하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 오픈 비트 라인 방식을 사용하며, 복수의 매트로 구성되는 뱅크를 포함하는 반도체 메모리로서, 상기 매트는 384열 x 256행의 단위 셀 매트릭스이며, 상기 뱅크는 상기 매트가 45열 x 32행의 매트릭스 형태로 배열되어 16K 워드라인과 여분의 워드라인을 포함한다.
여기서, 상기 여분의 워드라인은 상기 매트열 중 선택된 복수의 매트열에 그룹지어 할당되는 것이 바람직하다.
또한, 상기 여분의 워드라인은 리던던시 워드라인으로 사용될 수 있으며, 256K 단위로 그룹지어 할당되는 것이 바람직하다.
또한 상기 여분의 워드라인은 더미 워드라인으로 사용될 수 있으며, 더미 워드라인 영역은 워드라인의 영역은 파워 메쉬 영역으로 사용되거나 반도체 메모리회로의 특성 향상 회로를 추가할 수 있는 영역으로 사용될 수 있다.
또한, 상기 여분의 워드라인은 상기 매트열 중 선택된 4개의 매트열에 그룹지어 할당되되, 선택된 매트열 중 2개의 매트열에 할당된 여분의 워드라인은 리던던시 워드라인으로 사용되고 선택된 매트열 중 나머지 2개의 매트열에 할당된 여분의 워드라인은 더미 워드라인으로 사용될 수 있다. 이 때, 상기 여분의 워드라인은 128K 단위로 그룹지어 할당되는 것이 바람직하다.
이하 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 오픈 비트라인 방식의 96K 매트 구조를 채택한 반도체 메모리를 도시한 도면이다. 도 4에 도시된 바와 같이 본 발명의 일실시예에 따른 96K 매트 구조를 채택한 반도체 메모리는 45 매트 X 32 매트가 128M 의 1 뱅크(Bank)를 구성하며, 1 뱅크는 (16K + 512) 워드라인과 8K 비트라인을 구비한다. 여기서 1 매트는 384 로우 X 256 컬럼의 96K 크기를 가진다.
본 실시예의 반도체 메모리에서 1 뱅크는 16,896(384 로우 X 44 매트)개의 워드라인을 가지게되어 종래의 매트 구조와 달리 16K의 워드라인 이외에 512개의 여분의 워드라인을 가진다.
본 실시예에서 열(Row) 방향으로 45개의 매트가 배열되어 있는데, 워드라인 계산에 44개의 매트만 연산되는 이유는 오픈 비트라인 구조에서 상단열에 배치된 매트(Top Mat)와 하단열에 배치된 매트(Bottom Mat)는 공유하여 한 매트처럼 사용하기 때문이다.
본 실시예의 96K 매트 구조는 종래 오픈 비트라인 방식의 64K 매트 구조와 128K 매트 구조 사이의 적정 크기를 가지게 되므로 AC 파라미터 스펙을 용이하게 만족시킬 수 있다.
본 실시예의 384 로우 코딩 방법에 따라 발생된 여분의 워드라인은 메모리의 성능향상을 위해 다양하게 사용할 수 있는 데, 먼저 여분의 워드라인을 리던던시(Redundancy) 워드라인(RSWL)으로 사용하는 방법을 도 5를 참조하여 설명한다. 여기서 리던던시 워드라인은 리페어(Repair)용 예비 메모리 셀을 구동하는 워드라인을 의미한다.
도 5에 도시된 바와 같이, 512개의 여분의 워드 라인은 256개씩 두 그룹으로 분리되어 특정 매트 열에 할당될 수 있다.
본 실시예에서는 256개의 여분의 워드라인이 21번째 매트열(MAT20)과 43번째 매트열(MAT42)에 각각 할당된 경우을 예시하여 설명하지만, 여분의 워드라인은 필요에 따라 21번째 매트열(MAT20)과 43번째 매트열(MAT) 이외에 다른 매트열에 할당될 수 있다.
본 실시예에서와 같이, 특정 매트열(MAT20,MAT42)에 일군의 여분의 워드라인을 리던던시 워드라인으로 할당하는 경우 오픈 비트 라인 방식에서 가장 큰 문제인 노이즈 특성이 향상되는 효과가 있다.
즉, 종래의 오픈 비트라인 방식에서는 리던던시 워드라인을 각 매트에 분산배치하여 리던던시 워드라인이 존재하는 매트와 존재하지 않는 매트가 생기게 된다. 이는 비트라인과 비트바라인의 길이 차이를 유발하게 되어 비트라인과 비트바라인의 미스매치가 증가하게 되는 원인이 된다.
그러나 본 실시예에서와 같이 특정 매트열(MAT20,MAT42)에 일군의 여분의 워드라인을 리던던시 워드라인(256 RSWL)으로 할당하는 경우, 여분의 워드라인이 할당되지 않은 다른 모든 매트(MAT0~MAT19, MAT21~MAT44)에서는 비트라인과 비트바라인의 길이가 동일하게 되어 종래의 비트라인과 비트바라인의 길이 차이에 의해 미스매치 증가 문제가 해소되게 된다.
다음은 본 실시예의 384 로우 코딩 방법에 따라 발생된 여분의 워드라인을 더미(dummy) 워드라인으로 사용하는 방법을 도 6을 참조하여 설명한다. 여기서 더미 워드라인 영역은 파워 메쉬(Power Mesh) 영역 또는 칩 특성 향상회로를 추가할 수 있는 영역으로 사용될 수 있다.
도 6에 도시된 바와 같이, 512개의 여분의 워드 라인은 128개씩 네 그룹으로 분리되어 특정 매트 열에 할당될 수 있다.
본 실시예에서는 128개의 여분의 워드라인이 10번째 매트열(MAT9), 21번째 매트열(MAT20), 32번째 매트열(MAT31) 및 43번째 매트열(MAT42)에 각각 할당된 경우을 예시하여 설명한다. 여기서 10번째 매트열(MAT9)과 32번째 매트열(MAT31)에 할당된 여분의 워드라인 영역은 더미 워드라인 영역으로 사용된다.
더미 워드라인 영역이 파워 메쉬 영역으로 사용되는 경우를 설명한다. 더미 워드라인을 접지전압(VSS)에 연결하고 더미 워드라인을 제어하기 위한 메탈 배선을 파워 배선으로 사용한다.
칩 내부의 회로 동작의 적정성을 고려하여 파워 메쉬 영역으로 사용되는 더미 워드라인은 10번째 매트열(MAT9) 및 32번째 매트열(MAT31)외에 다른 매트열에 할당될 수 있다. 따라서 파워 메쉬 영역으로 사용되는 더미 워드라인은 칩 내부 회로에 공급되는 파워를 보강할 수 있게 된다.
또한 더미 워드라인 영역은 칩 특성 향상회로를 추가할 수 있는 영역으로 사용될 수 있다. 칩 특성 향상회로는 리피터(Repeater) 또는 미디움 입출력 이퀄라이저(Midium I/O eqaulizer) 회로일 수 있다. 따라서, 칩 특성 향상회로를 추가할 수 있는 영역으로 사용되는 더미 워드라인은 칩의 동작 특성을 향상 시킬 수 있게 된다.
본 발명의 96 킬로비트 매트 구조를 가지는 반도체 메모리는 오픈 비트라인 방식에서 384 로우 코딩된 96K 매트 구조를 채택하여 16K 워드라인 외 여분의 워드라인을 가지기 때문에 넷 다이 특성 및 AC 파라미터 특성을 향상시킬 수 있는 효과가 있다.
또한 본 발명의 반도체 메모리는 16K 워드라인 외 구비된 여분의 워드라인을 그룹지어 선택된 매트에 할당되는 리던던시 워드라인으로 사용할 수 있기 때문에, 오픈 비트라인 방식에서 발생하는 비트라인과 비트바라인의 미스매치를 줄일 수 있는 다른 효과가 있다.
또한 본 발명의 반도체 메모리는 16K 워드라인 외 구비된 여분의 워드라인 영역을 파워 메쉬 영역이나 칩의 성능을 향상하는 회로를 추가할 수 있는 영역으로 사용할 수 있기 때문에, 반도체 메모리의 동작 특성을 개선할 수 있는 또 다른 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 오픈 비트 라인 방식을 사용하며, 복수의 매트로 구성되는 뱅크를 포함하는 반도체 메모리로서,
    상기 매트는 384열 x 256행의 단위 셀 매트릭스이며,
    상기 뱅크는 상기 매트가 45열 x 32행의 매트릭스 형태로 배열되어 16K 워드라인과 여분의 워드라인을 포함하는
    반도체 메모리.
  2. 제 1 항에 있어서,
    상기 여분의 워드라인은 상기 매트열 중 선택된 복수의 매트열에 그룹지어 할당되는
    반도체 메모리.
  3. 제 2 항에 있어서,
    상기 여분의 워드라인은 리던던시 워드라인으로 사용되는
    반도체 메모리.
  4. 제 3 항에 있어서,
    상기 리던던시 워드라인은 256K 단위로 그룹지어 할당되는
    반도체 메모리.
  5. 제 2 항에 있어서,
    상기 여분의 워드라인은 더미 워드라인으로 사용되는
    반도체 메모리.
  6. 제 5 항에 있어서,
    상기 더미 워드라인의 영역은 파워 메쉬 영역으로 사용되는
    반도체 메모리.
  7. 제 5 항에 있어서,
    상기 더미 워드라인의 영역은 반도체 메모리회로의 특성 향상 회로를 추가할 수 있는 영역으로 사용되는
    반도체 메모리.
  8. 제 2 항에 있어서,
    상기 여분의 워드라인은 리던던시 워드라인 및 더미 워드라인으로 사용되는
    반도체 메모리.
  9. 제 1 항에 있어서,
    상기 여분의 워드라인은 상기 매트열 중 선택된 4개의 매트열에 그룹지어 할당되되,
    선택된 매트열 중 2개의 매트열에 할당된 여분의 워드라인은 리던던시 워드라인으로 사용되고
    선택된 매트열 중 나머지 2개의 매트열에 할당된 여분의 워드라인은 더미 워드라인으로 사용되는
    반도체 메모리.
  10. 제 9 항에 있어서,
    상기 여분의 워드라인은 128K 단위로 그룹지어 할당되는
    반도체 메모리.
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