KR20110013052A - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 라이트 리커버리 타임(WRITE RECOVERY TIME) 특성을 개선한 반도체 메모리장치에 관한 것이다. 본 발명의 반도체 메모리장치는, 비트라인과 로컬 데이터라인; 상기 비트라인의 데이터를 감지하여 로컬 데이터라인으로 전달하고, 상기 로컬 데이터라인의 데이터를 증폭하여 비트라인으로 전송하는 비트라인감지증폭기; 리드 동작시에 상기 비트라인과 로컬 데이터라인을 연결해주는 제 1 스위칭수단; 라이트 동작시에 제 1 스위칭수단과 함께 상기 비트라인과 로컬 데이터라인을 연결해주는 제 2 스위칭수단을 포함하여 구성되는 것을 특징으로 한다.
반도체메모리장치, 로컬데이터라인, 리드, 라이트

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 라이트 리커버리 타임(WRITE RECOVERY TIME) 특성을 개선한 반도체 메모리장치에 관한 것이다.
반도체 메모리장치는, 데이터 입출력 패드와 메모리 셀 영역 사이의 데이터 전송을 위한 입출력 데이터라인인 글로벌 데이터라인(GIO)과, 메모리 셀 영역 내에서 출력되는 비트라인감지증폭기의 출력을 전송받는 로컬 데이터라인(LIO)을 포함한다. 그리고 메모리 셀 어레이는 흔히 워드라인으로 불리우는 다수의 로우(ROW)와 흔히 비트라인으로 불리우는 다수의 컬럼(Column)으로 이루어진 매트릭스 형태를 이루고 있다. 각각의 로우와 컬럼에는 소정의 어드레스가 할당되어 있으며, 특정 로우를 지정하기 위해서 로우 어드레스가, 특정 컬럼을 지정하기 위해서 컬럼 어드레스가 사용된다.
도 1은 종래 메모리장치의 제어회로도를 도시하고 있다.
도시하고 있는 바와 같이, 반도체 메모리장치는, 비트라인감지증폭기 제어부(20)와, 상기 비트라인감지증폭기 제어부(20)의 위 아래에 셀 어레이(10,15)가 존재하고, 상기 비트라인감지증폭기를 선택하는 신호 중의 하나인 리드 어드레스에 따른 제어신호(YS)를 발생시키는 칼럼디코더(30)로 구성되어진다. 도시되고 있는 실시예에서 상기 비트라인감지증폭기 제어부(20)와 칼럼디코더(30)를 하나씩 도시하고 있지만, 상기 구성들은 다수개로 이루어진다.
상기 비트라인감지증폭기 제어부(20)는, 래치의 파워 공급신호(CSP)와 래치의 그라운드 공급신호(CSN)를 소스(SOURCE)로 하여 비트라인(BL)과 반전비트라인(BLB)를 래치하는 회로부, 비트라인이퀄라이즈신호(BLEQ)를 입력받아 비트라인과 반전비트라인을 이퀄라이징하는 트랜지스터부, 비트라인감지증폭기의 비트라인과 셀 어레이(10)의 셀 데이터라인의 연결을 제어하는 BISH 신호를 입력받아 비트라인(BL)과 반전비트라인(BLB)을 상부 셀 어레이(10)와 연결해주는 트랜지스터부, 비트라인감지증폭기의 비트라인과 셀 어레이(15)의 셀 데이터라인의 연결을 제어하는 BISL 신호를 입력받아 비트라인(BL)과 반전비트라인(BLB)을 하부 셀 어레이(15)와 연결해주는 트랜지스터부, 그리고 상기 칼럼 디코더(30)에서 발생한 제어신호(YS)를 입력받아 비트라인(BL)과 반전비트라인(BLB)를 각각 로컬 데이터라인(LIO)과 반전 로컬 데이터라인(LIOB)으로 연결해주는 트랜지스터부로 구성되어진다.
그리고 칼럼 디코더(30)는, 다수개의 칼럼 어드레스신호(YADD) 또는 프리 디코딩(PRE DECODING) 한 칼럼 어드레스신호를 입력으로 받아서 비트라인감지증폭기 를 선택하는 YS 신호를 출력하는 낸드게이트와 인버터의 구성으로 이루어진 연산부로 구성되어진다.
이와 같이 구성되는 종래 반도체 메모리장치의 리드(READ) 동작은 다음과 같이 동작되어진다.
액티브 명령에 의해서 워드라인이 펌핑전압 레벨로 상승하고, BISH 신호와 BISL 신호에 의해서 셀 어레이(10,15)와 비트라인(BL,BLB)이 연결되면, 셀 어레이(10,15)에 저장되어 있는 데이터가 비트라인(BL,BLB)에 실린다. 그리고 일정시간 후, 감지증폭기 인에이블신호가 공급되면, 감지증폭기의 전원라인(CSP)은 코어전압(VCORE) 레벨로 변화하고, 이와 함께 감지증폭기의 전원라인(CSN)은 접지전압(VSS) 레벨로 변화하면서 상기 비트라인(BL,BLB)에 실린 데이터의 감지 동작이 이루어진다.
이때의 동작에 의해서 비트라인 레벨이 접지전압(VSS) 레벨로 감소되고, YS 신호가 인에이블되면, NMOS 트랜지스터가 턴-온 되면서 비트라인(BL/BLB)의 전압레벨이 로컬 데이터라인(LIO/LIOB)에 실려서 반도체 메모리장치의 외부로 데이터가 전달된다.
그리고 셀 어레이(10,15)에 데이터를 기록하는 라이트(WRITE) 동작은 상기 리드 과정과 반대로 이루어진다.
이와 같이 동작되는 종래 반도체 메모리장치는 다음의 문제점을 갖는다.
상기 비트라인감지증폭기 제어부(20)에서 칼럼 디코딩신호 YS를 입력받아 비트라인(BL)과 반전비트라인(BLB)을 로컬데이터라인(LIO)과 반전로컬데이터라인(LIOB)에 연결하여 셀 데이터를 전달해주는 트랜지스터부는 작은 용량을 사용하고 있다. 그 이유는, 한번 리드 동작을 수행한 후, 다음에 동일한 어드레스를 리드하는 제어방법을 사용하는 2번 리드 동작시, 페일(FAIL) 되는 것을 방지하기 위하여, 상기 트랜지스터부를 최대한 작은 것을 사용하는 것이다.
그러나 상기와 같은 이유 때문에, 라이트 동작시, 외부 입력 데이터를 상기 로컬 데이터라인에서 비트라인 측으로 전달할 때, 상기 트랜지스터의 용량이 작기 때문에, 빠르게 전달되지 못하는 문제점이 발생되었다. 결과적으로 종래 반도체 메모리장치는, 셀에 데이터를 라이트 하는 tWR 특성이 좋지 않은 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 셀에 데이터를 기록하는 라이트 리커버리 타임(tWR) 특성을 개선시킬 수 있는 반도체 메모리장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 셀 데이터의 리드 동작을 정상적으로 수행하면서도 셀에 데이터를 기록하는 라이트 리커버리 타임(tWR) 특성을 개선시킬 수 있는 반도체 메모리장치를 제공한다.
따라서 상기 목적을 달성하기 위하여 본 발명의 반도체 메모리장치는, 비트라인과 로컬 데이터라인; 상기 비트라인의 데이터를 감지하여 로컬 데이터라인으로 전달하고, 상기 로컬 데이터라인의 데이터를 증폭하여 비트라인으로 전송하는 비트라인감지증폭기; 리드 동작시에 상기 비트라인과 로컬 데이터라인을 연결해주는 제 1 스위칭수단; 라이트 동작시에 제 1 스위칭수단과 함께 상기 비트라인과 로컬 데이터라인을 연결해주는 제 2 스위칭수단을 포함하여 구성되는 것을 특징으로 한다.
본 발명은 리드 동작시에는 비트라인과 로컬 데이터라인을 연결하는 트랜지스터를 작은 용량으로 사용하고, 라이트 동작시에는 비트라인과 로컬 데이터라인을 연결해주는 트랜지스터를 큰 용량이 될 수 있도록 제어한다. 이를 위해서 본 발명은 라이트 동작시에, 리드 동작시에 사용되는 트랜지스터와 함께, 트랜지스터를 더 추가해주므로서, 사용되는 트랜지스터의 용량이 커지도록 구성한다. 이러한 구성에 따르면 본 발명은 리드 동작시의 동작 실패를 방지하면서도 라이트 동작시에는 빠른 데이터 전달을 가능케하여, tWR 열화 문제를 해소한다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명의 실시예에 따른 메모리장치의 제어회로도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명의 반도체 메모리장치는, 비트라인감지증폭기 제어부(120)와, 상기 비트라인감지증폭기 제어부(120)의 위 아래에 셀 어레이(100,115)가 존재하고, 상기 비트라인감지증폭기를 선택하는 신호 중의 하나인 리드 어드레스에 따른 제어신호(YS)를 발생시키는 칼럼디코더(130)로 구성되어진다. 도시되고 있는 실시예에서 상기 비트라인감지증폭기 제어부(120)와 칼럼디코더(130)를 하나씩 도시하고 있지만, 상기 구성들은 다수개로 이루어진다.
상기 비트라인감지증폭기 제어부(120)는, 래치의 파워 공급신호(CSP)와 래치의 그라운드 공급신호(CSN)를 소스(SOURCE)로 하여 비트라인(BL)과 반전비트라인(BLB)를 래치하는 회로부, 비트라인이퀄라이즈신호(BLEQ)를 입력받아 비트라인과 반전비트라인을 이퀄라이징하는 트랜지스터부, 비트라인감지증폭기의 비트라인과 셀 어레이(100)의 셀 데이터라인의 연결을 제어하는 BISH 신호를 입력받아 비트라인(BL)과 반전비트라인(BLB)을 상부 셀 어레이(100)와 연결해주는 트랜지스터부, 비트라인감지증폭기의 비트라인과 셀 어레이(115)의 셀 데이터라인의 연결을 제어하는 BISL 신호를 입력받아 비트라인(BL)과 반전비트라인(BLB)을 하부 셀 어레이(115)와 연결해주는 트랜지스터부, 그리고 상기 칼럼 디코더(130)에서 발생한 제어신호(YS/WYS)를 입력받아 비트라인(BL)과 반전비트라인(BLB)를 각각 로컬 데이터라인(LIO)과 반전 로컬 데이터라인(LIOB)으로 연결해주는 트랜지스터부로 구성되어진다.
상기 비트라인과 로컬 데이터라인을 연결해주는 트랜지스터부는, YS 신호에 의해서 비트라인과 로컬 데이터라인을 연결해주는 한쌍의 트랜지스터(N1,N2)와, WYS 신호에 의해서 비트라인과 로컬 데이터라인을 연결해주는 한쌍의 트랜지스터(N3,N4)로 구성되어진다. 여기서 상기 YS 신호에 의해서 동작하는 한쌍의 트랜지스터(N1,N2)는, 리드 동작시에 턴-온 동작되어, 비트라인에 실린 데이터를 로컬 데이터라인으로 전달해주는 구성이다. 상기 리드 동작시에 WYS 신호에 의해서 동작하는 한쌍의 트랜지스터(N3,N4)는 턴-오프 상태를 유지한다.
반대로 상기 WYS 신호에 의해서 동작하는 한쌍의 트랜지스터(N3,N4)는, 라이트 동작시에 턴-온 동작되어, 로컬 데이터라인을 통해서 입력된 데이터를 비트라인으로 전달해준다. 또한 라이트 동작시에 상기 YS 신호에 의해서 동작하는 한쌍의 트랜지스터(N1,N2)도 턴-온 동작상태를 갖는다. 즉, 라이트 동작시에는 YS 신호에 의해서 동작하는 한쌍의 트랜지스터와, WYS 신호에 의해서 동작하는 또 한쌍의 트랜지스터가 모두 동작상태를 갖게 된다.
이와 같이 리드 동작시는, 상기 YS 신호에 의해서 동작하는 한쌍의 트랜지스터(N1,N2)만을 동작시키고, 라이트 동작시에는 YS 신호에 의해서 동작하는 한쌍의 트랜지스터(N1,N2)와 WTS 신호에 의해서 동작하는 한쌍의 트랜지스터(N3,N4)가 모두 동작상태를 갖는다. 이것은 앞서 언급한 바와 같이, 리드 동작시는, 트랜지스터의 큰 용량에 의해 발생 가능한 2번 리드 동작시 실패 되는 것을 방지해 주기 위함이다. 반대로 라이트 동작시는, 로컬 데이터 라인을 통해서 전달되는 데이터를 드라이빙 능력이 큰 트랜지스터를 통해서 빠르게 비트라인으로 전달해주기 위함이다.
그리고 칼럼 디코더(130)는, 다수개의 칼럼 어드레스신호(YADD) 또는 프리 디코딩(PRE DECODING) 한 칼럼 어드레스신호를 입력으로 받아서 YS 신호를 출력하는 낸드게이트와 인버터의 구성으로 이루어진 연산부로 구성되어진다. 또한 리드 동작상태일 때 디스에이블상태를 갖는 WTS 신호와 상기 YADD 신호를 입력으로 받아서 WYS 신호를 출력하는 낸드게이트와 인버터의 구성으로 이루어진 연산부로 구성되어진다.
이와 같이 구성되는 본 발명의 반도체 메모리장치의 동작은 다음과 같이 동 작되어진다.
먼저 리드(READ) 동작과정을 살펴보면, 액티브 명령에 의해서 워드라인이 펌핑전압 레벨로 상승하고, BISH 신호와 BISL 신호에 의해서 셀 어레이(100,115)와 비트라인(BL,BLB)이 연결되면, 셀 어레이(100,115)에 저장되어 있는 데이터가 비트라인(BL,BLB)에 실린다. 그리고 일정시간 후, 감지증폭기 인에이블신호가 공급되면, 감지증폭기의 전원라인(CSP)은 코어전압(VCORE) 레벨로 변화하고, 이와 함께 감지증폭기의 전원라인(CSN)은 접지전압(VSS) 레벨로 변화하면서 상기 비트라인(BL,BLB)에 실린 데이터의 감지 동작이 이루어진다.
이때의 동작에 의해서 비트라인 레벨이 접지전압(VSS) 레벨로 감소되고, YS 신호가 인에이블되면, 한쌍의 NMOS 트랜지스터(N1,N2)가 턴-온 되면서 비트라인(BL/BLB)의 전압레벨이 로컬 데이터라인(LIO/LIOB)에 실려서 반도체 메모리장치의 외부로 데이터가 전달된다.
상기 동작이 이루어질 때, 또 다른 한쌍의 NMOS 트랜지스터(N3,N4)는 턴-오프 상태를 유지한다. 즉, 리드 동작시 WTS 신호가 디스에이블상태를 갖기 때문에, 상기 WTS 신호를 입력으로 받는 연산부는 로우논리신호를 출력한다.
다음, 셀 어레이(10,15)에 데이터를 기록하는 라이트(WRITE) 동작은 상기 리드 과정과 반대로 이루어진다.
라이트 동작시에 WTS 신호는 인에이블상태를 갖는다. 따라서 상기 WTS 신호와 YADD 신호를 입력으로 받는 연산부는 하이논리신호를 출력한다. 상기 WYS 신호 가 인에이블되면, 한쌍의 NMOS 트랜지스터(N3,N4)가 턴-온 된다. 또한 YADD 신호를 입력으로 받는 연산부에서도 하이논리신호를 출력한다. 따라서 칼럼 디코딩부(130)에서 출력되는 두개의 출력신호(YS,WYS)는 모두 하이논리레벨상태를 갖는다.
상기 하이논리상태의 YS 신호에 의해서 한쌍의 트랜지스터(N1,N2)가 턴-온 상태를 유지하고, 이와 동시에 하이논리상태의 WYS 신호에 의해서 한쌍의 트랜지스터(N3,N4)도 턴-온 상태를 유지한다. 이 동작으로 비트라인(BL,BLB)과 로컬 데이터라인(LIO/LIOB) 사이의 통로 역할을 수행하는 두 쌍의 트랜지스터(N1,N2/N3,N4)가 모두 턴-온 상태를 유지하므로서, 비트라인과 로컬 데이터라인을 연결해준다.
이 동작으로 로컬 데이터라인(LIO/LIOB)으로 입력된 데이터가 네 개의 트랜지스터(N1,N2,N3,N4)를 통해서 빠르게 비트라인(BL/BLB)으로 전달된다. 그리고 비트라인감지증폭기에서 증폭이 이루어져서, 셀 어레이(100,150)에 라이트된다.
이상에서와 같이 본 발명은 비트라인과 로컬 데이터라인을 연결하는 트랜지스터회로를 구성함에 있어서, 리딩 동작시와 라이트 동작시에 그 용량을 다르게 조절하는 것을 특징으로 한다. 즉, 리딩 동작시에는 트랜지스터회로의 용량을 작게 하여, 리딩 동작의 실패를 방지하고, 라이트 동작시에는 트랜지스터회로의 용량을 크게 하여, 입력 데이터를 빠르게 셀로 전달할 수 있도록 한다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 리딩 동작과 라이트 동작시 트랜지스터 용량을 가변 제어하여 리딩 동작의 실패를 방지하고, tWR 특성을 개선하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 반도체 메모리장치의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리장치의 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
100,115 : 셀 어레이 120 : 비트라인감지증폭기 제어부
130 : 칼럼 디코더

Claims (5)

  1. 비트라인과 로컬 데이터라인;
    상기 비트라인의 데이터를 감지하여 로컬 데이터라인으로 전달하고, 상기 로컬 데이터라인의 데이터를 증폭하여 비트라인으로 전송하는 비트라인감지증폭기;
    리드 동작시에 상기 비트라인과 로컬 데이터라인을 연결해주는 제 1 스위칭수단;
    라이트 동작시에 제 1 스위칭수단과 함께 상기 비트라인과 로컬 데이터라인을 연결해주는 제 2 스위칭수단을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 제 1,2 스위칭수단의 동작을 제어하는 컬럼 어드레스 디코더를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서,
    상기 비트라인감지증폭기는, 래치의 파워 공급신호(CSP)와 래치의 그라운드 공급신호(CSN)를 소스(SOURCE)로 하여 비트라인(BL)과 반전비트라인(BLB)를 래치하 는 회로부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서,
    상기 비트라인감지증폭기는, 비트라인이퀄라이즈신호(BLEQ)를 입력받아 비트라인과 반전비트라인을 이퀄라이징하는 트랜지스터부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4 항에 있어서,
    상기 비트라인감지증폭기는, 비트라인과 셀 데이터라인의 연결을 제어하는 신호를 입력받아 비트라인을 상부 셀 어레이와 연결해주는 트랜지스터부;
    비트라인과 셀 데이터라인의 연결을 제어하는 신호를 입력받아 비트라인을 하부 셀 어레이와 연결해주는 트랜지스터부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
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