JPS58185093A - マイクロプロセツサ - Google Patents
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- JPS58185093A JPS58185093A JP57068211A JP6821182A JPS58185093A JP S58185093 A JPS58185093 A JP S58185093A JP 57068211 A JP57068211 A JP 57068211A JP 6821182 A JP6821182 A JP 6821182A JP S58185093 A JPS58185093 A JP S58185093A
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- 238000013500 data storage Methods 0.000 claims description 28
- OWNRRUFOJXFKCU-UHFFFAOYSA-N Bromadiolone Chemical compound C=1C=C(C=2C=CC(Br)=CC=2)C=CC=1C(O)CC(C=1C(OC2=CC=CC=C2C=1O)=O)C1=CC=CC=C1 OWNRRUFOJXFKCU-UHFFFAOYSA-N 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、データの一部あるいは全部が初期設定され
た内部データ記憶装血を共偏したマイクロプロセッサに
関するものである。
た内部データ記憶装血を共偏したマイクロプロセッサに
関するものである。
第１図はマイクロプロセッサの一例を示したブロック図
であり、図において（１）は演算回路、（２）はアキ、
−ムレータユニット、（３）は汎用レジスタユニット、
（４）は制御回路、（５）は読み出し専用記憶装置、（
６）は内部データ記憶装置、（７）は内部データ記憶装
置（６）を動作させるための電源である。
であり、図において（１）は演算回路、（２）はアキ、
−ムレータユニット、（３）は汎用レジスタユニット、
（４）は制御回路、（５）は読み出し専用記憶装置、（
６）は内部データ記憶装置、（７）は内部データ記憶装
置（６）を動作させるための電源である。
この様に構成されたマイクロプロセッサにおいて、演算
回路（１）、アキュムレータユニット（２）、汎用レジ
スタユニット（３）および制御回路（４）により、マイ
クロプロセッサが制御、演算等の動作を行なう場合、被
演算用データあるいはソースオペランドは内部データ記
憶装置（６）に格納されているデータを使用し、また、
制御、演算等の動作により実行された結果は、通常、内
部データ記憶装置（６）に格納されることになるもので
ある。
回路（１）、アキュムレータユニット（２）、汎用レジ
スタユニット（３）および制御回路（４）により、マイ
クロプロセッサが制御、演算等の動作を行なう場合、被
演算用データあるいはソースオペランドは内部データ記
憶装置（６）に格納されているデータを使用し、また、
制御、演算等の動作により実行された結果は、通常、内
部データ記憶装置（６）に格納されることになるもので
ある。
そして、このマイクロプロセッサの内部データ記憶装置
としては、第２図に示すランダムアクセスメモリのメモ
リセルを複数用いることによって構成されるのか一般的
である。
としては、第２図に示すランダムアクセスメモリのメモ
リセルを複数用いることによって構成されるのか一般的
である。
第２図はメモリセルの回路図であり、図１こおいてＴｒ
ｌはエンハンスメントタイプのドライバトランジスタ、
Ｔｒ３はこのドライバトランジスタＴｒ１と直列接続さ
れろディプリーションタイプのロードトランジスタで、
ドライバトランジスタＴｒ１とで第１のインバータ回路
を構成し、ドライバトランジスタＴｒｌのソースかグラ
ンドラインＧＬｔζ、ロードトランジスタＴｒ３のドレ
インが電源ラインＶ１．に、ロードトランジスタＴｒ３
のゲートがソースとドライバトランジスタＴｒ１のドレ
イン、との接続点にそれぞれ接続されているものである
。Ｔｒ２はエンハンスメントタイプのドライバトランジ
スタ、Ｔｒ４はこのドライバトランジスタＴｒ２と直列
接続されるディプリーションタイプのロードトランジス
タで、ドライバトランジスタＴｒ２とで第２０）インバ
ータ回路を構成し、ドライバトランジスタＴｒ２のソー
スがグランドラインＧＬ に、ロードトランジスタＴｒ
、のドレインか１１Ｖ源ラインＶＬに、ロードトランジ
スタＴｒ４のゲートかソースとドライバトランジスタＴ
ｇのトレインとの接続点にそれぞれ接続されたものであ
る。そして、第１のインバータ回路のドライバトランジ
スタＴｒｌのゲートか第２のインバータ回路のドライバ
トランジスタＴｒｚのドレイン（こ、第２のインバータ
回路のドライバトランジスタＴｒ２のゲートが第１のイ
ンバータ回路のドライバトランジスタＴｒｌのドレイン
にそれぞれ接続されたものであり、第１および第２のイ
ンバータ回路を２段つなぎ、フィード１＜ツクをかげた
フリップフロップ形の回路をトランジスタＴｒｌ〜Ｔｒ
４で構成し、情報を蓄えるものである。
ｌはエンハンスメントタイプのドライバトランジスタ、
Ｔｒ３はこのドライバトランジスタＴｒ１と直列接続さ
れろディプリーションタイプのロードトランジスタで、
ドライバトランジスタＴｒ１とで第１のインバータ回路
を構成し、ドライバトランジスタＴｒｌのソースかグラ
ンドラインＧＬｔζ、ロードトランジスタＴｒ３のドレ
インが電源ラインＶ１．に、ロードトランジスタＴｒ３
のゲートがソースとドライバトランジスタＴｒ１のドレ
イン、との接続点にそれぞれ接続されているものである
。Ｔｒ２はエンハンスメントタイプのドライバトランジ
スタ、Ｔｒ４はこのドライバトランジスタＴｒ２と直列
接続されるディプリーションタイプのロードトランジス
タで、ドライバトランジスタＴｒ２とで第２０）インバ
ータ回路を構成し、ドライバトランジスタＴｒ２のソー
スがグランドラインＧＬ に、ロードトランジスタＴｒ
、のドレインか１１Ｖ源ラインＶＬに、ロードトランジ
スタＴｒ４のゲートかソースとドライバトランジスタＴ
ｇのトレインとの接続点にそれぞれ接続されたものであ
る。そして、第１のインバータ回路のドライバトランジ
スタＴｒｌのゲートか第２のインバータ回路のドライバ
トランジスタＴｒｚのドレイン（こ、第２のインバータ
回路のドライバトランジスタＴｒ２のゲートが第１のイ
ンバータ回路のドライバトランジスタＴｒｌのドレイン
にそれぞれ接続されたものであり、第１および第２のイ
ンバータ回路を２段つなぎ、フィード１＜ツクをかげた
フリップフロップ形の回路をトランジスタＴｒｌ〜Ｔｒ
４で構成し、情報を蓄えるものである。
Ｔｒ５およびＴｒ６は書き込みと読み出しを行なうトラ
ンスファゲートで、ＴｒｌｌはドライバトランジスタＴ
ｒｌのドレインと第１のビットラインＢｌ−，との間に
接続され、そのゲートがワードラインＷＬ に接続され
、Ｔｒ６はドライバトランジスタＴｒ２のドレインと第
２のビットラインとの間に接続され、そのゲートがワー
ドラインＷＬ に接続されるものである。
ンスファゲートで、ＴｒｌｌはドライバトランジスタＴ
ｒｌのドレインと第１のビットラインＢｌ−，との間に
接続され、そのゲートがワードラインＷＬ に接続され
、Ｔｒ６はドライバトランジスタＴｒ２のドレインと第
２のビットラインとの間に接続され、そのゲートがワー
ドラインＷＬ に接続されるものである。
この様に構成されたメモリセル擾こおいて、その通常動
作は、例えばトランスフアゲ−）Ｔｒｓを通って、信号
がセルに書き込まれると、信号（よドライバトランジス
タＴｒ２のゲートに入りドライノ〈トランジスタＴｒ２
およびロードトランジスタＴｒ４で形成されろ第２のイ
ンバ−タ回路で増幅反転さ才１てドライバトランジスタ
Ｔｒ２のドレインに現才） ｔｌ、 。
作は、例えばトランスフアゲ−）Ｔｒｓを通って、信号
がセルに書き込まれると、信号（よドライバトランジス
タＴｒ２のゲートに入りドライノ〈トランジスタＴｒ２
およびロードトランジスタＴｒ４で形成されろ第２のイ
ンバ−タ回路で増幅反転さ才１てドライバトランジスタ
Ｔｒ２のドレインに現才） ｔｌ、 。
ドライバトランジスタＴｒ、のゲートに加わる。これは
第１のインバータ回路で増幅反転されて人力点であるド
ライバトランジスタＴｒ＋のドレインＣと現われて情報
を自己保持することになるものである。まｔこ、読出し
はワードラインＷＬＩこよりトランスファゲートＴｒ５
とＴｒ６のゲートに電圧を加えてドライバトランジスタ
Ｔｒｌ と］゛ｒ２σ）ドレイン電圧の大小関係を読む
ものである。
第１のインバータ回路で増幅反転されて人力点であるド
ライバトランジスタＴｒ＋のドレインＣと現われて情報
を自己保持することになるものである。まｔこ、読出し
はワードラインＷＬＩこよりトランスファゲートＴｒ５
とＴｒ６のゲートに電圧を加えてドライバトランジスタ
Ｔｒｌ と］゛ｒ２σ）ドレイン電圧の大小関係を読む
ものである。
そして、この第２図に示すメモリセルは、従来、′ｇｇ
８図に示すレイアウトパターンｌ！： 、！り構成され
ていたものである。第８図において、（８ａ）は一端か
第１のビットラインＢＬＩに接続されるｎ”Ｉｉｔ、散
’ｆＭ域、（８ｂ）は一端が第２のビットラインに憎続
されるｎ”ｈ Ｄ ＶＲ域、（８ｃ）は逆Ｓ字形状をな
し、一端力≦ｎ−弘散領域（８ｂ−）ｆこ接続されるｎ
＋拡散領域、（９ａ）は多結晶シリコンで、ｎｔ散饋域
（８ａ）上でブイプリーシランタイプのロードトランジ
スタＴｒ３を構成するとともに、ｎ堪散領域（８Ｃ）上
でドライバトランジスタＴｒ２を構成するものである。
８図に示すレイアウトパターンｌ！： 、！り構成され
ていたものである。第８図において、（８ａ）は一端か
第１のビットラインＢＬＩに接続されるｎ”Ｉｉｔ、散
’ｆＭ域、（８ｂ）は一端が第２のビットラインに憎続
されるｎ”ｈ Ｄ ＶＲ域、（８ｃ）は逆Ｓ字形状をな
し、一端力≦ｎ−弘散領域（８ｂ−）ｆこ接続されるｎ
＋拡散領域、（９ａ）は多結晶シリコンで、ｎｔ散饋域
（８ａ）上でブイプリーシランタイプのロードトランジ
スタＴｒ３を構成するとともに、ｎ堪散領域（８Ｃ）上
でドライバトランジスタＴｒ２を構成するものである。
（９ｂ）は多結晶シリコンで、ｎ→拡散領域（８ｂ）上
でブイプリーシランタイプのロードトランジスタＴｒ４
を構成するとともに、１拡散領域（８ｃ）上でドライバ
トランジスタＴｒｌを構成するものである。（９ｃ）は
ワードラインＷＬに接続される多結晶シリコンで、１拡
散領域（８ａ）上でトランスフアゲ−） Ｔｒ５を、ｎ
−弘散領域（８ｂ）上でトランスファゲートＴｒ６を構
成するものである。（１０ａ ）〜（１０ｃ ）はｎ’
［散領域（８ａ ）〜（８ｃ）と多結晶シリコン（９ａ
）（９ｂ）とをそれぞれ接続するための直接コンタクト
孔、（ｌｌａ）は電源ラインＶＬ に接続されるアルミ
配線で、コンタクト孔（１２ａ）（１２ｂ）を介して１
拡散領域（８ａ）おまび（８ｂ）の他端にそれぞれ接続
されるものである。（ｌｌｂ）はグランドラインＧＬに
接続されるアルミ配線で、コンタクト孔（１２Ｃ）を介
してｎ４ｇ散領域（８ｃ）のドライバトランジスタＴｒ
１お町びＴｒ２を構成する中間点に接続されるものであ
る。
でブイプリーシランタイプのロードトランジスタＴｒ４
を構成するとともに、１拡散領域（８ｃ）上でドライバ
トランジスタＴｒｌを構成するものである。（９ｃ）は
ワードラインＷＬに接続される多結晶シリコンで、１拡
散領域（８ａ）上でトランスフアゲ−） Ｔｒ５を、ｎ
−弘散領域（８ｂ）上でトランスファゲートＴｒ６を構
成するものである。（１０ａ ）〜（１０ｃ ）はｎ’
［散領域（８ａ ）〜（８ｃ）と多結晶シリコン（９ａ
）（９ｂ）とをそれぞれ接続するための直接コンタクト
孔、（ｌｌａ）は電源ラインＶＬ に接続されるアルミ
配線で、コンタクト孔（１２ａ）（１２ｂ）を介して１
拡散領域（８ａ）おまび（８ｂ）の他端にそれぞれ接続
されるものである。（ｌｌｂ）はグランドラインＧＬに
接続されるアルミ配線で、コンタクト孔（１２Ｃ）を介
してｎ４ｇ散領域（８ｃ）のドライバトランジスタＴｒ
１お町びＴｒ２を構成する中間点に接続されるものであ
る。
このＪうにレイアウトされたメモリセルにおいては、書
き込み１読み出しの安定を保つために、各トランジスタ
のサイズ（チャネル長、チャネル幅）はあるレシオで決
められており、しかも第１および第２のインバータ回路
は対称的、つまりインバータ回路対のトランジスタサイ
ズは互いに等しくなるまうに形成されており、オンレベ
ルがほぼ等しくなるまうにしであるものである。
き込み１読み出しの安定を保つために、各トランジスタ
のサイズ（チャネル長、チャネル幅）はあるレシオで決
められており、しかも第１および第２のインバータ回路
は対称的、つまりインバータ回路対のトランジスタサイ
ズは互いに等しくなるまうに形成されており、オンレベ
ルがほぼ等しくなるまうにしであるものである。
このため、このメモリセルに電源を加えると、そのビッ
トの論理は“１″あるいはＩＩ ＯＩＩのいずれかｔこ
確定されるのであるが、インバータ回路対のトランジス
タサイズが互い（こ等しく構成されているため、どちら
の論理値に確定するか決定できる装置はなく、不安定で
あり、また、Ｔｒｌ〜Ｔｒ４のトランジスタサイズ、ス
レシッルド電圧のバラツキあるいはメモリセル形成擾こ
付随する抵抗、または容量のバラツキ等１こより電源投
入時のドライブトランジスタＴｒ１．Ｔｒ２のドレイン
電圧すなわち保持している情報が影普を受けるものであ
り、このため、第８図に示゛ｔメモリセルを有した内部
データ記憶装置（６）を具備したマイクロプロセッサに
おいて、内部データ記憶装濫（６）のデータは電源投入
時に不定となっているため演算回路（１）アキュムレー
タユニット（２１１汎用レジスタユニツト（３）、制御
回路（４）を介して制御・演算を実行する場合、かつソ
ースオペランビとして内部データ記憶装置（６）に格納
されているデータを使用する場合、モニタプログラム等
のソフトウェアであらかじめ内部データ記憶装置（６）
にデータを書き込み、初期設定を行なう必要があり、ソ
フトウェアの効率上好ましくなかった。また電源投入時
のみ必要な初期設定用のプログラムも、通常のプログラ
ムとしてプログラムメモリ領域を必要としていた。
トの論理は“１″あるいはＩＩ ＯＩＩのいずれかｔこ
確定されるのであるが、インバータ回路対のトランジス
タサイズが互い（こ等しく構成されているため、どちら
の論理値に確定するか決定できる装置はなく、不安定で
あり、また、Ｔｒｌ〜Ｔｒ４のトランジスタサイズ、ス
レシッルド電圧のバラツキあるいはメモリセル形成擾こ
付随する抵抗、または容量のバラツキ等１こより電源投
入時のドライブトランジスタＴｒ１．Ｔｒ２のドレイン
電圧すなわち保持している情報が影普を受けるものであ
り、このため、第８図に示゛ｔメモリセルを有した内部
データ記憶装置（６）を具備したマイクロプロセッサに
おいて、内部データ記憶装濫（６）のデータは電源投入
時に不定となっているため演算回路（１）アキュムレー
タユニット（２１１汎用レジスタユニツト（３）、制御
回路（４）を介して制御・演算を実行する場合、かつソ
ースオペランビとして内部データ記憶装置（６）に格納
されているデータを使用する場合、モニタプログラム等
のソフトウェアであらかじめ内部データ記憶装置（６）
にデータを書き込み、初期設定を行なう必要があり、ソ
フトウェアの効率上好ましくなかった。また電源投入時
のみ必要な初期設定用のプログラムも、通常のプログラ
ムとしてプログラムメモリ領域を必要としていた。
この発明は上記した点に鑑みてなされｔコものであり、
第１および第２のインバータ回路を有したメモリセルを
複数具備した内部データ記憶装置を備えたマイクロプロ
セッサにおいて、内部データ記憶装置の一部あるいはす
べてのメモリセルのインバータ対のトランジスタ・比を
変え、内部データ記憶装置の電源投入時に、一部あるい
はすべてＯ）メモリセルがあらかじめ設定された任意の
値となるまうにして、内部データ記憶製筒への初期設定
データの書き込み、おまび初期設定用プログラムの不要
を図ることを目的とするものである。
第１および第２のインバータ回路を有したメモリセルを
複数具備した内部データ記憶装置を備えたマイクロプロ
セッサにおいて、内部データ記憶装置の一部あるいはす
べてのメモリセルのインバータ対のトランジスタ・比を
変え、内部データ記憶装置の電源投入時に、一部あるい
はすべてＯ）メモリセルがあらかじめ設定された任意の
値となるまうにして、内部データ記憶製筒への初期設定
データの書き込み、おまび初期設定用プログラムの不要
を図ることを目的とするものである。
以下にこの発明の一実施例を第４図に基づいて説明する
と、図において第８図のものと同一符号は同一部分を示
し、Ｑ３は第１のインバータ回路のドライブトランジス
タＴｒ２のチャネル幅を変えるためのｎ４拡散領域で、
１拡散領域（８Ｃ）に接続さオ【、ドライバトランジス
タＴｒｚのオンレベルを設け４ｆかったものよりも下げ
たものである。つＪす、ｎ＋拡散領域θ″ｊを設けたこ
と６ζまり、第２のイン）＜ −夕回路のオンレベルか
第１のインバータ回路のオンレベルより下かったもので
ある。
と、図において第８図のものと同一符号は同一部分を示
し、Ｑ３は第１のインバータ回路のドライブトランジス
タＴｒ２のチャネル幅を変えるためのｎ４拡散領域で、
１拡散領域（８Ｃ）に接続さオ【、ドライバトランジス
タＴｒｚのオンレベルを設け４ｆかったものよりも下げ
たものである。つＪす、ｎ＋拡散領域θ″ｊを設けたこ
と６ζまり、第２のイン）＜ −夕回路のオンレベルか
第１のインバータ回路のオンレベルより下かったもので
ある。
なお、上記実施例において、ｎｔ散領域ｏ１を設（ブて
トランジスタサイズ菫を変えた場合、書き込み時１ζ“
Ｌｌ＋を省き込んだにもかかわらす“Ｈ″として保持す
る誤動作かない程度にオンレベルを下げるようｌζなさ
れているものである。
トランジスタサイズ菫を変えた場合、書き込み時１ζ“
Ｌｌ＋を省き込んだにもかかわらす“Ｈ″として保持す
る誤動作かない程度にオンレベルを下げるようｌζなさ
れているものである。
このＪうにメモリセルを構成したので、第２ （７）イ
ンバータ回路のオンレベルが第１のインノ〈−タ回路の
オンレベルまり低いので、メモリセルフ＼の電飾供給時
に、ドライバトランジスタＴｒ、およびＴｒ２のドレイ
ン電位は゛確定され、メモリセルのビットの論理は“ｌ
ｏ“または０′”に安定的Ｅこ確定されること（こなる
。
ンバータ回路のオンレベルが第１のインノ〈−タ回路の
オンレベルまり低いので、メモリセルフ＼の電飾供給時
に、ドライバトランジスタＴｒ、およびＴｒ２のドレイ
ン電位は゛確定され、メモリセルのビットの論理は“ｌ
ｏ“または０′”に安定的Ｅこ確定されること（こなる
。
また、電源投入時にメモリセルのビットの論理を０″あ
るいは“１″のどちらに確定させるかは、１拡散領域（
至）を第２のインバータ回路のドライバトランジスタＴ
ｒ２Ｉζ配置するか、第１のインバータ回路のドライバ
トランジスタＴｒｌに配置するかにまってドライバトラ
ンジスタＴｒｌわまびＴｒ２のドレイン電位が確定され
決定できるものである。
るいは“１″のどちらに確定させるかは、１拡散領域（
至）を第２のインバータ回路のドライバトランジスタＴ
ｒ２Ｉζ配置するか、第１のインバータ回路のドライバ
トランジスタＴｒｌに配置するかにまってドライバトラ
ンジスタＴｒｌわまびＴｒ２のドレイン電位が確定され
決定できるものである。
したがって便用者の要求Ｅこ応じ、内部データ記憶装＠
（６）の所望のメモリセルのドライノ（トランジスタＴ
ｒ＋あるいはＴｒ２ ）こｎ十拡散頭域（至）を配置し
て、ドライバトランジスタＴｒ１あるいはＴｒ２のチャ
ネル幅を変えておけは内部データ記憶装置（６）は電源
供給時に、使用者の要求に応じたデータを保持すること
になるものである。
（６）の所望のメモリセルのドライノ（トランジスタＴ
ｒ＋あるいはＴｒ２ ）こｎ十拡散頭域（至）を配置し
て、ドライバトランジスタＴｒ１あるいはＴｒ２のチャ
ネル幅を変えておけは内部データ記憶装置（６）は電源
供給時に、使用者の要求に応じたデータを保持すること
になるものである。
はって、内部データ記憶装置（６）へのデータ書き込み
擾こまる初期設定、および電源投入時のみ必要な初期設
定用のプログラムが不要となるものである。
擾こまる初期設定、および電源投入時のみ必要な初期設
定用のプログラムが不要となるものである。
一方、メモリセルの通常動作においては、第８図に示し
たものと同様に動作するものである。
たものと同様に動作するものである。
なお、上記実施例では、メモリセルの第１あるいは第２
インバータ回路のドライバトランジスタＴｒｌあるいは
Ｔｒ２にｎ”Ｋ散領域θ４を配置してそのチャネル幅を
変えて、メモリセルの論理を電源投入時確定するまうに
したか、チャネル長を変えるようにしても良く、また第
１あるいは第２インバータ回路のロードトランジスタＴ
ｒ３あるいはＴｒ４のチャネル幅あるいはチャネル長を
変えるまうにｎ十拡散領域Ｑ３を配置してもまく、さら
に多結晶シリコン（９ａ ）（９ｂ ）の設置サイズを
、第１あるいは第２インバータ回路のトランジスタＴｒ
ｌ〜Ｔｒ４のいずれかのチャネル幅あるいはチャネル長
を変えるように形成して、メモリセルのビットの論理を
電源投入時確定するＪうにしても良いものである。要は
第１のインバータ回路と第２のインバータ回路のトラン
ジスタ比を変える構成にすれは上記実施例のものと同様
な効果を奏するものである。
インバータ回路のドライバトランジスタＴｒｌあるいは
Ｔｒ２にｎ”Ｋ散領域θ４を配置してそのチャネル幅を
変えて、メモリセルの論理を電源投入時確定するまうに
したか、チャネル長を変えるようにしても良く、また第
１あるいは第２インバータ回路のロードトランジスタＴ
ｒ３あるいはＴｒ４のチャネル幅あるいはチャネル長を
変えるまうにｎ十拡散領域Ｑ３を配置してもまく、さら
に多結晶シリコン（９ａ ）（９ｂ ）の設置サイズを
、第１あるいは第２インバータ回路のトランジスタＴｒ
ｌ〜Ｔｒ４のいずれかのチャネル幅あるいはチャネル長
を変えるように形成して、メモリセルのビットの論理を
電源投入時確定するＪうにしても良いものである。要は
第１のインバータ回路と第２のインバータ回路のトラン
ジスタ比を変える構成にすれは上記実施例のものと同様
な効果を奏するものである。
また、上記実施例ではマイクロプロセッサについて説明
したが、マイクロプロセッサを内蔵したシングルチップ
マイクロコンピュータにも適用できるものである。
したが、マイクロプロセッサを内蔵したシングルチップ
マイクロコンピュータにも適用できるものである。
この発明は以上述べたよう１こ、第１おまひ第２のイン
バータ回路を有したメモリセルを複数具備した内部デー
タ記憶装置を備えたマイクロプロセッサｌこおいて、所
望のメモリセルを、第１のインバータ回路と第２のイン
バータ回路のトランジスタ比を変えたものとしたので、
このトランジスタ比が変えられたメモリセルはそのｍｍ
理１１１Ｊが電源投入時確定Ｌ Ｔ Ｉ：、清いう、ｊ
）Ｊエヶ自−オ、６ｏ７あ、。
バータ回路を有したメモリセルを複数具備した内部デー
タ記憶装置を備えたマイクロプロセッサｌこおいて、所
望のメモリセルを、第１のインバータ回路と第２のイン
バータ回路のトランジスタ比を変えたものとしたので、
このトランジスタ比が変えられたメモリセルはそのｍｍ
理１１１Ｊが電源投入時確定Ｌ Ｔ Ｉ：、清いう、ｊ
）Ｊエヶ自−オ、６ｏ７あ、。
したがって、使用者の要求に応じ、内部記憶装置の所望
のメモリセルの９Ｊｌｌおよび第２のインバータ回路の
トランジスタ比を変えたもの、としておけば、電源供給
時に内部データ記憶装置′のデータは使用者の要求した
値に確定され、プログラムメモリで初期設定を行なう必
要がなく、また、電源投入時に確定される内部データ記
憶装りのデータを使用して、リセノ、ト後直ちに上記内
部データ記憶装置をあたかもプログラムメモリとして実
行することができ、またその実行後は通常のデータメモ
リとして使用でき、メモリの効率か大きく改善できるも
のである。なお、内部データｄ−億装置をあたかもプロ
グラムメモリとして実行する場合、リセット面後のプロ
グラムカウンタか内部データ記憶装置ヘアドレッシング
するよう番こしておく必要かあるものである。
のメモリセルの９Ｊｌｌおよび第２のインバータ回路の
トランジスタ比を変えたもの、としておけば、電源供給
時に内部データ記憶装置′のデータは使用者の要求した
値に確定され、プログラムメモリで初期設定を行なう必
要がなく、また、電源投入時に確定される内部データ記
憶装りのデータを使用して、リセノ、ト後直ちに上記内
部データ記憶装置をあたかもプログラムメモリとして実
行することができ、またその実行後は通常のデータメモ
リとして使用でき、メモリの効率か大きく改善できるも
のである。なお、内部データｄ−億装置をあたかもプロ
グラムメモリとして実行する場合、リセット面後のプロ
グラムカウンタか内部データ記憶装置ヘアドレッシング
するよう番こしておく必要かあるものである。
第１図はマイクロプロセッサの一例を示す図、第２図は
内部データ記憶装置の１つのメモリセルを示す回路図、
第８図は第２図に示すメモリセルの従来のレイアウトパ
ターンを示す図、第４図はこの発明の一実施例である第
２図に示すメモリセルのレイアウトパターンを示す図で
ある。 図において、（６）は内部データ記憶装置、Ｔｒｉ。 Ｔｒ３は第１のインバータ回路のドライバトランジスタ
およびロードトランジスタ、Ｔｒ２ 、Ｔｒ３は第２の
インバータ回路のドライバトランジスタおよびロードト
ランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 ７ ２ ３ ｆ ｌ ＋ 第２図 第３図 第４図 ＢＬｔ Ｂｉｄ Ｌ わＣ補 正 １１ニー（自発） 昭＋１５７ ｊ１７ 呂２１１ ２ イｄ明の名＋１、 マイクロプロセッサ ：う 浦ＩＦを橿°る者 電ＩＧ件との関係 持許出１９ｊｉ人１１− 所
重工；ミ都丁−ｆ（ｌｌ１区）Ｌの内、Ｉ’ｌ
１２番３シ；名 体（６ｔｌ１１ を市機株式公
社代）／前片＋ｌ＋ ｆ二へ部 ４代理人 ｆｔ（＋Ｉｌｒ 東ｉ＋ｊ都１’ｆｖｌｌｌ
ｌｘ’、 ）ＯＪ＞内’ｌ’＋４２番３）；６、補正の
対象 明細書の発明の詳細な説明の欄、および図面の簡単な説
明の欄。 ６ 補正の内容 明細、ＩＦをつぎのとわＩ］訂正する。
内部データ記憶装置の１つのメモリセルを示す回路図、
第８図は第２図に示すメモリセルの従来のレイアウトパ
ターンを示す図、第４図はこの発明の一実施例である第
２図に示すメモリセルのレイアウトパターンを示す図で
ある。 図において、（６）は内部データ記憶装置、Ｔｒｉ。 Ｔｒ３は第１のインバータ回路のドライバトランジスタ
およびロードトランジスタ、Ｔｒ２ 、Ｔｒ３は第２の
インバータ回路のドライバトランジスタおよびロードト
ランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 ７ ２ ３ ｆ ｌ ＋ 第２図 第３図 第４図 ＢＬｔ Ｂｉｄ Ｌ わＣ補 正 １１ニー（自発） 昭＋１５７ ｊ１７ 呂２１１ ２ イｄ明の名＋１、 マイクロプロセッサ ：う 浦ＩＦを橿°る者 電ＩＧ件との関係 持許出１９ｊｉ人１１− 所
重工；ミ都丁−ｆ（ｌｌ１区）Ｌの内、Ｉ’ｌ
１２番３シ；名 体（６ｔｌ１１ を市機株式公
社代）／前片＋ｌ＋ ｆ二へ部 ４代理人 ｆｔ（＋Ｉｌｒ 東ｉ＋ｊ都１’ｆｖｌｌｌ
ｌｘ’、 ）ＯＪ＞内’ｌ’＋４２番３）；６、補正の
対象 明細書の発明の詳細な説明の欄、および図面の簡単な説
明の欄。 ６ 補正の内容 明細、ＩＦをつぎのとわＩ］訂正する。
Claims (1)
- 【特許請求の範囲】 （１１それぞれ、ロードトランジスタとドライ／＜トラ
・ンジスタとからなる第１および第２のインノく一タ
回路を有したメモリセルを複数具備した内部データ記憶
装置を備えたものにおいて、上記内部データ記憶装置の
所望のメモリセルを、第１のインノく一タ回路と第２の
インバータ回路のトランジスタ比を変えたものとしたこ
とを特徴とするマイクロプロセッサ。 （２）第１のインバータ回路と第２のインノく一夕回路
のトランジスタを変えたメモリセルによって発生される
内部データ記憶装置のデータメモリをプログラムメモリ
として兼用させたことを特徴とする特許請求の範囲第１
槙記載のマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068211A JPS58185093A (ja) | 1982-04-21 | 1982-04-21 | マイクロプロセツサ |
| US06/486,779 US4570237A (en) | 1982-04-21 | 1983-04-20 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068211A JPS58185093A (ja) | 1982-04-21 | 1982-04-21 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58185093A true JPS58185093A (ja) | 1983-10-28 |
| JPS638557B2 JPS638557B2 (ja) | 1988-02-23 |
Family
ID=13367228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068211A Granted JPS58185093A (ja) | 1982-04-21 | 1982-04-21 | マイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4570237A (ja) |
| JP (1) | JPS58185093A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821233A (en) * | 1985-09-19 | 1989-04-11 | Xilinx, Incorporated | 5-transistor memory cell with known state on power-up |
| US5517634A (en) * | 1992-06-23 | 1996-05-14 | Quantum Corporation | Disk drive system including a DRAM array and associated method for programming initial information into the array |
| JP3328971B2 (ja) * | 1992-11-06 | 2002-09-30 | ソニー株式会社 | スタティックｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140842A (en) * | 1978-04-24 | 1979-11-01 | Nec Corp | Flip-flop circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3032333A1 (de) * | 1980-08-27 | 1982-04-22 | Siemens AG, 1000 Berlin und 8000 München | Monolithische statische speicherzelle und verfahren zu ihrem betrieb |
-
1982
- 1982-04-21 JP JP57068211A patent/JPS58185093A/ja active Granted
-
1983
- 1983-04-20 US US06/486,779 patent/US4570237A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140842A (en) * | 1978-04-24 | 1979-11-01 | Nec Corp | Flip-flop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4570237A (en) | 1986-02-11 |
| JPS638557B2 (ja) | 1988-02-23 |
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