JPS638557B2 - - Google Patents

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JPS638557B2
JPS638557B2 JP57068211A JP6821182A JPS638557B2 JP S638557 B2 JPS638557 B2 JP S638557B2 JP 57068211 A JP57068211 A JP 57068211A JP 6821182 A JP6821182 A JP 6821182A JP S638557 B2 JPS638557 B2 JP S638557B2
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JP
Japan
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transistor
storage device
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inverter circuit
transistors
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JP57068211A
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JPS58185093A (ja
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Hiromi Nagayoshi
Hisanori Hamano
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US06/486,779 priority patent/US4570237A/en
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Publication of JPS638557B2 publication Critical patent/JPS638557B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

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Description

【発明の詳細な説明】 この発明は、データの一部あるいは全部が初期
設定された内部データ記憶装置を具備したマイク
ロプロセツサに関するものである。
第１図はマイクロプロセツサの一例を示したブ
ロツク図であり、図において１は演算回路、２は
アキユームレータユニツト、３は汎用レジスタユ
ニツト、４は制御回路、５は読み出し専用記憶装
置、６は内部データ記憶装置、７は内部データ記
憶装置６を動作させるための電源である。
この様に構成されたマイクロプロセツサでは、
演算回路１、アキユムレータユニツト２、汎用レ
ジスタユニツト３および制御回路４により、マイ
クロプロセツサが制御、演算等の動作を行なう場
合、被演算用データあるいはソースオペランドは
内部データ記憶装置６に格納されているデータを
使用し、また制御、演算等の動作により実行され
た結果は、通常、内部データ記憶装置６に格納さ
れる。
そして、このマイクロプロセツサの内部データ
記憶装置としては、第２図に示すランダムアクセ
スメモリのメモリセルを複数用いることによつて
構成されるのが一般的である。
第２図はメモリセルの回路図であり、図におい
てr1はエンハンスメントタイプのドライバトラン
ジスタ、Tr3はこのドライバトランジスタTr1と
直列接続されたデイプリーシヨンタイプのロード
トランジスタで、これらの電界効果型のトランジ
スタTr1，Tr3により第１のインバータ回路が構
成されている。ここでドライバトランジスタTr1
のソースはグランドラインGLに、ロードトラン
ジスタTr3のドレインは電源ラインVLに、ロー
ドトランジスタTr3のゲートがソースとドライバ
トランジスタTr1のドレインとの接続点にそれぞ
れ接続されている。また、Tr2はエンハンスメン
トタイプのドライバトランジスタ、Tr4はこのド
ライバトランジスタTr2と直列接続されたデイプ
リーシヨンタイプのロードトランジスタで、これ
らの電界効果型のトランジスタTr2，Tr4により
第２のインバータ回路が構成されている。ここで
ドライバトランジスタTr2のソースはグランドラ
インGLに、ロードトランジスタTr4のドレイン
は電源ラインVLに、ロードトランジスタTr4の
ゲートがソースとドライバトランジスタTr2のド
レインとの接続点にそれぞれ接続されている。そ
して、第１のインバータ回路のドライバトランジ
スタTr1のゲートは第２のインバータ回路のドラ
イバトランジスタTr2のドレインに、第２のイン
バータ回路のドライバトランジスタTr2のゲート
は第１のインバータ回路のドライバトランジスタ
Tr1のドレインに接続されており、このようにし
て第１および第２のインバータ回路を２段つなぐ
ことにより、フイードバツクをかけたフリツプフ
ロツプ形の回路が構成され、ここに情報を蓄える
ことができる。Tr5およびTr6は書き込みと読み
出しを行なうトランスフアーゲートで、Tr5はド
ライバトランジスタTr1のドレインと第１のビツ
トラインBL1との間に接続され、そのゲートがワ
ードラインWLに接続されており、Tr6はドライ
バトランジスタTr2のドレインと第２のビツトラ
インBL2との間に接続され、そのゲートがワード
ラインWLに接続されている。
この様に構成されたメモリセルにおいて、その
通常動作は以下のように行なわれる。例えばトラ
ンスフアゲートTr5を通つて、信号がセルに書き
込まれると、信号はドライバトランジスタTr2の
ゲートに入りドライバトランジスタTr2およびロ
ードトランジスタTr4で形成される第２のインバ
ータ回路で増幅反転されてドライバトランジスタ
Tr2のドレインに現れ、ドライバトランジスタ
Tr1のゲートに加わる。そして信号は第１のイン
バータ回路で増幅反転されて入力点であるドライ
バトランジスタTr1のドレインに現れて情報が自
己保持される。また読み出しはワードラインWL
によりトランジスタフアゲートTr5とTr6のゲー
トに電圧を加えてドライバトランジスタTr1と
Tr2のドレイン電圧の大小関係を読むことにより
行なわれる。
そして、この第２図に示すメモリセルは、従
来、第３図に示すレイアウトパターンにより構成
されていた。第３図において、８ａは一端が第１
のビツトラインBL1に接続されたn+拡散領域、８
ｂは一端が第２のビツトラインBL2に接続された
n+拡散領域、８ｃはＳ字形状をなし、一端がn+
拡散領域８ｂに接続されたn+拡散領域、９ａは
多結晶シリコンで、n+拡散領域８ａ上でデイプ
リーシヨンタイプのロードトランジスタTr3を構
成するとともに、n+拡散領域８ｃ上でドライバ
トランジスタTr1を構成するものである。９ｃは
ワードラインWLに接続された多結晶シリコン
で、n+拡散領域８ａ上でトランスフアゲートTr5
を、n+拡散領域８ｂ上でトランスフアゲートTr6
を構成するものである。１０ａ〜１0cはn+拡散
領域８ａ〜８ｃと多結晶シリコン９ａ，９ｂとを
それぞれ接続するための直接コンタクト孔、１１
ａは電源ラインVLに接続されるアルミ配線で、
コンタクト孔１２ａ，１２ｂを介してn+拡散領
域８ａおよび８ｂの他端にそれぞれ接続されるも
のである。１１ｂはグランドラインGLに接続さ
れるアルミ配線で、コンタクト孔１２ｃを介して
n+拡散領域８ｃのドライバトランジスタTr1およ
びTr2の中間点に接続されるものである。
このようにレイアウトされたメモリセルにおい
ては、書き込み、読み出しの安定を保つために、
各トランジスタのサイズ（チヤネル長、チヤネル
幅）はあるレシオで決められており、しかも第１
および第２のインバータ回路は対称的、つまりイ
ンバータ回路対のトランジスタサイズは互いに等
しくなるようにしてある。
このため、このメモリセルに電源を加えると、
そのビツトの論理は“１”あるいは“０”のいず
れかに確定されるのであるが、インバータ回路対
のトランジスタサイズが互いに等しく構成されて
いるため、どちらの論理値に確定するか決定でき
る要素はなく、不安定であり、また、Tr1〜Tr4
のトランジスタサイズ、スレシヨルド電圧のバラ
ツキあるいはメモリセル形成に付随する抵抗、ま
たは容量のバラツキ等により電源投入時のドライ
バトランジスタTr1，Tr2のドレイン電圧すなわ
ち保持している情報が影響を受けるものである。
このため、第３図に示すメモリセルを有した内部
データ記憶装置６を具備したマイクロプロセツサ
において、内部データ記憶装置６のデータは電源
投入時に不定となつているため演算回路１、アキ
ユムレータユニツト２、汎用レジスタユニツト
３、制御回路４を介して制御・演算を実行する場
合、かつソースオペランドとして内部データ記憶
装置６に格納されているデータを使用する場合、
モニタプログラム等のソフトウエアであらかじめ
内部データ記憶装置６にデータを書き込み、初期
設定を行なう必要があり、ソフトウエアの効率上
好ましくなかつた。また電源役入時のみ必要な初
期設定用のプログラムも、通常のプログラムとし
てプログラムメモリ領域を必要としていた。
この発明は上記した点に鑑みてなされたもので
あり、第１および第２のインバータ回路を用いて
構成されたフリツプフロツプ型メモリセルを複数
有する内部データ記憶装置を備えたマイクロプロ
セツサにおいて、上記第１，第２のインバータ回
路のドライバトランジスタあるいはロードトラン
ジスタを同一工程で製造してそのゲート形状を相
互に異ならせてインバータのトランジスタ比を変
えるようにすることにより、電源投入時に内部デ
ータ記憶装置の一部あるいはすべてのメモリセル
があらかじめ設定された任意の値となるようにし
て、内部データ記憶装置への初期設定データの書
き込み、および初期設定用プログラムを不要とで
きるマイクロプロセツサを得ることを目的とする
ものである。
以下にこの発明の一実施例を第４図に基づいて
説明すると、図において第３図のものと同一符号
は同一部分を示し、１３はn+拡散領域８ｃに接
して設けられ、第１のインバータ回路のドライバ
トランジスタTr2のチヤネル幅を変えるためのn+
拡散領域で、これを設けたことによりドライバト
ランジスタTr1，Tr2のトランジスタ比が変わり、
ロードトランジスタTr4とドライバトランジスタ
Tr2で構成される第２のインバータ回路のオンレ
ベルが第１のインバータ回路のオンレベルより低
くなつている。
ここで、上記トランジスタTr1及びTr2は同一
工程で製造されてものであり、また、n+拡散領
域１３の拡散は書き込み時に“Ｌ”を書き込んだ
にもかかわらず“Ｈ”として保持する誤動作がな
い程度にオンレベルを下げるようになされてい
る。
このようにメモリセルを構成したので、第２の
インバータ回路のオンレベルが第１のインバータ
回路のオンレベルより低くなり、メモリセルへの
電源供給時に、ドライバトランジスタTr1および
Tr2のドレイン電位は確定され、メモリセルのビ
ツトの論理は“１”または“０”に安定に確定さ
れることになる。
また、電源投入時にメモリセルのビツトの論理
を“０”あるいは“１”のどちらに確定させるか
は、n+拡散領域１３を第２のインバータ回路の
ドライバトランジスタTr2に配置するか、第１の
インバータ回路回路のドライバトランジスタTr1
に配置するかによつてドライバトランジスタTr1
およびTr2のドレイン電位が確定され決定できる
ものである。
一方、メモリセルの通常動作においは、第３図
に示したものと同様に動作するものである。
このような本実施例のメモリセルでは上記第
１，第２のインバータ回路のドライバトランジス
タあるいはロードトランジスタを同一工程で製造
してそのゲート形状を相互に異ならせてインバー
タ回路のトランジスタ比を変えたので、IC内の
トランジスタの特性のバラツキを小さく抑え、か
つ安価に不平衡セルを実現でき、また使用者の要
求に応じ、内部データ記憶装置６の所望のメモリ
セルのドライバトランジスタTr1あるいはTr2に
n+拡散領域１３を配置して、ドライバトランジ
スタTr1あるいはTr2のチヤネル幅を変えておけ
ば内部データ記憶装置６は電源供給時に、使用者
の要求に応じたデータを保持することとなり、こ
れによりプログラムメモリで初期設定を行なう必
要がなくそのための初期設定プログラムが不要と
なる。また、電源投入時に確定される内部データ
記憶装置のデータを使用して、リセツト後直ちに
上記内部データ記憶装置をあたかもプログラムメ
モリとして実行することができ、またその実行後
は通常のデータメモリとして使用でき、メモリの
効率を大きく改善できる。ここで内部データ記憶
装置をあたかもプログラムメモリとして実行する
場合、リセツト直後のプログラムカウンタが内部
データ記憶装置ヘアドレツシングするようにして
おく必要がある。
なお、上記実施例では、メモリセルの第１ある
いは第２インバータ回路のドライバトランジスタ
Tr1あるいはTr2にn+拡散領域１３を配置してそ
のチヤネル幅を変えて、メモリセルの論理を電源
投入時確定するようにしたが、これはチヤネル長
を変えるようにしても良く、また第１あるいは第
２インバータ回路のロードトランジスタTr3ある
いはTr4のチヤネル幅あるいはチヤネル長を変え
るようにn+拡散領域１３を配置してもよく、さ
らに多結晶シリコン９ａ，９ｂの設計サイズを、
第１あるいは第２インバータ回路のトランジスタ
Tr1〜Tr4のいずれかのチヤネル幅あるいはチヤ
ネル長を変えるように形成して、メモリセルのビ
ツトの論理を電源投入時確定するようにしても良
い。要は第１のインバータ回路と第２のインバー
タ回路のトランジスタのゲート形状を変える構成
にすれば上記実施例のものと同様な効果を得るこ
とができる。
また、上記実施例はマイクロプロセツサについ
て説明したが、本発明はマイクロプロセツサを内
蔵したシングルチヤネルマイクロコンピユータに
も適用できる。
以上述べたようにこの発明によれば、第１およ
び第２のインバータ回路を用いて構成されたフリ
ツプフロツプ型メモリセルを複数有する内部デー
タ記憶装置を備えたマイクロプロセツサにおい
て、上記第１，第２のインバータ回路のドライバ
トランジスタあるいはロードトランジスタを同一
工程で製造してそのゲート形状を相互に異ならせ
てインバータのトランジスタ比を変えるようにし
たので、電源投入時に、内部データ記憶装置の一
部あるいはすべてのメモリセルがあらかじめ設定
された任意の値となるようにして、内部データ記
憶装置への初期設定データの書き込み、および初
期設定用プログラムを不要とできるだけでなく、
IC内のトランジスタの特性のバラツキを小さく
抑え、かつ安価に不平衡セルを実現できる効果が
ある。
【図面の簡単な説明】
第１図はマイクロプロセツサの一例を示す図、
第２図は内部データ記憶装置の１つのメモリセル
を示す回路図、第３図は第２図に示すメモリセル
の従来のレイアウトパターンを示す図、第４図は
この発明の一実施例による内部データ記憶装置の
メモリセルのレイアウトパターンを示す図であ
る。 図において、６は内部データ記憶装置、Tr1，
Tr3は第１のインバータ回路のドライバトランジ
スタおよびロードトランジスタ、Tr2，Tr4は第
２のインバータ回路のドライバトランジスタおよ
びロードトランジスタである。なお図中同一符号
は同一又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ ロードトランジスタとドライバトランジスタ
    とからなる第１，第２のインバータ回路を用いて
    構成されたフリツプフロツプ型メモリセルを複数
    有する内部データ記憶装置を備えたマイクロプロ
    セツサにおいて、 上記第１，第２のインバータ回路のドライバト
    ランジスタあるいはロードトランジスタは同一の
    製造工程により製造された同一構造のトランジス
    タであり、かつそのゲート形状が相互に異なるも
    のであることを特徴とするマイクロプロセツサ。 ２ 上記内部データ記憶装置のデータメモリはプ
    ログラムメモリを兼ねるものであることを特徴と
    する特許請求の範囲第１項記載のマイクロプロセ
    ツサ。
JP57068211A 1982-04-21 1982-04-21 マイクロプロセツサ Granted JPS58185093A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57068211A JPS58185093A (ja) 1982-04-21 1982-04-21 マイクロプロセツサ
US06/486,779 US4570237A (en) 1982-04-21 1983-04-20 Microprocessor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57068211A JPS58185093A (ja) 1982-04-21 1982-04-21 マイクロプロセツサ

Publications (2)

Publication Number Publication Date
JPS58185093A JPS58185093A (ja) 1983-10-28
JPS638557B2 true JPS638557B2 (ja) 1988-02-23

Family

ID=13367228

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Application Number Title Priority Date Filing Date
JP57068211A Granted JPS58185093A (ja) 1982-04-21 1982-04-21 マイクロプロセツサ

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Publication number Publication date
JPS58185093A (ja) 1983-10-28
US4570237A (en) 1986-02-11

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