JPH05265856A - コンピユータ用メモリ・システム - Google Patents
コンピユータ用メモリ・システムInfo
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- JPH05265856A JPH05265856A JP4330136A JP33013692A JPH05265856A JP H05265856 A JPH05265856 A JP H05265856A JP 4330136 A JP4330136 A JP 4330136A JP 33013692 A JP33013692 A JP 33013692A JP H05265856 A JPH05265856 A JP H05265856A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 中央処理装置と主メモリ２０との間で用いる
第１及び第２中間メモリ・レベルを有するコンピユータ
用メモリ・システムを与えて、高速度のデータ転送を達
成すること。 【構成】 １つ以上のバツフア・アレイ２４は２組のバ
ス・ライン４２、４３を持つている。バツフア・アレイ
の第１の組のバス・ラインは第１及び第２の中間メモリ
・アレイの関連バス・ラインと通信する。バツフア・ア
レイの第２の組のバス・ラインは第１メモリ・アレイ中
のバス・ラインの数よりも少ないバス・ラインの数を含
んでいる。２組のバス・ラインを持つ１つ、または、そ
れ以上のバツフア９２を設けることによつて、他の中間
メモリ・レベル中のデータが中央処理装置によつて動作
されている間で、主メモリとバツフア、即ち１つの中間
メモリ・レベルの間でデータを転送することができる。
第１及び第２中間メモリ・レベルを有するコンピユータ
用メモリ・システムを与えて、高速度のデータ転送を達
成すること。 【構成】 １つ以上のバツフア・アレイ２４は２組のバ
ス・ライン４２、４３を持つている。バツフア・アレイ
の第１の組のバス・ラインは第１及び第２の中間メモリ
・アレイの関連バス・ラインと通信する。バツフア・ア
レイの第２の組のバス・ラインは第１メモリ・アレイ中
のバス・ラインの数よりも少ないバス・ラインの数を含
んでいる。２組のバス・ラインを持つ１つ、または、そ
れ以上のバツフア９２を設けることによつて、他の中間
メモリ・レベル中のデータが中央処理装置によつて動作
されている間で、主メモリとバツフア、即ち１つの中間
メモリ・レベルの間でデータを転送することができる。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置と主メモ
リ、または、他のメモリ・レベル間で少なくとも２つの
中間メモリ・レベルを有するコンピユータ用メモリ・シ
ステムに関する。
リ、または、他のメモリ・レベル間で少なくとも２つの
中間メモリ・レベルを有するコンピユータ用メモリ・シ
ステムに関する。
【０００２】
【従来の技術】このようなメモリ・システムにおいて、
中間メモリ・レベルは、一般に、動作速度及び装置のコ
ストを増加するが、中央処理装置に対するメモリ・レベ
ルの近さに直接に関係してサイズを減小する。プログラ
ムの実行の間、データ及びインストラクシヨンは、
（ａ）中央処理装置に近いメモリ・レベル中のデータの
変更を反映するよう中央処理装置からのメモリ・レベル
を更新するために、（ｂ）プログラムの実行を続行する
必要上、メモリ・レベルからのデータ及びインストラク
シヨンを、中央処理装置から中央処理装置に近いメモリ
・レベルへ転送するために、メモリ・レベル間で交換さ
れる。
中間メモリ・レベルは、一般に、動作速度及び装置のコ
ストを増加するが、中央処理装置に対するメモリ・レベ
ルの近さに直接に関係してサイズを減小する。プログラ
ムの実行の間、データ及びインストラクシヨンは、
（ａ）中央処理装置に近いメモリ・レベル中のデータの
変更を反映するよう中央処理装置からのメモリ・レベル
を更新するために、（ｂ）プログラムの実行を続行する
必要上、メモリ・レベルからのデータ及びインストラク
シヨンを、中央処理装置から中央処理装置に近いメモリ
・レベルへ転送するために、メモリ・レベル間で交換さ
れる。
【０００３】コンピユータ用メモリ・システムの全体の
性能は、メモリ・レベル階層の各レベルの速度と、プロ
グラムの実行のために必要な情報が中央処理装置に最も
近いメモリ・レベル中に発見されない時に、メモリ・レ
ベル階層のレベルの間で転送されるデータに必要とされ
る時間とに関係がある。メモリ・レベル間で転送するの
に必要とされる時間は、転送されるデータの量（例え
ば、キヤツシユ・ラインのサイズ）と、要求されたデー
タが存在するメモリ・レベルのアクセス・タイムと、メ
モリ・レベル階層中のメモリ・レベル間の通路の幅とに
比例する。また、コンピユータ用メモリ・システムの性
能は、メモリ・レベル、プロセツサ及び主メモリの間の
ポートの数と、各メモリ・レベルのサイズとに依存す
る。
性能は、メモリ・レベル階層の各レベルの速度と、プロ
グラムの実行のために必要な情報が中央処理装置に最も
近いメモリ・レベル中に発見されない時に、メモリ・レ
ベル階層のレベルの間で転送されるデータに必要とされ
る時間とに関係がある。メモリ・レベル間で転送するの
に必要とされる時間は、転送されるデータの量（例え
ば、キヤツシユ・ラインのサイズ）と、要求されたデー
タが存在するメモリ・レベルのアクセス・タイムと、メ
モリ・レベル階層中のメモリ・レベル間の通路の幅とに
比例する。また、コンピユータ用メモリ・システムの性
能は、メモリ・レベル、プロセツサ及び主メモリの間の
ポートの数と、各メモリ・レベルのサイズとに依存す
る。
【０００４】
【発明が解決しようとする課題】本発明の目的は、第１
及び第２中間メモリ・レベルと、主メモリ・レベルか
ら、第２中間メモリ・レベルをバイパスする第１中間メ
モリ・レベルへのデータ転送路と、主メモリ・レベルか
ら、第１中間メモリ・レベルをバイパスする第２の中間
メモリ・レベルへのデータ転送路とを有するコンピユー
タ用メモリ・システムを提供することにある。
及び第２中間メモリ・レベルと、主メモリ・レベルか
ら、第２中間メモリ・レベルをバイパスする第１中間メ
モリ・レベルへのデータ転送路と、主メモリ・レベルか
ら、第１中間メモリ・レベルをバイパスする第２の中間
メモリ・レベルへのデータ転送路とを有するコンピユー
タ用メモリ・システムを提供することにある。
【０００５】本発明の他の目的は、中央処理装置が主メ
モリ・レベルと、バツフア、即ち第２中間メモリ・レベ
ルとの間のデータ転送と同時に、第１中間メモリ・レベ
ルのデータに動作することができるコンピユータ用メモ
リ・システムを提供することにある。
モリ・レベルと、バツフア、即ち第２中間メモリ・レベ
ルとの間のデータ転送と同時に、第１中間メモリ・レベ
ルのデータに動作することができるコンピユータ用メモ
リ・システムを提供することにある。
【０００６】本発明の他の目的は、第１及び第２の中間
メモリ・レベルの間に、通路幅の広い高速度のデータ転
送路を有するコンピユータ用メモリ・システムを提供す
ることにある。
メモリ・レベルの間に、通路幅の広い高速度のデータ転
送路を有するコンピユータ用メモリ・システムを提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明に従つたコンピユ
ータ用メモリ・システムは、第１のアクセス・タイムを
有し、複数個のメモリ・セルを有する第１メモリ・アレ
イを含んでいる。第１メモリ・アレイ中の各メモリ・セ
ルは、付勢用入力ライン及びビツトラインを持つてい
る。第１メモリ・アレイは複数本のバス・ラインを持つ
ている。各バス・ラインは、第１メモリ・アレイの複数
個のセルのビツト・ラインと通信する。
ータ用メモリ・システムは、第１のアクセス・タイムを
有し、複数個のメモリ・セルを有する第１メモリ・アレ
イを含んでいる。第１メモリ・アレイ中の各メモリ・セ
ルは、付勢用入力ライン及びビツトラインを持つてい
る。第１メモリ・アレイは複数本のバス・ラインを持つ
ている。各バス・ラインは、第１メモリ・アレイの複数
個のセルのビツト・ラインと通信する。
【０００８】更に、本発明のコンピユータ用メモリ・シ
ステムは、第１のアクセス・タイムよりも低速度の第２
のアクセス・タイムを有する複数個のメモリ・セルを持
つ第２メモリ・アレイを含んでいる。第２メモリ・アレ
イ中の各メモリ・セルは、付勢用入力ライン及びビツト
・ラインを持つている。第２メモリ・アレイは複数本の
バス・ラインを持つている。各バス・ラインは第２メモ
リ・アレイの複数個のセルと通信する。第２メモリ・ア
レイ中の複数本のバス・ラインは、第１メモリ・アレイ
中のバス・ラインの数と少なくとも同じ数にされてい
る。
ステムは、第１のアクセス・タイムよりも低速度の第２
のアクセス・タイムを有する複数個のメモリ・セルを持
つ第２メモリ・アレイを含んでいる。第２メモリ・アレ
イ中の各メモリ・セルは、付勢用入力ライン及びビツト
・ラインを持つている。第２メモリ・アレイは複数本の
バス・ラインを持つている。各バス・ラインは第２メモ
リ・アレイの複数個のセルと通信する。第２メモリ・ア
レイ中の複数本のバス・ラインは、第１メモリ・アレイ
中のバス・ラインの数と少なくとも同じ数にされてい
る。
【０００９】また、本発明に従つたコンピユータ用メモ
リ・システムは、複数個のメモリ・セルを有する第１バ
ツフア・アレイを含んでいる。第１バツフア・アレイ中
の各メモリ・セルは少なくとも第１及び第２付勢用入力
ライン及びビツト・ラインを持つている。第１バツフア
・アレイは第１及び第２の組のバス・ラインを持つてい
る。
リ・システムは、複数個のメモリ・セルを有する第１バ
ツフア・アレイを含んでいる。第１バツフア・アレイ中
の各メモリ・セルは少なくとも第１及び第２付勢用入力
ライン及びビツト・ラインを持つている。第１バツフア
・アレイは第１及び第２の組のバス・ラインを持つてい
る。
【００１０】第１の組の各バス・ラインは、第１バツフ
ア・アレイ・セルのただ１本のビツト・ラインと通信す
る。第１の組のバス・ラインは、第１メモリ・アレイ中
のバス・ラインの数に等しい数のバス・ラインを含んで
いる。第１の組の各バツフア・アレイのバス・ライン
は、第１メモリ・アレイの関連バス・ライン及び第２メ
モリ・アレイの関連バス・ラインと通信する。
ア・アレイ・セルのただ１本のビツト・ラインと通信す
る。第１の組のバス・ラインは、第１メモリ・アレイ中
のバス・ラインの数に等しい数のバス・ラインを含んで
いる。第１の組の各バツフア・アレイのバス・ライン
は、第１メモリ・アレイの関連バス・ライン及び第２メ
モリ・アレイの関連バス・ラインと通信する。
【００１１】第１バツフア・アレイのバス・ラインの第
２の組の各バス・ラインは、第１バツフア・アレイの複
数個のセルのバス・ラインと通信する。第２の組のバス
・ラインは第１メモリ・アレイ中のバス・ラインの数よ
りも少ない数のバス・ラインを持つている。
２の組の各バス・ラインは、第１バツフア・アレイの複
数個のセルのバス・ラインと通信する。第２の組のバス
・ラインは第１メモリ・アレイ中のバス・ラインの数よ
りも少ない数のバス・ラインを持つている。
【００１２】本発明の他の特長によれば、本発明のコン
ピユータ用メモリ・システムは、複数個のメモリ・セル
を有する第２バツフア・アレイを含んでいる。第２バツ
フア・アレイ中の各メモリ・セルは、少なくとも第１及
び第２の付勢用入力ライン及びビツト・ラインを持つて
いる。第１の組の各バス・ラインは、第２バツフア・ア
レイ・セルのただ１本のビツト・ラインと通信する。第
１の組のバス・ラインは、第１メモリ・アレイ中のバス
・ラインの数と等しい数のバス・ラインを含んでいる。
第２バツフア・アレイ中の第１の組の各バス・ライン
は、第１メモリ・アレイの関連バス・ライン及び第２メ
モリ・セルの関連バス・ラインと通信する。第２の組の
各バス・ラインは第２バツフア・アレイの複数のセルの
ビツト・ラインと通信する。第２の組のバス・ラインの
数は、第１メモリ・アレイ中のバス・ラインの数よりも
少ない数である。
ピユータ用メモリ・システムは、複数個のメモリ・セル
を有する第２バツフア・アレイを含んでいる。第２バツ
フア・アレイ中の各メモリ・セルは、少なくとも第１及
び第２の付勢用入力ライン及びビツト・ラインを持つて
いる。第１の組の各バス・ラインは、第２バツフア・ア
レイ・セルのただ１本のビツト・ラインと通信する。第
１の組のバス・ラインは、第１メモリ・アレイ中のバス
・ラインの数と等しい数のバス・ラインを含んでいる。
第２バツフア・アレイ中の第１の組の各バス・ライン
は、第１メモリ・アレイの関連バス・ライン及び第２メ
モリ・セルの関連バス・ラインと通信する。第２の組の
各バス・ラインは第２バツフア・アレイの複数のセルの
ビツト・ラインと通信する。第２の組のバス・ラインの
数は、第１メモリ・アレイ中のバス・ラインの数よりも
少ない数である。
【００１３】第１及び第２メモリ・アレイと、第１及び
第２バツフア・アレイとは、単一の集積回路中に形成さ
れるのが好ましい。
第２バツフア・アレイとは、単一の集積回路中に形成さ
れるのが好ましい。
【００１４】例えば、第１メモリ・セルはスタテイツク
・ランダム・アクセス・メモリ（ＳＲＡＭ）である。
・ランダム・アクセス・メモリ（ＳＲＡＭ）である。
【００１５】第２メモリ・アレイは、例えば、ダイナミ
ツク・ランダム・アクセス・メモリ（ＤＲＡＭ）であ
る。また、第２メモリ・アレイは、転送されるデータの
一貫性を保証するために、エラー訂正回路を含むことが
できる。
ツク・ランダム・アクセス・メモリ（ＤＲＡＭ）であ
る。また、第２メモリ・アレイは、転送されるデータの
一貫性を保証するために、エラー訂正回路を含むことが
できる。
【００１６】２組のバス・ラインの内の一方の組のバス
・ラインが第１及び第２中間メモリ・レベルと通信する
ような、２組のバス・ラインを有する少なくとも１つの
バツフア・アレイを持つコンピユータ用メモリ・システ
ムを設けることによつて、主メモリ・レベルから、第１
中間メモリ・レベルへのデータ転送路は第２中間メモリ
・レベルをバイパスすることができ、そして、主メモリ
・レベルから、第２中間メモリ・レベルへのデータ転送
路は第１中間メモリ・レベルをバイパスすることができ
る。
・ラインが第１及び第２中間メモリ・レベルと通信する
ような、２組のバス・ラインを有する少なくとも１つの
バツフア・アレイを持つコンピユータ用メモリ・システ
ムを設けることによつて、主メモリ・レベルから、第１
中間メモリ・レベルへのデータ転送路は第２中間メモリ
・レベルをバイパスすることができ、そして、主メモリ
・レベルから、第２中間メモリ・レベルへのデータ転送
路は第１中間メモリ・レベルをバイパスすることができ
る。
【００１７】２組のバス・ラインを有する少なくとも１
つのバツフア・アレイを有するコンピユータ用メモリ・
システムを設けることによつて、中央処理装置と第１中
間メモリ・レベルとの間で、データを転送することがで
き、これと同時に主メモリ・レベルと第２中間メモリ・
レベルの間で、データが転送される。
つのバツフア・アレイを有するコンピユータ用メモリ・
システムを設けることによつて、中央処理装置と第１中
間メモリ・レベルとの間で、データを転送することがで
き、これと同時に主メモリ・レベルと第２中間メモリ・
レベルの間で、データが転送される。
【００１８】更に、中間メモリ・レベルのバス・ライン
の数と等しい数の一組のバス・ラインを有するバツフア
を設けることによつて（つまり、バツフアと中間メモリ
・レベルとの間に、幅広いデータ転送路を与えることに
よつて）、中間メモリ・レベルの間で高速度のデータ転
送を達成することができる。
の数と等しい数の一組のバス・ラインを有するバツフア
を設けることによつて（つまり、バツフアと中間メモリ
・レベルとの間に、幅広いデータ転送路を与えることに
よつて）、中間メモリ・レベルの間で高速度のデータ転
送を達成することができる。
【００１９】
【実施例】本発明に従つたコンピユータ用メモリ・シス
テムの実施例が図１に示されている。このコンピユータ
用メモリ・システムは、第１メモリ・アレイ２０、第２
メモリ・アレイ２２及び第１バツフア・アレイ２４を含
んでいる。
テムの実施例が図１に示されている。このコンピユータ
用メモリ・システムは、第１メモリ・アレイ２０、第２
メモリ・アレイ２２及び第１バツフア・アレイ２４を含
んでいる。
【００２０】第１メモリ・アレイ２０は、例えば、スタ
テイツク・ランダム・アクセス・メモリである。図２は
第１メモリ・アレイの一部を模式的に示す図である。第
１メモリ・アレイは複数個のメモリ・セルを含んでい
る。図２において、ライン０上のメモリ・セル０乃至７
及びラインＮ上のメモリ・セル０乃至７が示されてい
る。
テイツク・ランダム・アクセス・メモリである。図２は
第１メモリ・アレイの一部を模式的に示す図である。第
１メモリ・アレイは複数個のメモリ・セルを含んでい
る。図２において、ライン０上のメモリ・セル０乃至７
及びラインＮ上のメモリ・セル０乃至７が示されてい
る。
【００２１】図３は、図２のメモリ・アレイ中で使用す
るための６トランジスタ・メモリ・セルの例を示す模式
図である。各メモリ・セルは、付勢用の入力ライン２６
と、データの書き込み及び読み取りの両方に用いるため
の１対のビツト・ライン２８とを有している。
るための６トランジスタ・メモリ・セルの例を示す模式
図である。各メモリ・セルは、付勢用の入力ライン２６
と、データの書き込み及び読み取りの両方に用いるため
の１対のビツト・ライン２８とを有している。
【００２２】この実施例において、トランジスタ３０及
び３１は、ｎチヤネル・エンハンスメント・タイプ電界
効果トランジスタであり、他方、トランジスタ３２及び
３３は、ｐチヤネル・エンハンスメント・タイプ電界効
果トランジスタである。トランジスタ３０及び３２のゲ
ートに高い電圧が印加された時、トランジスタ３０は導
通するけれども、トランジスタ３２は導通しない。トラ
ンジスタ３０及び３２のゲートに低い電圧が印加された
時、トランジスタ３２は導通するが、トランジスタ３０
は導通しない。その結果、メモリ・セルは、ノード３４
に高い電圧を印加し、かつノード３６に低い電圧を印加
するか、または、ノード３４に低い電圧を印加し、かつ
ノード３６に高い電圧を印加するかのいずれかによつて
データ０、または１をストアすることができる。
び３１は、ｎチヤネル・エンハンスメント・タイプ電界
効果トランジスタであり、他方、トランジスタ３２及び
３３は、ｐチヤネル・エンハンスメント・タイプ電界効
果トランジスタである。トランジスタ３０及び３２のゲ
ートに高い電圧が印加された時、トランジスタ３０は導
通するけれども、トランジスタ３２は導通しない。トラ
ンジスタ３０及び３２のゲートに低い電圧が印加された
時、トランジスタ３２は導通するが、トランジスタ３０
は導通しない。その結果、メモリ・セルは、ノード３４
に高い電圧を印加し、かつノード３６に低い電圧を印加
するか、または、ノード３４に低い電圧を印加し、かつ
ノード３６に高い電圧を印加するかのいずれかによつて
データ０、または１をストアすることができる。
【００２３】付勢用の入力ライン２６に印加されたゲー
ト電圧がトランジスタ３８を導通させた時、メモリ・セ
ル中のデータを、ライン２８上に読み出すことができ
る。その代わりに、ライン２８上のデータはメモリ・セ
ルに書き込むことができる。
ト電圧がトランジスタ３８を導通させた時、メモリ・セ
ル中のデータを、ライン２８上に読み出すことができ
る。その代わりに、ライン２８上のデータはメモリ・セ
ルに書き込むことができる。
【００２４】図２に戻つて説明すると、メモリ・アレイ
の１つのラインのメモリ・セルの付勢用の入力ライン２
６はワード・ライン４０に接続されている。
の１つのラインのメモリ・セルの付勢用の入力ライン２
６はワード・ライン４０に接続されている。
【００２５】第１メモリ・アレイは、メモリ・セルにデ
ータを書き込むための複数本のバス・ライン４２と、メ
モリ・セルからデータを読み取るための複数本のバス・
ライン４３とを持つている。図２に示したように、バス
・ライン４２及び４３はメモリ・アレイの反対側で終端
している。然しながら、これらバス・ラインは延長でき
るので、両方のラインは、第１のメモリ・アレイ２０の
一方にある中央処理ユニツトと通信し、第１のメモリ・
アレイの他方にあるコンピユータ用メモリ・システムと
通信する。各バス・ラインは、単一の導体でもよいし、
若し、図３に示したメモリ・セルが用いられたならば１
対の導体であつてもよい。
ータを書き込むための複数本のバス・ライン４２と、メ
モリ・セルからデータを読み取るための複数本のバス・
ライン４３とを持つている。図２に示したように、バス
・ライン４２及び４３はメモリ・アレイの反対側で終端
している。然しながら、これらバス・ラインは延長でき
るので、両方のラインは、第１のメモリ・アレイ２０の
一方にある中央処理ユニツトと通信し、第１のメモリ・
アレイの他方にあるコンピユータ用メモリ・システムと
通信する。各バス・ラインは、単一の導体でもよいし、
若し、図３に示したメモリ・セルが用いられたならば１
対の導体であつてもよい。
【００２６】各バス・ライン、即ち１対のバス・ライン
４２及び４３は、複数個の第１メモリ・アレイ・セルの
ビツト・ラインと通信する。図２に示した例において
は、バス・ライン４２は、メモリ・セル中にデータを書
き込むためのビツト・ライン・スイツチ４４によつてビ
ツト・ラインと通信する。バス・ライン４３は、メモリ
・セルからデータを読み取る目的のために、ビツト・ラ
イン・スイツチ４５及び感知増幅器４６によつてビツト
・ラインと通信する。ビツト・ライン・スイツチ４４及
び４５のゲート電極は、データが書き込まれ、あるい
は、データが読み取られるメモリ・アレイの所定のライ
ン上の１つ以上のメモリ・セルのためのビツト選択ライ
ンに接続されている。
４２及び４３は、複数個の第１メモリ・アレイ・セルの
ビツト・ラインと通信する。図２に示した例において
は、バス・ライン４２は、メモリ・セル中にデータを書
き込むためのビツト・ライン・スイツチ４４によつてビ
ツト・ラインと通信する。バス・ライン４３は、メモリ
・セルからデータを読み取る目的のために、ビツト・ラ
イン・スイツチ４５及び感知増幅器４６によつてビツト
・ラインと通信する。ビツト・ライン・スイツチ４４及
び４５のゲート電極は、データが書き込まれ、あるい
は、データが読み取られるメモリ・アレイの所定のライ
ン上の１つ以上のメモリ・セルのためのビツト選択ライ
ンに接続されている。
【００２７】図１を参照すると、コンピユータ用メモリ
・システムは、更に、ダイナミツク・ランダム・アクセ
ス・メモリである第２メモリ・アレイ２２を含んでい
る。第２メモリ・アレイ２２は、第１メモリ・アレイ２
０のアクセス・タイムよりも低い速度の第２のアクセス
・タイムを有する複数個のメモリ・セルを含んでいる。
第２メモリ・セルの中のメモリ・セルの数は、第１メモ
リ・アレイ２０中のメモリ・セルの数よりも大きい。代
表例でいえば、第２メモリ・アレイ２２は第１メモリ・
アレイよりも低価格であり、第２メモリ・アレイ２２の
中のメモリ・セルは、第１メモリ・アレイ２０の中のメ
モリ・セルよりも、より高密度で実装されている。
・システムは、更に、ダイナミツク・ランダム・アクセ
ス・メモリである第２メモリ・アレイ２２を含んでい
る。第２メモリ・アレイ２２は、第１メモリ・アレイ２
０のアクセス・タイムよりも低い速度の第２のアクセス
・タイムを有する複数個のメモリ・セルを含んでいる。
第２メモリ・セルの中のメモリ・セルの数は、第１メモ
リ・アレイ２０中のメモリ・セルの数よりも大きい。代
表例でいえば、第２メモリ・アレイ２２は第１メモリ・
アレイよりも低価格であり、第２メモリ・アレイ２２の
中のメモリ・セルは、第１メモリ・アレイ２０の中のメ
モリ・セルよりも、より高密度で実装されている。
【００２８】図４は第２メモリ・アレイの一部を示す模
式図である。図４において、第２メモリ・アレイ２２の
ライン０上のメモリ・セル０乃至１５と、ラインＮ上の
メモリ・セル０乃至１５とが示されている。
式図である。図４において、第２メモリ・アレイ２２の
ライン０上のメモリ・セル０乃至１５と、ラインＮ上の
メモリ・セル０乃至１５とが示されている。
【００２９】図５において、図４に示したダイナミツク
・ランダム・アクセス・メモリの一部が、より詳細に示
されている。この例の第２メモリ・アレイの各メモリ・
セルは、トランジスタ５０とデータ用コンデンサ５２と
を含んでいる。メモリ・セルは、データ用コンデンサ５
２に跨がる電圧が高いか、あるいは、低いかによつてデ
ータ０、または１をストアする。適当な信号がメモリ・
セルの付勢用入力ライン５４に印加された時、ビツト・
ライン５６は、コンデンサ５２からデータを読み取る
か、または、コンデンサ５２中にデータを書き込むかの
何れかを行うようにコンデンサ５２と通信する。コンデ
ンサ５２からデータを読み取る目的のために、基準用コ
ンデンサ５８中に基準電荷がストアされている。トラン
ジスタ・スイツチ５９が閉じられた時、トランジスタ６
０は、バス・ライン上に出力信号を出力するために、コ
ンデンサ５２から読み出された電圧と、基準用コンデン
サ５８中の基準電荷とを比較する。
・ランダム・アクセス・メモリの一部が、より詳細に示
されている。この例の第２メモリ・アレイの各メモリ・
セルは、トランジスタ５０とデータ用コンデンサ５２と
を含んでいる。メモリ・セルは、データ用コンデンサ５
２に跨がる電圧が高いか、あるいは、低いかによつてデ
ータ０、または１をストアする。適当な信号がメモリ・
セルの付勢用入力ライン５４に印加された時、ビツト・
ライン５６は、コンデンサ５２からデータを読み取る
か、または、コンデンサ５２中にデータを書き込むかの
何れかを行うようにコンデンサ５２と通信する。コンデ
ンサ５２からデータを読み取る目的のために、基準用コ
ンデンサ５８中に基準電荷がストアされている。トラン
ジスタ・スイツチ５９が閉じられた時、トランジスタ６
０は、バス・ライン上に出力信号を出力するために、コ
ンデンサ５２から読み出された電圧と、基準用コンデン
サ５８中の基準電荷とを比較する。
【００３０】図４を参照すると、メモリ・アレイのライ
ン上のメモリ・セルの付勢用入力ラインはワード・ライ
ン６２に接続されている。また、第２メモリ・アレイ２
２は複数本のバス・ライン６４を持つており、その内の
１本が図４に示されている。各バス・ラインは、ビツト
・ライン・スイツチ６６と、データ入力ドライバ６８
か、またはデータ出力ドライバ７０かの何れかと、イン
ターフエース回路７２とによつて、第２メモリ・アレイ
の複数個のセルのビツト・ラインと通信する。代案とし
て、データ入力ドライバ６８とデータ出力ドライバ７０
とのために別個のバス・ラインを設けてもよい。インタ
ーフエース回路７２は、図３に示した交差結合トランジ
スタ６０によつて形成された感知増幅器を一部に含んで
いる。
ン上のメモリ・セルの付勢用入力ラインはワード・ライ
ン６２に接続されている。また、第２メモリ・アレイ２
２は複数本のバス・ライン６４を持つており、その内の
１本が図４に示されている。各バス・ラインは、ビツト
・ライン・スイツチ６６と、データ入力ドライバ６８
か、またはデータ出力ドライバ７０かの何れかと、イン
ターフエース回路７２とによつて、第２メモリ・アレイ
の複数個のセルのビツト・ラインと通信する。代案とし
て、データ入力ドライバ６８とデータ出力ドライバ７０
とのために別個のバス・ラインを設けてもよい。インタ
ーフエース回路７２は、図３に示した交差結合トランジ
スタ６０によつて形成された感知増幅器を一部に含んで
いる。
【００３１】第２メモリ・アレイ２２中のバス・ライン
６４の数は、第１メモリ・アレイ２０中のバス・ライン
の数と、少なくとも同じ数である。図４に示されている
ように、ビツト・ライン・スイツチ６６のゲート電極
は、データが書き込まれ、あるいは、データが読み取ら
れる１つ、または、それ以上のメモリ・セルを選択する
ためにビツト選択ライン７４に接続される。
６４の数は、第１メモリ・アレイ２０中のバス・ライン
の数と、少なくとも同じ数である。図４に示されている
ように、ビツト・ライン・スイツチ６６のゲート電極
は、データが書き込まれ、あるいは、データが読み取ら
れる１つ、または、それ以上のメモリ・セルを選択する
ためにビツト選択ライン７４に接続される。
【００３２】本発明に従つたコンピユータ用メモリ・シ
ステムは、図１に示されたような第１バツフア・アレイ
２４を含んでいる。この実施例の第１バツフア・アレイ
の部分は、図６に細部が示されている。第１バツフア・
アレイは複数個のメモリ・セルを含んでいる。メモリ・
セル０乃至７が図６に示されている。例えば、第１バツ
フア・アレイ２４の中の各メモリ・セルは、図３に示さ
れた第１メモリ・アレイと同じタイプのものであつても
よい。
ステムは、図１に示されたような第１バツフア・アレイ
２４を含んでいる。この実施例の第１バツフア・アレイ
の部分は、図６に細部が示されている。第１バツフア・
アレイは複数個のメモリ・セルを含んでいる。メモリ・
セル０乃至７が図６に示されている。例えば、第１バツ
フア・アレイ２４の中の各メモリ・セルは、図３に示さ
れた第１メモリ・アレイと同じタイプのものであつても
よい。
【００３３】図６を参照すると、第１バツフア・アレイ
中の各メモリ・セルは、少なくとも、第１付勢用入力ラ
イン７６と第２付勢用入力ライン７８とを持つている。
第１付勢用入力ライン７６の１つに適当な信号を印加す
ることによつて、第１のグループのビツト・ライン・ス
イツチ８０か、または、第２のグループのビツト・ライ
ン・スイツチ８２かの何れかが、メモリ・セル０乃至３
か、あるいは、メモリ・セル４乃至７の何れかを選択す
る。比較動作において、第２付勢用入力ライン７８に適
当な電圧を印加することによつて、第１バツフア・アレ
イのすべてのメモリ・セルが選択される。
中の各メモリ・セルは、少なくとも、第１付勢用入力ラ
イン７６と第２付勢用入力ライン７８とを持つている。
第１付勢用入力ライン７６の１つに適当な信号を印加す
ることによつて、第１のグループのビツト・ライン・ス
イツチ８０か、または、第２のグループのビツト・ライ
ン・スイツチ８２かの何れかが、メモリ・セル０乃至３
か、あるいは、メモリ・セル４乃至７の何れかを選択す
る。比較動作において、第２付勢用入力ライン７８に適
当な電圧を印加することによつて、第１バツフア・アレ
イのすべてのメモリ・セルが選択される。
【００３４】例えば、第１バツフア・アレイの各メモリ
・セルは、図３に示したように、メモリ・セル中にデー
タを書き込み、そして、メモリ・セルからデータを読み
取るための１対のビツト・ライン２８を持つている。第
１バツフア・アレイ２４は第１の組のバス・ライン８４
及び第２の組のバス・ライン８６を持つている。各バス
・ライン８４は、図６に示したように、第１バツフア・
アレイ・セルのただ１つのビツト・ラインと通信する。
バス・ライン８４の第１の組は、第１メモリ・アレイ中
のバス・ラインの数と同数のバス・ラインを含んでい
る。各第１バツフア・アレイのバス・ライン８４は、バ
ツフア・アレイの両側に端子を持つているので、各バス
・ライン８４は、バツフア・アレイの一方の側の第１メ
モリ・アレイ２０の関連したバス・ライン４２と通信す
ることができ、そして、バツフア・アレイ２４の他方の
側の第２メモリ・アレイ２２の関連したバス・ライン６
４と通信することができる。
・セルは、図３に示したように、メモリ・セル中にデー
タを書き込み、そして、メモリ・セルからデータを読み
取るための１対のビツト・ライン２８を持つている。第
１バツフア・アレイ２４は第１の組のバス・ライン８４
及び第２の組のバス・ライン８６を持つている。各バス
・ライン８４は、図６に示したように、第１バツフア・
アレイ・セルのただ１つのビツト・ラインと通信する。
バス・ライン８４の第１の組は、第１メモリ・アレイ中
のバス・ラインの数と同数のバス・ラインを含んでい
る。各第１バツフア・アレイのバス・ライン８４は、バ
ツフア・アレイの両側に端子を持つているので、各バス
・ライン８４は、バツフア・アレイの一方の側の第１メ
モリ・アレイ２０の関連したバス・ライン４２と通信す
ることができ、そして、バツフア・アレイ２４の他方の
側の第２メモリ・アレイ２２の関連したバス・ライン６
４と通信することができる。
【００３５】第２の組の各バス・ライン８６は、ビツト
・ライン・スイツチ８０、または８２により、そして、
データ入力ドライバ８８及びデータ出力ドライバ９０に
よつて第１バツフア・アレイの複数個のセルのビツト・
ラインと通信する。バス・ラインの第２の組は第１メモ
リ・アレイ中のバス・ラインの数よりも少ない数のバス
・ライン８６を含んでいる。
・ライン・スイツチ８０、または８２により、そして、
データ入力ドライバ８８及びデータ出力ドライバ９０に
よつて第１バツフア・アレイの複数個のセルのビツト・
ラインと通信する。バス・ラインの第２の組は第１メモ
リ・アレイ中のバス・ラインの数よりも少ない数のバス
・ライン８６を含んでいる。
【００３６】図１に戻つて、本発明のコンピユータ用メ
モリ・システムは複数個のメモリ・セルを有する第２バ
ツフア・アレイ９２を含むのが好ましい。第２バツフア
・アレイ中の各メモリ・セルは、少なくとも、第１及び
第２付勢用入力ライン及びビツト・ラインとを持つてい
る。第２バツフア・アレイは、各バス・ラインが第２バ
ツフア・アレイのセルのただ１つのビツト・ラインと通
信する第１の組のバスラインを持つている。第１の組
は、第１メモリ・アレイ中のバス・ラインの数と等しい
数のバス・ラインを含んでいる。第２バツフア・アレイ
９２の第１の組の各バス・ラインは、第１メモリ・アレ
イの関連バス・ラインと、第２メモリ・アレイの関連バ
ス・ラインと通信する。
モリ・システムは複数個のメモリ・セルを有する第２バ
ツフア・アレイ９２を含むのが好ましい。第２バツフア
・アレイ中の各メモリ・セルは、少なくとも、第１及び
第２付勢用入力ライン及びビツト・ラインとを持つてい
る。第２バツフア・アレイは、各バス・ラインが第２バ
ツフア・アレイのセルのただ１つのビツト・ラインと通
信する第１の組のバスラインを持つている。第１の組
は、第１メモリ・アレイ中のバス・ラインの数と等しい
数のバス・ラインを含んでいる。第２バツフア・アレイ
９２の第１の組の各バス・ラインは、第１メモリ・アレ
イの関連バス・ラインと、第２メモリ・アレイの関連バ
ス・ラインと通信する。
【００３７】また、第２バツフア・アレイは、各バス・
ラインが第２バツフア・アレイの複数個のセルのビツト
・ラインと通信する第２の組のバス・ラインを有してい
る。バス・ラインの第２の組は、第１メモリ・アレイ中
のバス・ラインの数よりも少ない数のバス・ラインを含
んでいる。
ラインが第２バツフア・アレイの複数個のセルのビツト
・ラインと通信する第２の組のバス・ラインを有してい
る。バス・ラインの第２の組は、第１メモリ・アレイ中
のバス・ラインの数よりも少ない数のバス・ラインを含
んでいる。
【００３８】第２バツフア・アレイは、図６に示されて
いる第１バツフア・アレイと同じ構造を持つていること
が望ましい。
いる第１バツフア・アレイと同じ構造を持つていること
が望ましい。
【００３９】第１及び第２メモリ・アレイ２０及び２２
と、第１及び第２バツフア・アレイ２４及び９２とは、
単一の集積回路内に形成されるのが好ましい。この場
合、バス・ライン８６は、集積回路上には存在しない主
メモリ・レベルへの集積回路からの接続を与える。
と、第１及び第２バツフア・アレイ２４及び９２とは、
単一の集積回路内に形成されるのが好ましい。この場
合、バス・ライン８６は、集積回路上には存在しない主
メモリ・レベルへの集積回路からの接続を与える。
【００４０】ダイナミツク・ランダム・アクセス・メモ
リ２２から転送されるデータの一貫性を保証するため
に、エラー訂正回路（ＥＣＣ）９４が第２メモリ・アレ
イの一部として設けられている。エラー訂正回路９４は
公知の任意のエラー訂正回路であつてよい。
リ２２から転送されるデータの一貫性を保証するため
に、エラー訂正回路（ＥＣＣ）９４が第２メモリ・アレ
イの一部として設けられている。エラー訂正回路９４は
公知の任意のエラー訂正回路であつてよい。
【００４１】既に説明したように、中央処理ユニツト
は、図１及び図２に示したように第１メモリ・アレイ２
０の１方の側のバス・ライン４２に接続されている。こ
の場合、第１メモリ・アレイは、例えば、後選択（late
select）を持つ４ウエイ・セツトの連想キヤツシユと
して使用することができる。（例えば、１９８９年９月
のIBM Journal of Research and Development第３３巻
第５号、５２４頁乃至５３９頁の「Architecture,desig
n,and operating characteristics of a 12-ns CMOS fu
nctional cache chip」と題するマテツク（R.Matick）
等の記事を参照されたい。）プロセツサが第１メモリ・
アレイ２０中に含まれたデータ、またはインストラクシ
ヨンを必要とする時には、必要なデータは、第１メモリ
・アレイ２０の高速のアクセス速度でプロセツサに与え
られる。
は、図１及び図２に示したように第１メモリ・アレイ２
０の１方の側のバス・ライン４２に接続されている。こ
の場合、第１メモリ・アレイは、例えば、後選択（late
select）を持つ４ウエイ・セツトの連想キヤツシユと
して使用することができる。（例えば、１９８９年９月
のIBM Journal of Research and Development第３３巻
第５号、５２４頁乃至５３９頁の「Architecture,desig
n,and operating characteristics of a 12-ns CMOS fu
nctional cache chip」と題するマテツク（R.Matick）
等の記事を参照されたい。）プロセツサが第１メモリ・
アレイ２０中に含まれたデータ、またはインストラクシ
ヨンを必要とする時には、必要なデータは、第１メモリ
・アレイ２０の高速のアクセス速度でプロセツサに与え
られる。
【００４２】本発明の実施例において、プロセツサが第
１メモリ・アレイ２０の中に含まれていないが、第２メ
モリ・アレイ２２に含まれているデータ、またはインス
トラクシヨンを必要とする時には、要求されたデータが
第２メモリ・アレイ２２から求められている間、プロセ
ツサの動作は中断される。要求されたデータは、幅広い
高速度のバス８４によつて１つのバツフア２４、または
９２に先ず与えられる。その後、データは、バツフアに
よつて、第１メモリ・アレイ２０とプロセツサとの両方
に与えられ、その後にプロセツサは動作を再開する。
１メモリ・アレイ２０の中に含まれていないが、第２メ
モリ・アレイ２２に含まれているデータ、またはインス
トラクシヨンを必要とする時には、要求されたデータが
第２メモリ・アレイ２２から求められている間、プロセ
ツサの動作は中断される。要求されたデータは、幅広い
高速度のバス８４によつて１つのバツフア２４、または
９２に先ず与えられる。その後、データは、バツフアに
よつて、第１メモリ・アレイ２０とプロセツサとの両方
に与えられ、その後にプロセツサは動作を再開する。
【００４３】この実施例において、プロセツサが、第１
メモリ・アレイ２０、あるいは第２メモリ・アレイの何
れにも含まれていないデータ、またはインストラクシヨ
ンを要求した時には、プロセツサの動作は、要求された
データがメモリ階層の次のレベルから求められている
間、中断される。代表例において、要求されたデータ
や、他の隣接データは、メモリ階層の次のレベルから求
められる。
メモリ・アレイ２０、あるいは第２メモリ・アレイの何
れにも含まれていないデータ、またはインストラクシヨ
ンを要求した時には、プロセツサの動作は、要求された
データがメモリ階層の次のレベルから求められている
間、中断される。代表例において、要求されたデータ
や、他の隣接データは、メモリ階層の次のレベルから求
められる。
【００４４】第１メモリ・アレイ２０及び第２メモリ・
アレイ２２の両方のバスへ、バツフア２４及び９２の幅
広いバス８４を接続することによつて、要求されたデー
タは、バツフアにロードすることができ、第１メモリ・
アレイ２０中にロードすることができ、そして、要求さ
れたデータを第２メモリ・アレイ２２中に最初にロード
することなく、メモリ階層の次のレベルからプロセツサ
に転送することができる。その後、プロセツサが要求さ
れたデータについて動作している間に、バツフアは、要
求されていない残りの隣接データを狭いバスを通してロ
ードすることができる。バツフアが完全にロードされた
後、プロセツサの動作が短時間だけ中断されている間
で、バツフア中のデータは、幅の広い高速度バスを通し
て第１メモリ・レベル及び第２メモリ・レベルの両方に
コピーすることができる。
アレイ２２の両方のバスへ、バツフア２４及び９２の幅
広いバス８４を接続することによつて、要求されたデー
タは、バツフアにロードすることができ、第１メモリ・
アレイ２０中にロードすることができ、そして、要求さ
れたデータを第２メモリ・アレイ２２中に最初にロード
することなく、メモリ階層の次のレベルからプロセツサ
に転送することができる。その後、プロセツサが要求さ
れたデータについて動作している間に、バツフアは、要
求されていない残りの隣接データを狭いバスを通してロ
ードすることができる。バツフアが完全にロードされた
後、プロセツサの動作が短時間だけ中断されている間
で、バツフア中のデータは、幅の広い高速度バスを通し
て第１メモリ・レベル及び第２メモリ・レベルの両方に
コピーすることができる。
【００４５】
【発明の効果】主メモリと中間メモリの間のデータ転送
速度を増加することができる。
速度を増加することができる。
【図１】本発明に従つたコンピユータ用メモリ・システ
ムの実施例のブロツク図である。
ムの実施例のブロツク図である。
【図２】本発明に従つたコンピユータ用メモリ・システ
ムのための第１メモリ・アレイの実施例を示す模式図で
ある。
ムのための第１メモリ・アレイの実施例を示す模式図で
ある。
【図３】スタテイツク・ランダム・アクセス・メモリの
ための６トランジスタ・メモリ・セルの例を示す模式図
である。
ための６トランジスタ・メモリ・セルの例を示す模式図
である。
【図４】本発明に従つたコンピユータ用メモリ・システ
ムのための第２メモリ・アレイの実施例を示す模式図で
ある。
ムのための第２メモリ・アレイの実施例を示す模式図で
ある。
【図５】１トランジスタ・メモリ・セルを有するダイナ
ミツク・ランダム・アクセス・メモリの一部を示す模式
図である。
ミツク・ランダム・アクセス・メモリの一部を示す模式
図である。
【図６】本発明に従つたコンピユータ用メモリ・システ
ムのためのバツフア・アレイの実施例を示す模式図であ
る。
ムのためのバツフア・アレイの実施例を示す模式図であ
る。
２０ 第１メモリ・アレイ ２２ 第２メモリ・アレイ ２６、５４ 付勢用入力ライン ２８、５６ ビツト・ライン ２４ 第１バツフア・アレイ ３０、３１ ｎチヤネル・エンハンスメントＦＥＴトラ
ンジスタ ３２、３３ ｐチヤネル・エンハンスメントＦＥＴトラ
ンジスタ ３８、５０、５９、６０ トランジスタ ４０、６２ ワード・ライン ４２、４３、６４、８４、８６ バス・ライン ４４、４５、８０ ビツト・ライン・スイツチ ４６ 感知増幅器 ５２ データ用コンデンサ ５８ 基準用コンデンサ ６６ ビツト・ライン・スイツチ ６８、８８ データ入力ドライバ ７０、９０ データ出力ドライバ ７２ インターフエース回路 ７４ ビツト選択ライン ７６ 第１付勢用入力ライン ７８ 第２付勢用入力ライン ９２ 第２バツフア・アレイ ９４ エラー訂正回路
ンジスタ ３２、３３ ｐチヤネル・エンハンスメントＦＥＴトラ
ンジスタ ３８、５０、５９、６０ トランジスタ ４０、６２ ワード・ライン ４２、４３、６４、８４、８６ バス・ライン ４４、４５、８０ ビツト・ライン・スイツチ ４６ 感知増幅器 ５２ データ用コンデンサ ５８ 基準用コンデンサ ６６ ビツト・ライン・スイツチ ６８、８８ データ入力ドライバ ７０、９０ データ出力ドライバ ７２ インターフエース回路 ７４ ビツト選択ライン ７６ 第１付勢用入力ライン ７８ 第２付勢用入力ライン ９２ 第２バツフア・アレイ ９４ エラー訂正回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 11/409 (72)発明者 スタンレイ・エベレット・シュウスター アメリカ合衆国ニュウヨーク州、グラニ テ・スプリング、リチャード・ソマーズ・ ロード 23
Claims (3)
- 【請求項１】 第１のアクセス・タイムを持つ複数個の
メモリ・セルを含む第１メモリ・アレイであつて、各メ
モリ・セルは付勢用入力ライン及びビツト・ラインを有
し、上記第１メモリ・アレイは複数本のバス・ラインを
有し、各バス・ラインは第１メモリ・アレイの複数個の
セルのビツト・ラインと通信する第１メモリ・アレイ
と、 第１のアクセス・タイムよりも低速度の第２のアクセス
・タイムを持つ複数個のメモリ・セルを含む第２のメモ
リ・アレイであつて、第２メモリ・アレイ中の各メモリ
・セルは付勢用入力ライン及びビツト・ラインを有し、
上記第２のメモリ・アレイは複数本のバス・ラインを有
し、各バス・ラインは第２メモリ・セルの複数個のセル
のビツト・ラインと通信し、第２メモリ・アレイ中のバ
ス・ラインの数は第１メモリ・アレイ中のバス・ライン
の数と少なくとも等しい数であるような第２メモリ・ア
レイと、 複数個のメモリ・セルを含む第１バツフア・アレイであ
つて、第１バツフア・アレイ中の各メモリ・セルは少な
くとも第１及び第２の付勢用入力ライン及びビツト・ラ
インを有し、上記第１バツフア・アレイは第１の組のバ
ス・ラインを有し、各バス・ラインはただ１つの第１の
バツフア・アレイ・セルのビツトと通信し、第１の組の
バス・ラインは第１メモリ・アレイ中のバス・ラインの
数と等しい数のバス・ラインを含み、第１の組の中の各
バツフア・アレイのバス・ラインは第１メモリ・アレイ
の関連バス・ライン及び第２メモリ・アレイの関連バス
・ラインと通信し、上記第１バツフア・アレイは第２の
組のバス・ラインを有し、第２の組の各バス・ラインは
第１バツフア・アレイの複数個のセルのビツト・ライン
と通信し、第２の組のビツト・ラインは第１メモリ・ア
レイ中のバス・ラインの数よりも少ない数のビツト・ラ
インを含んでいるような第１バツフア・アレイとを含む
コンピユータ用メモリ・システム。 - 【請求項２】 複数個のメモリ・セルを含む第２バツフ
ア・アレイであつて、第２バツフア・アレイ中の各メモ
リ・セルは少なくとも第１及び第２の付勢用入力ライン
及びビツト・ラインを有し、上記第２バツフア・アレイ
は第１の組のバス・ラインを有し、各バス・ラインはた
だ１つの第１のバツフア・アレイ・セルのビツトと通信
し、第１の組のバス・ラインは第１メモリ・アレイ中の
バス・ラインの数と等しい数のバス・ラインを含み、第
１の組の中の各バツフア・アレイのバス・ラインは第１
メモリ・アレイの関連バス・ライン及び第２メモリ・ア
レイの関連バス・ラインと通信し、上記第２バツフア・
アレイは第２の組のバス・ラインを有し、第２の組の各
バス・ラインは第２バツフア・アレイの複数個のセルの
ビツト・ラインと通信し、第２の組のビツト・ラインは
第１メモリ・アレイ中のバス・ラインの数よりも少ない
数のビツト・ラインを含んでいるような第１バツフア・
アレイを含むことを特徴とする請求項１に記載のコンピ
ユータ用メモリ・システム。 - 【請求項３】 第１及び第２メモリ・アレイと、第１及
び第２バツフア・アレイとは単一の集積回路に形成され
ていることを特徴とする請求項２に記載のコンピユータ
用メモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US82630692A | 1992-01-24 | 1992-01-24 | |
| US826306 | 1992-01-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265856A true JPH05265856A (ja) | 1993-10-15 |
| JPH0769864B2 JPH0769864B2 (ja) | 1995-07-31 |
Family
ID=25246200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330136A Expired - Lifetime JPH0769864B2 (ja) | 1992-01-24 | 1992-12-10 | コンピュータ・メモリ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5890215A (ja) |
| EP (1) | EP0552426A1 (ja) |
| JP (1) | JPH0769864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953257A (en) * | 1997-02-28 | 1999-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device accessible at high speed |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4084230A (en) * | 1976-11-29 | 1978-04-11 | International Business Machines Corporation | Hybrid semiconductor memory with on-chip associative page addressing, page replacement and control |
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