JP2021535617A - ３次元ロジック機構内に積層型トランジスタを組み込んだロジックセルを垂直方向にルーティングする方法 - Google Patents

３次元ロジック機構内に積層型トランジスタを組み込んだロジックセルを垂直方向にルーティングする方法 Download PDF

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Abstract

半導体デバイスは、実質的に平坦な表面を有する基板と、基板上に設けられ、第１のチャネルと第１のソース−ドレイン領域対とを有する第１の電界効果トランジスタ（ＦＥＴ）を含む第１のロジックゲートと、基板の表面に対して垂直な垂直方向に沿って第１のロジックゲート上に積層された第２のロジックゲートであって、第２のチャネルと第２のソース−ドレイン領域対とを有する第２のＦＥＴを含む、第２のロジックゲートと、第１のロジックゲートと第２のロジックゲートとの間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、第１のＦＥＴのソース−ドレイン領域を第２のＦＥＴのソース−ドレイン領域に電気的に接続するコンタクトと、を含む。

Description

関連出願の相互参照
本開示は、２０１８年９月５日に出願された米国仮特許出願第６２／７２７０９６号明細書の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。
本開示は、フローティング積層型トランジスタ及びソース／ドレイン電極の垂直ルーティングによりロジックスタンダードセルを大幅に面積微細化する方法に関する。
ここに記載する背景技術の説明は、本開示の状況を一般的に示すためのものである。この背景技術の項で説明される範囲における本発明者の研究及び出願時に先行技術として認定されていないであろう記載の態様は、本発明に対する先行技術として明示的にも暗示的にも認められない。
半導体デバイスの（特に、顕微鏡スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去、並びにドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、微細加工により、トランジスタは、１つの平面内に作成され、アクティブデバイス平面上に配線／メタライゼーションが形成され、したがって、トランジスタは、２次元（２Ｄ）回路又は２Ｄファブリケーションとして特徴付けられている。微細化の取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は、大幅に増加したものの、微細化が１桁のナノメートルの半導体デバイス製作ノードに入るにつれて、微細化の取り組みは、より大きい課題に直面している。半導体デバイス製造業者は、トランジスタとデバイスとが互いに積み重ねられた３次元（３Ｄ）半導体回路に対する要望を表明してきた。
本開示は、実質的に平坦な表面を有する基板と、基板上に設けられ、第１のチャネルと第１のソース−ドレイン領域対とを有する第１の電界効果トランジスタ（ＦＥＴ）を含む第１のロジックゲートと、基板の表面に対して垂直な垂直方向に沿って第１のロジックゲート上に積層された第２のロジックゲートであって、第２のチャネルと第２のソース−ドレイン領域対とを有する第２のＦＥＴを含む、第２のロジックゲートと、第１のロジックゲートと第２のロジックゲートとの間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、第１のＦＥＴのソース−ドレイン領域を第２のＦＥＴのソース−ドレイン領域に電気的に接続するコンタクトと、を含む、半導体デバイスに関する。
本開示は、更に、実質的に平坦な表面を有する基板と、基板の表面に対して垂直な垂直方向に沿って互いに積層された複数のロジックゲートと、前記垂直方向に沿って延びており、複数のロジックゲート間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、前記複数のロジックゲートのうちの１つの出力を前記複数のロジックゲートのうちの別の１つの入力に電気的に接続するコンタクトと、を含む、組み合わせロジックセルに関する。
本開示は、更に、基板と、第１のデッキ内の基板上に設けられ、第１のチャネルと、第１のゲート構造と、第１のソース電極と、第１のドレイン電極とを含む、第１の電界効果トランジスタ（ＦＥＴ）と、基板の平面に対して垂直に、第２のデッキ内の第１のＦＥＴの上に垂直に重ねて積層され、第１のチャネルと、第１のゲート構造と、第１のソース電極と、第１のドレイン電極とを含む、第２のＦＥＴと、第１のＦＥＴの第１のソース電極又は第１のドレイン電極に電気的に接続された電流源と、を含み、電流源によって供給される電流は、第１のデッキ内の第１のＦＥＴを通って流れ、第１のＦＥＴの第１のソース電極又は第１のＦＥＴの第１のドレイン電極を出る電流は、第２のデッキへと上向きに垂直に、第２のＦＥＴの第１のソース電極又は第２のＦＥＴの第１のドレイン電極へと流れる、半導体デバイスに関する。
本開示はまた、第１のデッキは、１つより多い隣接する電界効果トランジスタ（ＦＥＴ）と対応するソース電極及びドレイン電極とを含み、第２のデッキは、１つより多い隣接する電界効果トランジスタ（ＦＥＴ）と対応するソース電極及びドレイン電極とを含み、電流源から供給される電流は、第１のデッキ内の複数のＦＥＴを通って流れ、第１のデッキのソース電極を出る電流は、第２のデッキへと上向きに垂直に流れる、半導体デバイスに関する。
この発明の概要の項は、本開示又は特許請求の範囲に記載される本発明の全ての実施形態、及び／又は段階的に新規な態様を明記するものではないことに留意されたい。その代わりに、この発明の概要は、異なる実施形態及び、新規性に関する対応点についての、予備的な考察のみを提供する。本発明及び実施形態の更なる詳細及び／又は考えられる観点について、読者は、以下に更に記述される、本開示の発明を実施するための形態の項及び対応する図面を参照されたい。
例として提案する本開示の様々な実施形態を、同様の番号が同様の要素を参照する以下の図を参照して詳細に記述する。
本開示の一実施形態による、埋め込みＶｓｓパワーレールと埋め込みＶｄｄパワーレールとを組み込んだロジックスタンダードセルのレイアウトを示す。 本開示の一実施形態による、ロジックスタンダードセル内の電流の流れの概略図を示す。 本開示の一実施形態による、ＮＭＯＳとＰＭＯＳとを互いに重ね合わせて積層したコンプリメンタリ（ｃｏｍｐｌｉｍｅｎｔａｒｙ）ＦＥＴ（ＣＦＥＴ）アーキテクチャを組み込んだＡＯＩスタンダードセルのレイアウトを示す。 本開示の一実施形態による、積層されたＮＭＯＳ及びＰＭＯＳを有するＡＯＩスタンダードセル内の電流の流れの概略図を示す。 本開示の一実施形態による、スタンダードセルの水平方向の範囲が単一のコンタクテッドゲートピッチ内に適合する、垂直積層型トランジスタを組み込んだ垂直積層型ゲートセルの概略図を示す。 本開示の一実施形態による、垂直積層型ゲートセル内の電流の流れを示す。 本開示の一実施形態による、垂直積層型ゲートセルの回路図を示す。 本開示の一実施形態による、ＣＦＥＴベースの積層されたＮＭＯＳ及びＰＭＯＳアーキテクチャを有する垂直積層型ゲートセルの概略図を示す。 本開示の一実施形態による、３デッキ垂直積層型ゲートセルのＶｓｓ及びＶｄｄ入力の側面図を示す。 本開示の一実施形態による、３デッキ垂直積層型ゲートセルのトランジスタの側面図を示す。 本開示の一実施形態による、図７のＶｓｓ及びＶｄｄ入力の側面図と反対側の、ＮＭＯＳのＳ／Ｄ電極及びＰＭＯＳのＳ／Ｄ電極の図を示す。
以下の開示は、提供する主題の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供する。本開示を簡略化するために、構成要素及び配置の特定の例を以下に記載する。当然のことながら、これらは、単なる例に過ぎず、限定を意図するものではない。例えば、以下に続く説明における第２の特徴の上方又は上での第１の特徴の形成は、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接接触し得ないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態を含んでもよい。加えて、本開示は、様々な例において参照番号及び／又は文字を繰り返すことがある。この繰り返しは、簡略化及び明確化を目的とするものであり、それ自体、考察される様々な実施形態及び／又は構成間の関係を決定付けるものではない。更に、本明細書では、「上部」、「下部」、「下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を、説明を簡単にするために使用して、図に示すような１つの要素又は特徴の、別の要素又は特徴に対する関係を説明することがある。空間的に相対的な用語は、図に示されている向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、それ以外に方向付けられ（９０度回転されるか他の向きにある）てもよく、本明細書で使用される空間的に相対的な記述子もそれに応じて解釈することができる。
本明細書に記載する様々な工程の説明の順序は、分かりやすくするために示されているものである。一般に、これらの工程は、任意の適切な順序で実施することができる。加えて、本明細書における異なる特徴、技法、構成などがそれぞれ、本開示の異なる箇所に記述される場合があるが、その概念はそれぞれ、互いに独立して又は互いに組み合わせて実行され得るものとされる。したがって、本発明は、多くの異なる手法で具現化及び考察することができる。
ＣＭＯＳデバイスの面積微細化は、３ｎｍノードに関しては、スタンダードセルのトラック高さを低減するための従来の方法のほぼ全てが使い尽くされるほどの限界に達しようとしている。現在、ほとんどのスタンダードセル設計は、６〜７トラックのセル高さに基づいたものであり、いわゆる微細化ブースターに関する積極的な研究により、４トラックのセル高さに最終的に移行する道が開かれた。これを達成するために、いくつかの新たな集積化解決策が開発され、業界で採用されている。このような解決策としては、（ａ）埋め込みパワーレール、（ｂ）アクティブゲート上コンタクト、（ｃ）シングルディフュージョンカット、（ｄ）ＰＭＯＳ及びＮＭＯＳの両方においてフィン群を２フィンに減らし、ばらつきを解決することができる場合には、望ましくは、ＮＭＯＳ及びＰＭＯＳの両方においてシングルフィンに減らすこと、（ｅ）ビアに対するメタル層の完全セルフアライメントが挙げられる。
ＣＦＥＴデバイスにおいても、トラック高さ方向の更なる削減は困難であることが判明しており、これを上回るあらゆる微細化は、コンタクテッドゲートピッチ（ＣＰＰ：ｃｏｎｔａｃｔｅｄ ｇａｔｅ ｐｉｔｃｈ）の削減によるものでなければならないと考えられている。ＣＰＰの従来の微細化にも、物理的なゲートサイズが１０ｎｍ未満に及ぶことはできず、且つメタルゲートとメタルソース及びドレインコンタクトとの間の誘電体分離を維持するために使用するｌｏｗ−ｋスペーサを有限幅に維持する必要があるという根本的な限界がある。
本明細書の手法は、互いに垂直方向に重ね合わせて積層した一連のフローティングゲートとソース電極及びドレイン電極とによりデバイスを垂直方向にルーティングすることによってロジックスタンダードセルを大幅に面積微細化する方法に関する。各トランジスタは、デバイスの「フロア」又は「デッキ」とみなすことができ、デバイスを通る電流の流れは、デバイス内の上方にある埋め込みパワーレールを介してデバイスに電力が供給される下部「フロア」又は「デッキ」から、相互接続ラインに接続され得る上部フロアに達する。これは、共通スタンダードセル内でトランジスタを層状デッキ構成に互いに重ねて積層することによりＣＰＰピッチの微細化を行うことができることを意味する。したがって、複数のトランジスタがこの共通ＣＰＰ空間内で垂直方向に積層されるものの、面積微細化の観点から、シングルＣＰＰが使用される。より多数のトランジスタを組み込むより複雑なスタンダードセル設計については、トランジスタスタックの総高さ（これは最初のモノリシックフィン高さに相関する）とＣＰＰ削減の比率との間にある程度のバランスが得られるように、いくつかのトランジスタを下部デッキと上部デッキの両方に配置することができる。したがって、例えば、６つのＮＭＯＳトランジスタ及び６つのＰＭＯＳトランジスタを含むスタンダードセルを３つのデッキに組み込むことができ、３つのデッキはそれぞれ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を含む２つの隣接する共通ゲートを含む。
図１は、本開示の一実施形態による、埋め込みＶｓｓパワーレール１０５と埋め込みＶｄｄパワーレール１１０とを組み込んだロジックスタンダードセル１００のレイアウトを示す。ロジックスタンダードセル１００、例えば、ＡＮＤ−ＯＲ−Ｉｎｖｅｒｔ（ＡＯＩ）セルは、ｎＦＥＴ及びｐＦＥＴが、電流が一端から他端に、例えば東／西又は水平方向に（示されるように）実質的に進む連続的な一連のゲート電極及びソース電極及びドレイン電極を通して延びるように設計され得る。構造が設けられている基板が平坦であるとすると、東／西又は水平方向は、基板の平面に平行な方向に沿う方向と解釈することができる。
図２は、本開示の一実施形態による、ロジックスタンダードセル１００内の電流の流れの概略図を示す。ＣＭＯＳデバイスにおいては、ｎＦＥＴとｐＦＥＴは、ロジックスタンダードセル１００内に互いに側方に隣接して延び、これらは、全体的な電流の流れに対して（示されるように）水平方向にレイアウトされ得る。簡略化のため、個々のソースコンタクト及びドレインコンタクトに供給される電流に焦点を当てるために、実際のゲート電極に対する全ての接続は取り除かれている。
図３は、本開示の一実施形態による、ＮＭＯＳとＰＭＯＳとを互いに重ね合わせて積層したコンプリメンタリ（ｃｏｍｐｌｉｍｅｎｔａｒｙ）ＦＥＴ（ＣＦＥＴ）アーキテクチャを組み込んだＡＯＩスタンダードセル３００のレイアウトを示す。別の手法としては、ｎＦＥＴチャネルとｐＦＥＴチャネルとを互いに側方に隣接させるのではなく、スタンダードセルの北／南又は垂直方向を例えば５０％微細化するための試みとして、互いに重ね合わせて積層したＣＦＥＴを可能にする方法が挙げられる。図３に示すように、ＡＯＩスタンダードセル３００のトラック高さを３トラックにまで低減するために、従来のロジックによる微細化ブースターをＣＦＥＴでも採用することができる。
図４は、本開示の一実施形態による、積層されたＮＭＯＳ及びＰＭＯＳを有するＡＯＩスタンダードセル３００内の電流の流れの概略図を示す。ソース電極とドレイン電極を積層することで、ＮＭＯＳとＰＭＯＳ両方の間で共通トラックを共用することが可能になる。これを、互いに重ね合わせて積層したチャネルと組み合わせることで、４つのトラック高さのＡＯＩスタンダードセル３００を可能にする。従来のロジックと同様に、ＣＦＥＴの電流の流れは依然として一般的に東／西方向であり、従来のロジックと比較した場合の主な違いは、ＣＦＥＴのケースでは、ｎＦＥＴの電流とｐＦＥＴの電流が互いに上下にあることである。別の実施形態では、３つのトラック高さのＡＯＩスタンダードセル３００が、例えば、ミッドトラックハンドシェイク（ｍｉｄ−ｔｒａｃｋ ｈａｎｄｓｈａｋｅ）を使用することにより可能にされてもよい。
ＣＦＥＴでは、ＮＭＯＳチャネルとＰＭＯＳチャネルとを互いに直接重ね合わせて積層する利点を使用する。ナノシートＣＦＥＴデバイスのケースでは、セル高さが複数のフィンピッチを収容する必要性に支配されることはなく、ソース電極及びドレイン電極及びゲート電極は「互い違い」又は「階段状に」配され得るので、接続を、ＮＭＯＳ又はＰＭＯＳのいずれかからバックエンドオブライン（ＢＥＯＬ）の共通メタルトラックに対して行うことができ、それゆえ、ＮＭＯＳとＰＭＯＳとの間のルーティングのために特定の複数のトラックを維持する必要性が低下する。ＺＮラインがＰＭＯＳソース及びドレインコンタクト３０５とＮＭＯＳソース及びドレインコンタクト３１０の両方に接続する一例が図３に示される。
ＣＦＥＴデバイスの場合でも、ＣＦＥＴデバイスもなお、水平方向に延びる一連のゲートとソース電極及びドレイン電極とで構成されている。デバイス内を流れる実効電流について考えると、ＣＦＥＴデバイスは、両電流が互いに垂直方向に上下で流れること以外は、ｎＦＥＴチャネル及びｐＦＥＴチャネルを通る電流が一般に東／西方向に流れる標準的なＣＭＯＳＦＥＴ設計に類似している。ＣＦＥＴがスタンダードセルのトラック高さを、例えば３又は４トラックに低減できることで、継続的な微細化の焦点は、それゆえ、コンタクテッドゲートピッチ（ＣＰＰ）の低減に焦点が当てられなければならない。
本明細書中の手法には、スタンダードセル内の電流の流れが、例えばフィン電界効果トランジスタ（ＦＩＮＦＥＴ）デバイスのように外側ではなく、３次元デバイス内で上方にルーティングされ得るようにゲート構造を積層する方法を含む。即ち、デバイスは、各フロア又はデッキが別個のトランジスタ及びソース及びドレイン対（図５Ａを参照）となり得るように、複数のデッキ又はフロアに積層され得る。
図５Ａは、本開示の一実施形態による、スタンダードセルの水平方向の範囲が単一のコンタクテッドゲートピッチ内に適合する、垂直積層型トランジスタ５０５を組み込んだ垂直積層型ゲートセル５００の概略図を示す。一実施形態では、図５Ａは、積層されたソース電極と積層されたドレイン電極との間に作製された内部ビア接続、並びに積層されたソース電極の一部分と積層されたドレイン電極の一部分とをメタライゼーション層５１０に接続する内部ビアによって形成され得る、又はより複雑なスタンダードセルの全体的なＣＰＰを微細化するために各フロア若しくはデッキがいくつかのトランジスタ及びソース及びドレインコンタクトを含み得る垂直積層型ゲートセル５００内の内部配線を示す。
ソース及びドレインへの電力は、例えば、埋め込みパワーレールを介して供給され得る。パワーレールは、Ｂのラベルが付された第１のトランジスタのＮＭＯＳ側に入り、Ｂ及びＡ１両方のＰＭＯＳ側を通過する入力に供給することができる。デバイスの２つのデッキへのＶｄｄ供給は、ＰＭＯＳ側の第１のデッキのソース及びドレイン電極と第２のデッキのソース及びドレイン電極との間にビア接続を形成することにより達成され得る。或いは、所与のデバイスは、第１のＰＭＯＳソース及びドレイン電極と第２のデッキのＰＭＯＳソース及びドレイン電極とを単にマージ又はショートさせることによって作成され得る。別の例では、代替的に、電力は、メタライゼーション層５１０のパワーレールから供給され得る。例えば、電流の流れは、垂直積層型トランジスタ５０５とソース及びドレイン電極とを含むデッキ内を下方に送られ、メタライゼーション層５１０にある出力トラックに下部デッキを接続する出力ラインに垂直にルーティングされ得る。
ＰＭＯＳ側の第１のフロアの垂直積層型トランジスタ５０５の出力は、その後、メタライゼーション層５１０にあるメタルライン（メタルラインは、垂直積層型ゲートセル５００全体の出力を結合するために使用され得る）に送られ、第１のデッキのトランジスタのＮＭＯＳ側の出力は、その後、垂直積層型ゲートセル５００の第２のデッキ及び第３のデッキの両入力に送られる。
図５Ｂは、本開示の一実施形態による、垂直積層型ゲートセル５００内の電流の流れを示す。図５Ｃは、本開示の一実施形態による、垂直積層型ゲートセル５００の回路図を示す。一実施形態において、図５Ｂは、電流が、例えば図２のロジックスタンダードセル１００のようにセル全体にわたって水平方向にもはや流れず、むしろ、電流の流れが、各垂直積層型トランジスタ５０５のみにわたる水平方向であることを示す。特に、全体的な電流の流れは、その後、次のデッキ又はフロアへと上向きに垂直に誘導され、電流は、その中の次の垂直積層型トランジスタ５０５を通過し、このようにして垂直積層型ゲートセル５００内を上方向に進む。例えば、垂直積層型トランジスタ５０５は、第１の垂直積層型トランジスタ５０５ａと、第２の垂直積層型トランジスタ５０５ｂと、第３の垂直積層型トランジスタ５０５ｃとを含むことができ、第１の垂直積層型トランジスタ５０５ａは、第２の垂直積層型トランジスタ５０５ｂの下に配置する（且つこれと実質的に又は部分的に垂直に整列する）ことができ、第２の垂直積層型トランジスタ５０５ｂは、第３の垂直積層型トランジスタ５０５ｃの下に配置する（且つこれと実質的に又は部分的に垂直に整列する）ことができる。垂直積層型トランジスタ５０５は、６つのソース及びドレイン電極（それぞれに２つのソースとドレインが配置される）と、ソース電極とドレイン電極の対の間に配置された６つのチャネルとを含むことができ、これらは全て、垂直積層型ゲートセル５００内の内部での接続とソース及びドレイン電極からＢＥＯＬのルーティングトラックへの接続の両方を提供するために、相互に互い違いに配されている。電流は、第１の垂直積層型トランジスタ５０５ａ内を、例えば、（示されるように）左から右に水平方向に流れることができ、且つ第２の垂直積層型トランジスタ５０５ｂ内を（示されるように）右から左に流れるように上向きに垂直に誘導され得る。続いて、電流は、第３の垂直積層型トランジスタ５０５ｃ内を（示されるように）再び左から右に流れるように再び上向きに垂直に誘導され得る。全般的に、これにより、全体的に上向き垂直方向の電流の流れを生じさせる。垂直積層型ゲートセル５００内により多数又は少数の垂直積層型トランジスタ５０５が企図されてもよく、全ての垂直積層型トランジスタ５０５を電気的に接続するように接続してもよいことは理解されるであろう。
特に、電流の流れは、各デッキが、誘電体膜の組み込みによって下の垂直積層型トランジスタ５０５から物理的に分離された別個の垂直積層型トランジスタ５０５である、フロア又はデッキを上昇することによって垂直積層型ゲートセル５００内を上向きに進む。垂直積層型ゲートセル５００において、垂直積層型トランジスタ５０５の各メタルゲートは、上のメタル層から入力を得るために別個の経路を有する。したがって、各垂直積層型トランジスタ５０５と別個のメタルトラックとの接続点が存在するように、ゲート電極は互い違い又は階段状に配される。このようにして、所与の垂直積層型ゲートセル５００では、水平方向のＣＰＰをシングルピッチに低減することができる。個々のメタルゲート接続をＢＥＯＬに適応させるために、スタンダードセルのトラック高さを増加させることができる。したがって、垂直積層型ゲートセル５００は、例えば、完全に微細化されたＣＦＥＴデバイスに対して面積微細化の５０％の向上を直接的に提供することはできないものの、どれほどのＣＰＰ削減が行われるかとトラック高さの分岐点（ｒａｍｉｆｉｃａｔｉｏｎ）がどこであるかとの間にはいくらかのトレードオフがあるため、ＣＦＥＴに比べてある程度の追加的な面積微細化を提供することができる。例えば、７ｎｍノードの典型的なＣＰＰは５０ｎｍになる場合があるが、同じデバイスのクリティカルメタルピッチは３２ｎｍのオーダーになる。したがって、セルのトラック高さを１クリティカルメタルピッチ延ばす必要性とのトレードオフによるシングルＣＰＰの削減でも、かなりの面積が節約される。
一実施形態では、各垂直積層型トランジスタ５０５を互いに電気的に分離された状態に維持することが有利となり得る。これは、（１）チャネルへのｈｉｇｈ−ｋの選択的堆積、（２）チャネルとｈｉｇｈ−ｋとの間にｈｉｇｈ−ｋ膜を介して酸素を送り込むことによる介在酸化物の形成、（３）オープン交換（ｏｐｅｎｅｄ ｒｅｐｌａｃｅｍｅｎｔ）ｈｉｇｈ−ｋメタルゲート（ＨＫＭＧ）内の誘電体材料に対してではなく、チャネル上に予め選択的に堆積させていた導体材料上への直接的な、メタルライナー、バリア、及び仕事関数材料の選択的堆積によって達成することができる。
一実施形態では、ルテニウム又はタングステンなどの異方的にエッチングされた金属の組み込みが、ＨＫＭＧ構造内の金属充填として用いられ、それゆえ、「デッキ」の各ゲート「スタック」に切込みを直接形成することを可能にし、ＢＥＯＬのメタル層からゲートへの独立アクセスを提供する互い違いゲートパターンの形成を可能にする。
一実施形態では、金属表面上への誘電体膜の直接的な選択的堆積を支持する能力を有するＨＫＭＧスタックに金属を組み込むことができる。これは、垂直積層型トランジスタ５０５間の静電容量を制御するために、任意の２つの積層された垂直積層型トランジスタ５０５間に、制御された量の誘電体分離を形成するのに有益であり得る。
一般的なＣＭＯＳロジックスタンダードセル設計は、水平方向のＣＰＰ又はゲートピッチが様々である。水平方向のＣＰＰは、例えば、インバータの場合のＡＯＩセルに対する３〜４つから、マルチプレクサ（ＭＵＸ）及びフロップセルにおける１２超までに及ぶ場合がある。例えば、１２個のトランジスタを互いに重ね合わせて積層させると、個々のデバイス及びナノシートチャネルの集積化に使用され得る初期のフィン高さ（例えば、シリコン／シリコンゲルマニウムフィン）の観点において顕著な歪みが生じる可能性がある。この初期のフィン高さを増すと、フィンの湾曲、又は超格子内の意図した上部チャネル及び下部チャネルのサイズ間のばらつきに関連する製造上の懸念につながるおそれがあり、これらフィンの高さは、フィン高さ及びフィン幅に対する所望のアスペクト比の範囲内に全体的に含まれ得る。
一実施形態では、３つを超えるゲートを含むデバイスは、２ＣＰＰ積層レイアウトを使用することができ、デバイスの積層高さは２又は３デッキに維持されるが、垂直積層型トランジスタ５０５の２つの異なるセットにわたって積層することができる。これは、異なるゲート数を有する複数のスタンダードセルの場合に、全体のレイアウトを同じデッキ高さに近い状態に維持する方法についても有効にする。
一実施形態では、東／西ルーティングの素子と北／南ルーティングの素子とを組み合わせることができる。スタンダードセル内で全てのトランジスタを互いに重ねて積層させる代わりに、所定の数のトランジスタを所定の数の垂直スタックへと垂直に積層させることができ、所定の数の垂直スタックのそれぞれは、所定のＣＰＰピッチに関連付けることができる。図５Ｄは、本開示の一実施形態による、並列化垂直積層型ゲートセル５９８内の電流の流れを示す。一実施形態では、並列化垂直積層型ゲートセル５９８は、複数の垂直積層型ゲートセル５００を含むことができ、垂直積層型ゲートセル５００のそれぞれは、水平方向に沿って互いに隣接して配置されている。特に、並列化垂直積層型ゲートセル５９８内の電流の流れは依然として全体的に垂直方向に流れるが、垂直積層型ゲートセル５００のセットにわたって水平方向にルーティングされてもよい。例えば、６つのトランジスタロジックセル（並列化垂直積層型ゲートセル５９８）は、２セットの垂直積層型ゲートセル５００を使用することにより製作され得る。垂直積層型ゲートセル５００の各セットは、３つの垂直積層型トランジスタ５０５を含み得る。このスタンダードセルは、最初の７ＣＰＰ（隣接するスタンダードセル間の左側と右側の両方に１つのシングルディフュージョンブレイクを有する６つのトランジスタを含む）の「セル長」から、３ＣＰＰ（隣接するセル間の左側と右側の両方に１つのシングルディフュージョンブレイクを有する３つの垂直積層型トランジスタ５０５の２つの垂直積層型ゲートセル５００を含む）のセル長への大幅なＣＰＰ削減を行っている。
セル設計内に複数セットの垂直積層型トランジスタ５０５を有する利点としては、ソース／ドレインコンタクトのドレイン側からの信号出力がトランジスタの入力として使用される場合により容易な接続を可能にすること、並びにそのような信号のルーティングの実施が、信号ルーティング及び複雑さの観点において大幅に容易になることが挙げられる。この例では、下部デッキ又はフロアのドレイン側ソース／ドレインからの出力をメタライゼーション層５１０まで引き上げることができる。その後、出力は、メタライゼーション層５１０において、垂直積層型ゲートセル５００のどちらかの内部の垂直積層型トランジスタ５０５のいずれかに、前記トランジスタ５０５に接続されたビアゲート構造を介して容易に送られ得る。ゆえに、デバイスの各デッキは、セル内において後に次のデッキまで運ばれる所定の機能を有するように設計され得る。２つを超えるセットを並列化垂直積層型ゲートセル５９８内に含めることができ、各垂直積層型ゲートセル５００は３つよりも多い又は少ない垂直積層型トランジスタ５０５を含み得ることは理解されるであろう。例えば、３、１００、又は１，０００セットの垂直積層型ゲートセル５００を互いに隣接させて配置することができる。例えば、２、１０、又は１００個の垂直積層型トランジスタ５０５を垂直積層型ゲートセル５００内に含めることができる。
ＣＭＯＳロジックは、特定の垂直積層型トランジスタ５０５の出力が他のいくつかのトランジスタの入力として使用され得る設計を組み込む。このような設計では、ソース／ドレイン出力から複数のソース／ドレインコンタクトの入力側への効率的な信号ルーティングが望まれる。並列化垂直積層型ゲートセル５９８内のセル間のルーティング輻輳を取り除くために、ルーティング輻輳の一部は、並列化垂直積層型ゲートセル５９８の複数のデッキを接続するビアが他のセル設計内のメタライゼーション層５１０のトラックと同様の機能を有し得る垂直積層型相互接続構造自体の内部にルーティング要素を組み込むことにより緩和され得る。図５Ｅは、並列化垂直積層型ゲートセル５９８内の混在した水平及び垂直方向の電流の流れを示す。一実施形態では、垂直積層型トランジスタ５０５の出力からの出力信号の、複数の入力へのルーティングは、デバイス内の相互接続構造の内部ルーティングによって実施され得る。デバイスの各デッキ内の信号の流れは、東西方向と西東方向の両方に移動することができる。例えば、信号出力がメタライゼーション層５１０にある出力トラックにルーティングされる必要がある時にはいつでも、ソース／ドレインコンタクトのドレイン側にある前記メタライゼーション層５１０のトラックまで信号を直接引き上げることができる。例えば、信号出力が垂直積層型トランジスタ５０５のいずれかの入力になる必要がある時にはいつでも、信号を、同様に、メタライゼーション層５１０のトラックまで引き上げ、その後、入力により機能するように構成されている垂直積層型トランジスタ５０５のいずれかに送ることができる。例えば、信号出力が複数のトランジスタを通過するように構成されている時にはいつでも、信号出力は、両トランジスタが配置されているデッキにルーティングすることができ、信号は、２つのトランジスタに送ることができる。
有利なことには、これにより、垂直積層型トランジスタ設計（即ち、並列化垂直積層型ゲートセル５９８）内に、スタンダードセル内の信号ルーティングのための複数の順列が存在することを可能とし、また、将来の電子設計自動化ツールが３次元セルレイアウトの観点から有することができる自由度の数のある程度の潜在的な向上を提供する。
特に、垂直積層型ゲートセル５００は、「垂直ＦＥＴ」（ＶＦＥＴ）デバイスとは異なる。ＶＦＥＴデバイスは共通チャネルを組み込む。共通チャネルは、垂直上向きに延び、垂直チャネルに対して垂直に延びるゲート電極及びソース電極及びドレイン電極を有する。このようなデバイスでは、ゲート電極及びソース電極及びドレイン電極への全ての接続を水平方向に行う必要があるため、ソース及びドレインコンタクト間に内部ルーティングを組み込むと問題になる。上記の垂直積層型ゲートセル５００構造及び電流の流れによれば、内部ソース及びドレイン接続間の接続に垂直方向にアクセスすることができ、ＶＦＥＴと比較して大幅に大きなスケーラビリティを提供することができる。
ＶＦＥＴデバイスの制約は、これらのゲート電極及びソース電極及びドレイン電極への接続が困難であり、多くの場合、ＢＥＯＬメタルまでの複数の接続点を提供するためには電極を非常に大きくする必要があるので、面積の利点が減少することである。垂直積層型ゲートセル５００の利点は、垂直積層型トランジスタ５０５が依然として通常通りに動作することであり、ナノシート又はナノリングチャネルはゲート内に水平方向に延び、ソース電極及びドレイン電極は、下部フロア又はデッキの垂直積層型トランジスタ５０５のうちの１つの出力を上部フロア又はデッキの垂直積層型トランジスタ５０５の入力に容易に送ることができるように内部配線されている。
図６は、本開示の一実施形態による、ＣＦＥＴベースの積層されたＮＭＯＳ及びＰＭＯＳアーキテクチャを有する垂直積層型ゲートセル６００の概略図を示す。一実施形態では、垂直積層型ゲートセル５００は、上述した要素の全てを組み込むことができ、ＣＦＥＴアーキテクチャのｎＦＥＴ／ｐＦＥＴ積層概念も組み込むことができる。したがって、ＣＦＥＴベースの積層されたＮＭＯＳ及びＰＭＯＳアーキテクチャを有する垂直積層型ゲートセル６００がもたらされる。垂直積層型ゲートセル６００は、垂直積層型トランジスタ６０５を含むことができ、垂直積層型トランジスタ６０５は、第１の垂直積層型トランジスタ６０５ａと、第２の垂直積層型トランジスタ６０５ｂと、第３の垂直積層型トランジスタ６０５ｃとを含むことができ、第１の垂直積層型トランジスタ６０５ａは、第２の垂直積層型トランジスタ６０５ｂの下に配置する（且つこれと実質的に又は部分的に垂直に整列する）ことができ、第２の垂直積層型トランジスタ６０５ｂは、第３の垂直積層型トランジスタ６０５ｃの下に配置する（且つこれと実質的に又は部分的に垂直に整列する）ことができる。垂直積層型トランジスタ６０５は、６つのソース及びドレイン電極を含むことができ、これらは全て、垂直積層型ゲートセル６００内の内部での接続とソース及びドレイン電極からＢＥＯＬのルーティングトラックへの接続の両方を提供するために、相互に互い違いに配されている。これは、６デッキ設計の一例である。垂直積層型ゲートセル６００の電流の流れは、ソース電極とドレイン電極との間の内部ビアルーティングを通って上のデッキに上昇する前に電流が各垂直積層型トランジスタ５０５内を横切る垂直積層型ゲートセル５００の複数デッキレイアウトとなお合致している。
以下の図は、より良く理解するためのプロセスエミュレーションを示す。
図７は、本開示の一実施形態による、３デッキ垂直積層型ゲートセル７００のＶｓｓ７２０及びＶｄｄ７２５入力の側面図を示す。Ｖｓｓ入力７２０は、垂直積層型ゲートセル７００の左側に配置することができ、第１のデッキ７０５ａ上の第１のＮＭＯＳソース／ドレイン（Ｓ／Ｄ）電極７１５ａに供給することができる。その一方で、Ｖｄｄ入力７２５は、垂直積層型ゲートセル７００の右側に配置することができ、第１のデッキ７０５ａ上の第１のＰＭＯＳのＳ／Ｄ電極７２０ａと第２のデッキ７０５ｂ上の第２のＰＭＯＳのＳ／Ｄ電極７２０ｂとに供給することができ、第２のデッキ７０５ｂは第１のデッキ７０５ａの上に重ねて配置することができ、第３のデッキ７０５ｃは第２のデッキ７０５ｂの上に重ねて配置することができる。垂直積層型ゲートセル７００は、第２のＮＭＯＳのＳ／Ｄ電極７１５ｂ、第３のＮＭＯＳのＳ／Ｄ電極７１５ｃ、及び第３のＰＭＯＳのＳ／Ｄ電極７２０ｃも含むことができる。この図のデッキ７０５は、内部ビアの組み込みによって接続され得る又は内部ルーティングされ得るが、これを達成するために、複数のデッキ７０５をカバーする共通Ｓ／Ｄ電極を作成するなどの他の方法を使用することもできる。特に、ｎＦＥＴとｐＦＥＴとの接続などの金属ルーティングによって典型的に行われるいくつかの機能は、２つの隣接するＮＭＯＳ及びＰＭＯＳのＳ／Ｄコンタクト、例えば、第３のＮＭＯＳのＳ／Ｄ電極７１５ｃ及び第３のＰＭＯＳのＳ／Ｄ電極７２０ｃ（示されるような）を水平方向に短絡させることによって容易に行うことができ、このようにして、第１のメタル層７３５ａ内に配置され得るメタルトラック７１０への単一出力を提供する。
図８は、本開示の一実施形態による、３デッキ垂直積層型ゲートセル７００のゲートの側面図を示す。第１の垂直積層型トランジスタ７３０ａと、第２の垂直積層型トランジスタ７３０ｂと、第３の垂直積層型トランジスタ７３０ｃとを含む垂直積層型トランジスタ７３０は、垂直積層型ゲートセル７００の各デッキ７０５を占めることができる。示されるように、垂直積層型トランジスタ７３０はＮＭＯＳとＰＭＯＳとの間で共通であり得るが、チャネル７９０を取り囲む仕事関数金属７９５は、物理的なＮＭＯＳゲートとＰＭＯＳゲートとの間で異なり得る。垂直積層型トランジスタ７３０は、第２のメタル層７３５ｂによって給電されることができ、第２のメタル層７３５ｂからの各接続は、各デッキ７０５上の垂直積層型トランジスタ７３０の互い違いを介して、個々の垂直積層型トランジスタ７３０に供給され、第２のメタル層７３５ｂから垂直積層型トランジスタ７３０の各入力へのランディング領域を有効にする。
図９は、本開示の一実施形態による、図７のＶｓｓ７２０及びＶｄｄ７２５入力の側面図と反対側の、ＮＭＯＳのＳ／Ｄ電極７１５及びＰＭＯＳのＳ／Ｄ電極７２０の図を示す。この図では、垂直積層型ゲートセル７００は、第１のＮＭＯＳのＳ／Ｄ電極出力７１５ａ２、第２のＮＭＯＳのＳ／Ｄ電極出力７１５ｂ２、第３のＮＭＯＳのＳ／Ｄ電極出力７１５ｃ２、第１のＰＭＯＳのＳ／Ｄ電極出力７２０ａ２、第２のＰＭＯＳのＳ／Ｄ電極出力７２０ｂ２、及び第３のＰＭＯＳのＳ／Ｄ電極出力７２０ｃ２を含み得る。第１のデッキ７０５ａに見られるように、ＰＭＯＳ（右）側の第１の垂直積層型トランジスタ７３０ａ内の第１のＰＭＯＳのＳ／Ｄ電極出力７２０ａ２は、メタルトラック７１０まで引き上げることができ、その一方で、ＮＭＯＳ（左）側の第１の垂直積層型トランジスタ７３０ａの第１のＮＭＯＳのＳ／Ｄ電極出力７１５ａ２は、第２のデッキ７０５ｂ上の第２の垂直積層型トランジスタ７３０ｂの第２のＮＭＯＳのＳ／Ｄ電極出力７１５ｂ２、及び第３のデッキ７０５ｃ上の第３の垂直積層型トランジスタ７３０ｃの第３のＮＭＯＳのＳ／Ｄ電極出力７１５ｃ２まで引き上げることができる。したがって、第１のＮＭＯＳのＳ／Ｄ電極出力７１５ａ２は、第２の垂直積層型トランジスタ７３０ｂ及び第３の垂直積層型トランジスタ７３０ｃの入力ソースとして使用することができる。
別の実施形態では、ＮＭＯＳ並びにＰＭＯＳのソース領域及びドレイン領域もＣＦＥＴのように互いに重ね合わせて積層した垂直積層型ゲートセル７００を構成することができる。この構成により、３つではなく６つのデッキ７０５が存在するデバイスが得られ、このデバイスでは、共通ゲートが２つの隣接するデッキ７０５を占めることができる一方で、デッキ７０５はＳ／Ｄ電極によって決定され得る。
したがって、記載されている手法は、スタンダードセルの東／西又は水平方向面積をより少数のＣＰＰ（コンタクテッドポリピッチ）へと促すために、複数の個々のゲートを互いに重ね合わせて積層することにより面積微細化を促すことができる。
上述の実施形態の利点を以下の通り記載する。
所与のデバイスの面積は、ゲートを互いに垂直方向に重ね合わせて積層した構成によってデバイスが必要とするＣＰＰの数を削減することにより東／西又は水平方向に微細化することができる。したがって、ゲートの積層により、デバイス内のトランジスタの数は一定のままであり、スタンダードセルのサイズの利点を実現する。
各ゲート及びソース及びドレイン電極は、デバイス全体の別個の「フロア」又は「デッキ」としての役割を果たすことができる。デバイス内を流れる電流は、（ａ）複数のデッキにわたってソース及びドレインコンタクトを接続することができる内部ビア、又は（ｂ）２つの別個のデッキのソース及びドレイン電極を単一のマージ電極へと物理的にマージさせることのいずれかによって、デバイスの上昇「フロア」又は「デッキ」内において上向きにルーティングされる。したがって、金属相互接続によるバックエンドオブライン（ＢＥＯＬ）内のルーティングによって典型的に行われることを、ビアの組み込み又はマージ若しくはショートさせたソース及びドレインコンタクトによって内部で行うことができる。
ゲートは、各ゲートへの接続を任意のＢＥＯＬメタル層から明確に行うことができるようなサイズにすることができ、且つそのためにデバイス内で相互に互い違いに配することができる。
所与のデバイスの上昇デッキを昇る内部ルーティングを迂回するために、デバイス内の任意のメタルトラックに引き上げるためのアクセスをいつでも提供するという意図で、ソース電極とドレイン電極も相互に互い違いに配することができる。
デバイス内の電流の流れは全般的に上向きであり、この場合、供給は、埋め込みパワーレールから又はＢＥＯＬ内のパワーレールから来ることができ、供給は、デバイスの下部デッキのソース及びドレイン電極に進む。ここから、電流はトランジスタを通過して、隣り合うソース及びドレイン電極に供給され、ここで、出力は、金属ルーティングトラックに又はデバイスの次の「デッキ」（この場合、下部デッキからの出力が上部デッキの入力としての役割を果たすことができる）のいずれかに上向きに送られ得る。電流は、このデッキ上のトランジスタを通過し、その後、次のソース及びドレイン電極に送られ、その後再び、金属ルーティングトラックに送られるか次のデッキ／トランジスタの入来供給として供給されるかのいずれかである。
本明細書中の実施形態は、スタンダードセルの東／西方向の面積微細化の観点からシングルＣＰＰ（コンタクテッドゲート／ポリピッチ）を含み得る。複数のゲートが使用されているが、ゲートは、小面積サイズを促すために、互いに重ね合わせて積層されている。
ゲートの複数積層に対応するために、北／南又は垂直方向のセル高さを増加させて、積層ゲートへの互い違い接続を可能にすることができる。ＣＰＰは、クリティカルメタルピッチに比べるとはるかに大きくなり得る。したがって、１つのＣＰＰの変化は、多くの場合、物理的サイズの観点において、トラックセル高さの任意の変化よりも約２５％〜５０％大きくなる可能性がある。例えば、１つのＣＰＰ削減は、例えば４２ｎｍにもなり得る。しかし、これを達成するためには、例えば２４ｎｍのオーダーであり得る追加的なトラックピッチをスタンダードセルに付加する必要があり得る。しがたって、この例の場合において実際に得られるのは、例えば、１８ｎｍであり得る。
３つを超えるゲートを含むデバイスにおいては、２ＣＰＰ積層レイアウトを使用することが可能であり、デバイスの積層高さは、２又は３デッキに維持されるが、これは、積層ゲートの２つの異なるセットにわたって行われる。これは、異なるゲート数を有する複数のスタンダードセルの場合に、全体のレイアウトを同じデッキ高さに近い状態に維持する方法についても有効にする。
ＮＭＯＳチャネルとＰＭＯＳチャネルは、ＣＭＯＳにおいて一般的なように、このデバイス内で相互に並列に延びることができる。そのため、例示的なＡＯＩセル（前述した）は、３デッキデバイスを含み得る。或いは、ＮＭＯＳチャネル及びＰＭＯＳチャネル自体をコンプリメンタリ（ｃｏｍｐｌｉｍｅｎｔａｒｙ）ＦＥＴ（ＣＦＥＴ）デバイス内に互いに重ね合わせて積層することができ、これにより、このデバイス方法を６デッキデバイスにする。
このデバイスの概念は、スタンダードセルオンスタンダードセル又はチップオンチップ３次元デバイスを可能にすることができる。なぜなら、上方の微細化経路（ｓｃａｌｉｎｇ ｐａｔｈ）を垂直方向に限定する必要がなく、セル間のいくつかのルーティングを、相互に垂直に重ねて積層される２つのセルの出力間に内部でなお作成できるからである。
記載される実施形態では、全てのゲートは、ＮＭＯＳチャネル及びＰＭＯＳチャネルがデバイスの各デッキ内の同じゲート構造を通過する共通ゲートであり得るが、各共通ゲート内において、チャネル上に堆積させる仕事関数金属は、チャネルに固有のものである（ＮＭＯＳ金属はＮＭＯＳチャネル上に堆積され、ＰＭＯＳ金属はＰＭＯＳチャネル上に堆積される）。或いは、ＮＭＯＳゲートのみをＮＭＯＳチャネルのために使用することができるように、且つ個々のＰＭＯＳゲートをＰＭＯＳチャネルのために使用することができるように、スプリットゲートを組み込むことができる。この実施形態では、ＮＭＯＳゲート電極とＰＭＯＳゲート電極は、ゲート電極の１つ若しくは両方の上への直接堆積、又は被覆されていない／被覆されたゲート電極への選択的堆積法によるいずれかであり得る誘電体膜の形成によって、互いに物理的及び電気的に隔離され得る。
前述の説明では、処理システムの特定の形状並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細を説明してきた。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態で実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態について、添付の図面を参照して記載してきた。同様に、説明の目的で、詳細な理解を提供するために特定の数字、材料、及び構成について述べてきた。しかしながら、実施形態は、そのような具体的詳細がなくても実施可能である。実質的に同じ機能的構成を有する構成要素は、同様の参照符号によって示され、したがって、冗長な説明は省略される場合がある。
様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。説明の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行されてもよい。追加の実施形態では、様々な追加の動作を実行することができ、且つ／又は説明した動作を省略することができる。
本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体ウェハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。したがって、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ任意のそのような層若しくはベース構造並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。本明細書では、特定の種類の基板を参照している場合があるが、これは単に例示を目的としたものである。
また、当業者であれば、本発明の同じ目的を達成しながらも、上記で説明した技術の動作に対してなされる多くの変形形態が存在し得ることを理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図されている。したがって、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対する限定は、以下の特許請求の範囲に提示される。

Claims (20)

  1. 表面を有する基板であって、前記表面は平坦である、基板と、
    前記基板上に設けられ、第１のチャネルと第１のソース−ドレイン領域対とを有する第１の電界効果トランジスタ（ＦＥＴ）を含む第１のロジックゲートと、
    前記基板の前記表面に対して垂直な垂直方向に沿って前記第１のロジックゲート上に積層された第２のロジックゲートであって、第２のチャネルと第２のソース−ドレイン領域対とを有する第２のＦＥＴを含む、第２のロジックゲートと、
    前記第１のロジックゲートと前記第２のロジックゲートとの間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、前記第１のＦＥＴのソース−ドレイン領域を前記第２のＦＥＴのソース−ドレイン領域に電気的に接続するコンタクトと、
    を含む、半導体デバイス。
  2. 前記第１のロジックゲートは、前記第１のＦＥＴを含む第１の相補型ＦＥＴセットを含み、
    前記第２のロジックゲートは、前記第２のＦＥＴを含む第２の相補型ＦＥＴセットを含む、
    請求項１に記載の半導体デバイス。
  3. 前記第１の相補型ＦＥＴセット及び前記第２の相補型ＦＥＴセットのうちの少なくとも１つは、前記基板の前記表面に沿って水平方向に互いに間隔をあけて配置された水平方向配置相補型ＦＥＴを含む、請求項２に記載の半導体デバイス。
  4. 前記第１の相補型ＦＥＴセット及び前記第２の相補型ＦＥＴセットのうちの少なくとも１つは、前記垂直方向に沿って間隔をあけて配置された積層相補型ＦＥＴを含む、請求項２に記載の半導体デバイス。
  5. 前記コンタクトは、前記垂直方向に沿って延びる導電ビアを含む、請求項１に記載の半導体デバイス。
  6. 前記コンタクトは、前記第１のＦＥＴの前記ソース−ドレイン領域から前記第２のＦＥＴの前記ソース−ドレイン領域に延びる共通電極を含む、請求項１に記載の半導体デバイス。
  7. 前記第１のロジックゲート及び前記第２のロジックゲートに電流を供給するように構成されたパワーレールを更に含み、前記パワーレールは、前記垂直方向に沿って前記第２のロジックゲートの上に配置されたバックエンドオブライン（ＢＥＯＬ）パワーレールを含む、請求項１に記載の半導体デバイス。
  8. 前記第１のロジックゲート及び前記第２のロジックゲートに電流を供給するように構成されたパワーレールを更に含み、前記パワーレールは、前記垂直方向に沿って前記第１のロジックゲートの下に配置された埋め込みパワーレールを含む、請求項１に記載の半導体デバイス。
  9. 前記第１のロジックゲートの側方に隣接して前記基板上に設けられ、第３のチャネルと第３のソース−ドレイン領域対とを有する第３のＦＥＴを含む第３のロジックゲートと、
    前記基板の前記表面に対して垂直な前記垂直方向に沿って前記第３のロジックゲート上に積層された第４のロジックゲートであって、第４のチャネルと第４のソース−ドレイン領域対とを有する第４のＦＥＴを含む、第４のロジックゲートと、
    前記第３のロジックゲートと前記第４のロジックゲートとの間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、前記第３のＦＥＴのソース−ドレイン領域を前記第４のＦＥＴのソース−ドレイン領域に電気的に接続する第２のコンタクトと、
    前記第１のロジックゲートと前記第３のロジックゲートとの間を流れる電流の少なくとも一部が水平方向に沿って流れるように、前記第１のＦＥＴの前記ソース−ドレイン領域を前記第３のＦＥＴの前記ソース−ドレイン領域に電気的に接続する第３のコンタクトと、
    を更に含む、請求項１に記載の半導体デバイス。
  10. 前記垂直方向に沿って前記第２のロジックゲート上に積層された第３のロジックゲートであって、第３のチャネルと第３のソース−ドレイン領域対とを有する第３のＦＥＴを含む、第３のロジックゲートと、
    前記第２のロジックゲートと前記第３のロジックゲートとの間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、前記第２のＦＥＴの前記ソース−ドレイン領域を前記第３のＦＥＴのソース−ドレイン領域に電気的に接続する別のコンタクトと、
    を更に含む、請求項１に記載の半導体デバイス。
  11. 表面を有する基板であって、前記表面は平坦である、基板と、
    前記基板の前記表面に対して垂直な垂直方向に沿って互いに積層された複数のロジックゲートと、
    前記垂直方向に沿って延びており、前記複数のロジックゲート間を流れる電流の少なくとも一部が前記垂直方向に沿って流れるように、前記複数のロジックゲートのうちの１つの出力を前記複数のロジックゲートのうちの別の１つの入力に電気的に接続するコンタクトと、
    を含む、組み合わせロジックセル。
  12. 前記複数のロジックゲートは、前記基板の前記表面に沿った第１の方向において、単一のコンタクテッドゲートピッチを占める、請求項１１に記載の組み合わせロジックセル。
  13. 前記複数のロジックゲートは、前記基板の前記表面に沿った、前記第１の方向に平行でない第２の方向において、１つより多いクリティカルメタルピッチを占める、請求項１２に記載の組み合わせロジックセル。
  14. 前記複数のロジックゲートは、前記垂直方向に沿って互いに積層された３つのロジックゲートを含み、
    前記コンタクトは、前記複数のロジックゲートをＡＮＤ−ＯＲ−Ｉｎｖｅｒｔ（ＡＯＩ）セルの構成で電気的に相互接続するように構成された複数のコンタクトを含む、
    請求項１２に記載の組み合わせロジックセル。
  15. 基板と、
    第１のデッキ内の前記基板上に設けられ、第１のチャネルと、第１のゲート構造と、第１のソース電極と、第１のドレイン電極とを含む、第１の電界効果トランジスタ（ＦＥＴ）と、
    前記基板の平面に対して垂直に、第２のデッキ内の前記第１のＦＥＴの上に重ねて垂直に積層され、第１のチャネルと、第１のゲート構造と、第１のソース電極と、第１のドレイン電極とを含む、第２のＦＥＴと、
    前記第１のＦＥＴの前記第１のソース電極又は前記第１のドレイン電極に電気的に接続された電流源と、
    を含み、
    前記電流源によって供給される電流は、前記第１のデッキ内の前記第１のＦＥＴを通って流れ、
    前記第１のＦＥＴの前記第１のソース電極又は前記第１のＦＥＴの前記第１のドレイン電極を出る電流は、前記第２のデッキへと上向きに垂直に、前記第２のＦＥＴの前記第１のソース電極又は前記第２のＦＥＴの前記第１のドレイン電極へと流れる、
    半導体デバイス。
  16. 追加のＦＥＴを更に含み、各追加のＦＥＴは、追加のデッキ内に互いに重ね合わせて積層されている、請求項１５に記載のデバイス。
  17. 前記第１のＦＥＴは、第１の相補型ＦＥＴ（ＣＦＥＴ）の一部であり、前記第２のＦＥＴは、第２のＣＦＥＴの一部であり、
    前記第１のＣＦＥＴは、第２のチャネルと、第２のゲート構造と、第２のソース電極と、第２のドレイン電極とを含み、
    前記第２のＣＦＥＴは、第２のチャネルと、第２のゲート構造と、第２のソース電極と、第２のドレイン電極とを含み、
    前記第１のＣＦＥＴの第１のチャネルは、ＮＭＯＳチャネルを提供し、前記第１のＣＦＥＴの前記第２のチャネルは、ＰＭＯＳチャネルを提供し、
    前記第２のＣＦＥＴの第１のチャネルは、ＮＭＯＳチャネルを提供し、前記第２のＣＦＥＴの前記第２のチャネルは、ＰＭＯＳチャネルを提供する、
    請求項１５に記載のデバイス。
  18. 前記第１のＣＦＥＴの前記第２のチャネルは、前記第１のＣＦＥＴの前記第１のチャネルの側方に隣接して配置されており、
    前記第２のＣＦＥＴの前記第２のチャネルは、前記第２のＣＦＥＴの前記第１のチャネルの側方に隣接して配置されている、
    請求項１７に記載のデバイス。
  19. 前記第１のＣＦＥＴの前記第２のチャネルは、前記第１のＣＦＥＴの前記第１のチャネルの上に垂直に重ねて配置されており、
    前記第２のＣＦＥＴの前記第２のチャネルは、前記第２のＣＦＥＴの前記第１のチャネルの上に垂直に重ねて配置されている、
    請求項１７に記載のデバイス。
  20. 前記第２のゲート構造は、前記基板の前記平面に対して垂直に、前記第１のゲート構造の上に重ねて垂直に積層されており、
    前記第１のゲート構造及び前記第２のゲート構造は、前記基板の前記平面に沿って水平方向に相互に互い違いに配されたゲート電極を含む、
    請求項１９に記載のデバイス。
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