CN101447501A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。提供在搭载相变存储器和逻辑电路的存储器混载逻辑芯片中，将相变元件配置最下层布线之下的结构，也不会导致成本增加，并且防止动作电流增大的结构。多个接触插塞(CP0)中的到达成为MOS晶体管Q1的漏极层的扩散层(3)的接触插塞的端部与选择性地配置在层间绝缘膜(IL1)上的薄膜绝缘膜(19)的下表面接触。在该薄膜绝缘膜(19)上配置由作为硫族化物化合物系的相变材料的GST构成的相变膜(20)，在其上配置上部电极(21)。多个接触插塞(CP0)中的达到成为源极层的扩散层(3)的接触插塞的端部直接连接到贯通层间绝缘膜(IL2)的接触插塞(CP1)的端部上。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及根据由相变引起的电阻值变化而非易失性存储信息的相变存储器。
背景技术
在相变存储器中，对由相变材料构成的存储单元通上引起非晶质化的电流(非晶质化电流)，从而利用电阻加热使相变材料融解，之后，进行冷却，从而形成非晶质状态，此外，对相变材料通上引起结晶化的电流(结晶化电流)，从而利用电阻加热对相变材料进行退火，成为结晶状态。
根据该相变材料的这两种状态，可以在存储单元中选择性地写入二值信息，暂时相变后的状态在常温下不改变，所以可以非易失性地保持信息。
相变存储器是可以应用于存储器混载逻辑芯片、存储器单芯片任何一种中的非易失性存储器，作为现有的NOR型闪存、MONOS(MetalOxide Nitride Oxide Semiconductor)存储器的后续存储器，正在进行带有战略性位置的开发。并且，MONOS也被称为SONOS(Silicon OxideNitride Oxide Semiconductor)。
对相变材料通电从而进行存储以及读取的相变存储器的研究开发自1970年左右就已经开始。虽然衰退了一段时间，但是经过成功应用于新开发的相变材料(GeSbTe)的光盘，被再次激活。构成复活的触发时间是2002年英特尔公司的4Mbit相变存储器的发表，之后许多半导体制造商参加开发。
在将相变元件作成存储器阵列排列的情况下，设计了不具有针对元件的接入器件(access device)的交叉点类型、将二极管作为接入器件来使用的类型、将MOSFET(Metal-Oxide-SemiconductorField-Effect-Transistor)作为接入器件来使用的类型、或者采用双极晶体管的类型。
使用MOSFET作为接入器件的相变存储器的一例，例如，在非专利文献1中示出。
相变膜通常采用GeSbTe(GST)等硫族化物半导体膜，在作为接入器件的MOSFET以及元件隔离绝缘膜、布线层、层间绝缘膜等的成膜以及加工工艺中，可以应用一般的半导体材料以及步骤。
以在非专利文献1中记载的MOSFET类型的存储器阵列为例，说明现有技术。
首先，在图20中示出非专利文献1的图1所公开的存储单元的截面结构。
如图20所示，在硅衬底1上配置接入用的MOS晶体管Q1，并且，以覆盖MOS晶体管Q1的方式配置层间绝缘膜IL1。并且，以到达在硅衬底1的表面内配置的多个扩散层3的方式，配置贯通层间绝缘膜IL1的多个接触插塞CP1。并且，在扩散层3上配置硅化物层SS，各接触插塞CP1实际上接触硅化物层SS，但是，为了方便，采用到达扩散层3这样的表现。
MOS晶体管Q1包括：栅极绝缘膜4，选择性地配置在由元件隔离绝缘膜2规定的活性区域；在栅极绝缘膜4上配置的栅电极5；在栅电极5的栅极长度方向的两侧面外部的硅衬底1的表面内选择性地配置、并且成为源极、漏极层的扩散层3。栅电极5沿相对于附图的深度方向延伸且同时用作字线，栅电极5上由硅化物层SS覆盖。并且，栅极绝缘膜4以及栅电极5的侧面由侧壁绝缘膜覆盖，并且在图中省略。
多个接触插塞CP1中的到达成为MOS晶体管Q1的源极层的扩散层3的接触插塞的端部连接到在层间绝缘膜IL1上配置的源极线SL(沿相对于附图的深度方向延伸)上，除此以外的接触插塞CP1的端部连接到在层间绝缘膜IL1上配置的连接焊盘PD上。并且，源极线SL以及连接焊盘PD由第一金属布线(M1)构成。
源极线SL以及连接焊盘PD配置在配置于层间绝缘膜IL1上的层间绝缘膜IL2内，在层间绝缘膜IL2上配置层间绝缘膜IL3。并且，以贯通层间绝缘膜IL3并且到达连接焊盘PD的方式配置接触插塞CP0，接触插塞CP0的端部直接连接到配置在层间绝缘膜IL3上的相变膜20的下主面。
相变膜20由作为硫族化物化合物系的相变材料的GST构成，在相变膜20上配置上部电极21，相变膜20和上部电极21合起来称为相变元件PE。
以覆盖相变膜20和上部电极21的方式，在层间绝缘膜IL3上配置层间绝缘膜IL4，以贯通层间绝缘膜IL4并且到达上部电极21的方式配置接触插塞CP2，接触插塞CP2的端部连接到配置在层间绝缘膜IL4上的位线BL上。位线BL由第二金属布线构成。
在如上所述的结构中，由图中的虚线包围的区域即包含一个MOS晶体管Q1和由于该MOS晶体管Q1导通而被通电的相变元件PE的区域构成1比特量的存储单元MC，并且接近的两个存储单元MC以共有一个源极线以及与其相关的接触插塞CP0。
在采用图20所示的存储单元MC的结构的情况下，在外围电路区域，在层间绝缘膜IL2内形成的第一金属布线(M1)和在层间绝缘膜IL4内形成的第二金属布线(M2)之间隔开层间绝缘膜两层部分的距离。其理由是因为，通过存储单元区域的结构的共用，从而谋求制造步骤的简化。
即，在存储单元MC中，为了在连接焊盘PD和第二金属布线M2之间形成接触插塞CP0、相变元件PE以及接触插塞CP2的三级连接结构，需要层叠层间绝缘膜IL3以及IL4，所以，外围电路区域也与此匹配。
其结果是，在外围电路区域，接触插塞(CP2)的深度变深，并且第一金属线(M1)和第二金属线(M2)之间的层间绝缘膜的厚度变厚，线间电容减小。特别是，这在混载芯片中产生严重问题。下面将更详细地说明。
在装载相变存储器和逻辑电路的存储器混载逻辑芯片(混载芯片)中，为了谋求制造步骤的简化，与存储单元的结构匹配地改变逻辑电路(外围电路)的设计，通常，电路设计由采用将MOS晶体管特性、布线电阻以及寄生电容数理模型化后的模型组(model set)，利用计算机仿真实现。如上所述，与存储单元的结构匹配的结果是，在线间电容与现有的模型组不同的情况下，需要修改模型组和改变电路设计。具体地，这在将各种产品作为应用目标而假定的混载芯片中，影响事业收益成本的增加，问题严重。
这样的问题由在布线层间配置相变元件而引起，为了解决这个问题，考虑在最下层布线之下配置相变元件。
作为在最下层布线之下配置相变元件的结构的一例，例如，举出在专利文献1以及2中公开的结构。
专利文献1以及2并不是为了解决如上所述的线间电容减小的问题而认识的，但是，在专利文献1的图1以及专利文献2的图13中，公开了在最下层布线之下配置相变元件的结构，并且，如果采用该结构，就不会产生线间电容减小的问题。
在最下层布线之下配置相变元件的情况下，采取相变元件夹在将最下层布线分为上下两层的下层层间绝缘膜和上层层间绝缘膜之间的结构。并且，最下层布线形成在上层层间绝缘膜之上，并且，利用在上层绝缘膜内形成的接触插塞，与相变元件的上表面连接。此外，相变元件的下表面利用形成在下层绝缘模内的接触插塞，与在硅衬底内形成的扩散层连接。
另一方面，在外围电路区域，最下层布线利用贯通下层层间绝缘膜和上层层间绝缘膜的接触插塞，连接到在硅衬底内形成的扩散层上。
但是，采用该结构时，产生下面说明的几个新的问题。
即，作为第一个问题，如在专利文献2中也讨论的那样，连接最下层布线和半导体衬底的接触插塞会变得过深。在这种情况下，需要与高纵横比对应的工艺技术以及工艺装置，导致成本增加，损坏事业收益。
在专利文献2的图12中，公开了以“同层”即相同高度形成最下层布线和相变元件的结构，但是，作为代价，产生工艺难易度增大且工艺步骤数量增加的问题。
作为第二个问题，连接相变元件的下表面和半导体衬底的接触插塞(下部插塞)变深，直径微细化变难。即，在相变存储器中，为了减小动作电流，如图20的接触插塞CP0那样，使下部插塞的直径比接触插塞的标准孔径小(直径为几十纳米(nm)左右)，提高电流密度的方法是传统的。因此，根据干法刻蚀的特性，优选插塞深度较浅。
在图20所示的存储单元MC中，接触插塞CP0的深度仅由对相变元件PE和其下方的第一金属布线进行绝缘隔离的层间绝缘膜IL2的厚度决定，所以，如果将层间绝缘膜IL2的成膜工艺和CMP工艺作为专用工艺而严格高精度化，则层间绝缘膜IL2形成得薄，接触插塞CP0的深度可以一定程度地变浅。
然而，在将相变元件配置在第一金属布线的下方的情况下，由于其正下方的层间绝缘膜覆盖MOS晶体管，所以，必须至少比栅电极(字线)的高度厚，接触插塞的深度比图20所示的接触插塞CP0深。
专利文献1  特开2006-287222号公报(图1)
专利文献2  特开2006-294970号公报(图13)
非专利文献1Y.N.Hwang et.al.，“Writing Current Reduction forHigh-density Phase-change RAM”International Electron Devices Meeting2003，pp.893-896
如上所说明的那样，在搭载相变存储器和逻辑电路的现有存储器混载逻辑芯片中，第一金属布线和第二金属布线之间的层间绝缘膜的厚度厚，为了防止线间电容减小，要求相变元件配置在最下层布线之下。但是，在这种情况下，连接最下层布线和半导体衬底的接触插塞过深，需要与高纵横比对应的工艺技术和工艺装置，导致成本增加。此外，存在连接相变元件的下表面和半导体衬底的接触插塞的深度不能比栅电极(字线)的高度浅，该接触插塞的直径的微细化困难而使动作电流变大的问题。
发明内容
为了解决上述技术问题，本发明的目的是提供在搭载相变存储器和逻辑电路的存储器混载逻辑芯片中，在将相变元件配置最下层布线之下的结构中，也不会导致成本增加，并且防止动作电流增大的结构。
在本发明的第一实施方式中，多个第一层接触插塞中的到达成为MOS晶体管的漏极层的扩散层的接触插塞的端部与选择性地配置在第一层间绝缘膜上的薄膜绝缘膜的下表面接触。在薄膜绝缘膜上配置由作为硫族化物化合物系的相变材料的GST构成的相变膜，在其上配置上部电极，从而构成相变元件。此外，多个第一层接触插塞中的达到成为源极层的扩散层的接触插塞的端部直接连接到贯通第一层间绝缘膜的第二层接触插塞的端部上，该接触插塞的另一个端部连接到配置在第二层间绝缘膜上的源极线SL上。
根据上述实施方式，通过采用RUML(Resistor Under Metal-Line)型存储单元结构，由此，使第一金属布线和第二金属布线之间的层间绝缘膜的厚度变厚，防止了线间电容减小。此外，由于通过由第一层接触插塞和第二层接触插塞构成的两连插塞进行源极线和扩散层的连接，所以即使在第一金属布线和硅衬底的距离变大的情况下，由于各插塞的纵横比不大，所以不需要与高纵横比对应的处理技术和处理装置，从而可以抑制成本的增加。
附图说明
图1是示出本发明实施方式的半导体装置的结构的截面图。
图2是示出用于说明本发明实施方式的半导体装置的效果的比较对象的结构的截面图。
图3是说明两连插塞的效果的图。
图4是说明两连插塞的效果的图。
图5是示出本发明实施方式的半导体装置的变形例1的结构的截面图。
图6是示出本发明实施方式的半导体装置的变形例2的结构的截面图。
图7是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图8是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图9是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图10是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图11是示出本发明实施方式的半导体装置的变形例2的结构的截面图。
图12是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图13是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图14是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图15是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图16是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图17是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图18是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图19是示出本发明实施方式的半导体装置的变形例2的制造步骤的截面图。
图20是示出现有的半导体装置的结构的截面图。
具体实施方式
实施方式
A.装置结构
采用图1说明本发明实施方式的半导体装置100的结构。并且，在图1中将存储单元区域和外围电路区域并列地示出。
如图1所示，在存储单元区域中，在硅衬底1上配置接入用的MOS晶体管Q1，并且以覆盖MOS晶体管Q1的方式配置层间绝缘膜IL1。
并且，以到达成为MOS晶体管Q1的源极或漏极层的多个扩散层3的方式，配置贯通层间绝缘膜IL1的多个接触插塞CP0(第一层接触插塞)。
并且，在扩散层3上配置硅化物层SS，各接触插塞CP0实际上到达硅化物层SS，但是为了方便，采用到达扩散层3这样的表述。
MOS晶体管Q1具备：在由元件隔离绝缘膜2规定的活性区域上选择性地配置的栅极绝缘膜4；在栅极绝缘膜4上配置的栅电极5；在栅电极5的栅极长度方向的两侧面外部的硅衬底1的表面内选择性地配置、并且成为源极或漏极层的扩散层3。栅电极5相对于附图沿深度方向延伸并且兼用作字线，栅电极5上由硅化物层SS覆盖。并且，栅极绝缘膜4和栅电极5的侧面由侧壁绝缘膜覆盖，但是在图中省略。
在此，“MOS”的用语长期用于金属/氧化物/半导体的叠层结构，采用Metal-Oxide-Semiconductor的首字母构成。但是，具体地，在具有MOS结构的场效应晶体管中，根据近年的集成化或制造工艺的改进等观点，改进栅极绝缘膜或栅电极的材料，作为栅电极的材料，代替金属采用多晶硅。此外，根据改进电气特性的观点，作为栅极绝缘膜的材料，采用高介电常数的材料，但是该材料不限于一定是氧化物。因此，采用“MOS”的用语不一定仅限定为金属/氧化物/半导体的叠层结构，在本说明书中也没有将这样的限定作为前提。即，鉴于技术常识，在此，“MOS”不仅是由其语源引起的缩略语，而且宽泛地还具有包含导电体/绝缘体/半导体的层叠结构的意思。
多个接触插塞CP0中的到达成为MOS晶体管Q1的漏极层的扩散层3的接触插塞(第一插塞)的端部，连接到在层间绝缘膜IL1上选择性地配置的薄膜绝缘膜19的下表面。在该薄膜绝缘膜19上，配置由作为硫族化物化合物系的相变材料的GST构成的相变膜20，并在其上配置上部电极21。将薄膜绝缘膜19、相变膜20和上部电极21合起来称为相变元件PE1。并且，以覆盖相变元件PE1的方式在层间绝缘膜IL1上配置层间绝缘膜IL2。
此外，多个接触插塞CP0中的到达成为源极层的扩散层3的接触插塞(第二插塞)的端部，直接连接到贯通层间绝缘膜IL2的接触插塞CP1(第二层接触插塞)中的到达配置在层间绝缘膜IL2上的源极线SL(相对于附图沿着深度方向延伸)的接触插塞(第三插塞)上。此外，以到达相变元件PE1的上部电极21的方式贯通层间绝缘膜IL2的接触插塞CP1(第四插塞)的端部连接到配置在层间绝缘膜IL2上的连接焊盘PD上。并且，源极线SL和连接焊盘PD由第一金属布线(M1)构成。
源极线SL和连接焊盘PD配置在配置于层间绝缘膜IL2上的层间绝缘膜IL3内。并且，以贯通层间绝缘膜IL3并到达连接焊盘PD的方式配置接触插塞CP2(第三层接触插塞)，接触插塞CP2的端部连接到配置在层间绝缘膜IL3上的位线BL(第二金属布线)上。
另一方面，在外围电路区域中，在硅衬底1上配置MOS晶体管Q2，并且以覆盖MOS晶体管Q2的方式配置层间绝缘膜IL1。并且，以到达成为MOS晶体管Q2的源极或漏极层的多个扩散层31的方式，配置贯通层间绝缘膜IL1的接触插塞CP0。
MOS晶体管Q2具备：在由元件隔离绝缘膜2规定的活性区域上选择性地配置的栅极绝缘膜41；在栅极绝缘膜41上配置的栅电极51；在栅电极51的栅极长度方向的两侧面外部的硅衬底1的表面内选择性地配置并且成为源极或漏极层的扩散层31。栅电极51上由硅化物层SS覆盖。并且，栅极绝缘膜41和栅电极51的侧面由侧壁绝缘膜覆盖，但是在图中省略。
在层间绝缘膜IL1上配置层间绝缘膜IL2，并且多个接触插塞CP0的端部连接到贯通层间绝缘膜IL2的接触插塞CP1的端部上，该接触插塞CP1的另一个端部连接到配置在层间绝缘膜IL2上的第一金属布线M1上。
第一金属布线M1配置在配置于层间绝缘膜IL2上的层间绝缘膜IL3内。并且，以贯通层间绝缘膜IL3并到达金属布线M1的方式配置接触插塞CP2，接触插塞CP2的端部直接连接到配置在层间绝缘膜IL3上的第二金属布线M2上。
在如上所述的结构中，图1中的由虚线包围的区域、即包含一个MOS晶体管Q1和由于该MOS晶体管Q1导通而被通电的相变元件PE1的区域构成1比特量的存储单元MC1，并且，接近的两个存储单元MC1以共有一个源极线和与其相关的接触插塞CP0以及CP1的两连插塞(堆叠式插塞(stacked plug))的方式构成。
B.效果
这样，采用将相变元件PE1配置在第一金属布线M1(源极线SL和连接焊盘PD)的下方的RUML(Resistor Under Metal-Line)型的存储单元结构，由此，可以使第一金属布线和第二金属布线之间的层间绝缘膜的厚度变薄。因此，防止线间电容减小。此外，通过由接触插塞CP0和CP1构成的两连插塞进行源极线SL和扩散层3的连接，所以，即使在第一金属布线M1和硅衬底1的距离变宽的情况下，各个插塞的纵横比也不变大，所以，不需要高纵横比对应的工艺技术或工艺装置，也可以抑制成本的增加。
此外，第一金属布线M1的正下方的层间绝缘膜IL1覆盖MOS晶体管Q1，所以，必须至少比栅电极5(字线)的高度厚，但是，在需要不使动作电流增大而在相变元件PE1中流过较高的电流密度的电流的情况下，必须使接触插塞CP0的直径变小，从而产生高纵横比对应的工艺技术以及工艺装置。
但是，对于相变元件PE1来说，与相变膜20的配置有上部电极21的主面相反侧的主面由薄膜绝缘膜19覆盖，所以，薄膜绝缘膜19成为热电阻体，可以抑制在与接触插塞CP0的连接区域附近在GST内产生的热量向接触插塞CP0流出。因此，可以显著提高热效率。因此，即使接触插塞CP0的直径变大、电流密度变小(即使不使动作电流增大)，相变膜20也可以产生相变。
因此，在半导体装置100中，连接相变元件PE1和硅衬底1的接触插塞CP0的直径能够与在源极线SL和扩散层3的连接中使用的接触插塞CP0相同设定，不需要高纵横比对应的工艺技术或工艺装置。
在此，薄膜绝缘膜19具有0.5nm～5nm的厚度，如果是这样大小的厚度，则支配性地流过透过电流(例如，隧道电流或普尔-弗兰克电流(Poole-Frenkel current))，并且，起到在相变膜20中流过100μA～1mA左右的电流的电阻值30kΩ左右的电阻体的功能。
并且，作为薄膜绝缘膜19的材料，优选是与硫族化物的粘接性好且热导率比接触插塞的材料(例如，钨)小的材料、例如Ta(钽)氧化膜等。关于在相变元件中使用薄膜绝缘膜的结构，在特开2006-352082号公报中公开。
此外，如图1所示，在存储单元区域和外围电路区域中，由于至少第二金属布线M2以下的层结构可以是相同的，所以可以谋求制造工艺的简化，不需要与存储单元的结构匹配地改变逻辑电路的设计，从而在混载芯片中防止成本增加。
如上所说明的那样，在共同的硅衬底上搭载相变存储器和逻辑电路的半导体装置100中，在将相变元件配置在最下层布线之下的结构中也不会导致成本的增加，并且可以防止动作电流的增大。
接下来，采用图2说明通过由接触插塞CP0和CP1构成的两连插塞进行源极线SL和扩散层3的连接而带来的进一步的效果。
在图2中，示出如下例子：由具有配置在接触插塞CP0和CP1之间的连接焊盘CPD的结构，进行源极线SL和扩散层3的连接。并且，在图2中，与在图1中示出的半导体装置100相同的结构给出相同的符号，并且省略重复的说明。
如图2所示，到达成为MOS晶体管Q1的源极层的扩散层3的接触插塞CP0的端部连接到配置在层间绝缘膜IL1上的连接焊盘CPD的下表面，在连接焊盘CPD的上表面，连接贯通层间绝缘膜IL2的接触插塞CP1的端部。并且，接触插塞CP1的另一个端部连接到配置在层间绝缘膜IL2上的源极线SL上。
在这样的结构中，图2中的由虚线包围的区域、即包含一个MOS晶体管Q1和由于该MOS晶体管Q1导通而被通电的相变元件PE1的区域构成1比特量的存储单元MC2。
在一般的半导体技术中，在对下层的接触插塞连接上层的接触插塞的情况下，在其间夹着由金属布线层构成的连接焊盘。这是用于具有针对上下接触插塞的位置偏移的余量、即使产生位置偏移也抑制接触电阻变动的措施。
但是，与条纹图案(stripe pattern)不同，连接焊盘这样的矩形或方形的图案由微细尺寸制作是较难的，所以，在该影响下，如图2的例子所示，连接焊盘CPD比接触插塞CP1或CP0的直径大很多，单元尺寸(与衬底平面平行的方向上的尺寸)变大。在存储器单独芯片中，可以使用用于小尺寸制作连接焊盘CPD的特殊工艺或布局规则，但是，在逻辑芯片或存储器混载逻辑芯片中，需要与各种电路布局对应，所以不能这样。
因此，所采用的是不使用连接焊盘而直接连接上下插塞的两连插塞方式，不需要将插塞彼此连结的连接焊盘，能够抑制单元尺寸的增加。
此外，在图2所示的结构中，由于连接焊盘CPD和相变元件PE1这样的不同膜结构的图案在同一层，所以，与专利文献2相同地需要复杂的步骤，但是，如果不需要形成连接焊盘CPD，就不会产生该问题。
接下来，采用两连插塞，并利用图3和图4说明发明人的设计点。
如图1所示，在连接源极线SL和扩散层3的接触插塞CP0和CP1中，至少在接触插塞CP1和接触插塞CP0相互连接的端部，将接触插塞CP1的直径设定得比接触插塞CP0的直径大。通过这样设定，在插塞的轴偏移的情况下，也可以抑制接触面积，进一步地说抑制接触电阻的变化。
在图3中，示出在将接触插塞CP1的直径设定得比接触插塞CP0的直径大的情况下的轴偏移导致的接触状态的变化。
在图3的(a)部分，示出接触插塞CP1的中心轴AX1和接触插塞CP0的中心轴AX0的没有轴偏移地重合的状态，在示出各自的重合的端面的平面图中，示出接触插塞CP0的端面收容在接触插塞CP1的端面内。在这种状态下，两插塞的接触面积没有变化。
此外，在图3的(b)部分，示出接触插塞CP1的中心轴AX1和接触插塞CP0的中心轴AX0的轴稍微偏移地重合的状态，在示出各自的重合的端面的平面图中，示出接触插塞CP0的端面刚好收容在接触插塞CP1的端面内。在这种状态下，两插塞的接触面积没有变化。
另一方面，在图3的(c)部分，示出接触插塞CP1的中心轴AX1和接触插塞CP0的中心轴AX0的轴大幅偏移地重合的状态，在示出各自的重合的端面的平面图中，示出接触插塞CP0的端面从接触插塞CP1的端面稍微露出。在这种状态下，两插塞的接触面积也只是稍微变化。
在此，为了进行比较，在图4中，示出在接触插塞CP1和接触插塞CP2相互连接的端部上，将接触插塞CP1的直径设定得与接触插塞CP0的直径相同的情况下的轴偏移导致的接触状态的变化。
在图4的(a)部分，示出接触插塞CP1的中心轴AX1和接触插塞CP0的中心轴AX0的没有轴偏移地重合的状态，在示出各自的重合的端面的平面图中，示出接触插塞CP0的端面与接触插塞CP1的端面完全重合。在这种状态下，两插塞的接触面积没有变化。
此外，在图4的(b)部分，示出接触插塞CP1的中心轴AX1和接触插塞CP0的中心轴AX0稍微偏移地重合的状态，在示出各自的重合的端面的平面图中，示出接触插塞CP0的端面从接触插塞CP1的端面偏移与轴偏移相应的量。这样，中心轴仅稍微偏移，两插塞的接触面积就产生改变。
在图4的(c)部分，示出接触插塞CP1的中心轴AX1和接触插塞CP0的中心轴AX0大幅地偏移地重合的状态，在示出各自的重合的端面的平面图中，示出接触插塞CP0的端面从接触插塞CP1的端面偏移与轴偏移相应的量。这样，当将接触插塞CP1的直径设定得与接触插塞CP0的直径相同时，即使轴稍微偏移，也会引起两插塞的接触面积改变。对于接触面积来说，随着上下插塞的轴偏移而减小，所以，由于重合的偏移，接触电阻产生偏差，面临着电路动作余量减少的问题。
如上所说明的那样，至少在接触插塞CP1和接触插塞CP0相互连接的端部上，通过将接触插塞CP1的直径设定得大，由此，可以吸收重合的偏移，抑制接触面积的变化进而抑制接触电阻的变化，从而可以确保电路的稳定动作。
并且，使位于上侧的接触插塞CP1的直径增大是因为一般在半导体工艺中，越是上层，为了与基底平坦性的兼顾，使最小尺寸变大，所以与此匹配的意图引起的。此外，对于上下接触插塞的直径的比例来说，直径比越大，可以吸收的重合偏移越大，但是，掩模布局(mask layout)变疏，所以，为了与掩模布局的集成度兼顾地进行设定，以成为CP1/CP0＝1.1～1.5左右的方式设定，从而成为适当的大小。
对于接触插塞CP1和CP0来说，都分别在存储单元区域和外围电路区域中将直径设定为相同。由此，可以使在接触插塞的形成中所需要的掩模数为最小限度。掩模个数的多少直接关系到制造成本的增减，所以上述设定对制造成本的减小是有效的。
C.变形例1
在采用图1说明的半导体装置100中，成为与相变元件PE1的上部电极21接触的接触插塞CP1配置在与薄膜绝缘膜19接触的接触插塞CP0的上方的结构，但是，考虑到存储单元的制造成品率和可靠性的提高，也可以采用在图5中示出的半导体装置100A的结构。
即，在图5所示的半导体装置100A中，与相变元件PE1的上部电极21接触的接触插塞CP1配置在从与薄膜绝缘膜19接触的接触插塞CP0的上方偏移的位置上，因此，将相变元件PE1的平面方向的尺寸设定得比半导体装置100大。并且，与在图1中示出的半导体装置100相同的结构给出相同的符号，并且省略重复的说明。
在接触插塞CP0的形成中，在形成贯通层间绝缘膜IL1到达扩散层3的接触孔之后，例如，由TiN膜覆盖该接触孔内表面，作为势垒金属(barrier metal)，之后，例如嵌入钨膜。并且，由CMP(ChemicalMechanical Polishing)研磨并除去存在于层间绝缘膜IL1上的钨膜和TiN膜，由此，平坦地完成接触插塞CP0的端面，但是，由于研磨不均匀等，插塞金属的上表面与周围的绝缘膜表面相比稍微起伏，呈凹凸状。
在这种状态下，在形成薄膜绝缘膜19或相变膜20、上部电极21时，这些膜将接触插塞CP0端面的凹凸反映到其表面上。特别是，在利用溅射形成相变膜20或上部电极21的情况下，基底的台阶差被强调。
接触插塞CP1接触到这样形成的上部电极21表面的凹部时，根据接触位置，存在接触不良或可靠性降低的可能性。此外，在接触插塞CP0端面的凹凸上形成薄膜绝缘膜19时，有时在作为电阻体的功能上产生问题。
与此相对，在图5所示的半导体装置100A中，由于接触插塞CP1配置在从接触插塞CP0的上方偏移的位置上，所以，能够防止接触插塞CP1接触到上部电极21表面的凹部，谋求存储单元的制造成品率和可靠性的提高。
D.变形例2
在采用图1说明了的半导体装置100中，在与相变元件PE1的上部电极21接触的接触插塞CP1和连接到接触插塞CP0的接触插塞CP1中，其深度存在稍稍的不同，该接触插塞CP0到达成为MOS晶体管Q1的源极层的扩散层3。
在形成深度不同的接触插塞的情况下，如果分开掩模分别开口，可以将干法刻蚀的条件分别最优化，所以，在工艺上变得容易。但是，包含成本由于掩模个数的增加而增加的问题。在图6所示的半导体装置100B中，具有用于消除这样问题的结构。
即，在图6所示的半导体装置100B中，以覆盖包含相变元件PE1上以及到达扩散层3的接触插塞CP0的端面上的层间绝缘膜IL1上的方式，配置由与层间绝缘膜IL2不同材质的绝缘膜构成的刻蚀停止膜23。例如，在层间绝缘膜IL2采用硅氧化膜的情况下，刻蚀停止膜23采用硅氮化膜。此外，在相变元件PE1的上部电极21上，使在相变元件PE1的构图中所使用的硬掩模22残留，此外，使该硬掩模22的材质与刻蚀停止膜23相同。并且，与在图1中示出的半导体装置100相同的结构给出相的符号，并且省略重复的说明。
在与相变元件PE1的上部电极21接触的接触插塞CP1和与接触插塞CP0连接的接触插塞CP1中，即使在深度存在不同的情况下，由于配置刻蚀停止膜23，由此，在形成贯通层间绝缘膜IL2的接触孔时，利用刻蚀停止膜23使刻蚀的进行停止，所以，即使接触孔的深度不同，也能够以同一掩模进行开口刻蚀。
开口刻蚀由于刻蚀停止膜23而停止之后，将刻蚀条件切换为硅氮化膜的刻蚀。按这样的顺序，能够以同一掩模对深度不同的接触孔进行开口。
并且，对于层间绝缘膜的材质来说，一般是硅氧化膜，这样刻蚀选择比容易取得，在硅工艺中容易处理的材质是硅氮化膜，所以，为了本目的，硅氧化膜和硅氮化膜的组合是优选组合。
接下来，说明设置硬掩模22的理由。
根据相变膜20的材质，作为刻蚀时的掩模，有时不使用抗蚀剂材料。即，这是因为存在如下情况：由干法刻蚀导致的生成物与作为有机材料的抗蚀剂材料反应，使刻蚀结束后的抗蚀剂除去困难。这种情况下，使用由无机材料构成的硬掩模22，从而不会产生这样的问题。
并且，硬掩模22不能由氧等离子体灰化等除去，所以，在干法刻蚀后也残留在相变元件PE1上，但与抗蚀剂材料不同，由于是热稳定的材料，所以，在之后的制造工序中也不会引起问题，能够将残留作为前提来使用。
在此，应该注意的是硬掩模22的材质的选定。硬掩模22的材质与刻蚀停止膜23不同时，即使对刻蚀停止膜23进行开口，覆盖上部电极21的上表面的硬掩模22也不能开口，存在不能与接触插塞CP1导通的可能性。因此，使硬掩模22和刻蚀停止膜23的材料相同，由此，在刻蚀停止膜23的开口刻蚀工序中，也能够刻蚀硬掩模22，从而可靠地导通。
并且，如图6所示，相对于在相变元件PE1的上部电极21上重叠硬掩模22和刻蚀停止膜23，在到达扩散层3的接触插塞CP0的端面上仅存在刻蚀停止膜23，所以，硅氮化膜的总膜厚不同。但是，硬掩模22和刻蚀停止膜23的厚度都以60～80nm形成得较薄，所以，即便两个重叠或是一个，对干法刻蚀来说都没有问题。
此外，关于层间绝缘膜IL1上的刻蚀停止膜23，由硅氧化膜构成层间绝缘膜IL1，所以，刻蚀选择比变高，即使在除去刻蚀停止膜23之后继续刻蚀，对层间绝缘膜IL1也不产生影响，所以厚度不同也没有问题。
E.制造方法
接下来，采用作为依次示出制造步骤的截面图的图7～图18说明图6所示的半导体装置100B的制造方法。
首先，在图7所示的步骤中，准备硅衬底1，在其表面内，例如由硅氧化膜选择性地形成元件隔离绝缘膜2，从而规定活性区域。
接下来，在活性区域上采用现有的方法形成栅极绝缘膜4、多晶硅的栅电极5以及侧壁绝缘膜(未图示)，将栅电极5以及侧壁绝缘膜作为掩模，在硅衬底1中注入杂质离子，由此，形成起到源极或漏极层的作用的扩散层3，得到MOS晶体管Q1。扩散层3的外形(profile)以与微细尺寸的MOSFET动作对应的方式调整。并且，MOS晶体管Q1的结构不限于此，能够提供满足在相变元件PE1中引起相变的电流即可。
在形成MOS晶体管Q1之后，在硅衬底1的整个面上，例如，形成钴层，实施热处理，使其硅化物化。之后，除去未反应的钴层，由此，在扩散层3以及栅电极5上形成硅化物层SS(CoSi2)。
接下来，在图8所示的步骤中，以覆盖MOS晶体管Q1的方式在硅衬底1的整个面上，例如，由CVD(Chemical Vapor Deposition)法堆积硅氧化膜，利用CMP进行平坦化，从而得到层间绝缘膜IL1。并且，层间绝缘膜IL1的厚度是500nm左右。
并且，采用现有的光刻(photolithography)技术以及干法刻蚀技术(称为光学刻蚀(photo-etching)技术)，形成贯通层间绝缘膜IL1并到达扩散层3上的硅化物层SS的接触孔。之后，在该接触孔内，利用CVD法覆盖TiN膜作为势垒金属BM0，并且，利用CVD法填充钨，作成钨插塞W0。之后，利用CMP，对存在于层间绝缘膜IL1上的钨膜以及TiN膜进行研磨并除去，从而得到直径约160nm的接触插塞CP0。
接下来，在图9所示的步骤中，由溅射法堆积厚度2nm左右的TaO(钽氧化膜)薄膜190，该TaO薄膜190成为相变元件PE1的改写电流减小用的薄膜绝缘膜19，接着，利用溅射法，分别堆积成为相变膜20以及上部电极21的厚度50nm左右的GST膜200以及W膜210。
薄膜绝缘膜19不限于TaO，是与GST膜的粘接性比薄膜绝缘膜材料高并且热导率比插塞材料(此处是W)小的材料即可，例如，Ti(钛)氧化膜、Zr(锆)氧化膜、Hf(铪)氧化膜、Nb(铌)氧化膜、Cr(铬)氧化膜、Mo(钼)氧化膜、W(钨)氧化膜、Al(铝)氧化膜等，也起到与TaO相同的效果。
此外，示出了使用GST(GeSbTe)作为相变膜的例子，但是不限于此，可以采用包含从Ge、Sb、Te中选择的至少两种以上的硫族化物(chalcogenide)材料、或者与In、Ga等其他元素的合金、或者添加了氮或氧的GST。
之后，通过CVD法，在W膜210上堆积成为硬掩模材料220的厚度200nm左右的硅氮化膜(SiNx)，在其上利用光刻技术对抗蚀剂掩模RM1进行构图。对抗蚀剂掩模RM1进行构图，使得覆盖与相变元件PE1的形成区域(包含到达成为MOS晶体管Q1的漏极层的扩散层3的接触插塞CP0的上部的区域)对应的部分，其以外的部分成为开口部。
并且，使用抗蚀剂掩模RM1，利用干法刻蚀对硅氮化膜220进行构图，由此，如图10所示，在与相变元件PE1的形成区域对应的部分上残留硅氮化膜，作成硬掩模22。并且，抗蚀剂掩模RM1由氧灰化除去。
接下来，在图11所示的步骤中，将硅氮化膜220作为硬掩模，依次进行针对W膜210、GST膜200以及TaO薄膜190的干法刻蚀，从而得到由薄膜绝缘膜19、相变膜20以及上部电极21构成的相变元件PE1。并且，由于该干法刻蚀，硬掩模22也被刻蚀，所以，在构图完成的时刻，膜厚减少为80nm左右，并且残留在上部电极21上。
接下来，在图12所示的步骤中，包含残留硬掩模22的相变元件PE1，在硅衬底1上的整个面上，利用CVD法堆积度厚60nm左右的硅氮化膜(SiNx)，成为刻蚀停止膜23。接着，在层间绝缘膜IL1上的整个面上，利用CVD法堆积硅氧化膜，并利用CMP进行平坦化，从而得到层间绝缘膜IL2。并且，层间绝缘膜IL2的厚度是300nm左右。
接下来，在图13所示的步骤中，在层间绝缘膜IL2上，利用光刻技术对抗蚀剂掩模RM2进行构图。对抗蚀剂掩模RM2进行构图，使得与接触插塞CP1的形成区域(到达成为MOS晶体管Q1的源极层的扩散层3的接触插塞CP0的上部以及相变元件PE1上的硬掩模22的上部)对应的部分成为开口部。
并且，在图14所示的步骤中，使用抗蚀剂掩模RM2，由干法刻蚀形成贯通层间绝缘膜IL2的多个接触孔CH1。在该干法刻蚀中，调整刻蚀条件，使得在硅氧化膜中刻蚀速度快而在硅氮化膜中慢，任何一个接触孔CH1都由于刻蚀停止膜23而停止刻蚀。
接下来，在图15所示的步骤中，改变刻蚀条件，使得在硅氮化膜中刻蚀速度变快，再次进行干法刻蚀，从而除去接触孔CH1底部的刻蚀停止膜23，并且在接触插塞CP0上的接触孔CH1中，使接触插塞CP0的端面露出，在相变元件PE1上的接触孔CH1中，也除去硬掩模22，从而使上部电极21的表面露出。
之后，在图16所示的步骤中，利用氧灰化除去抗蚀剂掩模RM2。
接下来，在图17所示的步骤中，在接触孔CH1内，利用溅射法覆盖TiN膜作为势垒金属BM1，并且利用CVD法填充钨作为钨插塞W1。在此，由溅射法形成TiN膜的原因是担心使GST膜热损坏。此外，可以由不超过600℃的低温CVD法形成。之后，利用CMP对存在于层间绝缘膜IL2上的钨膜以及TiN膜进行研磨除去，由此，得到直径约200nm的接触插塞CP1。在这种情况下，接触插塞CP0和CP1的直径比例是200nm/160nm＝1.25。
之后，使用通常的多层布线形成工艺形成多层布线层即可，例如，如图18所示，在层间绝缘膜IL2上，例如利用溅射法形成铝层之后，进行构图，从而形成源极线SL以及连接焊盘PD。之后，在层间绝缘膜IL2上的整个面上利用CVD法堆积硅氧化膜并利用CMP进行平坦化，从而得到层间绝缘膜IL3。
并且，使用光学刻蚀(photo-etching)技术，形成贯通层间绝缘膜IL3并到达连接焊盘PD的接触孔，在该接触孔内利用溅射法覆盖TiN膜成为势垒金属BM2，并且，利用CVD法填充钨，成为钨插塞W2。此处，利用溅射法形成TiN膜的原因也是担心使GST膜热损坏。此外，可以由不超过600℃的低温CVD法形成。之后，利用CMP对存在于层间绝缘膜IL3上的钨膜以及TiN膜进行研磨并除去，从而得到直径约200nm、深度约300nm的接触插塞CP2。并且，在层间绝缘膜IL3上，例如利用溅射法形成铝层之后，利用构图形成位线BL，从而得到图6所示的半导体装置100B。
并且，对于相变存储器来说，Al布线、Cu布线都可应用。具体地说，如本发明那样，将多层布线层和相变元件分为不同层来形成的情况下，对于多层布线层来说，能够仍旧应用Cu、Al这样现有的结构，互换性高。
在图19中示出应用130nm级的Cu布线技术的例子。
如图19所示，在层间绝缘膜IL2上堆积层间绝缘膜IL3，作成用于形成布线层的布线槽之后，通过单镶嵌(single damascene)，利用电镀，以铜层埋入布线槽，从而由铜布线形成源极线SL以及连接焊盘PD。之后，在层间绝缘膜IL3上的整个面上，利用CVD法堆积硅氧化膜，并利用CMP进行平坦化，从而得到层间绝缘膜IL4。
并且，形成贯通层间绝缘膜IL4并到达连接焊盘PD的接触孔，并且，作成用于形成布线层的布线槽之后，通过双镶嵌(dual damascene)，利用电镀，以铜层埋入接触孔以及布线槽，从而同时形成接触插塞CPX以及位线BL。以后，重复层间绝缘膜的形成和双镶嵌，进而形成上层布线层。
符号说明：3是扩散层，19是薄膜绝缘膜，20是相变膜，22是硬掩模，23是刻蚀停止膜，CP0、CP1是接触插塞，IL1、IL2是层间绝缘膜，PE1是相变元件。

Claims (13)

1.一种半导体装置，其中，
具备：配置在半导体衬底上的场效应晶体管；覆盖所述场效应晶体管的第一层间绝缘膜；覆盖所述第一层间绝缘膜的第二层间绝缘膜；具有根据所述场效应晶体管的主电流而能够相变为结晶状态和非晶质状态的相变膜的相变元件；配置在所述半导体衬底上的多层布线层，
所述多层布线层的最下层布线配置在所述第二层间绝缘膜上，
所述第一层间绝缘膜具有贯通所述第一层间绝缘膜、并与所述场效应晶体管的第一和第二扩散层接触的多个第一层接触插塞，
所述第二层间绝缘膜具有贯通所述第二层间绝缘膜、并与所述最下层布线接触的多个第二层接触插塞，
所述相变元件配置在所述第一层间绝缘膜上，并且其下表面与所述多个第一层接触插塞中的到达所述第一扩散层的第一插塞的端面接触，
所述多个第一层接触插塞中的到达所述第二扩散层的第二插塞和作为所述多个第二层接触插塞之一的第三插塞直接连接，构成两连插塞。
2.根据权利要求1所述的半导体装置，其中，
所述相变元件具有配置在所述相变膜和所述第一层间绝缘膜之间的薄膜绝缘膜，
所述薄膜绝缘膜具有能够将所述场效应晶体管的主电流作为透过电流而流过的厚度。
3.根据权利要求2所述的半导体装置，其中，
所述薄膜绝缘膜的所述厚度是0.5nm至5nm。
4.根据权利要求3所述的半导体装置，其中，
所述薄膜绝缘膜从Ta氧化膜、Ti氧化膜、Zr氧化膜、Hf氧化膜、Nb氧化膜、Cr氧化膜、Mo氧化膜、W氧化膜以及Al氧化膜中选择。
5.根据权利要求1所述的半导体装置，其中，
所述第三插塞的直径比所述第二插塞的直径大。
6.根据权利要求5所述的半导体装置，其中，
所述第三插塞的直径与所述第二插塞的直径的比率是1.1至1.5。
7.根据权利要求1所述的半导体装置，还具备：
配置在所述相变元件的上表面上、并且在所述相变元件的构图中使用的硬掩模，以及
覆盖包含所述硬掩模的所述相变元件上、并且覆盖所述第一层间绝缘膜上的刻蚀停止膜。
8.根据权利要求7所述的半导体装置，其中，
所述刻蚀停止膜和所述第二层间绝缘膜的材质不同，
所述硬掩模和所述刻蚀停止膜的材质相同。
9.根据权利要求8所述的半导体装置，其中，
所述刻蚀停止膜的材质是硅氮化膜，所述第二层间绝缘膜的材质是硅氧化膜。
10.根据权利要求1所述的半导体装置，其中，
所述多个第二层接触插塞中的连接所述相变元件的上表面和所述最下层布线的第四插塞在从所述第一插塞的上方偏移的位置上与所述相变元件的所述上表面接触。
11.一种半导体装置的制造方法，该半导体装置具备：配置在半导体衬底上的场效应晶体管；覆盖所述场效应晶体管的第一层间绝缘膜；覆盖所述第一层间绝缘膜的第二层间绝缘膜；具有根据所述场效应晶体管的主电流而能够相变为结晶状态和非晶质状态的相变膜的相变元件；配置在所述半导体衬底上的多层布线层，
该制造方法具备：
(a)在形成所述第一层间绝缘膜之后，形成贯通所述第一层间绝缘膜、并与所述场效应晶体管的第一和第二扩散层接触的多个第一层接触插塞的工序；
(b)在所述工序(a)之后，在所述第一层间绝缘膜上的整个面上形成构成所述相变元件的多层膜的工序；
(c)在所述多层膜上的整个面上形成硬掩模材料的工序；
(d)对所述硬掩模材料进行构图，从而在与所述多层膜上的所述相变元件的形成区域对应的部分上形成硬掩模的工序；
(e)使用所述硬掩模对所述多层膜进行构图，在包含所述多个第一层接触插塞中的到达所述第一扩散层的第一插塞上的区域，形成所述相变元件的工序；
(f)在所述相变元件上残留所述硬掩模的状态下，在所述第一层间绝缘膜上的整个面上形成刻蚀停止膜的工序；
(g)在所述工序(f)之后，在所述第一层间绝缘膜上形成所述第二层间绝缘膜的工序；
(h)形成贯通所述第二层间绝缘膜、并且到达所述相变元件上的所述刻蚀停止膜以及第二插塞上的所述刻蚀停止膜的多个接触孔的工序，该第二插塞是所述多个第一层接触插塞中的到达所述第二扩散层的插塞；
(i)除去所述多个接触孔底部的所述刻蚀停止膜，在所述第二插塞上，使其端面露出，在所述相变元件上，一并除去所述硬掩模，从而使所述相变元件的最上表面露出的工序；
(j)以导体层埋入所述多个接触孔，形成多个第二层接触插塞的工序；以及
(k)在所述工序(j)之后，在所述第二层间绝缘膜上，对所述多层布线层的最下层布线进行构图的工序。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述工序(b)包含：在所述第一层间绝缘膜上，形成具有能够将所述场效应晶体管的主电流作为透过电流而流过的厚度的薄膜绝缘膜的工序。
13.根据权利要求12所述的半导体装置的制造方法，其中，
所述工序(h)包含：以所述多个第二层接触插塞中的与所述第二插塞直接连接的第三插塞的直径比所述第二插塞的直径大的方式，形成所述多个接触孔的工序。
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