CN102446811A - 金属互连结构及金属层间通孔和互连金属线的形成方法 - Google Patents

金属互连结构及金属层间通孔和互连金属线的形成方法 Download PDF

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Abstract

一种金属层间通孔的形成方法，包括：在第一介质层和第一金属层上形成种晶层，所述第一金属层嵌于所述第一介质层中；在所述种晶层上形成掩膜图形，所述掩膜图形暴露部分所述种晶层，暴露的所述种晶层覆盖部分所述第一金属层；在暴露的所述种晶层上生长第二金属层；去除所述掩膜图形和承载所述掩膜图形的所述种晶层，以暴露所述第二金属层的侧壁、部分所述第一金属层和所述第一介质层；在所述侧壁、部分所述第一金属层和所述第一介质层上形成阻挡层。以及，一种互连金属线的形成方法，均可减少孔洞的产生。一种金属互连结构，所述金属互连结构包括接触塞、通孔和互连金属线，所述通孔形成于所述互连金属线、所述金属栅极和/或所述接触塞上。

Description

金属互连结构及金属层间通孔和互连金属线的形成方法
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种金属互连结构及金属层间通孔和互连金属线的形成方法。
背景技术
实践中，业内通常采用镶嵌工艺形成金属互连结构，所述金属互连结构包括在接触塞上生成互连金属线，互连金属线上生成通孔，再在通孔上生成更上一层的互连金属线。重复多次以实现多金属层互连。
其中，第一层互连金属线采用单镶嵌工艺实现，其步骤包括：首先，如图1所示，在第一介质层20和第一金属层10上形成第一阻挡层30和第二介质层40(实践中，所述第一介质层20和所述第一金属层10之间也需夹有阻挡层12，为表述简便，本文件中，对所述阻挡层12不作表述，但在附图中予以标示)，所述第一金属层10嵌于所述第一介质层20中；随后，如图2所示，图形化所述第二介质层40和所述第一阻挡层30，以形成接触孔50；再后，如图3所示，形成第二阻挡层32，以覆盖所述第二介质层40以及所述接触孔50的底壁和侧壁；最后，在所述第二阻挡层32上形成第二金属层，以填充所述接触孔50。
当前，所述第二金属层通常采用铜。在所述第二阻挡层32上形成铜层的步骤包括：首先，如图4所示，在所述第二阻挡层32上形成第一铜层42，以提供种晶层；然后，如图5所示，在所述第一铜层42上电镀第二铜层44；最后，如图6所示，平坦化(如采用化学机械研磨工艺)所述第二铜层44、所述第一铜层42和所述第二阻挡层32，以暴露所述第二介质层40。
从第二互连金属线开始，业内通常采用双镶嵌工艺一次完成互连金属线及其下与之相连的通孔。该通孔又与下一层互连金属线相连。双镶嵌工艺与单镶嵌工艺的区别在于采用两层抗蚀剂层，两次曝光，两次刻蚀，同时在两层介电层中一次形成用以形成所述互连金属线的沟槽、和通孔。随后的金属化步骤与前述的单镶嵌工艺相似。
当前，随着器件尺寸的逐渐减小，所述接触孔50和所述沟槽的深宽比逐渐增加，填充所述接触孔50和所述沟槽以获得满足工艺要求的金属互连结构的难度越来越大，最常见的问题是，在以铜填充所述接触孔50和所述沟槽以获得通孔或互连金属线时，在所述通孔或所述互连金属线中形成有孔洞，所述孔洞易引发器件失效。
通常，以单镶嵌工艺形成互连金属线为例，在所述互连金属线中形成孔洞的原因之一被认为是：所述第二阻挡层32和所述第一铜层42(即种晶层)多采用溅射工艺形成，形成的所述第二阻挡层32和所述第一铜层42均覆盖所述沟槽的侧壁、底壁以及嵌有所述沟槽的第二介质层40，即，所述第二阻挡层32和所述第一铜层42覆盖位于所述沟槽开口处的尖角52，并且，覆盖所述尖角52的所述第二阻挡层32和所述第一铜层42的厚度高于覆盖所述侧壁、底壁以及嵌有所述沟槽的第二介质层40的所述第二阻挡层32和所述第一铜层42的厚度。由于所述沟槽的开口尺寸越来越小，在所述开口处易先完成金属层的填充，而形成锁颈效应，进而，阻止所述金属层继续填充所述沟槽，而在所述沟槽中形成孔洞。
此外，随着所述沟槽的深宽比逐渐增加，所述第二阻挡层32和所述第一铜层42也越来越难以附着于所述沟槽的侧壁，从而，无法形成电镀所需要的连续的种晶层，换言之，所述第二阻挡层32和所述第一铜层42越来越难以覆盖所述沟槽的侧壁、底壁以及嵌有所述沟槽的第二介质层40，致使铜的电镀无法在所述沟槽的下部进行，造成孔洞，甚至断线。
上述困难也发生在采用双镶嵌工艺生成金属线和通孔的过程中。
为减少所述孔洞的产生，本领域技术人员已进行多项尝试，基本思路是减小所述接触孔的深宽比，方法之一为减小所述第二阻挡层32的厚度，但所述第二阻挡层32(如，TaN/Ta)的厚度不可能无限减小，所述第二阻挡层32在其厚度小到一定程度以后将失去效用(如，对于22纳米工艺，所述第二阻挡层32的厚度通常不能小于6纳米)。
由此，需要新的金属互连方法，以减少所述孔洞(严重时，导致断线)的产生。
发明内容
为了解决上述问题，本发明提供了一种金属层间通孔及互连金属线的形成方法，可显著减少孔洞的产生。本发明提供了一种金属互连结构，其内可基本不产生孔洞。
本发明提供的一种金属层间通孔的形成方法，包括：
在第一介质层和第一金属层上形成种晶层，所述第一金属层嵌于所述第一介质层中；
在所述种晶层上形成掩膜图形，所述掩膜图形暴露部分所述种晶层，暴露的所述种晶层覆盖部分所述第一金属层；
在暴露的所述种晶层上生长第二金属层；
去除所述掩膜图形和承载所述掩膜图形的所述种晶层，以暴露所述第二金属层的侧壁、部分所述第一金属层和所述第一介质层；
在所述侧壁、部分所述第一金属层和所述第一介质层上形成绝缘阻挡层。
本发明提供的一种互连金属线的形成方法，包括：
在第一介质层和第一金属层上形成导电阻挡层和种晶层，所述第一金属层嵌于所述第一介质层中；
在所述种晶层上形成掩膜图形，所述掩膜图形暴露部分所述种晶层，暴露的所述种晶层至少覆盖所述第一金属层；
在暴露的所述种晶层上生长第二金属层；
去除所述掩膜图形和承载所述掩膜图形的所述导电阻挡层和所述种晶层，以暴露所述第二金属层的侧壁和所述第一介质层；
只在所述侧壁上形成阻挡层；或者，在所述侧壁和所述第一介质层上形成绝缘阻挡层。
本发明提供的一种金属互连结构，所述金属互连结构接于器件的金属栅极和接触区，所述金属互连结构包括接触塞、通孔和互连金属线，所述接触塞经扩散阻挡层接于所述接触区，所述通孔形成于所述互连金属线、所述金属栅极和/或所述接触塞上。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过在形成第二金属层之前，预先在所述第一介质层和所述第一金属层上形成种晶层，以使所述掩膜图形形成于所述种晶层之上，在利用所述掩膜图形形成所述第二金属层时，可在所述掩膜图形对应的接触孔中只由底部向上形成所述第二金属层；相比于现有技术，所述种晶层不再覆盖所述接触孔的尖角，利于减小在所述尖角处形成锁颈效应的可能，利于在所述接触孔中形成所述第二金属层时减小孔洞产生的可能；此外，由于所述种晶层形成于所述第一介质层和所述第一金属层上，换言之，所述种晶层形成于所述第一介质层和所述第一金属层提供的面上，相比于现有技术，所述种晶层不再受形成方向的制约，继而在所述接触孔的侧壁上将不再形成间断的所述种晶层，也利于在所述接触孔中形成所述第二金属层时减小孔洞产生的可能；
采用本发明提供的技术方案，在形成所述第二金属层后，再在所述第二金属层的侧壁上形成阻挡层，相比于现有技术中，先形成阻挡层再在其上形成所述第二金属层的方案，所述阻挡层无需再只选取除要起到阻挡作用还要利于在其上沉积所述第二金属层的材料，利于根据工艺或设计的要求扩充所述阻挡层材料的选取范围；具体地，现有技术中，所述阻挡层通常只选取导电阻挡层，而在本发明提供的方案中，所述阻挡层还可选取绝缘阻挡层；进而，在所述阻挡层选取绝缘阻挡层时，可采用化学气相淀积(CVD)工艺形成所述阻挡层，利于在各所述第二金属层图形之间间距较小时，仍能获得满足工艺或设计需要的所述阻挡层。
附图说明
图1至图6所示为现有技术中形成金属互连结构的各步骤中获得的中间结构的结构示意图；
图7所示为本发明金属层间通孔的形成方法实施例中形成种晶层后的结构示意图；
图8至图13所示为本发明金属层间通孔的形成方法实施例中获得的各中间结构的示意图；
图14所示为本发明互连金属线的形成方法实施例中形成种晶层后的结构示意图；
图15至图22所示为本发明互连金属线的形成方法实施例中获得的各中间结构的示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
本发明提供了一种金属层间通孔的形成方法，包括：
首先，如图7所示，在第一介质层100和第一金属层120上形成种晶层140，所述第一金属层120嵌于所述第一介质层100中。
其中，所述第一金属层120可为金属栅极、接触塞、通孔和/或互连金属线(本文件内，所述接触塞意指，在第一次形成接于器件的平坦的层间介质层后，所述平坦的层间介质层中直接接于器件接触区的接触孔内的金属填充物；所述通孔意指，各层间介质层中未直接接于器件接触区的已填充的贯穿孔)。所述金属栅极可包括层叠的功函数金属层(如TiN、TiAlN、TaN、TaAlN或TaC中的一种或其组合)和金属层(如Ti、Co、Ni、Al或W中的一种或其组合)；所述接触塞经扩散阻挡层(如TiN和/或Ti)接于接触区，所述接触塞可由钨层构成，在其他实施例中，所述接触塞也可由钨层和形成于所述钨层上的铜层构成；所述通孔和所述互连金属线均可由铜层构成。所述第一介质层100和所述第一金属层120之间夹有阻挡层102(如TaN和/或Ta)。
可以采用物理气相淀积工艺(PVD)形成所述种晶层140，如溅射工艺或蒸发工艺。所述种晶层140用以提供后续生长第二金属层时所需的籽晶。在本实施例中，所述种晶层140可由铜层构成。所述种晶层140形成于所述第一介质层100和所述第一金属层120提供的面上，所述种晶层不再受形成方向的制约，继而在所述接触孔(或贯穿孔，后续描述中适用所述接触孔的方案均可类推于所述贯穿孔，不再赘述)的侧壁上将不再形成间断的所述种晶层，利于在所述接触孔中形成所述第二金属层时减小孔洞产生的可能。在其他实施例中，所述种晶层140也可由铷(Ru)、钴(Co)、铝(Al)或Cu合金中的一种或其组合构成。
随后，如图8所示，在所述种晶层140上形成掩膜图形160，所述掩膜图形160暴露部分所述种晶层140，暴露的所述种晶层140覆盖部分所述第一金属层120。
所述掩膜可为抗蚀剂层，如光刻胶；也可为硬掩膜，如氧化硅层或层叠的氧化硅层和氮化硅层。所述掩膜为抗蚀剂层时，可采用曝光、显影等工艺形成所述掩膜图形。所述掩膜为硬掩膜时，形成所述掩膜图形160的步骤包括：先在所述种晶层140上形成硬掩膜层和图形化的抗蚀剂层；再以所述图形化的抗蚀剂层为掩膜，在所述硬掩膜层中形成掩膜图形；最后去除所述图形化的抗蚀剂层。
再后，如图9所示，在暴露的所述种晶层140上生长第二金属层142。本实施例中，所述第二金属层142由铜层构成。可以采用电镀工艺生长所述第二金属层142。随后，平坦化所述第二金属层142，以暴露所述掩膜图形160。可以采用化学机械研磨(CMP)工艺执行所述平坦化操作。
然后，如图10所示，去除所述掩膜图形160和承载所述掩膜图形160的所述种晶层140，以暴露所述第二金属层142的侧壁、部分所述第一金属层120和所述第一介质层100。所述掩膜为抗蚀剂层时，可采用灰化工艺去除所述掩膜图形160；所述掩膜为硬掩膜时，可采用反应离子刻蚀(RIE)工艺去除所述掩膜图形160。可采用RIE工艺去除所述种晶层140。
至此，在所述第一金属层120上已形成所述第二金属层142，在所述第二金属层142上形成第二介质层，平坦化所述第二介质层以暴露所述第二金属层142后，在所述第二金属层142和所述第二介质层上再形成种晶层140，继续后续操作，即可形成金属互连。
其中，在形成所述第二介质层之前，需预先在所述第二金属层142的侧壁、部分所述第一金属层和所述第一介质层上形成绝缘阻挡层，利于减少所述第一金属层120和所述第二金属层142材料向介质层中扩散。
此外，在所述绝缘阻挡层106材料可为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。具体地，形成所述绝缘阻挡层106的步骤可以包括：首先，如图11所示，以所述绝缘阻挡层106覆盖所述第二金属层142的顶壁和侧壁、部分所述第一金属层以及所述第一介质层100；随后，如图12所示，在所述绝缘阻挡层106上形成第二介质层180；再后，如图13所示，平坦化所述第二介质层180，以暴露所述第二金属层142的顶壁；可以CMP工艺执行所述平坦化操作。在所述阻挡层选取绝缘阻挡层时，可采用CVD工艺形成所述阻挡层，利于在各所述第二金属层图形之间间距较小时，仍能获得满足工艺或设计需要的所述阻挡层。
所述绝缘阻挡层、所述第一介质层和所述第二介质层均可采用CVD、PVD、脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成。
本发明提供了一种互连金属线的形成方法，包括：
首先，如图14所示，在第一介质层100和第一金属层120上形成导电阻挡层110和种晶层140，所述第一金属层120嵌于所述第一介质层100中。
其中，所述第一金属层120可为接触塞和/或通孔。所述接触塞经扩散阻挡层(如TiN和/或Ti)接于接触区，所述接触塞可由钨层构成，在其他实施例中，所述接触塞也可由钨层和形成于所述钨层上的铜层构成；所述通孔可由铜层构成。所述第一介质层100和所述第一金属层120之间夹有阻挡层102(如导电阻挡层或绝缘阻挡层)。所述导电阻挡层110可为TaN和/或Ta。所述导电阻挡层110可采用PVD工艺形成。
可以采用PVD工艺形成所述种晶层140，如溅射工艺或蒸发工艺。所述种晶层140用以提供后续生长第二金属层时所需的籽晶。在本实施例中，所述种晶层140可由铜层构成。所述种晶层140形成于所述第一介质层100和所述第一金属层120提供的面上，所述种晶层140可与暴露的所述第一金属层120的接触面积达到最大，利于增强接触效果，利于减小接触电阻。在其他实施例中，所述种晶层140也可由铷(Ru)、钴(Co)、铝(Al)或Cu合金中的一种或其组合构成。
随后，如图15所示，在所述种晶层140上形成掩膜图形160，所述掩膜图形160暴露部分所述种晶层140，暴露的所述种晶层140至少覆盖所述第一金属层120。
所述掩膜可为抗蚀剂层，如光刻胶；也可为硬掩膜，如氧化硅层或层叠的氧化硅层和氮化硅层。所述掩膜为抗蚀剂层时，可采用曝光、显影等工艺形成所述掩膜图形。所述掩膜为硬掩膜时，形成所述掩膜图形160的步骤包括：先在所述种晶层140上形成硬掩膜层和图形化的抗蚀剂层；再以所述图形化的抗蚀剂层为掩膜，在所述硬掩膜层中形成掩膜图形；最后去除所述图形化的抗蚀剂层。
再后，如图16所示，在暴露的所述种晶层140上生长第二金属层142。本实施例中，所述第二金属层142由铜层构成。可以采用电镀工艺生长所述第二金属层142。随后，平坦化所述第二金属层142，以暴露所述掩膜图形160。可以采用化学机械研磨(CMP)工艺执行所述平坦化操作。
然后，如图17所示，去除所述掩膜图形160和承载所述掩膜图形160的所述导电阻挡层110和所述种晶层140，以暴露所述第二金属层142的侧壁和所述第一介质层100。所述掩膜为抗蚀剂层时，可采用灰化工艺去除所述掩膜图形160；所述掩膜为硬掩膜时，可采用反应离子刻蚀(RIE)工艺去除所述掩膜图形160。可采用RIE工艺去除所述种晶层140和所述导电阻挡层110。
至此，在所述第一金属层120和所述第一介质层100上已形成所述第二金属层142，在所述第二金属层142上形成第二介质层，平坦化所述第二介质层以暴露所述第二金属层142后，在所述第二金属层142和所述第二介质层上再形成种晶层140，继续后续操作，即可形成金属互连。
其中，在形成所述第二介质层之前，需预先在所述第二金属层142的侧壁上形成阻挡层，利于减少所述第二金属层142材料向介质层中扩散。形成阻挡层104的步骤包括：首先，如图18所示，在所述第二金属层142的顶壁和侧壁以及所述第一介质层100上沉积所述阻挡层104；随后，如图19所示，去除覆盖所述第二金属层142的顶壁以及所述第一介质层100的所述阻挡层104；可以RIE工艺执行所述去除操作。
此时，由于所述阻挡层104形成于所述第二金属层142之后，相比于现有技术中先形成所述阻挡层104再在其上形成所述第二金属层142的方案，所述阻挡层104无需再只选取除要起到阻挡作用还要利于在其上沉积所述第二金属层142的材料，利于根据工艺或设计的要求扩充所述阻挡层104材料的选取范围。本实施例中，所述阻挡层104材料可为Ta、TaN中的一种或其组合，或者，为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。
此外，在所述阻挡层104材料为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合时，形成所述阻挡层104的步骤可以包括：首先，如图20所示，形成绝缘阻挡层106，所述绝缘阻挡层106覆盖所述第二金属层142的顶壁和侧壁以及所述第一介质层100；随后，如图21所示，在所述绝缘阻挡层106上形成第二介质层180；再后，如图22所示，平坦化所述第二介质层180，以暴露所述第二金属层142的顶壁；可以化学机械研磨(CMP)工艺执行所述平坦化操作。此时，在所述侧壁和所述第一介质层上形成绝缘阻挡层。
所述导电阻挡层、所述绝缘阻挡层、所述第一介质层和所述第二介质层均可采用CVD、PVD、脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成。
本发明还提供了一种金属互连结构，所述金属互连结构接于器件的金属栅极和接触区，其中，所述金属互连结构包括接触塞、通孔和互连金属线，所述接触塞经扩散阻挡层接于所述接触区，所述通孔形成于所述互连金属线、所述金属栅极和/或所述接触塞上。
所述金属栅极可包括层叠的功函数金属层(如TiN、TiAlN、TaN、TaAlN或TaC中的一种或其组合)和金属层(如Ti、Co、Ni、Al或W中的一种或其组合)；所述接触塞经扩散阻挡层接于接触区(所述接触区可由金属硅化物构成)，所述接触塞可由钨层构成，在其他实施例中，所述接触塞也可由钨层和形成于所述钨层上的铜层构成。所述扩散阻挡层材料为Ti、TiN中的一种或其组合。
所述通孔和所述互连金属线的侧壁以及所述互连金属线顶壁上接于所述通孔以外的部分均可形成有绝缘阻挡层。所述绝缘阻挡层材料可为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。所述互连金属线的底壁上形成有导电阻挡层。所述导电阻挡层材料可为Ta、TaN中的一种或其组合。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。

Claims (28)

1.一种金属层间通孔的形成方法，其特征在于，包括：
在第一介质层和第一金属层上形成种晶层，所述第一金属层嵌于所述第一介质层中；
在所述种晶层上形成掩膜图形，所述掩膜图形暴露部分所述种晶层，暴露的所述种晶层覆盖部分所述第一金属层；
在暴露的所述种晶层上生长第二金属层；
去除所述掩膜图形和承载所述掩膜图形的所述种晶层，以暴露所述第二金属层的侧壁、部分所述第一金属层和所述第一介质层；
在所述侧壁、部分所述第一金属层和所述第一介质层上形成绝缘阻挡层。
2.根据权利要求1所述的方法，其特征在于，形成所述掩膜图形的步骤包括：
在所述种晶层上形成硬掩膜层和图形化的抗蚀剂层；
以所述图形化的抗蚀剂层为掩膜，在所述硬掩膜层中形成掩膜图形；
去除所述图形化的抗蚀剂层。
3.根据权利要求1所述的方法，其特征在于，形成绝缘阻挡层的步骤包括：
以绝缘阻挡层覆盖所述第二金属层的顶壁、侧壁、部分所述第一金属层以及所述第一介质层；
在所述绝缘阻挡层上形成第二介质层；
平坦化所述第二介质层，以暴露所述第二金属层的顶壁。
4.根据权利要求1所述的方法，其特征在于：所述绝缘阻挡层材料为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。
5.根据权利要求1所述的方法，其特征在于：所述第一金属层材料为Cu、W或金属栅极中的一种；所述种晶层材料和所述第二金属层材料均为Cu。
6.根据权利要求1所述的方法，其特征在于：以物理气相沉积工艺形成所述种晶层。
7.根据权利要求1所述的方法，其特征在于：以电镀工艺生长所述第二金属层。
8.一种互连金属线的形成方法，其特征在于，包括：
在第一介质层和第一金属层上形成导电阻挡层和种晶层，所述第一金属层嵌于所述第一介质层中；
在所述种晶层上形成掩膜图形，所述掩膜图形暴露部分所述种晶层，暴露的所述种晶层至少覆盖所述第一金属层；
在暴露的所述种晶层上生长第二金属层；
去除所述掩膜图形和承载所述掩膜图形的所述导电阻挡层和所述种晶层，以暴露所述第二金属层的侧壁和所述第一介质层；
只在所述侧壁上形成阻挡层。
9.根据权利要求8所述的方法，其特征在于，形成所述掩膜图形的步骤包括：
在所述种晶层上形成硬掩膜层和图形化的抗蚀剂层；
以所述图形化的抗蚀剂层为掩膜，在所述硬掩膜层中形成掩膜图形；
去除所述图形化的抗蚀剂层。
10.根据权利要求8所述的方法，其特征在于：所述导电阻挡层材料为Ta、TaN中的一种或其组合。
11.根据权利要求8所述的方法，其特征在于，形成阻挡层的步骤包括：
执行沉积操作，以在所述第二金属层的顶壁、侧壁以及所述第一介质层上覆盖所述阻挡层；
执行刻蚀操作，以去除覆盖所述第二金属层的顶壁以及所述第一介质层的所述阻挡层。
12.根据权利要求8所述的方法，其特征在于：所述阻挡层材料为Ta、TaN中的一种或其组合，或者，为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。
13.根据权利要求8所述的方法，其特征在于：所述第一金属层材料为Cu或W；所述种晶层材料和所述第二金属层材料均为Cu。
14.根据权利要求8所述的方法，其特征在于：以物理气相沉积工艺形成所述种晶层。
15.根据权利要求8所述的方法，其特征在于：以电镀工艺生长所述第二金属层。
16.一种互连金属线的形成方法，其特征在于，包括：
在第一介质层和第一金属层上形成导电阻挡层和种晶层，所述第一金属层嵌于所述第一介质层中；
在所述种晶层上形成掩膜图形，所述掩膜图形暴露部分所述种晶层，暴露的所述种晶层至少覆盖所述第一金属层；
在暴露的所述种晶层上生长第二金属层；
去除所述掩膜图形和承载所述掩膜图形的所述导电阻挡层和所述种晶层，以暴露所述第二金属层的侧壁和所述第一介质层；
在所述侧壁和所述第一介质层上形成绝缘阻挡层。
17.根据权利要求16所述的方法，其特征在于，形成所述掩膜图形的步骤包括：
在所述种晶层上形成硬掩膜层和图形化的抗蚀剂层；
以所述图形化的抗蚀剂层为掩膜，在所述硬掩膜层中形成掩膜图形；
去除所述图形化的抗蚀剂层。
18.根据权利要求16所述的方法，其特征在于：所述导电阻挡层材料为Ta、TaN中的一种或其组合。
19.根据权利要求16所述的方法，其特征在于，形成绝缘阻挡层的步骤包括：
以所述绝缘阻挡层覆盖所述第二金属层的顶壁、侧壁以及所述第一介质层；
在所述绝缘阻挡层上形成第二介质层；
平坦化所述第二介质层，以暴露所述第二金属层的顶壁。
20.根据权利要求16所述的方法，其特征在于：所述绝缘阻挡层材料为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。
21.根据权利要求16所述的方法，其特征在于：所述第一金属层材料为Cu或W；所述种晶层材料和所述第二金属层材料均为Cu。
22.根据权利要求16所述的方法，其特征在于：以物理气相沉积工艺形成所述种晶层。
23.根据权利要求16所述的方法，其特征在于：以电镀工艺生长所述第二金属层。
24.一种金属互连结构，所述金属互连结构接于器件的金属栅极和接触区，其特征在于：所述金属互连结构包括接触塞、通孔和互连金属线，所述接触塞经扩散阻挡层接于所述接触区，所述通孔形成于所述互连金属线、所述金属栅极和/或所述接触塞上。
25.根据权利要求24所述的金属互连结构，其特征在于：所述通孔和所述互连金属线的侧壁以及所述互连金属线顶壁上除接于所述通孔以外的部分均形成有绝缘阻挡层。
26.根据权利要求25所述的金属互连结构，其特征在于：所述绝缘阻挡层材料为SiO2、SiON、SiO、SiCO、SiCON、SiOF、SiCOH中的一种或其组合。
27.根据权利要求24所述的金属互连结构，其特征在于：所述互连金属线的底壁上形成有导电阻挡层。
28.根据权利要求27所述的金属互连结构，其特征在于：所述导电阻挡层材料为Ta、TaN中的一种或其组合。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420602A (zh) * 2020-11-18 2021-02-26 华虹半导体(无锡)有限公司 后端结构的形成方法
CN113629076A (zh) * 2021-08-04 2021-11-09 武汉华星光电技术有限公司 阵列基板及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136367A (zh) * 2006-08-31 2008-03-05 佳能株式会社 光电转换装置的制造方法
CN101414576A (zh) * 2007-10-16 2009-04-22 东部高科股份有限公司 半导体器件及形成其阻挡金属层的方法
CN101447501A (zh) * 2007-11-29 2009-06-03 株式会社瑞萨科技 半导体装置及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136367A (zh) * 2006-08-31 2008-03-05 佳能株式会社 光电转换装置的制造方法
CN101414576A (zh) * 2007-10-16 2009-04-22 东部高科股份有限公司 半导体器件及形成其阻挡金属层的方法
CN101447501A (zh) * 2007-11-29 2009-06-03 株式会社瑞萨科技 半导体装置及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420602A (zh) * 2020-11-18 2021-02-26 华虹半导体(无锡)有限公司 后端结构的形成方法
CN112420602B (zh) * 2020-11-18 2022-09-30 华虹半导体(无锡)有限公司 后端结构的形成方法
CN113629076A (zh) * 2021-08-04 2021-11-09 武汉华星光电技术有限公司 阵列基板及显示面板

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