CN112740403A - 三维存储器器件的接触焊盘及其制造方法 - Google Patents

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Abstract

提供了三维(3D)NAND存储器器件和方法。在一个方面中，一种制造方法包括：制备具有第一阵列器件和第二阵列器件的堆叠器件；在第二阵列器件的背侧上形成开口；以及在该开口中形成一个或多个接触焊盘。该第一阵列器件包括在该第一阵列器件的面侧上的第一正面焊盘和在该第一阵列器件的背侧上的第一背面焊盘。该第二阵列器件包括在该第二阵列器件的面侧上并且与第一背面焊盘键合的第二正面焊盘。一个或多个接触焊盘相对于第一阵列器件设置在接近第二正面焊盘的层级处。

Description

三维存储器器件的接触焊盘及其制造方法
技术领域
本申请涉及半导体技术的领域，并且具体地，涉及三维(3D)存储器器件及其制造方法。
背景技术
与非(NAND)存储器是非易失性类型的存储器，其不需要电力来保持所存储的数据。对消费电子、云计算和大数据的增长需求带来了对更大容量和更好性能的NAND存储器的持久需求。随着常规二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在扮演着重要角色。3D NAND存储器在单一管芯上使用多个堆叠层来实现更高密度、更高容量、更快性能、更低功耗和更好成本效率。
3D NAND存储器器件可以包括堆叠在一起的外围器件、第一阵列器件和第二阵列器件。例如，外围器件可以布置在堆叠体的底部处，并且第二阵列器件可以布置在顶部上。可以在第二阵列器件上形成键合键合导线的接触焊盘。可以在第一阵列器件和第二阵列器件中形成触点，以将接触焊盘连接到外围器件。然而，第一阵列器件和第二阵列器件中的触点可能导致可能影响3D NAND存储器器件的高速操作的寄生电容。另外，第一阵列器件和第二阵列器件常常包含需要氢来修复晶体缺陷的多晶硅(polysilicon)层。第二阵列器件的多晶硅层靠近堆叠体的顶部，并且可以接收到足够的氢用于缺陷修复。但是，设置在第二阵列结构之下的第一阵列器件的多晶硅层可能无法接收足够的氢用于缺陷修复。所公开的器件和方法针对解决以上阐述的一个或多个问题以及其他问题。
发明内容
在本公开的一个方面中，一种用于3D存储器器件的制造方法包括：制备具有第一阵列器件和第二阵列器件的堆叠器件；在第二阵列器件的背侧上形成开口；以及形成设置在开口中的一个或多个接触焊盘。第一阵列器件包括在第一阵列器件的面侧上的第一正面焊盘、在第一阵列器件的背侧上的第一背面焊盘、以及连接到第一正面焊盘的一部分的互连触点。第二阵列器件包括在第二阵列器件的面侧上并且与第一背面焊盘键合的第二正面焊盘。一个或多个接触焊盘布置在互连触点中的一个或多个互连触点之上并且连接到互连触点中的一个或多个互连触点，并且一个或多个接触焊盘相对于第一阵列器件在接近第二正面焊盘的层级处。
在本公开的另一方面中，一种3D存储器器件包括：具有第一阵列器件和第二阵列器件的堆叠器件；在第二阵列器件的背侧上的开口；以及在开口的底部处的一个或多个接触焊盘。第一阵列器件包括在第一阵列器件的面侧上的第一正面焊盘、在第一阵列器件的背侧上的第一背面焊盘、以及连接到第一正面焊盘的一部分的互连触点。第二阵列器件包括在第二阵列器件的面侧上并且与第一背面焊盘键合的第二正面焊盘。一个或多个接触焊盘设置在互连触点中的一个或多个互连触点之上并且连接到互连触点中的一个或多个互连触点，并且一个或多个接触焊盘相对于第一阵列器件在接近第二正面焊盘的层级处。
在本公开的另一方面中，一种3D存储器器件包括具有第一阵列器件和第二阵列器件的堆叠器件以及一个或多个接触焊盘。第一阵列器件包括在第一阵列器件的面侧上的第一正面焊盘、在第一阵列器件的背侧上的第一背面焊盘、以及连接到第一正面焊盘的一部分的互连触点。第二阵列器件包括在第二阵列器件的面侧上并且与第一背面焊盘键合的第二正面焊盘。一个或多个接触焊盘被配置为相对于第一阵列器件在接近第二正面焊盘的层级处，并且一个或多个接触焊盘设置在互连触点中的一个或多个互连触点之上并且连接到互连触点中的一个或多个互连触点。
本领域的技术人员根据本公开的说明书、权利要求和附图可以理解本公开的其他方面。
附图说明
图1和图2示出了根据本公开的各个方面的在制造工艺期间的某些阶段处的示例性三维(3D)阵列器件的截面图；
图3和图4示出了根据本公开的各个方面的在形成沟道孔之后的图2中所示的3D阵列器件的俯视图和截面图；
图5和图6示出了根据本公开的各个方面的在形成栅极线缝隙之后的图3和图4中所示的3D阵列器件的俯视图和截面图；
图7、图8和图9示出了根据本公开的各个方面的在制造工艺中的某些阶段处的图5和图6所示的3D阵列器件的截面图；
图10和图11示出了根据本公开的各个方面的在制造工艺中的某些阶段处的图9所示的3D阵列器件的截面图；
图12和图13示出了根据本公开的各个方面的在制造工艺的某些阶段处的另一示例性3D阵列器件的截面图；
图14示出了根据本公开的各个方面的示例性外围器件的截面图；
图15示出了根据本公开的各个方面的在图11所示的3D阵列器件与图14所示的外围器件键合之后的3D存储器结构的截面图；
图16示出了根据本公开的各个方面的在某一阶段处的图15所示的3D存储器结构的截面图；
图17示出了根据本公开的各个方面的在图16所示的3D存储器结构与图13所示的3D阵列器件键合之后的示例性3D存储器器件的截面图；
图18和图19示出了根据本公开的各个方面的在某些阶段处的图17中所示的3D存储器器件的截面图；
图20示出了根据本公开的各个方面的3D存储器器件的制造的示意流程图；
图21和图22示出了根据本公开的各个方面的在制造工艺期间的某些阶段处的示例性3D阵列器件的截面图；
图23和图24示出了根据本公开的各个方面的在制造工艺中的某些阶段处的图22中所示的3D阵列器件的截面图；
图25示出了根据本公开的各个方面的在制造工艺的某一阶段处的另一示例性3D阵列器件的截面图；
图26示出了根据本公开的各个方面的示例性外围器件的截面图；
图27示出了根据本公开的各个方面的在图24所示的3D阵列器件与图26所示的外围器件键合之后的3D存储器结构的截面图；并且
图28示出了根据本公开的各个方面的在图27所示的3D存储器结构与图25所示的3D阵列器件键合之后的示例性3D存储器器件的截面图。
具体实施方式
下文参考附图对根据本公开的各个方面的技术解决方案进行描述。在可能的情况下，在所有附图中使用相同的附图标记来指代相同或相似的部分。显而易见地，所描述的方面仅仅是本公开的方面的一些而非全部。在各个方面中的特征可以交换和/或组合。
图1-图11示意性地示出了根据本公开的方面的示例性3D存储器器件100的制造工艺。3D阵列器件100是存储器器件的一部分，并且也可以称为3D存储器结构。在这些图中，俯视图在X-Y平面中，并且截面图在Y-Z平面中。
如图1中的截面图所示，3D阵列器件100包括衬底110。在一些方面中，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅或III-V族化合物，III-V族化合物例如砷化镓(GaAs)或磷化铟(InP)。可选地，衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，衬底110可以像多晶硅衬底一样被处理。例如，在以下描述中，衬底110包括未掺杂或轻掺杂的单晶硅层。
在一些方面中，衬底110的顶部部分经由离子注入和/或扩散被n型掺杂剂掺杂，以形成掺杂区域111。掺杂区域111的掺杂剂可以包括，例如磷(P)、砷(As)和/或锑(Sb)。如图1所示，覆盖层120沉积在掺杂区域111之上。覆盖层120为牺牲层，并且可以包括单层或多层。例如，覆盖层120可以包括一个或多个氧化硅层和氮化硅层。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积覆盖层120。在一些其他方面中，覆盖层120可以包括另一种材料，例如氧化铝。
进一步地，在覆盖层120之上，沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。如本文所用，词语“导电”指示电气导电的。用于牺牲层130的示例性材料是多晶硅。
在形成多晶硅牺牲层130之后，形成层堆叠体140。层堆叠体140包括多对堆叠层，例如，包括彼此交替堆叠的第一电介质层141和第二电介质层142。层堆叠体可以包括64对、128对或超过128对的第一电介质层141和第二电介质层142。
在一些方面中，第一电介质层141和第二电介质层142由不同的材料制成。在以下描述中，第一电介质层141示例性地包括氧化硅层，其可以被用作隔离堆叠层，而第二电介质层142示例性地包括氮化硅层，其可以被用作牺牲堆叠层。牺牲堆叠层随后将被蚀刻掉并且用导体层代替。可以经由CVD、PVD、ALD或其组合来沉积第一电介质层141和第二电介质层142。
图2示出了根据本公开的方面的3D阵列器件100的示意截面图。如图2所示，在形成层堆叠体140之后，执行阶梯形成工艺以将层堆叠体140的一部分修整成阶梯结构。在阶梯形成工艺中可以使用任何合适的蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿着Y方向以台阶方式增大。沉积电介质层121以覆盖阶梯结构、掺杂区域111和衬底110。如图2中所示，在阶梯结构的一侧上(在阶梯结构的左侧上)的区域中，去除层堆叠体140、牺牲层130和覆盖层120。该区域可以被视为接触区域，其中连接到接触焊盘的互连触点可以被配置或者用于接触焊盘的开口可以被布置。如本文所使用，词语“连接”指示电连接。接触区域包含电介质层121的一部分，并且因此是电介质区域。在一些方面中，在阶梯形成工艺中，不蚀刻掉覆盖层120，并且覆盖层120的一部分可以掩埋在接触区域中的电介质121下。
图3和图4示出了根据本公开的方面的在形成沟道孔150并且然后用层结构填充之后的3D阵列器件100的示意俯视图和示意截面图。图4中所示的截面图是沿图3的线AA’截取的。图3和图4中以及本公开中的其他附图中所示的沟道孔150的量、尺寸和布置是示例性的，并且用于描述目的，尽管根据本公开的各个方面，任何合适的量、尺寸、布置都可以用于所公开的3D阵列器件。
如图3和图4所示，沟道孔150被布置成在Z方向上或在大致垂直于衬底110的方向上延伸并且在X-Y平面中形成预定图案的阵列(未示出)。例如，可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成沟道孔150。也可以执行其他制造工艺，例如涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有圆柱形状或柱形状，其延伸穿过层堆叠体140、牺牲层130、覆盖层120并且部分地穿透掺杂区域111。在形成沟道孔150之后，在沟道孔的侧壁和底部上沉积功能层151。功能层151包括在沟道孔的侧壁和底部上的阻挡层152、在阻挡层152表面上的电荷捕获层153、以及在电荷捕获层153的表面上的隧道绝缘层154，阻挡层152用于阻挡电荷外流，电荷捕获层153用于在3D阵列器件100的操作期间存储电荷。阻挡层152可以包括一个或多个层，其可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或氧化铪)、或另一种宽带隙材料。电荷捕获层153可以包括一个或多个层，其可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶硅、或另一种宽带隙材料。隧道绝缘层154可以包括一个或多个层，其可以包括一种或多种材料。用于隧道绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或氧化铪)、或另一种宽带隙材料。
在一些方面中，功能层151包括氧化物-氮化物-氧化物(ONO)结构。可选地，功能层151可以具有与ONO构造不同的结构。当在以下描述中示例性地使用ONO结构时，阻挡层152是氧化硅层，电荷捕获层153是氮化硅层，并且隧道绝缘层154是另一氧化硅层。
此外，沟道层155沉积在隧道绝缘层154上。在一些方面中，沟道层155也称为“半导体沟道”，并且包括多晶硅。替代地，沟道层155可以包括非晶硅。像沟道孔那样，沟道层155也延伸穿过层堆叠体140并且进入到掺杂区域111中。可以通过例如CVD、PVD、ALD或这些工艺的两种或更多种的组合来沉积阻挡层152、电荷捕获层153、隧道绝缘层154和沟道层155。在形成沟道层155之后用氧化物材料156填充沟道孔150。形成在沟道孔150中、包括功能层151和沟道层155的结构可以被视为沟道结构。
在上述工艺中，在形成阶梯结构之后蚀刻沟道孔150。也可以在阶梯形成工艺之前形成沟道孔150。例如，在如图1所示制造层堆叠体140之后，可以形成沟道孔150，并且然后可以沉积功能层151和沟道层155。在用氧化物材料156填充沟道孔150之后，可以执行阶梯形成工艺以形成阶梯结构。
图5和图6示出了根据本公开的方面的在形成栅极线缝隙160之后的3D阵列器件100的示意俯视图和示意截面图。图6中所示的截面图是沿图5的线BB’截取的。栅极线缝隙也可以称为栅极线缝隙结构。3D阵列器件100具有布置在存储器平面(未示出)中的大量沟道孔150。每个存储器平面被栅极线缝隙分成存储块(未示出)和存储器指状物。例如，图5中所示的沟道孔150的构造反映栅极线缝隙160之间的存储器指状物。
可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成栅极线缝隙160。如图5和图6所示，栅极线缝隙160例如在X方向上水平地延伸，并且在Z方向上或在大致垂直于衬底110的方向上延伸穿过层堆叠体140，并且到达或部分地穿透牺牲层130。这样，在栅极线缝隙160的底部处，暴露牺牲层130。然后，通过CVD、PVD、ALD或其组合在栅极线缝隙160的侧壁和底部上沉积间隔物层(未示出)。间隔物层被配置成保护第一电介质层141和第二电介质层142，并且可以包括例如氧化硅和氮化硅。
在沉积间隔物层之后，执行选择性蚀刻，使得通过干法蚀刻或干法蚀刻和湿法蚀刻的组合来去除间隔物层在栅极线缝隙160的底部处的部分。再次暴露牺牲层130。随后，执行选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)，以去除牺牲层130。去除牺牲层130创建空腔，并且暴露了覆盖层120和阻挡层152形成在沟道孔150中的底部部分。此外，执行多个选择性蚀刻工艺(例如，多个选择性湿法蚀刻工艺)，以相继地去除阻挡层152、电荷捕获层153和隧道绝缘层154的暴露部分，这暴露沟道层155的底侧部分。
当覆盖层120是氧化硅和/或氮化硅时，可以在蚀刻掉功能层151的底部部分时去除覆盖层120。在某些方面中，覆盖层120包括除了氧化硅或氮化硅之外的材料，并且可以通过一个或多个附加的选择性蚀刻工艺去除覆盖层120。去除覆盖层120暴露掺杂区域111的顶表面。
在蚀刻工艺之后，掺杂区域111和沟道层155的靠近沟道孔150的底部的侧面部分暴露在通过刻蚀掉牺牲层130和覆盖层120而留下的空腔中。该空腔由半导体材料(例如，多晶硅)填充，以例如通过CVD和/或PVD沉积工艺形成半导体层131。半导体层131是n掺杂的，形成在掺杂区域111的暴露表面上和沟道层155的侧壁或侧面部分上，并且连接到掺杂区域111和沟道层155。
可选地，执行选择性外延生长，使得可以在掺杂区域111的暴露表面上生长单晶硅层，并且可以在沟道层155的暴露表面上生长多晶硅层。因此，半导体层131可以包括单晶硅和多晶硅邻接层。
当蚀刻功能层151的底部部分和覆盖层120时，蚀刻掉一些间隔物层，并且剩余的间隔物层保留在栅极线缝隙160的侧壁上，以保护第一电介质层141和第二电介质层142。在形成半导体层131之后，在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中去除所剩的间隔物层，这暴露第二电介质层142在栅极线缝隙160周围的侧面。在一些方面中，与侧壁接触的最内部间隔物层是氮化硅。因为第二电介质层142也是氮化硅层，所以可以在蚀刻工艺期间一起去除最内部间隔物层和第二电介质层142，从而在第一电介质层141之间留下空腔143，如图7所示。这样，层堆叠体140被变为层堆叠体144。
此外，生长诸如钨(W)的导电材料以填充去除第二电介质层142留下的空腔143，在第一电介质层141之间形成导体层145。在制造导体层145之后，层堆叠体144被转换成层堆叠体146，如图8所示。层堆叠体146包括彼此交替堆叠的第一电介质层141和导体层145。在一些方面中，在空腔143中沉积金属W之前，可以沉积诸如氧化铝的高k电介质材料的电介质层(未示出)，接着沉积导电材料层，例如氮化钛(TiN)(未示出)。此外，沉积金属W以形成导体层145。CVD、PVD、ALD或这些工艺中两种或更多种的组合可以用在沉积工艺中。替代地，另一导电材料(例如，钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅、或其任何组合)可以用于形成导体层145。
参考图8，沟道孔150中的每个功能层151的一部分在导体层145中的一个的一部分与沟道孔150中的沟道层155的一部分之间。每个导体层145被配置成在X-Y平面中连接多行NAND存储器单元，并且被配置为用于3D阵列器件100的字线。形成在沟道孔150中的沟道层155被配置成沿Z方向连接NAND存储器单元的列或串，并且被配置为用于3D阵列器件100的位线。这样，作为NAND存储器单元的一部分，X-Y平面中的沟道孔150中的功能层151的一部分被布置在导体层145与沟道层155之间，即，在字线与位线之间。功能层151也可以被认为设置在沟道层155与层堆叠体146之间。导体层145的在沟道孔150的一部分周围的一部分充当用于NAND存储器单元的控制栅极或栅电极。3D阵列器件100可以被视为包括NAND单元的串(这样的串也称为“NAND串”)的2D阵列。每个NAND串包含多个NAND存储器单元并且朝向衬底110垂直地延伸。NAND串形成NAND存储器单元的3D阵列。
在空腔143中生长导体层145之后，可以通过CVD、PVD、ALD或其组合在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如，氧化硅层)。可以执行干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合，以去除在栅极线缝隙的底部处的电介质层，从而暴露半导体层131的部分。栅极线缝隙填充有导电材料161(例如，掺杂多晶硅)和导电插塞162(例如，金属W)。栅极线缝隙中的导电材料161延伸穿过层堆叠体146并且接触半导体层131，如图9所示。作为动词的词语“接触”指示如本文所用的电接触对象。在一些方面中，被填充的栅极线缝隙变为用于3D阵列器件100的阵列公共源极。可选地，在栅极线缝隙中形成阵列公共源极包括沉积绝缘层、导电层(例如，TiN、W、Co、Cu或Al)，并且然后沉积诸如掺杂多晶硅的导电材料。
图10和图11示出了根据本公开的方面的在形成触点、过孔、导体层和连接焊盘之后的某些阶段处的3D阵列器件100的示意截面图。在如图9中所示填充栅极线缝隙160并且形成阵列公共源极之后，可以通过例如干法蚀刻工艺或者干法和湿法蚀刻工艺的组合来分别形成用于字线触点171以及互连触点172和173的开口。触点171-173被布置为3D阵列器件100的互连。通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料分别填充用于触点171-173的开口。如图10中所示，互连触点173形成在接触区域(即，电介质区域)中，并且在层堆叠体146和NAND存储器单元旁边。阶梯结构设置在互连触点172-173与堆叠层146之间，即，设置在互连触点172-173与NAND存储器单元之间。在一些方面中，互连触点172-173延伸以到达掺杂区域111。替代地，互连触点172-173可以延伸到电介质层121中的掺杂区域111上方的层级。用于触点171-173的导电材料可以包括W、Co、Cu、Al或其组合。可选地，在分别制造触点171-173时，在沉积另一导电材料之前，可以沉积导电材料(例如，TiN)层作为接触层。
此外，执行CVD或PVD工艺以在3D阵列器件100上沉积电介质材料(例如，氧化硅或氮化硅)，并且电介质层121变得更厚。通过干法蚀刻工艺或者干法和湿法蚀刻工艺的组合来形成用于过孔174的开口。随后用诸如W、Co、Cu、Al或其组合的导电材料填充开口，以形成过孔174，如图10中所示。可以执行CVD、PVD、ALD、电镀、化学镀或其组合。过孔174连接到触点171-173、对应NAND串的上端、和阵列公共源极的插塞162。可选地，在填充开口以形成过孔174之前，可以首先沉积导电材料(例如，TiN)层。
此外，可以通过CVD、PVD、ALD、电镀、化学镀或其组合生长用于互连的导体层175。导体层175分别沉积在过孔174之上并且分别接触过孔174，并且包括诸如W、Co、Cu、Al或其组合的导电材料。
与过孔174的形成类似，在导体层175之上制成过孔176。例如，可以沉积电介质材料以覆盖导体层175，并且使电介质层121更厚，可以形成用于过孔176的开口，并且随后可以用导电材料填充开口，以形成过孔176。
此外，执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)，以覆盖过孔176并且进一步增厚电介质层121。制成开口，并且然后填充开口，以形成用作与外围器件的互连的连接焊盘177、178和179。如图11中所示，连接焊盘177-179分别沉积在过孔176之上分别接触过孔176。这样，连接焊盘177分别连接到字线触点171、对应NAND串的上端、插塞162。连接焊盘178和179分别连接到互连触点172和173。连接焊盘177-179可以包括诸如W、Co、Cu、Al或其组合的导电材料。可选地，在填充开口以形成连接焊盘177-179之前，可以首先沉积导电材料(例如，TiN)的接触层。
图12和图13示出了根据本公开的方面的在制造工艺的某些阶段处的3D阵列器件180的示意截面图。参考图9中所示的3D阵列器件100，填充栅极线缝隙160并且形成阵列公共源极。在分别形成字线触点181、互连触点182和过孔184之后，阵列器件100变为3D阵列180，如图12中所示。3D阵列器件100和180的一些制造工艺可以相同或类似。通过例如干法蚀刻工艺或者干法和湿法蚀刻工艺的组合来分别形成用于触点181和182的开口。然后用导电材料填充用于触点181和182的开口。如图12中所示，在阶梯结构旁边形成互连触点182。互连触点182的左侧上的区域可以被视为接触区域，其中用于接触焊盘的开口被布置。接触区域是包含电介质层112的在层堆叠体146和NAND存储器单元旁边的一部分的电介质区域。在一些方面中，互连触点182延伸以到达掺杂区域111。替代地，互连触点182可以延伸到电介质层121中的掺杂区域111上方的层级。用于触点181-182的导电材料可以包括W、Co、Cu、Al或其组合。
此外，在3D阵列器件180上沉积电介质材料(例如，氧化硅或氮化硅)，并且形成用于过孔184的开口，并且然后用诸如W、Co、Cu、Al或其组合的导电材料填充开口，如图12中所示。过孔184连接到触点181-182、对应NAND串的上端、和阵列公共源极的插塞162。
此外，与导体层175、过孔176、连接焊盘177-179的形成类似，分别使用相同或类似的材料制成导体层185、过孔186以及连接焊盘187和188。用于互连的导体层185分别形成在过孔184之上并且分别接触过孔184。沉积电介质材料以覆盖导体层185，并且在导体层185之上形成用于过孔186的开口，并且用导电材料填充开口。过孔186分别接触导体层185。此外，沉积电介质材料以覆盖过孔186，并且增厚电介质层121。制成开口，并且然后填充开口，以形成用作与3D阵列器件100的互连的连接焊盘187和188。如图13中所示，连接焊盘187-188分别沉积在过孔186之上并且分别接触过孔186。因此，连接焊盘187分别连接到字线触点181、对应NAND串的上端、和插塞162。连接焊盘188分别连接到互连触点182。连接焊盘187-188包括导电材料(例如，W、Co、Cu、Al或其组合)。
图14示出了根据本公开的方面的外围器件190的示意截面图。外围器件190是存储器器件的一部分，并且还可以被称为外围结构。外围器件190包括衬底191，衬底191可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或III-V族化合物(例如GaAs或InP)。外围CMOS电路(例如，控制电路)(未示出)制造在衬底191上并且用于促进阵列器件100和180的操作。例如，外围CMOS电路可以包括金属-氧化物-半导体场效应晶体管(MOSFET)并且提供功能器件(例如，页缓冲器、感测放大器、列解码器和行解码器)。在衬底191和CMOS电路之上沉积电介质层192。在电介质层192中形成连接焊盘(例如，连接焊盘193、194和195)以及过孔。电介质层192可以包括一种或多种电介质材料，例如氧化硅和氮化硅。连接焊盘193-195被配置为与3D阵列器件100的互连，并且可以包括导电材料，例如W、Co、Cu、Al或其组合。
对于3D阵列器件100和180以及外围器件190，衬底110或191的底侧可以被称为背侧，并且具有连接焊盘177-179、187-188或193-195的一侧可以被称为正侧或面侧。此外，形成在器件100、180和190的面侧上的连接焊盘177-179、187-188或193-195可以被称为正面焊盘。
图15和图16示意性地示出了根据本公开的方面的示例性3D存储器结构198的制造工艺。图15-图16的截面图在Y-Z平面中。3D存储器结构198包括图11中所示的3D阵列器件100和图14中所示的外围器件190。
3D阵列器件100和外围器件190通过倒装芯片键合方法键合在一起以形成3D存储器结构198，如图15所示。在一些方面中，3D阵列器件100被垂直地翻转并且变为上下倒置，其中连接焊盘177-179的顶表面在Z方向上面向下。将两个器件放置在一起，使得3D阵列器件100在外围器件190上方。在进行对准之后，例如，在将连接焊盘177-179分别与连接焊盘193-195对准之后，将3D阵列器件100和外围器件190面对面接合并且键合在一起。层堆叠体146和外围CMOS电路变为夹在衬底110与191之间或掺杂区域111与衬底191之间。在一些方面中，焊料或导电粘合剂用于将连接焊盘177-179分别与连接焊盘193-195键合。这样，连接焊盘177-179分别连接到连接焊盘193-195。在完成倒装芯片键合工艺之后，3D阵列器件100和外围器件190电连通。
之后，从底表面(在倒装芯片键合之后)，通过诸如晶片研磨、干法蚀刻、湿法蚀刻、CMP或其组合的减薄工艺减薄3D阵列器件100的衬底110。通过沉积工艺(例如，CVD或PVD工艺)在掺杂区域111之上生长电介质层112。通过干法蚀刻工艺或者干法蚀刻和湿法蚀刻工艺的组合在互连触点172和173之上形成开口。开口穿透电介质层112和掺杂区域111，并且在开口的底部处暴露互连触点172和173。此外，执行CVD或PVD工艺，以在开口的侧壁和底部上沉积电介质层(例如，氧化硅或氮化硅层)。蚀刻掉在开口的底部处的电介质层。填充开口，以分别形成连接到互连触点172和173的过孔113和114,。
在制成过孔113和114之后，通过CVD、PVD、ALD、电镀、化学镀或其组合沉积导体层115和116。导体层115和116分别布置在过孔113和114之上并且分别接触过孔113和114，并且包括诸如W、Co、Cu、Al或其组合的导电材料。导体层115和116也可以被称为导体元件。此外，执行CVD或PVD工艺，以增厚电介质层112，并且用电介质材料覆盖导体层115和116。类似于连接焊盘177-179的形成，形成开口，并且然后用导电材料填充开口，以形成连接焊盘117。形成在导体层115之上并且连接到导体层115的连接焊盘117被配置为用于3D阵列器件100与180之间的连接。形成在3D阵列器件100的背侧上的连接焊盘117可以被称为背面焊盘。
图17、图18和图19示意性地示出了根据本公开的方面的示例性3D存储器器件199的制造工艺。图17-图19的截面图在Y-Z平面中。3D存储器器件199包括图16中所示的包括3D阵列器件100和外围器件190的3D存储器结构198以及图13中所示的3D阵列器件180。外围器件190被配置为控制存储器器件199。
通过倒装芯片键合方法来键合3D存储器结构198和阵列器件180，以形成如图17中所示的3D存储器器件199。在一些方面中，3D阵列器件180被垂直地翻转并且变为上下倒置，其中连接焊盘187-188的顶表面在Z方向上面向下。然后，将3D阵列器件180放置在存储器结构198上方，其中，连接焊盘188分别与连接焊盘117对准。然后，3D阵列器件180和存储器结构198接合并且键合在一起。阵列器件180和100的层堆叠体146变为夹在阵列器件180的掺杂区域111与外围器件190之间。在一些方面中，焊料或导电粘合剂用于分别键合连接焊盘188与连接焊盘117。这样，连接焊盘188连接到连接焊盘117。在完成倒装芯片键合工艺之后，3D阵列器件180和外围器件190电连通。
在倒装芯片键合之后，通过减薄工艺减薄3D阵列器件180的衬底110。通过沉积工艺在掺杂区域111之上形成电介质层118。如图18中所示，通过例如干法蚀刻工艺或者干法和湿法蚀刻工艺的组合制成开口122。在一些方面中，开口122还可以被视为沟槽。开口122穿透阵列器件180的电介质层118、掺杂区域111和电介质层121，并且部分地穿透阵列器件100的电介质层112，从而在开口122的底部处暴露导体层116。开口122可以在互连触点182的旁边或者在阶梯结构或层堆叠体146的一侧上。
在互连触点182之上，通过干法蚀刻或者干法和湿法蚀刻的组合形成开口123，以暴露互连触点182。如图18中所示，开口123穿过电介质层118和掺杂区域111。执行诸如CVD或PVD的沉积工艺，以在开口123的侧壁和底部上沉积电介质层(例如，氧化硅或氮化硅层)。在蚀刻开口123的底部处的电介质层之后，导电材料填充在开口中，以形成过孔124，过孔124分别与掺杂区域111隔离并且分别连接到互连触点182。
此外，通过诸如CVD、PVD、ALD、电镀、化学镀或其任何组合的沉积工艺形成接触焊盘125以及导体层126和127。在一些方面中，接触焊盘125以及导体层126和127用相同的材料同时形成。替代地，接触焊盘125以及导体层126和127用不同的材料单独形成。用于接触焊盘125以及导体层126和127的导电材料可以包括例如W、Co、Cu、Al或其组合。如图19中所示，导体层126和127分别布置在过孔124和半导体层131之上。导体层126接触过孔124。接触焊盘125被配置为用于3D存储器器件199与另一器件之间的连接，并且键合导线可以键合在接触焊盘125上。可选地，可以在导体层116之上制成单一接触焊盘(未示出)，而不是多个接触焊盘(例如，接触焊盘125)。
接触焊盘125在开口122中形成在3D阵列器件100上。横向地，接触焊盘125被电介质层112包围、在互连触点172和182旁边、并且在阵列器件100和180的阶梯结构和层堆叠体146的一侧上。在垂直方向上，接触焊盘125形成在电介质层112上、并且在导体层116和互连触点173之上并且连接到导体层116和互连触点173。接触焊盘125通过互连触点173和连接焊盘195连接到外围器件190。并且沿垂直方向，接触焊盘125相对于阵列器件100或外围器件190设置在阵列器件100和180的层堆叠体146的层级之间、相对于阵列器件100或外围器件190设置在阵列器件100和180的NAND存储器单元的层级之间、或者设置在阵列器件180和外围器件190之间。如本文所使用，阵列器件180的层堆叠体146相对于阵列器件100或外围器件190的层级指示穿过层堆叠体146的X-Y平面。类似地，阵列器件180的NAND存储器单元相对于阵列器件100或外围器件190的层级指示穿过阵列器件180的NAND存储器单元的X-Y平面。类似地，接触焊盘125相对于阵列器件100或外围器件190的层级指示穿过接触焊盘125的X-Y平面。相对于Z轴测量层级的高度，即在层级处的X-Y平面的高度。此外，接触焊盘125可以相对于阵列器件100或外围器件190设置在连接焊盘187-188下方或者阵列器件180下方的水层级处。例如，开口122可以到达在阵列器件100的掺杂区域111下方的层级，并且接触焊盘可以形成在阵列器件100的掺杂区域111下方的层级处。
如本文所使用，术语“接近”是用于描述一种材料、一个元件、一个区域或一个子区域布置在另一种材料、另一个元件、另一个特征、另一个区域或另一个子区域附近的空间相对术语。术语“接近”包括间接相邻、直接相邻和在内部的设置。例如，当开口122的底部和接触焊盘125被布置为相对于阵列器件100或外围器件190接近连接焊盘187-188的层级时，其指示开口122的底部和接触焊盘125被布置为比阵列器件180的掺杂区域111的层级更靠近连接焊盘187-188的层级。
在一些方面中，开口122的底部和接触焊盘125可以被布置为相对于阵列器件100或外围器件190接近连接焊盘187-188的层级。例如，开口122的底部和接触焊盘125可以被布置为相对于阵列器件100或外围器件190接近连接焊盘187-188的层级并且在连接焊盘187-188的层级上方或下方。可选地，开口122的底部和接触焊盘125还可以被布置在连接焊盘187-188与阵列器件180的层堆叠体146沿Z轴的中点之间的层级处。在这种情况下，导体层116未在开口122的底部处暴露。可以制成附加触点(未示出)，其延伸穿过阵列器件180的电介质层121和电介质112，以到达并且接触导体层116。然后，接触焊盘125可以形成在附加触点之上并且接触附加触点。这样，接触焊盘125可以相对于阵列器件100或外围器件190在连接焊盘187-188的层级处、或者在连接焊盘187-188与阵列器件180的层堆叠体146沿Z轴的中点之间的层级处。
此外，沉积电介质材料以覆盖导体层126和127，并且增厚电介质层118。在3D存储器器件199之上，形成另一电介质层128，另一电介质层128覆盖层118、接触焊盘125以及开口122的侧壁。电介质层128用作钝化层，其可以包括诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)或其组合的材料。可以执行诸如CVD或PVD的沉积工艺。接下来，执行干法蚀刻工艺或者干法和湿法蚀刻工艺，以去除电介质层128的在开口122的底部处的部分，以暴露接触焊盘125，如图19中所示。
之后，执行其他制造步骤或工艺，以完成3D存储器器件199的制造。为了简单起见，省略了其他制造步骤或工艺的细节。
如图19中所示，接触焊盘125布置在阵列器件100上并且通过布置在阵列器件100中的互连触点173连接到外围器件190。如果接触焊盘125形成在阵列器件180上，则接触焊盘将通过布置在阵列器件100和180两者中的互连触点连接到外围器件190。在这种情况下，在阵列器件100和180两者中定位在接触焊盘125之下的互连触点导致额外的寄生电容，该寄生电容将影响3D存储器器件199的高速操作。因此，通过将接触焊盘125放置在阵列器件100上，可以增强3D存储器器件199的性能。
另外，如果开口122不存在，则氢可能仅通过阵列器件180顶层(例如，层128和118)和掺杂区域111扩散，这在图19中通过从层128开始的箭头虚线示意性示出。在这种情形中，阵列器件180的半导体层131的多晶硅可以接收到足够的氢用于缺陷修复。然而，阵列器件100的半导体层131的多晶硅可能无法获得足够的氢用于缺陷修复。当开口122足够靠近阵列器件100时，氢可以通过开口122的侧壁扩散，以到达阵列器件100的半导体层131，如图19中从开口122的侧壁开始的箭头虚线示意性所示。这样，阵列器件100的半导体层131的多晶硅可以获得足够的氢用于缺陷修复。可以提高3D存储器器件199的质量和产量。
在一些方面中，在没有功能结构的区域(例如，在电介质层112上方的电介质区域)中形成一个或多个附加开口(未示出)。附加开口可以暴露阵列器件100。可选地，当制造开口122时可以形成附加开口。附加开口也可以是附加沟槽。在一些方面中，附加开口布置在开口122周围和/或层堆叠体146周围。可选地，附加开口中的一些可以与开口122合并，以形成更大开口。在某些方面中，附加开口中的一些穿透阵列器件180的电介质层118、掺杂区域111和电介质层121，并且部分地穿过阵列器件100的电介质层112。附加开口进一步提高了3D存储器器件199的氢扩散、质量和产量。在完成氢扩散工艺之后，用电介质材料(例如，氮化硅)填充附加开口，从而形成附加的电介质区域。附加的电介质区域在阵列器件100之上并且可以与阵列器件100连接。
在一些方面中，键合阵列器件100和180，以形成阵列器件堆叠体，但是外围器件190被安装在阵列器件堆叠体旁边。在这种情况下，外围器件190可以例如经由印刷电路板(PCB)连接到阵列器件100和180。例如，阵列器件100可以安装在PCB上，并且阵列器件180可以以与以上所示方式类似的方式与阵列器件100键合。阵列器件100和180可以形成与图19中所示的器件199的一部分类似的阵列器件堆叠体。此外，与图19中所示的构造类似，可以在器件180上形成开口，并且可以在开口的底部处制成接触焊盘。因此，可以降低寄生电容并且可以提高性能。
图20示出了根据本公开的方面用于制造3D存储器器件的示意流程图200。在211处，在3D阵列器件的衬底的顶表面之上沉积牺牲层。衬底包括半导体衬底，例如单晶硅衬底。在一方面中，在沉积牺牲层之前在衬底上生长覆盖层。覆盖层包括在衬底之上相继生长的单层或多层。例如，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他方面中，可以沉积牺牲层而无需首先在衬底之上沉积覆盖层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，制造3D阵列器件的层堆叠体。层堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层包括第一电介质层，并且第二堆叠层包括与第一电介质层不同的第二电介质层。在一些方面中，第一电介质层和第二电介质层中的一个被用作牺牲堆叠层。
在212处，执行阶梯形成工艺，以层堆叠体的一部分转换成阶梯结构。阶梯形成工艺包括多次蚀刻，多次蚀刻用于将层堆叠体的一部分修整成阶梯结构。执行沉积工艺，以沉积电介质层，以覆盖阶梯结构。电介质层的在阶梯结构的一侧上的一部分被用作接触区域，其中用于接触焊盘的互连触点或者用于接触焊盘的开口被配置。
此外，形成延伸穿过层堆叠体和牺牲层的沟道孔，以暴露衬底的部分。在每一个沟道孔的侧壁和底表面上沉积功能层和沟道层。形成功能层包括在沟道孔的侧壁上沉积阻挡层、在阻挡层上沉积电荷捕获层、以及在电荷捕获层上沉积隧道绝缘层。在隧道绝缘层上沉积的沟道层用作半导体沟道。
此外，形成3D阵列器件的栅极线缝隙。沿着垂直方向，栅极线缝隙延伸穿过层堆叠体。在蚀刻栅极线缝隙之后，暴露牺牲层的部分。
在213处，蚀刻掉牺牲层并且在衬底上方创建空腔。空腔在暴露功能层的阻挡层在空腔中的底部部分。如果覆盖层沉积在衬底上，则覆盖层也暴露在空腔中。分别蚀刻掉相继暴露在空腔中的功能层的层，包括阻挡层、电荷捕获层和隧道绝缘层。结果，在空腔中去除功能层的靠近衬底的部分。如果沉积覆盖层，则在蚀刻功能层的部分的工艺期间或者在另一选择性蚀刻工艺中蚀刻掉覆盖层。因此，在空腔中暴露衬底的部分以及沟道层的部分。
之后，执行沉积工艺，以在空腔中生长半导体层，例如，多晶硅层。半导体层接触沟道层和衬底。
在一些方面中，层堆叠体包括两个电介质堆叠层，并且堆叠层中的一个是牺牲层。牺牲堆叠层在214处被蚀刻掉，以留下空腔，然后用导电材料填充空腔，以形成导体层。
此外，在栅极线缝隙的侧壁和底表面上沉积电介质层。选择性地蚀刻掉电介质层的在底表面上的部分，以暴露半导体层。在栅极线缝隙中沉积诸如TiN、W、Cu、Al和/或掺杂多晶硅的导电材料，以形成接触半导体层的阵列公共源极。
在214之后，在215处执行蚀刻和沉积工艺，以形成字线触点、互连触点、过孔、导体层和连接焊盘。3D阵列器件变为第一阵列器件。
在214之后，在216处执行蚀刻和沉积工艺，以形成字线触点、互连触点、过孔、导体层和连接焊盘。3D阵列器件变为第二阵列器件。
在217处，执行倒装芯片键合工艺，以将第一阵列器件与外围器件键合，或者将第一阵列器件与外围器件固定，以创建3D存储器结构。在一些方面中，第一阵列器件被上下翻转，并且定位在外围器件上方。第一阵列器件和外围器件的连接焊盘被对准，然后被键合。在减薄第一阵列器件的衬底之后，执行蚀刻和沉积工艺，以在第一阵列器件的接触区域中的互连触点之上形成过孔、导体层和连接焊盘。
在218处，执行倒装芯片键合，以将第二阵列器件与3D存储器结构的第一阵列器件键合，以形成3D存储器器件。在一些方面中，第二阵列器件被上下翻转，并且定位在第一阵列器件上方。第一阵列器件和第二阵列器件的连接焊盘被对准，然后被键合。在键合工艺之后，减薄第二阵列器件的衬底，并且沉积电介质层。
在219处，执行蚀刻工艺，以形成穿透第二阵列器件的接触区域的开口，以暴露第一阵列器件上的导体层。此外，执行蚀刻和沉积工艺，以形成设置在第二阵列器件的互连触点之上并且连接到第二阵列器件的互连触点的过孔。之后，执行沉积工艺，以在第一阵列器件的暴露导体层之上形成接触焊盘。接触焊盘被配置为用于导线键合，以与其他器件连接。此外，在沉积工艺中，在连接到第二阵列器件的互连触点的过孔之上形成导体层。
图21-图24示意性地示出了根据本公开的方面的示例性3D阵列器件300的制造工艺。在图21-图24中，截面图在Y-Z平面中。如图21中所示，3D阵列器件300包括衬底310。衬底310包括半导体层，例如，未掺杂或轻掺杂的单晶硅层。在一些方面中，用n型掺杂剂掺杂衬底310的顶部部分，以形成掺杂区域311。覆盖层320沉积在掺杂区域311之上。覆盖层320是牺牲层并且可以包括单层或者多层。例如，覆盖层320可以包括氧化硅层和氮化硅层中的一个或多个。覆盖层320通过CVD、PVD、ALD或其组合沉积。替代地，覆盖层320可以包括另一材料，例如，氧化铝。
在覆盖层320之上，沉积牺牲层330。牺牲层330包括半导体材料或电介质材料。在以下描述中，作为示例，牺牲层330是多晶硅层。在形成牺牲层330之后，沉积层堆叠体340。层堆叠体340包括多对堆叠层341和342，即，堆叠层341和342交替堆叠。
在一些方面中，堆叠层341和342包括第一电介质层和不同于第一电介质层的第二电介质层。交替的堆叠层341和342可以经由CVD、PVD、ALD或其组合沉积。在以下描述中，用于堆叠层341和342(即第一电介质层和第二电介质层)的材料分别为氧化硅和氮化硅。氧化硅层用作隔离堆叠层，并且氮化硅层用作牺牲堆叠层。
此外，执行阶梯形成工艺，以在沟道孔区域332中将层堆叠体340的一部分修整成阶梯结构。阶梯结构被形成电介质层321的电介质材料(例如，氧化硅)覆盖。在阶梯形成工艺期间，在接触区域333中的堆叠层341和342、覆盖层320以及牺牲层330保持不变。3D阵列器件300的接触区域333被配置用于接触焊盘的互连触点或者用于接触焊盘的开口。接触区域333中的堆叠层341和342在保留的牺牲层330和保留的覆盖层320之上形成层堆叠体347，如图22中所示。层堆叠体347包含堆叠层341和342，即交替的第一电介质层和第二电介质层，并且形成具有电介质层321的电介质区域。水平地，层堆叠体347在阶梯结构和层堆叠体346的一侧上，例如，在阶梯结构的左侧上，并且阶梯结构在层堆叠体340与347之间。阶梯结构和层堆叠体347通过沉积在掺杂区域311之上的电介质层321的一部分隔开。
图23示出了根据本公开的方面的在某一阶段处的3D阵列器件300的示意截面图。在制成层堆叠体340之后，形成沟道孔350。图23所示的沟道孔350的量、尺寸和布置是示例性的，并且用于描述结构和制造方法。
沟道孔350可以具有圆柱形状或柱形状，其延伸穿过层堆叠体340、牺牲层330和覆盖层320并且部分地穿透掺杂区域311。在形成沟道孔350之后，在沟道孔的侧壁和底部上沉积功能层351。功能层351包括在沟道孔的侧壁和底部上的阻挡层、在阻挡层的表面上的电荷捕获层、以及在电荷捕获层的表面上的隧道绝缘层。
在一些方面中，功能层351包括在以下描述中使用的ONO结构。例如，沉积氧化硅层作为阻挡层，沉积氮化硅层作为电荷捕获层，并且沉积另一氧化硅层作为隧道绝缘层。在隧道绝缘层上，沉积多晶硅层作为沟道层355。与沟道孔类似，沟道层355也延伸穿过层堆叠体340并且到掺杂区域311中。在形成沟道层355之后，用氧化物材料填充沟道孔350。通过包括导电材料(例如，金属W)并且接触沟道层355的插塞密封沟道孔350。
此外，通过干法蚀刻工艺或者干法和湿法蚀刻工艺的组合形成栅极线缝隙360。栅极线缝隙360延伸穿过层堆叠体340，并且在Z方向上到达或者部分地穿透牺牲层330。这样，在栅极线缝隙360的底部处，暴露牺牲层330的部分。在栅极线缝隙360的侧壁和底部上沉积间隔物层(未示出)，并且通过蚀刻去除间隔物层的在缝隙360的底部处的部分，以再次暴露牺牲层330。蚀刻掉牺牲层330。牺牲层330的去除创建空腔，并且暴露覆盖层320以及阻挡层形成在沟道孔350中的底部部分。蚀刻掉阻挡层、电荷捕获层和隧道绝缘层的部分，从而暴露沟道层355的底部部分。当蚀刻掉功能层351的底部部分时或者在附加的选择性蚀刻工艺中，去除覆盖层320，从而暴露掺杂区域311的顶表面。
用半导体材料(例如，多晶硅)填充空腔，以形成半导体层331。半导体层331沉积在掺杂区域311和沟道层355的暴露部分的表面上。此外，通过蚀刻去除牺牲堆叠层342，并且用包括导电材料(例如，W)的导体层345代替牺牲堆叠层342。在形成导体层345之后，层堆叠体340变为层堆叠体346，如图23中所示。层堆叠体346包含交替的堆叠层341和345。层堆叠体346和347的堆叠层341相同，因为两个堆叠体的层341同时用相同的材料形成。
在层堆叠体346中，每一个导体层345被配置为沿着Y方向或者在X-Y平面中电连接一行或者多行的NAND存储器单元，并且被配置为用于3D阵列器件300的字线。形成在沟道孔350中的沟道层355被配置为沿着Z方向电连接NAND串，并且被配置为用于3D阵列器件300的位线。
用导电材料361(例如，掺杂多晶硅)和导电插塞362(例如，具有金属W)填充栅极线缝隙360。在一些方面中，被填充的栅极线缝隙变为用于3D阵列器件300的阵列公共源极。
之后，形成用于字线触点371以及互连触点372和373的开口。用导电材料(例如，W、Co、Cu、Al或其组合)分别填充开口，以形成触点371-373。如图24中所示，在接触区域333中并且在阶梯结构的一侧上形成互连触点373。阶梯结构在触点372-373与层堆叠体346之间。互连触点373延伸穿过层堆叠体347，并且到达层堆叠体347与牺牲层330之间的层级。这样，互连触点373和牺牲层330通过电介质层321的一部分电隔离。在一些方面中，互连触点372设置在触点373与阶梯结构之间，从而垂直地延伸以到达掺杂区域311。替代地，互连触点372可以延伸到电介质层321中的掺杂区域311上方的层级。在一些其他方面中，互连触点372穿过层堆叠体347，并且延伸到在层堆叠体347与牺牲层330之间的层级。互连触点372和373布置在包含层堆叠体347和电介质层321的电介质区域中，并且电介质区域相对于衬底310在阵列器件300的层堆叠体346和NAND存储器单元旁边。
与阵列器件100的过孔174、导体层175和过孔176的形成类似，执行蚀刻和沉积工艺，以形成过孔374、导体层375和过孔376。可以使用诸如W、Co、Cu、Al或其组合的导电材料。过孔374和376以及导体层375分别连接到触点371-373、插塞362和对应NAND串的上端。
此外，与连接焊盘177-179的形成类似，执行蚀刻和沉积工艺，以制造连接焊盘377、378和379。可以使用诸如W、Co、Cu、Al或其组合的导电材料。连接焊盘377分别连接到字线触点371、插塞362和对应NAND串的上端。连接焊盘378-379分别连接到互连触点372-373。
参考图25，在用导电材料361和导电插塞362填充栅极线缝隙360之后，形成字线触点381和互连触点382，并且3D阵列器件300变为3D阵列器件380。触点381-382的形成可以与阵列器件300的触点371-372的形成类似。如图25中所示，层堆叠体347布置在接触区域383中，并且互连触点381-382、阶梯结构和层堆叠体346布置在沟道孔区域389中。层堆叠体347在接触区域383中的一部分被配置为用于接触焊盘的开口。层堆叠体347和电介质层321的一部分形成在层堆叠体346和NAND存储器单元旁边的电介质区域。在一些方面中，互连触点382延伸以到达掺杂区域311。替代地，互连触点382可以延伸到电介质层321中的掺杂区域311上方的层级。在一些其他方面中，互连触点382可以穿过层堆叠体347，并且延伸到在层堆叠体347与牺牲层330之间的层级。触点381-382的导电材料可以包括W、Co、Cu、Al或其组合。
与阵列器件300的过孔374、导体层375和过孔376的形成类似，执行蚀刻和沉积工艺，以形成过孔384、导体层385和过孔386。可以使用诸如W、Co、Cu、Al或其组合的导电材料。过孔384和386以及导体层385分别连接到触点381-382、插塞362和对应NAND串的上端。
之后，与连接焊盘377-378的形成类似，执行蚀刻和沉积工艺，以制造连接焊盘387和388。可以使用诸如W、Co、Cu、Al或其组合的导电材料。连接焊盘387分别连接到字线触点381、插塞362和对应NAND串的上端。连接焊盘388分别连接到互连触点382。
图26示意性地示出了根据本公开的方面的在截面图中的外围器件390。外围器件390包括半导体衬底391(例如，单晶硅的衬底)。外围CMOS电路(例如，控制电路)(未示出)制造在衬底391上并且用于促进3D阵列器件300和380的操作。在衬底391之上沉积包括一种或多种电介质材料的电介质层392。在电介质层392中形成连接焊盘(例如，连接焊盘393、394和395)和过孔。连接焊盘393-395被配置为用于与3D阵列器件300的互连，并且包括导电材料(例如，W、Co、Cu、Al或其组合)。
图27示出了根据本公开的方面的在制造工艺中的某一阶段处的示例性3D存储器结构398。图27的截面图在Y-Z平面中。3D存储器器件398通过以倒装芯片键合工艺将图24所示的3D阵列器件300与图26所示的外围器件390键合而形成。
在一些方面中，3D阵列器件300被垂直地翻转，并且变为在外围器件390之上上下倒置。在进行对准之后，例如，在连接焊盘377-379分别与连接焊盘393-395对准之后，3D阵列器件300和外围器件390面对面接合并且键合在一起。层堆叠体346和外围CMOS电路变为夹在掺杂区域311与衬底391之间。在一些方面中，焊料或导电粘合剂用于键合对准的连接焊盘键合。这样，连接焊盘377-379分别连接到连接焊盘393-395。在完成倒装芯片键合工艺之后，3D阵列器件300和外围器件390电连通。
之后，通过减薄工艺减薄3D阵列器件300的衬底310。通过沉积在掺杂区域311之上生长电介质层312。与过孔113-114、导体层115-116和连接焊盘117的形成类似，执行蚀刻和沉积工艺，以分别形成过孔313和314、导体层315和316以及连接焊盘317。由于过孔313穿过掺杂区域311，并且过孔314穿过掺杂区域311和牺牲层330，因此在用导电材料填充开口以形成过孔313和314之前，在开口的侧壁上生长电介质层。导体层316还可以被称为导体元件，并且导体层316形成在过孔314和互连触点373之上并且连接到过孔314和互连触点373。形成在导体层315和互连触点372之上并且连接到导体层315和互连触点372的连接焊盘317被配置为用于3D阵列器件300与380之间的连接。
图28示出了根据本公开的方面的在制造工艺的某一阶段处的示例性3D存储器器件399。图28的截面图在Y-Z平面中。3D存储器器件399包括图27中所示的包括3D阵列器件300和外围器件390的3D存储器结构398以及图25中所示的3D阵列器件380。外围器件390被配置为控制存储器器件399。
通倒装芯片键合方法来键合3D存储器结构398和阵列器件380，以形成如图28中所示的3D存储器器件399。在一些方面中，3D阵列器件380被垂直地翻转，并且变为在存储器结构398之上上下倒置。在对准之后，3D阵列器件380和存储器结构398接合并且键合在一起。在一些方面中，焊料或导电粘合剂用于键合连接焊盘388与连接焊盘317。这样，连接焊盘388分别连接到连接焊盘317。在完成倒装芯片键合工艺之后，3D阵列器件380和外围器件390电连通。
此外，使用减薄方法减薄3D阵列器件380的衬底310。通过沉积工艺在掺杂区域311之上形成电介质层318。如图28中所示，通过例如干法蚀刻工艺或者干法和湿法蚀刻工艺的组合制成开口322。在一些方面中，开口322还可以被视为沟槽。开口322穿透阵列器件380的电介质层318、掺杂区域311、覆盖层320、牺牲层330、层堆叠体347和电介质层321，并且部分地穿透阵列器件300的电介质层312，从而在开口322的底部处暴露阵列器件300上的导体层316。开口322在互连触点372和382旁边，或者相对于外围器件390在阶梯结构和层堆叠体346的一侧上。由于开口322穿过阵列器件380的层堆叠体347，因此在制成开口322之后，去除层堆叠体347的一部分。形成开口322之后的层堆叠体347的剩余部分仍然可以被视为层堆叠体347。剩余的层堆叠体347至少部分地围绕开口322，并且在阵列器件380的层堆叠体346和NAND存储器单元旁边形成具有电介质层321的电介质区域。
在互连触点382之上，以与3D存储器器件199的过孔124的形成类似的方式形成过孔324。在过孔324与掺杂区域311之间形成电介质层用于隔离。
此外，通过诸如CVD、PVD、ALD、电镀、化学镀或其任何组合的沉积工艺形成接触焊盘325以及导体层326和327。用于接触焊盘325以及导体层326和327的导电材料可以包括例如W、Co、Cu、Al或其组合。如图28中所示，导体层326和327分别布置在过孔324和半导体层331之上。导体层326通过过孔324连接到互连触点382。接触焊盘325被配置为用于3D存储器器件399与其他器件之间的连接，并且键合导线可以键合在接触焊盘325上。
接触焊盘325在开口322内形成在3D阵列器件300上。横向地，接触焊盘325被电介质层312包围、在互连触点372和382旁边，并且在阶梯结构和层堆叠体346的一侧上。在垂直方向上，接触焊盘325形成在电介质层312上、并且在导体层316和互连触点373之上并且连接到导体层316和互连触点373。接触焊盘325通过互连触点373连接到外围器件390的连接焊盘395。并且沿垂直方向，接触焊盘325设置在阵列器件300和380的层堆叠体347之间、和/或在阵列器件380与外围器件390之间。接触焊盘325还可以设置在层堆叠体346的层级之间、设置在阵列器件300和380的NAND存储器单元的层级之间、或者相对于外围器件390设置在阵列器件380的下方的层级上。
在一些方面中，开口322到达阵列器件300的掺杂区域311下方的层级，例如，阵列器件300的层堆叠体347内的位置。例如，在制成互连触点373时，触点373的底部可以布置在层堆叠体347内。可选地，开口322可以到达并且暴露阵列器件300的层堆叠体347，并且可以在触点373的在层堆叠体347内的端部之上形成接触焊盘325。
之后，通过CVD或PVD沉积钝化层328，并且执行其他制造步骤或工艺，以完成3D存储器器件399的制造。为了简单起见，省略了其他制造步骤或工艺的细节。
如图28中所示，接触焊盘325形成在阵列器件300上。如果接触焊盘325被配置在阵列器件380上，则必须在阵列器件380和300两者中都制成互连触点。然后，寄生电容可能增大，并且影响3D存储器器件399的高速操作。因此，形成在阵列器件300上的接触焊盘325可以提高器件399的性能。
与3D存储器器件199的开口122类似，开口322可以改进氢扩散，用于3D存储器器件399的多晶硅缺陷修复。在一些方面中，在没有功能结构的区域(例如，在电介质层312上方的电介质区域)中，形成一个或多个附加开口(未示出)。附加开口可以暴露阵列器件300。可选地，在制造开口322时，可以形成附加开口。附加开口还可以是附加沟槽。在一些方面中，附加开口布置在开口322周围、和/或阵列器件380的层堆叠体346或NAND存储器单元周围。可选地，附加开口中的一些可以与开口322合并，以形成更大开口。在某些方面中，附加开口中的一些穿透阵列器件380的电介质层318、掺杂区域311、层堆叠体347和电介质层321，并且部分地穿透阵列器件300的电介质层312。附加开口可以进一步提高3D存储器器件399的氢扩散、质量和产量。在完成氢扩散工艺之后，用电介质材料(例如，氮化硅)填充附加开口，以形成附加的电介质区域。附加的电介质区域在阵列器件300之上并且可以与阵列器件100连接。
虽然本公开的原理和实施方式是通过使用说明书中的具体方面来描述的，但是方面的上述描述仅旨在帮助理解本公开。另外，上述不同方面的特征可以组合以形成附加的方面。本领域普通技术人员可以根据本公开的思想对具体实施方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开的限制。

Claims (26)

1.一种用于制造三维(3D)存储器器件的方法，包括：
制备具有第一阵列器件和第二阵列器件的堆叠器件，其中：
所述第一阵列器件包括在所述第一阵列器件的面侧上的多个第一正面焊盘、在所述第一阵列器件的背侧上的多个第一背面焊盘、以及连接到所述多个第一正面焊盘的一部分的多个互连触点；并且
所述第二阵列器件包括在所述第二阵列器件的面侧上并且与所述多个第一背面焊盘键合的多个第二正面焊盘；
在所述第二阵列器件的背侧上形成开口；以及
形成一个或多个接触焊盘，所述一个或多个接触焊盘设置在所述开口中，所述一个或多个接触焊盘在所述多个互连触点中的一个或多个互连触点之上并且连接到所述多个互连触点中的一个或多个互连触点，并且所述一个或多个接触焊盘相对于所述第一阵列器件在接近所述多个第二正面焊盘的层级处。
2.根据权利要求1所述的方法，其中，制备所述堆叠器件包括：
在所述第一阵列器件的第一衬底之上形成多个第一存储器单元；以及
在所述第二阵列器件的第二衬底之上形成多个第二存储器单元。
3.根据权利要求1所述的方法，其中，制备所述堆叠器件还包括：
在将所述多个第二正面焊盘与所述多个第一背面焊盘键合之前，形成设置在所述多个互连触点中的所述一个或多个互连触点之上并且连接到所述多个互连触点中的所述一个或多个互连触点的一个或多个导体元件。
4.根据权利要求3所述的方法，其中，在所述第二阵列器件的背侧上形成所述开口包括：
穿过所述第二阵列器件形成所述开口，以暴露所述一个或多个导体元件。
5.根据权利要求3所述的方法，其中，形成所述一个或多个接触焊盘包括：
形成设置在所述一个或多个导体元件之上并且连接到所述一个或多个导体元件的所述一个或多个接触焊盘。
6.根据权利要求2所述的方法，其中：
所述一个或多个接触焊盘相对于所述第一阵列器件形成在所述多个第二存储器单元的层级处、或者所述多个第二存储器单元下方。
7.根据权利要求2所述的方法，其中，形成所述多个第一存储器单元包括：
形成第一层堆叠体，所述第一层堆叠体包括彼此交替堆叠的多个第一电介质层和多个第一导体层；以及
穿过所述第一层堆叠体形成所述多个第一存储器单元。
8.根据权利要求7所述的方法，其中，穿过所述第一层堆叠体形成所述多个第一存储器单元包括：
修整所述第一层堆叠体的一部分，以形成阶梯结构。
9.根据权利要求7所述的方法，还包括：
在所述第一层堆叠体旁边形成第二层堆叠体，所述第二层堆叠体包括彼此交替堆叠的多个第二电介质层和多个第三电介质层，并且所述多个互连触点的一部分穿过所述第二层堆叠体。
10.根据权利要求7所述的方法，其中，穿过所述第一层堆叠体形成所述多个第一存储器单元还包括：
形成延伸穿过所述第一层堆叠体的功能层，所述功能层包括阻挡层、电荷捕获层、和/或隧道绝缘层；以及
形成沟道层，所述沟道层延伸穿过所述第一层堆叠体并且连接所述多个第一存储器单元的一部分，并且所述功能层在所述沟道层与所述第一层堆叠体之间。
11.根据权利要求2所述的方法，其中，形成所述多个第二存储器单元包括：
形成第三层堆叠体，所述第三层堆叠体包括彼此交替堆叠的多个第四电介质层和多个第二导体层；以及
穿过所述第三层堆叠体形成所述多个第二存储器单元。
12.根据权利要求11所述的方法，还包括：
在所述开口周围和/或在所述第三层堆叠体周围形成一个或多个沟槽；以及
用电介质材料填充所述一个或多个沟槽。
13.根据权利要求1所述的方法，还包括：
将所述多个第一正面焊盘与在外围器件的面侧上的多个第三正面焊盘键合。
14.一种三维(3D)存储器器件，包括：
具有第一阵列器件和第二阵列器件的堆叠器件，其中：
所述第一阵列器件包括在所述第一阵列器件的面侧上的多个第一正面焊盘、在所述第一阵列器件的背侧上的多个第一背面焊盘、以及连接到所述多个第一正面焊盘的一部分的多个互连触点；并且
所述第二阵列器件包括在所述第二阵列器件的面侧上并且与所述多个第一背面焊盘键合的多个第二正面焊盘；
在所述第二阵列器件的背侧上的开口；以及
在所述开口的底部处的一个或多个接触焊盘，所述一个或多个接触焊盘设置在所述多个互连触点中的一个或多个互连触点之上并且连接到所述多个互连触点中的一个或多个互连触点，并且所述一个或多个接触焊盘相对于所述第一阵列器件在接近所述多个第二正面焊盘的层级处。
15.根据权利要求14所述的3D存储器器件，其中：
所述第一阵列器件还包括在第一衬底之上的多个第一存储器单元；并且
所述第二阵列器件还包括在第二衬底之上的多个第二存储器单元。
16.根据权利要求14所述的3D存储器器件，还包括：
设置在所述一个或多个接触焊盘与所述多个互连触点中的所述一个或多个之间、并且连接到所述一个或多个接触焊盘和所述多个互连触点中的所述一个或多个的一个或多个导体元件。
17.根据权利要求15所述的3D存储器器件，其中：
所述一个或多个接触焊盘相对于所述第一阵列器件形成在所述多个第二存储器单元与所述多个第一存储器单元的层级之间。
18.根据权利要求15所述的3D存储器器件，其中：
所述一个或多个接触焊盘相对于所述第一阵列器件形成在所述多个第二存储器单元的层级处、或者所述多个第二存储器单元下方。
19.根据权利要求15所述的3D存储器器件，其中，所述第一阵列器件还包括：
第一层堆叠体，所述第一层堆叠体包括彼此交替堆叠的多个第一电介质层和多个第一导体层，所述多个第一存储器单元穿过所述第一层堆叠体设置。
20.根据权利要求19所述的3D存储器器件，其中，所述第一阵列器件还包括：
通过修整所述第一层堆叠体的一部分形成的阶梯结构。
21.根据权利要求19所述的3D存储器器件，其中，所述第一阵列器件还包括：
在所述第一层堆叠体旁边的第二层堆叠体，所述第二层堆叠体包括彼此交替堆叠的多个第二电介质层和多个第三电介质层，所述多个互连触点的一部分穿过所述第二层堆叠体。
22.根据权利要求19所述的3D存储器器件，其中，所述第一阵列器件还包括：
沟道层，所述沟道层延伸穿过所述第一层堆叠体并且连接所述多个第一存储器单元的一部分；以及
功能层，所述功能层延伸穿过所述第一层堆叠体并且形成在所述沟道层与所述第一层堆叠体之间，所述功能层包括阻挡层、电荷捕获层和/或隧道绝缘层。
23.根据权利要求15所述的3D存储器器件，其中，所述第二阵列器件还包括：
第三层堆叠体，所述第三层堆叠体包括彼此交替堆叠的多个第四电介质层和多个第二导体层，所述多个第二存储器单元穿过所述第三层堆叠体设置。
24.根据权利要求23所述的3D存储器器件，还包括：
在所述开口周围和/或在所述第三层堆叠体周围并且在所述第一阵列器件之上的一个或多个电介质区域。
25.根据权利要求14所述的3D存储器器件，还包括：
外围器件，所述外围器件包括在所述外围器件的面侧上并且与所述多个第一正面焊盘键合的多个第三正面焊盘。
26.一种三维(3D)存储器器件，包括：
具有第一阵列器件和第二阵列器件的堆叠器件，其中：
所述第一阵列器件包括在所述第一阵列器件的面侧上的多个第一正面焊盘、在所述第一阵列器件的背侧上的多个第一背面焊盘、以及连接到所述多个第一正面焊盘的一部分的多个互连触点；并且
所述第二阵列器件包括在所述第二阵列器件的面侧上并且与所述多个第一背面焊盘键合的多个第二正面焊盘；以及
一个或多个接触焊盘，所述一个或多个接触焊盘相对于所述第一阵列器件在接近所述多个第二正面焊盘的层级处，并且所述一个或多个接触焊盘设置在所述多个互连触点中的一个或多个互连触点之上并且连接到所述多个互连触点中的一个或多个互连触点。
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GR01 Patent grant
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