KR20210145082A - 정전 방전 회로 및 이의 형성 방법 - Google Patents

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KR20210145082A
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wafer
diode
semiconductor device
power rail
interconnect structures
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타오 이 훙
운-지에 린
잠-웸 리
구오-지 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는, 제1 면 및 제2 면을 갖는 디바이스 웨이퍼를 포함한다. 상기 제1 면과 상기 제2 면은 서로 반대편이다. 상기 반도체 디바이스는, 상기 디바이스 웨이퍼의 제1 면 상에 배치된 복수의 제1 상호접속 구조물들을 포함한다. 상기 반도체 디바이스는, 상기 디바이스 웨이퍼의 제2 면 상에 배치된 복수의 제2 상호접속 구조물들을 포함한다. 상기 복수의 제2 상호접속 구조물들은 제1 파워 레일 및 제2 파워 레일을 포함한다. 상기 반도체 디바이스는, 상기 복수의 제1 상호접속 구조물들 위에 배치된 캐리어 웨이퍼를 포함한다. 상기 반도체 디바이스는, 상기 캐리어 웨이퍼의 면 위에 형성된 정전 방전(ESD) 보호 회로를 포함한다. 상기 ESD 보호 회로는 상기 제1 파워 레일 및 상기 제2 파워 레일에 동작가능하게 커플링된다.

Description

정전 방전 회로 및 이의 형성 방법 {ELECTROSTATIC DISCHARGE CIRCUIT AND METHOD OF FORMING THE SAME}
관련 출원에 대한 상호참조
본 출원은, 2020년 5월 21일 출원된 미국 가특허 출원 번호 제63/028,384호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
본 개시는 일반적으로 반도체 디바이스에 관한 것이며, 구체적으로 정전 방전(ESD; electrostatic discharge) 보호 회로를 포함하는 반도체 디바이스에 관한 것이다.
집적 회로는 다양한 애플리케이션에 널리 사용된다. 이 집적 회로의 신뢰성은 다양한 요인에 의해 영향 받을 수 있다. 하나의 이러한 요인은 ESD일 수 있다. ESD는 집적 회로 내의 전기 전하의 갑작스런 급증을 일으킬 수 있으며, 이는 결국 집적 회로를 고장나게 할 수 있다. ESD는 제조, 어셈블리, 테스트, 현장 동작 등 동안과 같은 넓은 범위의 조건 하에 일어날 수 있기에, ESD로부터의 보호는 집적 회로의 적절한 동작을 위해 결정적일 수 있다.
반도체 디바이스는, 제1 면 및 제2 면을 갖는 디바이스 웨이퍼를 포함한다. 상기 제1 면과 상기 제2 면은 서로 반대편이다. 상기 반도체 디바이스는, 상기 디바이스 웨이퍼의 제1 면 상에 배치된 복수의 제1 상호접속 구조물들을 포함한다. 상기 반도체 디바이스는, 상기 디바이스 웨이퍼의 제2 면 상에 배치된 복수의 제2 상호접속 구조물들을 포함한다. 상기 복수의 제2 상호접속 구조물들은 제1 파워 레일 및 제2 파워 레일을 포함한다. 상기 반도체 디바이스는, 상기 복수의 제1 상호접속 구조물들 위에 배치된 캐리어 웨이퍼를 포함한다. 상기 반도체 디바이스는, 상기 캐리어 웨이퍼의 면 위에 형성된 정전 방전(ESD) 보호 회로를 포함한다. 상기 ESD 보호 회로는 상기 제1 파워 레일 및 상기 제2 파워 레일에 동작가능하게 커플링된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 캐리어 웨이퍼 상에 형성된 정전 방전(ESD) 회로를 포함하는 반도체 디바이스를 제조하기 위한 예시적인 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 및 도 5b는 일부 실시예에 따라 도 1의 방법에 의해 행해지는 다양한 제조 단계 동안 예시적인 반도체 디바이스의 단면도들을 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
금속-산화물-반도체 FET 디바이스와 같은 능동 디바이스를 형성하기 위한 반도체 제조 프로세스는 “FEOL(front-end-of the-line)” 또는 “프론트-엔드” 프로세스와 “BEOL(back-end-of-the-line)” 또는 “백-엔드” 프로세스로서 분류된다. 프론트-엔드 프로세스는 통상적으로, 기판에 n 및 p 영역을 형성하도록 웰 주입을 포함하는 이온 주입에 의한 영역 도핑, 디바이스에 대한 디바이스 활성 영역에의 쉘로우 트렌치 아이솔레이션 또는 LOCOS 아이솔레이션, 게이트 유전체의 퇴적 및 게이트 전도체 형성을 포함하는 게이트 구조물의 형성, 이온 주입 및 열 확산을 포함하는 소스 및 드레인 영역의 형성, 및 기판 콘택의 형성을 포함한다. 백-엔드 프로세스는 통상적으로 능동 디바이스들 사이에 상호접속 구조물을 형성하는 것을 포함한다. 상호접속 구조물은 절연 층에서의 금속 전도체로서 형성되며, 이들은 가끔씩 집합적으로 금속화 층으로 총칭된다.
일반적으로, 능동 디바이스는 디바이스 웨이퍼 위에 형성되며, 디바이스 웨이퍼는 통상적으로 비교적 높은 실리콘 등급(grade)(예컨대, 프라임 등급)을 가질 것이 요구된다. 집적 회로(IC; integrated circuit)의 스케일링 다운 추세에 따라, 능동 디바이스의 밀도는 상당히 증가될 수 있다. 그리하여, 디바이스 웨이퍼 상의 점유 공간(real estate)의 할당은 IC를 설계할 때 점점 더 중요하게 될 수 있다. 이에 관련하여, 통상적으로 디바이스 웨이퍼의 전면(front side) 상에 배치되는 백-엔드 상호접속 구조물의 일부를 그의 배면(back side)으로 이동시키는 개념이 제안되었다. 예를 들어, 전력 신호를 제공하도록 구성되는 상호접속 구조물(통상적으로 VDD(고전압) 파워 레일 및 VSS(접지) 파워 레일로 알려짐)이 디바이스 웨이퍼의 배면 상에 형성될 수 있다. 이를 달성하기 위해, 비교적 낮은 실리콘 등급(예컨대, 테스트 등급, 더미 등급, 재생 등급)을 갖는 캐리어 웨이퍼가 디바이스 웨이퍼에 그의 전면 상에 본딩될 수 있으며, 그리하여 디바이스 웨이퍼의 배면 상의 프로세싱을 가능하게 할 수 있다.
기존의 기술에서, 이러한 캐리어 웨이퍼는 디바이스 웨이퍼의 배면을 프로세싱하는 동안 기계적 기반을 제공하는 데에만 사용되었다. 그러나, 모든 능동 디바이스가 디바이스 웨이퍼 상에 형성되어야 하는 것은 아니며, 예를 들어 동작 속도, 프로세스 노드(치수) 등에 덜 영향을 받는 능동 디바이스의 경우 그러하다. 그리하여, 디바이스 웨이퍼의 점유 공간이 비효율적으로 사용되었을 수 있다. 따라서, 반도체 디바이스를 형성하기 위한 기존의 기술은 전체적으로 만족스럽지는 못하였다.
본 개시는 디바이스 웨이퍼 및 캐리어 웨이퍼를 포함하는 반도체 디바이스의 다양한 실시예를 제공한다. 캐리어 웨이퍼 위에, 여기에 개시된 바와 같은 반도체 디바이스는, 디바이스 웨이퍼 상에 형성된다면 상당한 양의 점유 공간을 소비할 수 있는 하나 이상의 디바이스/구조물을 포함할 수 있다. 예를 들어, 캐리어 웨이퍼 상에 형성된 이러한 디바이스는 정전 방전(ESD) 보호 회로의 적어도 일부로서 기능할 수 있다. ESD는 일반적으로 상이한 전위(전압)에 있는 두 물체 사이에 흐르는 갑작스럽고 순간적인 전류로서 정의된다. ESD는 IC의 디바이스/구조물에 손상을 입힐 수 있으며, 성능 저하 또는 고장을 야기할 수 있다. ESD 보호 회로는 IC의 디바이스/구조물에서의 열 손상을 방지하는 방전 채널을 사용하여 이러한 ESD 전류 과도(current transient)를 안전하게 방산시킬 수 있다. 일부 실시예에서, 개시된 반도체 디바이스는 디바이스 웨이퍼 대신 캐리어 웨이퍼 상에 형성된 ESD 보호 회로를 포함할 수 있다. ESD 보호 회로는, 디바이스 웨이퍼의 전면 상에 형성되는 다수의 회로를 임의의 ESD로부터 보호하도록, 디바이스 웨이퍼의 배면 상에 형성되는 파워 레일에 동작가능하게 커플링될 수 있다. 캐리어 웨이퍼 위에 ESD 보호 회로를 형성함으로써, 디바이스 웨이퍼 상의 상당한 양의 공간이 해제될(released) 수 있으며, 이는 동작 속도 및/또는 프로세스 노드(치수)에 더 영향을 받는 더 많은 디바이스가 디바이스 웨이퍼 상에 형성될 수 있게 해줄 수 있다. 반도체 디바이스를 ESD로부터 보호하면서, 반도체 디바이스의 전체 성능도 또한 개선될 수 있다.
도 1은 본 개시의 하나 이상의 실시예에 따라 반도체 디바이스를 형성하기 위한 방법(200)의 흐름도를 예시한다. 예를 들어, 방법(100)의 동작들의 적어도 일부는 ESD 보호 회로를 포함하는 반도체 디바이스를 형성하는데 사용될 수 있다. 방법(100)은 단지 예일 뿐이고 본 개시를 한정하도록 의도되지 않는다는 것을 유의하여야 한다. 따라서, 도 1의 방법(100) 전에, 방법(100) 동안 그리고 방법(100) 후에 추가 동작이 제공될 수 있고 일부 다른 동작만 여기에 간략하게 기재될 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 방법(100)의 동작들은, 아래에 더 상세하게 설명될 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 및 도 5b에 각각 도시된 바와 같은 다양한 제조 단계에서의 예시적인 반도체 디바이스의 단면도들과 연관될 수 있다.
간략한 개요로, 방법(100)은 디바이스 웨이퍼를 그의 제1 면 상에서 프로세싱하는 동작 102로 시작한다. 방법(100)은 ESD 회로를 포함하도록 캐리어 웨이퍼를 프로세싱하는 동작 104로 계속된다. 방법(100)은, 디바이스 웨이퍼를 캐리어 웨이퍼와 정렬한 다음, 이들을 함께 본딩하는 동작 106으로 계속된다. 방법(100)은 디바이스 웨이퍼를 그의 제2 면 상에서 프로세싱하는 동작 108로 계속된다.
도 1의 동작 102에 대응하여, 도 2a 및 도 2b는 각각, 다양한 제조 단계들 중 하나에서 디바이스 웨이퍼(201)의 제1 면 상에 형성된 다양한 디바이스 및 구조물을 포함하는 반도체 디바이스(200)의 일부의 단면도이다. 도시된 바와 같이, 반도체 웨이퍼(201)는 제1 면(201F) 및 제2 면(201B)을 포함한다. 제1 면(201F)과 제2 면(201B)은 서로 반대편이다. 제1 면(201F)은 가끔씩 디바이스 웨이퍼(201)의 전면으로 지칭되고, 제2 면(201B)은 가끔씩 디바이스 웨이퍼(201)의 배면으로 지칭된다.
디바이스 웨이퍼(201)는, 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 디바이스 웨이퍼(201)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다양한 실시예에서, 디바이스 웨이퍼(201)는 비교적 높은 등급, 예컨대 프라임 등급을 갖는 실리콘 웨이퍼일 수 있다.
디바이스 웨이퍼(201)의 전면(201F) 위에, 반도체 디바이스(200)의 프론트-엔드 부분이 형성된다. 프론트-엔드 부분은 예를 들어, 상보형 MOS(CMOS; complementary metal-oxide-semiconductor) 디바이스를 형성하는 금속-산화물-반도체(MOS) FET 트랜지스터와 같은 다수의 능동 디바이스를 포함할 수 있다. CMOS에서, 예를 들어 아이솔레이션 영역에 의해 분리된 반대 도핑된 웰 영역들을 사용하여, 단일 기판(예컨대, 디바이스 웨이퍼(201)) 상에 n-타입 트랜지스터 및 p-타입 트랜지스터가 형성된다. 비한정적인 예로서, CMOS 인버터가 형성되는데, CMOS 인버터로서 함께 커플링된 PMOS 및 NMOS 트랜지스터를 형성하도록 N-웰 및 P-웰 위에 공통 게이트 구조물이 연장되고, CMOS 인버터는 일반적으로 사용되는 회로 요소이다. 전면(201F) 상에 형성된 능동 디바이스는, 본 개시의 범위 내에 유지되면서 FinFET 디바이스 및 GAA(gate-all-around) 트랜지스터, 메모리 셀, 이미지 센서 등을 포함할 수 있다는 것을 이해하여야 한다.
예를 들어 도 2a 및 도 2b에서, 반도체 디바이스(200)의 프론트-엔드 부분은 활성 영역을 포함하며, 이는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역일 수 있는 아이솔레이션 영역(203), 디바이스 웨이퍼(201) 내의 도핑된 영역인 소스 영역(204), 드레인 영역(205), 및 게이트 유전체 영역 위에 형성된 폴리실리콘 또는 금속 게이트 전도체를 포함하는 게이트 영역(206)을 포함한다. 전면(201F) 위에, 반도체 디바이스(200)는, 반도체 디바이스(200)의 프론트-엔드 부분과 반도체 디바이스(200)의 백-엔드 부분 사이의 수직 및/또는 수평 전도성 접속을 형성하는 상호접속 구조물(예컨대, 비아, 기판 콘택)(208)을 포함하는 층(207)(가끔씩 “MEOL(middle-end-of the-line)” 또는 “미들-엔드” 층으로 지칭됨)을 포함한다.
반도체 디바이스(200)의 백-엔드 부분은 서로의 상부 상에 배치된 2개, 3개, 4개 또는 더 많은 금속화 층을 포함할 수 있다. 금속화 층의 각각은 금속으로 형성된 다수의 상호접속 구조물을 포함할 수 있고, 상호접속 구조물들은 금속간 유전체 층 또는 레벨간 유전체 층에 의해 전기적으로 서로 분리 및 격리된다. 금속은 구리(Cu), 알루미늄(Al), 알루미늄 구리(AlCu), 니켈(Ni), 알루미늄 게르마늄(AlGe), 및 이들의 합금을 포함할 수 있다. 하나의 실시예에서, 구리 금속 상호접속 구조물이 사용된다. 금속간/레벨간 유전체 층은, SiO2와 같은 산화물, SiN과 같은 질화물, 실리콘 산화질화물(SiON), 반도체 디바이스에 사용된 하이-k 유전체 및 반도체 디바이스에 사용된 로우-k 유전체 재료를 포함할 수 있다.
금속화 층에서의 상호접속 구조물은 이중 및 단일 다마신 프로세스에 의해 형성될 수 있다. 다마신에서, 유전체 층은 트렌치를 형성하도록 패터닝된다. 전도성(예컨대, 금속) 재료는 트렌치를 충전 및 과충전하도록 전기도금 또는 무전해 도금에 의해 형성된다. 트렌치에서의 전도성 재료의 상부 표면을 노출시키도록 에칭과 함께 또는 에칭 없이 화학 기계적 연마(CMP; Chemical mechanical polishing)가 사용되며, 전도성 라인을 형성한다. 금속간 유전체 재료를 퇴적하고 후속 금속 층을 형성함으로써 추가적인 층들이 형성된다.
예를 들어 도 2a 및 도 2b에서, 반도체 디바이스(200)의 백-엔드 부분은 다수의 상호접속 구조물(210)을 포함하는 금속화 층(209)을 포함한다. 최하부 금속화 층인 금속화 층(209)은 가끔식 “M1” 층으로 지칭된다. M1 층(209) 위에, 다수의 금속화 층이 형성될 수 있으며, 이들의 각각은 다수의 상호접속 구조물을 포함한다. 도 2a 및 도 2b의 예시된 실시예에서, 다수의 상호접속 구조물(212)을 포함하는 금속화 층(211)(가끔식 “M2” 층으로 지칭됨)이 M1 층(209) 위에 형성된다. M2 층 위에, 반도체 디바이스(200)는 최상부 금속화 층(215)이 형성될 때까지 임의의 수의 금속화 층을 더 포함할 수 있다. 최상부 금속화 층(215)은 가끔씩 “MT” 층으로 지칭된다.
구체적으로 도 2a에서, MT 층(215)은 다수의 노출된 상호접속 구조물(216)(예컨대, 패드)을 포함할 수 있다. 패드(216)는 디바이스 웨이퍼(201)를 하나 이상의 다른 웨이퍼에 본딩하는데 사용될 수 있으며, 이는 아래에 더 상세하게 설명될 것이다. 도 2b는 재배선 층을 포함할 수 있는 MT 층(215)의 또다른 실시예를 예시한다. 이러한 재배선 층은 절연체 또는 유전체 층(220) 및 금속 패턴(222)을 사용하여 형성된다. 하나의 실시예에서, 유전체 층(220)은 실리콘 질화물과 같은 유전체 재료일 수 있다. 융합 본딩(fusion bonding)과 호환 가능한 다른 재료가 사용될 수 있다. 재배선 층은 “매핑(mapping)” 기능을 수행하고 아래의 층에 있는 디바이스의 접속 패턴을 변경할 수 있다.
금속 패턴(222)의 재료는 구리(Cu), 알루미늄(Al), 알루미늄 구리(AlCu), 니켈(Ni), 알루미늄 게르마늄(AlGe), 및 이들 금속의 합금으로부터 선택된다. 금속 패턴(222)은 유전체 층(220)의 유전체 재료에서의 다마신 구조물로서 형성된다. 다양한 실시예에서 유전체 재료는, SiO2와 같은 산화물, SiN과 같은 질화물, 실리콘 산화질화물(SiON), 반도체 디바이스에 사용된 하이-k 유전체, SiOC와 같은 탄소 함유 유전체, 및 반도체 디바이스에 사용된 로우-k 유전체 재료로부터 선택된다.
도 1의 동작 104에 대응하여, 도 3a 및 도 3b는 각각, 다양한 제조 단계들 중 하나에서 캐리어 웨이퍼(301)의 제1 면 상에 형성된 다양한 디바이스 및 구조물을 포함하는 반도체 디바이스(200)의 일부의 단면도이다. 도시된 바와 같이, 캐리어 웨이퍼(301)는 제1 면(301F) 및 제2 면(301B)을 포함한다. 제1 면(301F)과 제2 면(301B)은 서로 반대편이다. 제1 면(301F)은 가끔씩 캐리어 웨이퍼(301)의 전면으로 지칭되고, 제2 면(301B)은 가끔씩 캐리어 웨이퍼(301)의 배면으로 지칭된다.
캐리어 웨이퍼(301)는, 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI 기판 등과 같은 반도체 기판일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 캐리어 웨이퍼(301)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다양한 실시예에서, 캐리어 웨이퍼(301)는 비교적 낮은 등급, 예컨대 테스트 등급, 더미 등급, 재생 등급을 갖는 실리콘 웨이퍼일 수 있다.
다양한 실시예에서, ESD 보호 회로의 적어도 일부가 캐리어 웨이퍼(301)의 전면(301F) 위에 형성되며, 이는 하나 이상의 디바이스를 포함할 수 있다. 예를 들어, ESD 보호 회로로서 기능하는 이러한 디바이스(이하, “ESD 디바이스”)는 다이오드 기반 디바이스, RC 기반 디바이스, 트랜지스터 기반 디바이스, 실리콘-컨트롤러 정류기, PNP 트랜지스터, NPN 트랜지스터, NMOS 트랜지스터, PMOS 트랜지스터, 전계 산화물 디바이스, 게이트 트리거드 디바이스, 베이스 트리거드 디바이스, 기판 트리거드 디바이스, 제너 다이오드, 금속 산화물 배리스터, 과도 전압 업제 다이오드, 상보형 금속 산화물 반도체(CMOS), 바이폴라 클램프 다이오드, 및 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 3a 및 도 3b의 예에 도시된 바와 같이, ESD 디바이스는 제1 다이오드(302) 및 제2 다이오드(304)를 포함한다. 일부 실시예에서, 제1 및 제2 다이오드(302 및 304)는 직렬로 파워 레일들 사이에 서로 커플링될 수 있다. 여기에 개시된 ESD 디바이스는 현재 예에서 2개의 다이오드를 포함하지만, ESD 디바이스는 본 개시의 범위 내에 유지되면서 임의의 수의 다이오드를 포함할 수 있다는 것을 이해하여야 한다. 다이오드(302 및 304)는 캐리어 웨이퍼(301)의 전면(301F) 위에 형성되며, 이는 p-타입 도핑될 수 있다. 제1 다이오드(302)는 캐리어 웨이퍼(301)의 제1 영역에 형성되며, 이는 캐리어 웨이퍼(301) 안으로 연장된 N-웰(303)로서 형성될 수 있고; 제2 다이오드(304)는 캐리어 웨이퍼(301)의 제2 영역에 형성되며, 이는 캐리어 웨이퍼(301) 안으로 연장된 P-웰(305)로서 선택적으로 형성될 수 있다. 구체적으로, N-웰(303)은 각각 고농도로 n-타입(n+) 및 p-타입(p+) 도핑되는 영역(306 및 308)을 포함하고; P-웰(305)은 각각 고농도로 p-타입(p+) 및 n-타입(n+) 도핑되는 영역(310 및 312)을 포함한다. n+ 영역(306) 및 p+ 영역(308)은 다이오드(302)의 두 개의 각 단자로서 기능할 수 있고, p+ 영역(310) 및 n+ 영역(312)은 다이오드(304)의 두 개의 각 단자로서 기능할 수 있다.
다양한 실시예에서, n+ 영역(306)은, 더 높은 공급 전압(예컨대, VDD)을 전도하거나 달리 운반하고 디바이스 웨이퍼(201)의 배면(201B) 상에 형성되는 파워 레일에 전기적으로 커플링될 수 있고; p+ 영역(310)은 더 낮은 공급 전압(예컨대, VSS)을 전도하거나 달리 운반하고 디바이스 웨이퍼(201)의 배면(201B) 상에 형성되는 파워 레일에 전기적으로 커플링될 수 있다. p+ 영역(308) 및 n+ 영역(312)은 디바이스 웨이퍼(201)의 전면(201F) 상에 형성되는 하나 이상의 회로(가끔씩 내부 회로 또는 입력/출력 회로로 지칭됨)에 전기적으로 커플링될 수 있다. 게이트 영역(206), 소스 영역(204) 및 드레인 영역(205)의 일부에 의해 형성될 수 있는 내부 회로는, 예를 들어 정적 랜덤 액세스 메모리(SRAM; static random access memory) 어레이, 내장 SRAM 어레이, 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory) 어레이, 내장 DRAM 어레이, 필드-프로그래머블 게이트 어레이, 비휘발성 메모리, 예컨대 FLASH, EPROM, E2PROME, 로직 회로, 아날로그 회로, 임의의 다른 종류의 집적 회로 및/또는 이들의 임의의 조합을 포함할 수 있다. 다양한 실시예에서, VDD는 1.5 V, 1.8 V, 2.5 V, 3.3 V, 5 V, 9 V, 12 V, 또는 내부 회로의 동작에 바람직한 임의의 다른 전압일 수 있고, VSS는 내부 회로와 커플링된 접지 단자에 의해 제공된 접지일 수 있다.
도 3a 및 도 3b의 예시된 예에서, ESD 회로(예컨대, 다이오드(302 및 304))의 일부가 캐리어 웨이퍼(301) 위에 형성되지만, ESD 회로의 남은 부분도 또한, 본 개시의 범위 내에 유지되면서 캐리어 웨이퍼(301) 위에 형성될 수 있다. 예를 들어, ESD 회로는 캐리어 웨이퍼(301) 위에 형성된 클램프 전계 효과 트랜지스터를 포함할 수 있다. 클램프 FET는 VDD를 운반하는 파워 레일과 VSS를 운반하는 파워 레일 사이에 전기적으로 커플링될 수 있다. 또한, 반도체 디바이스(200)는, 캐리어 웨이퍼(301) 위에 형성된, 동작 속도, 프로세스 노드(치수) 등에 덜 영향을 받는 다수의 다른 디바이스를 포함할 수 있다. 예를 들어, 반도체 디바이스(200)는 캐리어 웨이퍼(301) 위에 형성된 더 큰 프로세스 노드를 갖는 다수의 수동 디바이스 및 능동 디바이스를 포함할 수 있다(디바이스 웨이퍼(201)의 전면(201F) 상에 형성된 디바이스에 비교할 때). 예시적인 수동 디바이스는 저항기, 커패시터, 인덕터 등을 포함할 수 있다. 더 큰 프로세스 노드를 갖는 예시적인 능동 디바이스는 바이폴라 접합 트랜지스터(BJT; bipolar junction transistor), 퓨즈 등을 포함할 수 있다.
캐리어 웨이퍼(301)의 전면(301F) 위에, 반도체 디바이스(200)는, 캐리어 웨이퍼(301) 상에 형성된 디바이스(예컨대, 다이오드(302-304))가 반도체 디바이스(200)의 다른 디바이스/구조물에 전기적으로 접속될 수 있게 해주는 임의의 수의 금속화 층을 더 포함할 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 다수의 상호접속 구조물을 포함하는 금속화 층(315)이 캐리어 웨이퍼(301) 위에 형성된다. 하나의 금속화 층이 도 3a 및 도 3b의 예시된 실시예에 도시되어 있지만, 반도체 디바이스(200)는 캐리어 웨이퍼(301)의 전면(301F) 위에 형성된, 각각이 금속화 층(315)과 유사할 수 있는 임의의 수의 금속화 층을 포함할 수 있다는 것을 이해하여야 한다.
구체적으로 도 3a에서, 금속화 층(315)은 다수의 노출된 상호접속 구조물(316)(예컨대, 패드)을 포함할 수 있다. 패드(316)는 캐리어 웨이퍼(301)를 하나 이상의 다른 웨이퍼에 본딩하는데 사용될 수 있으며, 이는 아래에 더 상세하게 설명될 것이다. 도 3b는 재배선 층을 포함할 수 있는 금속화 층(315)의 또다른 실시예를 예시한다. 이러한 재배선 층은 절연체 또는 유전체 층(320) 및 금속 패턴(322)을 사용하여 형성된다. 하나의 실시예에서, 유전체 층(320)은 실리콘 질화물과 같은 유전체 재료일 수 있다. 융합 본딩과 호환 가능한 다른 재료가 사용될 수 있다. 재배선 층은 “매핑” 기능을 수행하고 아래의 층에 있는 디바이스의 접속 패턴을 변경할 수 있다.
금속 패턴(322)의 재료는 구리(Cu), 알루미늄(Al), 알루미늄 구리(AlCu), 니켈(Ni), 알루미늄 게르마늄(AlGe), 및 이들 금속의 합금으로부터 선택된다. 금속 패턴(322)은 유전체 층(320)의 유전체 재료에서의 다마신 구조물로서 형성된다. 다양한 실시예에서 유전체 재료는, SiO2와 같은 산화물, SiN과 같은 질화물, 실리콘 산화질화물(SiON), 반도체 디바이스에 사용된 하이-k 유전체, SiOC와 같은 탄소 함유 유전체, 및 반도체 디바이스에 사용된 로우-k 유전체 재료로부터 선택된다.
도 1의 동작 106에 대응하여, 도 4a 및 도 4b는 각각, 다양한 제조 단계들 중 하나에서 디바이스 웨이퍼(201)와 캐리어 웨이퍼(301)가 함께 본딩되는 반도체 디바이스(200)의 단면도이다.
먼저 도 4a를 참조하면, 도 3a에 예시된 캐리어 웨이퍼(301)(그 위에 형성된 디바이스/구조물을 가짐)는 전면이 아래로 배열되고 도 2a에 예시된 디바이스 웨이퍼(201)(그 위에 형성된 디바이스/구조물을 가짐)의 전면과 정렬된다. 정렬 후에, 웨이퍼(201 및 301)가 물리적으로 접촉하게 된다. 일부 실시예에서, 층(215 및 315)의 각자의 상부 표면은, 층(215 및 315)의 유전체(예컨대, 층간/금속간 유전체)가 융합 본딩을 형성할 수 있는 평활도(smoothness)로 준비되었다. 그 다음, 상호접속 구조물(216 및 316)을 웨이퍼들(201 및 301) 간의 금속 본딩으로 변환하도록 어닐 프로세스가 수행된다. 일부 다른 실시예에서, 본딩 전에, 웨이퍼(201 및 301) 둘 다에, 웨이퍼(201 및 301)의 각각에 대한 본딩 표면에서 상호접속 구조물(216/316) 상에 금속 산화물을 형성하도록 산화 단계를 가하며, 금속 산화물에는 금속 부분 상에 균일한 표면을 형성하도록 습식 에칭이 가해진다. 웨이퍼들(201 및 301)이 접촉하도록 배치되며, 그 다음 상호접속 구조물(216 및 316)을 금속 본딩 뿐만 아니라 유전체 또는 산화물-산화물 본딩으로 변환하도록 약 100 내지 약 400 도(℃)의 열 어닐이 수행된다. 상기에 설명된 바와 같이, 하나의 실시예에서, 상호접속 구조물(216 및 316)은 구리이고, 금속간/레벨간 유전체 층은 실리콘 산화물이다. 따라서, 금속 산화 프로세스는 구리 산화물을 형성하며, 이는 습식 에칭 프로세스에서 에칭된다.
그 다음 도 4b를 참조하면, 도 3b에 예시된 캐리어 웨이퍼(301)(그 위에 형성된 디바이스/구조물을 가짐)는 전면이 아래로 배열되고 도 2b에 예시된 디바이스 웨이퍼(201)(그 위에 형성된 디바이스/구조물을 가짐)의 전면과 정렬되며, 디바이스 웨이퍼(201) 위에 배치된 층(215) 및 캐리어 웨이퍼(301) 위에 배치된 층(315)은 각각 재배선 층을 포함한다. 이 실시예의 재배선 층은 더 큰 금속 영역을 제공할 수 있으며, 웨이퍼 본딩을 위한 본딩 영역을 증가시킬 수 있다. 일부 실시예에서, 층(215 및 315)의 각자의 상부 표면은 층(215 및 315)의 유전체(예컨대, 층간/금속간 유전체)가 융합 본딩을 형성할 수 있는 평활도로 준비되었다. 그 다음, 상호접속 구조물(216 및 316)을 웨이퍼들(201 및 301) 간의 금속 본딩으로 변환하도록 어닐 프로세스가 수행된다. 일부 다른 실시예에서, 본딩 전에, 웨이퍼(201 및 301) 둘 다에, 웨이퍼(201 및 301)의 각각에 대한 본딩 표면에서 상호접속 구조물(216/316) 상에 금속 산화물을 형성하도록 산화 단계를 가하며, 금속 산화물에는 금속 부분 상에 균일한 표면을 형성하도록 습식 에칭이 가해진다. 웨이퍼들(201 및 301)이 접촉하도록 배치되며, 그 다음 상호접속 구조물(216 및 316)을 금속 본딩 뿐만 아니라 유전체 또는 산화물-산화물 본딩으로 변환하도록 약 100 내지 약 400 도(℃)의 열 어닐이 수행된다. 상기에 설명된 바와 같이, 하나의 실시예에서, 상호접속 구조물(216 및 316)은 구리이고, 금속간/레벨간 유전체 층은 실리콘 산화물이다. 따라서, 금속 산화 프로세스는 구리 산화물을 형성하며, 이는 습식 에칭 프로세스에서 에칭된다.
금속 산화물(예컨대, 구리 산화물)을 형성하기 위한 실시예에서, 구리 산화물은 O2 플라즈마를 사용하여 형성된다. 다른 산화 프로세스가 사용될 수 있다. 예를 들어, 인시추 스팀 생성(ISSG; in situ steam generation)과 같은 스팀 산화 프로세스가 사용될 수 있다. 그 다음, 습식 에칭 프로세싱에 의해 구리 산화물 제거가 수행된다. 일부 실시예에서, DHF(dilute hydrogen fluoride) 에칭이 사용된다. 일부 다른 실시예에서, 습식 에칭은 약 2% 농도의 DHF, 염화수소(HCl), 포름산(HCOOH) 및 시트르산을 포함하는 에칭으로부터 선택된다. 에칭 프로세스의 온도는 약 250 ℃ 미만으로 제어될 수 있다.
도 1의 동작 108에 대응하여, 도 5a 및 도 5b는 각각, 다양한 제조 단계들 중 하나에서 디바이스 웨이퍼(201)의 배면(201B) 상에 형성된 다양한 구조물을 포함하는 반도체 디바이스(200)의 일부의 단면도이다.
디바이스 웨이퍼(201)에 캐리어 웨이퍼(301)를 본딩하면, 디바이스 웨이퍼(201)는 소스 영역(204) 및 드레인 영역(205)의 각자의 하부 표면이 노출될 때까지 배면(201B)으로부터 연마될 수 있다(예컨대, CMP를 사용하여). 일부 다른 실시예에서, 디바이스 웨이퍼(201)는 소스 영역(204) 및 드레인 영역(205)을 둘러싼 희생 층의 각자의 하부 표면이 노출될 때까지 배면(201B)으로부터 연마될 수 있다. 이러한 희생 층은 디바이스 웨이퍼(201)의 전면(201F) 상에 소스/드레인 영역의 형성 전에 형성될 수 있다. 희생 층이 노출되면, 소스/드레인 영역을 노출시키기 위해 이들 희생 층을 제거하도록 하나 이상의 에칭 프로세스가 수행될 수 있다.
그리하여, 디바이스 웨이퍼(201)는 그의 배면(201B)으로부터 박형화될 수 있다. 다음으로, 각각이 다수의 상호접속 구조물을 포함하는 하나 이상의 (예컨대, 금속화) 층(501)이 디바이스 웨이퍼(201)의 배면(201B) 위에 형성된다. 예를 들어 도 5a 및 도 5b에서, 상호접속 구조물(502 및 504)은 금속으로 형성되고, 상호접속 구조물들은 금속간 유전체 층 또는 레벨간 유전체 층에 의해 전기적으로 서로 분리 및 격리된다. 금속은 구리(Cu), 알루미늄(Al), 알루미늄 구리(AlCu), 니켈(Ni), 알루미늄 게르마늄(AlGe), 및 이들의 합금을 포함할 수 있다. 하나의 실시예에서, 구리 금속 상호접속 구조물이 사용된다. 금속간/레벨간 유전체 층은, SiO2와 같은 산화물, SiN과 같은 질화물, 실리콘 산화질화물(SiON), 반도체 디바이스에 사용된 하이-k 유전체 및 반도체 디바이스에 사용된 로우-k 유전체 재료를 포함할 수 있다.
다양한 실시예에 따라, 상호접속 구조물(504)은 파워 레일로서 구성될 수 있다. 예를 들어, 상호접속 구조물(504)의 하나는 VDD를 제공하도록 고전압 파워 레일로서 구성될 수 있고, 상호접속 구조물(504)의 또다른 것은 VSS(접지)를 제공하도록 저전압 파워 레일로서 구성될 수 있다. 제1 다이오드(302)의 n+ 단자/영역(306)은 그 사이에 커플링된 다수의 상호접속 구조물/영역을 통해(예컨대, 도 5a의 316, 216, 212, 210, 208, 204/205 및 502, 도 5b의 322, 222, 212, 210, 208, 204/205 및 502) 이러한 VDD 파워 레일에 전기적으로 커플링될 수 있고, 제2 다이오드(304)의 p+ 단자/영역(310)은 그 사이에 커플링된 다수의 상호접속 구조물/영역을 통해(예컨대, 도 5a의 316, 216, 212, 210, 208, 204/205 및 502, 도 5b의 322, 222, 212, 210, 208, 204/205 및 502) 이러한 VSS 파워 레일에 전기적으로 커플링될 수 있다. 마찬가지로, 제1 다이오드(302)의 p+ 단자/영역(308) 및 제2 다이오드(304)의 n+ 단자/영역(312)은 그 사이에 커플링된 다수의 상호접속 구조물을 통해(예컨대, 도 5a의 316, 216, 212, 210 및 208, 도 5b의 322, 222, 212, 210 및 208) 내부 회로(예컨대, 디바이스 웨이퍼(201)의 전면(201F) 상에 형성됨)에 전기적으로 커플링될 수 있다. 도시되지 않았지만, 층(501) 위에, 반도체 디바이스(200)는 예를 들어 본드 와이어, 솔더 볼, 솔더 범프 등과 같은 외부 접속을 위한 다수의 상호접속 구조물을 포함할 수 있다는 것을 알아야 한다.
본 개시의 하나의 양상에서, 반도체 디바이스가 개시된다. 반도체 디바이스는, 제1 면 및 제2 면을 갖는 디바이스 웨이퍼를 포함한다. 상기 제1 면과 상기 제2 면은 서로 반대편이다. 상기 반도체 디바이스는, 상기 디바이스 웨이퍼의 제1 면 상에 배치된 복수의 제1 상호접속 구조물들을 포함한다. 상기 반도체 디바이스는, 상기 디바이스 웨이퍼의 제2 면 상에 배치된 복수의 제2 상호접속 구조물들을 포함한다. 상기 복수의 제2 상호접속 구조물들은 제1 파워 레일 및 제2 파워 레일을 포함한다. 상기 반도체 디바이스는, 상기 복수의 제1 상호접속 구조물들 위에 배치된 캐리어 웨이퍼를 포함한다. 상기 반도체 디바이스는, 상기 캐리어 웨이퍼의 면 위에 형성된 정전 방전(ESD) 보호 회로를 포함한다. 상기 ESD 보호 회로는 상기 제1 파워 레일 및 상기 제2 파워 레일에 동작가능하게 커플링된다.
본 개시의 다른 양상에서, 반도체 디바이스가 개시된다. 상기 반도체 디바이스는, 서로 반대편인 제1 면과 제2 면을 갖는 제1 웨이퍼를 포함한다. 상기 반도체 디바이스는, 서로 반대편인 제1 면과 제2 면을 갖는 제2 웨이퍼를 포함한다. 상기 제1 웨이퍼의 제1 면은 상기 제2 웨이퍼의 제1 면과 마주한다. 상기 반도체 디바이스는, 상기 제1 웨이퍼의 제1 면과 상기 제2 웨이퍼의 제1 면 사이에 배치된 복수의 제1 상호접속 구조물들을 포함한다. 상기 반도체 디바이스는, 상기 제1 웨이퍼의 제2 면 상에 배치되는 복수의 제2 상호접속 구조물들을 포함한다. 상기 반도체 디바이스는, 상기 제2 웨이퍼의 제1 면 상에 형성된 정전 방전(ESD) 보호 회로를 포함한다.
본 개시의 또 다른 양상에서, 반도체 디바이스를 제조하는 방법이 개시된다. 상기 방법은, 제1 웨이퍼의 제1 면 위에 복수의 상호접속 구조물들을 형성하는 단계를 포함한다. 상기 방법은, 제2 웨이퍼의 제1 면 위에 정전 방전(ESD) 보호 회로를 형성하는 단계를 포함한다. 상기 제1 웨이퍼는 상기 제2 웨이퍼보다 높은 등급을 갖는다. 상기 방법은, 상기 제1 웨이퍼의 제1 면을 상기 제2 웨이퍼의 제1 면에 커플링하는 단계를 포함한다. 상기 방법은, 상기 제1 웨이퍼의 제2 면으로부터 상기 제1 웨이퍼를 연마하는 단계를 포함한다. 상기 제1 웨이퍼의 제2 면은 상기 제1 웨이퍼의 제1 면과는 반대편이다. 상기 방법은, 상기 제1 웨이퍼의 제2 면 위에 제1 파워 레일 및 제2 파워 레일을 형성하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
제1 면(side) 및 제2 면을 갖는 디바이스 웨이퍼 - 상기 제1 면과 상기 제2 면은 서로 반대편임 - ;
상기 디바이스 웨이퍼의 제1 면 상에 배치된 복수의 제1 상호접속 구조물들;
상기 디바이스 웨이퍼의 제2 면 상에 배치된 복수의 제2 상호접속 구조물들 - 상기 복수의 제2 상호접속 구조물들은 제1 파워 레일 및 제2 파워 레일을 포함함 - ;
상기 복수의 제1 상호접속 구조물들 위에 배치된 캐리어 웨이퍼; 및
상기 캐리어 웨이퍼의 면 위에 형성된 정전 방전(ESD; electrostatic discharge) 보호 회로 - 상기 ESD 보호 회로는 상기 제1 파워 레일 및 상기 제2 파워 레일에 동작가능하게 커플링됨 -
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 ESD 보호 회로는 제1 다이오드 및 제2 다이오드를 포함하는 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 다이오드는 VDD를 운반하도록 구성되는 상기 제1 파워 레일에 접속된 제1 단자를 갖고, 상기 제2 다이오드는 VSS를 운반하도록 구성되는 상기 제2 파워 레일에 접속된 제1 단자를 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제1 다이오드의 제1 단자는 상기 복수의 제1 상호접속 구조물들을 통해 상기 제1 파워 레일에 접속되고, 상기 제2 다이오드의 제1 단자는 상기 복수의 제1 상호접속 구조물들을 통해 상기 제2 파워 레일에 접속되는 것인, 반도체 디바이스.
실시예 5. 실시예 3에 있어서,
상기 제1 다이오드는 제2 단자를 갖고, 상기 제2 다이오드는 제2 단자를 가지며, 상기 제1 다이오드 및 상기 제2 다이오드의 각자의 제2 단자는 상기 디바이스 웨이퍼의 제1 면 상에 형성된 하나 이상의 디바이스에 접속되는 것인, 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 제1 다이오드의 제1 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제1 영역으로서 형성되고, 상기 제1 다이오드의 제2 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제2 영역으로서 형성되며, 상기 제2 다이오드의 제1 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제3 영역으로서 형성되고, 상기 제2 다이오드의 제2 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제4 영역으로서 형성되며, 상기 제1 영역 및 상기 제4 영역은 제1 전도성 타입으로 있고, 상기 제2 영역 및 상기 제3 영역은 제2 전도성 타입으로 있으며, 상기 제1 전도성 타입은 상기 제2 전도성 타입과는 상이한 것인, 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 영역 및 상기 제2 영역은 상기 캐리어 웨이퍼의 상기 면 위의 웰에 배치되며, 상기 웰은 상기 제1 전도성 타입으로 있고, 상기 캐리어 웨이퍼는 상기 제2 전도성 타입으로 있는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 캐리어 웨이퍼의 상기 면은 상기 디바이스 웨이퍼의 제1 면과 마주하는 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 캐리어 웨이퍼의 상기 면 위에 형성된 복수의 수동 디바이스들을 더 포함하는, 반도체 디바이스.
실시예 10. 반도체 디바이스에 있어서,
서로 반대편인 제1 면과 제2 면을 갖는 제1 웨이퍼;
서로 반대편인 제1 면과 제2 면을 갖는 제2 웨이퍼 - 상기 제1 웨이퍼의 제1 면은 상기 제2 웨이퍼의 제1 면과 마주함 - ;
상기 제1 웨이퍼의 제1 면과 상기 제2 웨이퍼의 제1 면 사이에 배치되는 복수의 제1 상호접속 구조물들;
상기 제1 웨이퍼의 제2 면 상에 배치되는 복수의 제2 상호접속 구조물들; 및
상기 제2 웨이퍼의 제1 면 상에 형성된 정전 방전(ESD) 보호 회로
를 포함하는, 반도체 디바이스.
실시예 11. 실시예 10에 있어서,
상기 제1 웨이퍼는 상기 제2 웨이퍼보다 높은 등급(grade)을 갖는 것인, 반도체 디바이스.
실시예 12. 실시예 10에 있어서,
상기 복수의 제2 상호접속 구조물들은 제1 파워 레일 및 제2 파워 레일을 포함하고, 상기 ESD 보호 회로는 상기 복수의 제1 상호접속 구조물들을 통해 상기 제1 파워 레일 및 상기 제2 파워 레일에 전기적으로 접속되는 것인, 반도체 디바이스.
실시예 13. 실시예 10에 있어서,
상기 ESD 보호 회로는 직렬로 접속된 제1 다이오드 및 제2 다이오드를 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제1 다이오드는, VDD를 운반하도록 구성되는, 상기 복수의 제2 상호접속 구조물들 중의 제1 상호접속 구조물에 접속된 제1 단자를 갖고, 상기 제2 다이오드는, VSS를 운반하도록 구성되는, 상기 복수의 제2 상호접속 구조물들 중의 제2 상호접속 구조물에 접속된 제1 단자를 갖는 것인, 반도체 디바이스.
실시예 15. 실시예 13에 있어서,
상기 제1 다이오드는 제2 단자를 갖고, 상기 제2 다이오드는 제2 단자를 가지며, 상기 제1 다이오드 및 상기 제2 다이오드의 각자의 제2 단자는 상기 제1 웨이퍼의 제1 면 상에 형성된 하나 이상의 디바이스에 접속되는 것인, 반도체 디바이스.
실시예 16. 실시예 10에 있어서,
상기 제2 웨이퍼의 제1 면 상에 형성된 복수의 수동 디바이스들을 더 포함하는, 반도체 디바이스.
실시예 17. 반도체 디바이스를 제조하는 방법에 있어서,
제1 웨이퍼의 제1 면 위에 복수의 상호접속 구조물들을 형성하는 단계;
제2 웨이퍼의 제1 면 위에 정전 방전(ESD) 보호 회로를 형성하는 단계 - 상기 제1 웨이퍼는 상기 제2 웨이퍼보다 높은 등급을 가짐 - ;
상기 제1 웨이퍼의 제1 면을 상기 제2 웨이퍼의 제1 면에 커플링하는 단계;
상기 제1 웨이퍼의 제2 면으로부터 상기 제1 웨이퍼를 연마하는 단계 - 상기 제1 웨이퍼의 제2 면은 상기 제1 웨이퍼의 제1 면과는 반대편임 - ; 및
상기 제1 웨이퍼의 제2 면 위에 제1 파워 레일 및 제2 파워 레일을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 파워 레일 및 상기 제2 파워 레일은 상기 복수의 상호접속 구조물들을 통해 상기 ESD 보호 회로에 동작가능하게 커플링되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 17에 있어서,
상기 ESD 보호 회로는 제1 다이오드 및 제2 다이오드를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 17에 있어서,
상기 제1 웨이퍼는 상기 제2 웨이퍼보다 높은 등급을 갖는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 면(side) 및 제2 면을 갖는 디바이스 웨이퍼 - 상기 제1 면과 상기 제2 면은 서로 반대편임 - ;
    상기 디바이스 웨이퍼의 제1 면 상에 배치된 복수의 제1 상호접속 구조물들;
    상기 디바이스 웨이퍼의 제2 면 상에 배치된 복수의 제2 상호접속 구조물들 - 상기 복수의 제2 상호접속 구조물들은 제1 파워 레일 및 제2 파워 레일을 포함함 - ;
    상기 복수의 제1 상호접속 구조물들 위에 배치된 캐리어 웨이퍼; 및
    상기 캐리어 웨이퍼의 면 위에 형성된 정전 방전(ESD; electrostatic discharge) 보호 회로 - 상기 ESD 보호 회로는 상기 제1 파워 레일 및 상기 제2 파워 레일에 동작가능하게 커플링됨 -
    를 포함하는, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 ESD 보호 회로는 제1 다이오드 및 제2 다이오드를 포함하는 것인, 반도체 디바이스.
  3. 청구항 2에 있어서,
    상기 제1 다이오드는 VDD를 운반하도록 구성되는 상기 제1 파워 레일에 접속된 제1 단자를 갖고, 상기 제2 다이오드는 VSS를 운반하도록 구성되는 상기 제2 파워 레일에 접속된 제1 단자를 갖는 것인, 반도체 디바이스.
  4. 청구항 3에 있어서,
    상기 제1 다이오드의 제1 단자는 상기 복수의 제1 상호접속 구조물들을 통해 상기 제1 파워 레일에 접속되고, 상기 제2 다이오드의 제1 단자는 상기 복수의 제1 상호접속 구조물들을 통해 상기 제2 파워 레일에 접속되는 것인, 반도체 디바이스.
  5. 청구항 3에 있어서,
    상기 제1 다이오드는 제2 단자를 갖고, 상기 제2 다이오드는 제2 단자를 가지며, 상기 제1 다이오드 및 상기 제2 다이오드의 각자의 제2 단자는 상기 디바이스 웨이퍼의 제1 면 상에 형성된 하나 이상의 디바이스에 접속되는 것인, 반도체 디바이스.
  6. 청구항 5에 있어서,
    상기 제1 다이오드의 제1 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제1 영역으로서 형성되고, 상기 제1 다이오드의 제2 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제2 영역으로서 형성되며, 상기 제2 다이오드의 제1 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제3 영역으로서 형성되고, 상기 제2 다이오드의 제2 단자는 상기 캐리어 웨이퍼의 상기 면 위에 제4 영역으로서 형성되며, 상기 제1 영역 및 상기 제4 영역은 제1 전도성 타입으로 있고, 상기 제2 영역 및 상기 제3 영역은 제2 전도성 타입으로 있으며, 상기 제1 전도성 타입은 상기 제2 전도성 타입과는 상이한 것인, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 캐리어 웨이퍼의 상기 면은 상기 디바이스 웨이퍼의 제1 면과 마주하는 것인, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 캐리어 웨이퍼의 상기 면 위에 형성된 복수의 수동 디바이스들을 더 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    서로 반대편인 제1 면과 제2 면을 갖는 제1 웨이퍼;
    서로 반대편인 제1 면과 제2 면을 갖는 제2 웨이퍼 - 상기 제1 웨이퍼의 제1 면은 상기 제2 웨이퍼의 제1 면과 마주함 - ;
    상기 제1 웨이퍼의 제1 면과 상기 제2 웨이퍼의 제1 면 사이에 배치되는 복수의 제1 상호접속 구조물들;
    상기 제1 웨이퍼의 제2 면 상에 배치되는 복수의 제2 상호접속 구조물들; 및
    상기 제2 웨이퍼의 제1 면 상에 형성된 정전 방전(ESD) 보호 회로
    를 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 웨이퍼의 제1 면 위에 복수의 상호접속 구조물들을 형성하는 단계;
    제2 웨이퍼의 제1 면 위에 정전 방전(ESD) 보호 회로를 형성하는 단계 - 상기 제1 웨이퍼는 상기 제2 웨이퍼보다 높은 등급(grade)을 가짐 - ;
    상기 제1 웨이퍼의 제1 면을 상기 제2 웨이퍼의 제1 면에 커플링하는 단계;
    상기 제1 웨이퍼의 제2 면으로부터 상기 제1 웨이퍼를 연마하는 단계 - 상기 제1 웨이퍼의 제2 면은 상기 제1 웨이퍼의 제1 면과는 반대편임 - ; 및
    상기 제1 웨이퍼의 제2 면 위에 제1 파워 레일 및 제2 파워 레일을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
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