TW202414773A

TW202414773A - 電子元件、電子結構及其製備方法

Info

Publication number: TW202414773A
Application number: TW112147947A
Authority: TW
Inventors: 羅翊仁
Original assignee: 南亞科技股份有限公司
Priority date: 2022-09-28
Filing date: 2023-03-28
Publication date: 2024-04-01

Abstract

本申請提供一種電子元件、一種電子結構及其製備方法。該電子元件包括一基底、一導電結構、至少一個外部連接器及一底部鈍化層。該導電結構設置於該基底上，包括一測試墊經配置以在一測試過程中被一探針接觸。該外部連接器電性地連接到該導電結構，並從該電子元件的一表面曝露以用於一外部電氣連接。該至少一個外部連接器的一垂直投影與該測試墊的一垂直投影重疊。該底部鈍化層設置於該基底的一底面上。該導電結構更包括複數個圖案化金屬層及一介電結構，其中該測試墊電性地連接到該複數個圖案化金屬層，並且該測試墊及該複數個圖案化金屬層嵌入該介電結構中。該至少一個外部連接器包括一導電通孔，且該底部鈍化層包圍該導電通孔。

Description

電子元件、電子結構及其製備方法

本申請案是2023年3月28日申請之第112111821號申請案的分割案，第112111821號申請案主張2022年9月28日申請之美國正式申請案第17/954,752號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露內容關於一種電子元件、一種電子結構及其製備方法，特別是關於一種包括測試墊的電子元件、電子結構及其製備方法。

半導體結構應用在各種領域，半導體結構的尺寸不斷縮小以滿足當前的應用要求。然而，在縮小尺寸的過程中會出現各種問題，並影響最終的電氣特性、品質、成本及產量。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一個方面提供一種電子元件，包括一基底、一導電結構、至少一個外部連接器及一底部鈍化層。該導電結構設置於該基底上，包括一測試墊經配置以在一測試過程中被一探針接觸。該外部連接器電性地連接到該導電結構，並從該電子元件的一表面曝露以用於一外部電氣連接。該至少一個外部連接器的一垂直投影與該測試墊的一垂直投影重疊。該底部鈍化層設置於該基底的一底面上。該導電結構更包括複數個圖案化金屬層及一介電結構，其中該測試墊電性地連接到該複數個圖案化金屬層，並且該測試墊及該複數個圖案化金屬層嵌入該介電結構中。該至少一個外部連接器包括一導電通孔，且該底部鈍化層包圍該導電通孔。

本揭露的另一個方面提供一種電子結構，包括一第一基底、一第一導電結構、一第二導電結構以及一互連支柱。該第一導電結構設置於該第一基底上，並包括一第一測試墊經配置以在一測試過程中被一探針接觸。該第二導電結構設置於該第一基底下，並包括一第二測試墊經配置以在一測試過程中被一探針接觸。該第一導電結構與該第二導電結構之間的一電氣路徑位於該第一測試墊與該第二測試墊之間。該互連支柱電性地連接該第一導電結構與該第二導電結構，其中該互連支柱形成該電氣路徑。該電氣路徑包括一垂直電氣路徑，該垂直電氣路徑在該第二測試墊上的一投影在該第一測試墊在該第二測試墊上的一投影內。

本揭露的另一個方面提供一種製備方法。該製備方法包括在一第一基底中形成一第一導電通孔，並在該第一基底上形成一第一導電結構，其中該第一導電通孔電性地連接到該第一導電結構，該第一導電結構定義一第一開口以曝露其一第一測試墊，並且該第一導電通孔設置於該第一測試墊下；將該第一基底減薄以曝露該第一導電通孔；在一第二基底上形成一第二導電結構，其中該第二導電結構定義一第二開口，以曝露其一第二測試墊的一第一部分；形成一第二連接通孔以連接到該第二測試墊的一第二部分；將該第一基底堆疊於該第二導電結構上，其中該第一導電通孔連接到該第二連接通孔；以及在該第二基底中形成一第二導電通孔，其中該第二導電通孔電性地連接到該第二導電結構，且該第二導電通孔設置於該第二測試墊下。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"及"該"也包括複數形式，除非上下文明確指出。應進一步理解，用語"包含"及"包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或複數個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1是剖示圖，例示本揭露一些實施例之電子結構5。在一些實施例中，電子結構5可以是一半導體結構或一半導體元件，包括複數個相互堆疊的電子元件。因此，電子結構5可以是一堆疊結構，包括複數個堆疊的記憶體元件(例如，動態隨機存取記憶體(DRAM))。例如，電子結構5可以是一高頻寬記憶體(HBM)。在一些實施例中，電子結構5可以包括一第一部分(例如，第一電子元件1)、一第二部分(例如，第二電子元件2)、一第三部分(例如，第三電子元件3)及第四部分(例如，第四電子元件4)。該第三部分(例如，第三電子元件3)堆疊於該第四部分(例如，第四電子元件4)上並與之連接。該第二部分(例如，第二電子元件2)被堆疊於該第三部分(例如，第三電子元件3)上並與之相連。該第一部分(例如，第一電子元件1)堆疊於該第二部分(例如，第二電子元件2)上並與之相連。

圖2是放大剖視圖，例示圖1的電子結構5的該第一部分。該第一部分可以是第一電子元件1。第一電子元件1可以是或包括積體電路(IC)晶片的一部分，該晶片包括各種被動及主動微電子元件，如電阻器、電容器、電感器、二極體、p型場效應電晶體(pFET)、n型場效應電晶體(nFET)、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙載子接面電晶體(BJT)、橫向擴散MOS(LDMOS)電晶體、高壓電晶體、高頻電晶體、鰭式場效應電晶體(FinFET)、其他適合的IC元件或其組合。

第一電子元件1可以具有第一表面11(例如，一頂面)及與第一表面11相對的第二表面12(例如，一底面)。第一電子元件1可包括第一基底10、電容器單元13、第一導電結構14、第一底部鈍化層16及至少一個第一外部連接器(例如，第一導電通孔15)。

在一些實施例中，第一基底10(例如，一半導體基底)可以具有第一表面101(例如，一頂面)及與第一表面101相對的第二表面102(例如，一底面)。第一基底10可以包括，例如，矽(Si)、摻雜矽、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、鎵(Ga)、砷化鎵(GaAs)、銦(In)、砷化銦(InAs)、磷化銦(InP)或其他IV-IV族、III-V族或II-VI族半導體材料。在其他一些實施例中，第一基底10可以包括一絕緣體上的半導體基底，如一絕緣體上的矽(SOI)基底、一絕緣體上的矽鍺(SGOI)基底，或一絕緣體上的鍺(GOI)基底。

根據IC製備階段，第一基底10可以包括各種材料層(例如，介電層、半導體層及/或導電層)，經配置以形成IC特徵(例如，摻雜區域、隔離特徵、閘極特徵、源極/汲極特徵、互連特徵、其他特徵或其組合)。

電容器單元13可以設置於第一基底10的第一表面101上或上方。在一些實施例中，電容器單元13可以嵌入第一基底10中。

第一導電結構14可以設置於第一基底10的第一表面101上或上方，可以具有第一表面141(例如，一頂面)。第一導電結構14的第一表面141可以是第一電子元件1的第一表面11。第一導電結構14可包括複數個圖案化金屬層142、複數個內部通孔143、第一測試墊144、至少一個內部通孔145及介電結構146。介電結構146可以包括一個或複數個介電層。圖案化金屬層142、內部通孔143、第一測試墊144、內部通孔145及電容器單元13可以嵌入介電結構146中，也可以被介電結構146覆蓋。

圖案化金屬層142可以是圖案化電路層142，並且可以藉由內部通孔143相互電性地連接。圖案化金屬層142可以是一產線後端(BEOL)或產線前端(FEOL)。圖案化金屬層142及內部通孔143的材料可以包括銅(Cu)。第一測試墊144可以透過內部通孔145電性地連接到圖案化金屬層142。第一測試墊144的材料可以包括鋁(Al)，內部通孔145的材料可以包括鎢(W)。

第一測試墊144可以經配置以在一測試過程中被一探針接觸。第一測試墊144可以包括第一部分144a及第二部分144b。介電結構146可以定義第一開口147，以曝露第一測試墊144的第一部分144a。第一部分144a可經配置以在該測試過程中被一探針接觸。因此，第一測試墊144的第一部分144a在該測試過程後可以在上面有探針標記148。探針標記148可以是從第一測試墊144的一頂部表面凹入的一凹入部分。此外，第二部分144b可以被介電結構146覆蓋。亦即，第一開口147的尺寸可以小於第一測試墊144的尺寸。

第一底部鈍化層16可以設置於第一基底10的第二表面102上，並且可以包圍該第一外部連接器(例如，第一導電通孔15)。第一底部鈍化層16可具有第二表面162(例如，一底面)。第一底部鈍化層16的第二表面162可以是第一電子元件1的第二表面12。第一底部鈍化層16的材料可以包括氧化物材料或氮化物材料，例如氮化矽(Si ₃N ₄，或SiN)、二氧化矽(SiO ₂)、矽氧氮化物(N ₂OSi ₂)、氮化矽氧化物(SiON)、五氧化二鉭(Ta ₂O ₅)、氧化鋁(Al ₂O ₃)、氧化鍶鉍鉭(SrBi ₂Ta ₂O ₉，SBT)、鈦酸鋇鍶氧化物(BaSrTiO ₃，BST)，或其組合。

該第一外部連接器可包括第一導電通孔15。第一導電通孔15可以電性地連接到第一導電結構14的圖案化金屬層142，並且可以從第一電子元件1的第二表面12曝露，以用於一外部電氣連接。第一導電通孔15的材料可以是銅。第一導電通孔15可延伸穿過第一基底10，並可設置於第一導電結構14的圖案化金屬層142的正下方。

如圖1所示，第一導電通孔15的長度可以大於第一基底10的厚度。因此，第一導電通孔15可以延伸到第一基底10的第二表面102之外。此外，第一導電通孔15可更延伸穿過第一底部鈍化層16。第一導電通孔15的第二表面152(例如，一底面)可以與第一底部鈍化層16的第二表面162實質上對齊。

圖3是放大剖視圖，例示圖1的電子結構5的該第二部分。該第二部分可以是第二電子元件2。第二電子元件2可以與圖2的第一電子元件1類似。

第二電子元件2可以具有第一表面21(例如，一頂面)及與第一表面21相對的第二表面22(例如，一底面)。第二電子元件2可以包括第二基底20、電容器單元23、第二導電結構24、第二底部鈍化層26、至少一個第二外部連接器(例如，第二導電通孔25或第二連接通孔28)及第二頂部鈍化層27。

在一些實施例中，第二基底20可以與圖2的第一基底10相同或相似。第二基底20可以具有第一表面201(例如，一頂面)及與第一表面201相對的第二表面202(例如，一底面)。電容器單元23可以設置於於第二基底20的第一表面201上或上方。在一些實施例中，電容器單元23可以嵌入第二基底20中。

第二導電結構24可以與圖2的第一導電結構14相同或相似。第二導電結構24可以設置於第二基底20的第一表面201上或上方，可以具有第一表面241(例如，一頂面)。

第二導電結構24可以包括複數個圖案化金屬層242、複數個內部通孔243、第二測試墊244、至少一個內部通孔245及介電結構246。介電結構246可以包括一個或複數個介電層。圖案化金屬層242、內部通孔243、第二測試墊244、內部通孔245及電容器單元23可以嵌入介電結構246中，也可以被介電結構246覆蓋。

圖案化金屬層242可以是圖案化電路層242，並且可以藉由內部通孔243相互電性地連接。第二測試墊244可以透過內部通孔245電性地連接到圖案化金屬層242。

第二測試墊244可以經配置以在一測試過程中被一探針接觸。第二測試墊244可包括第一部分244a及第二部分244b。介電結構246可以定義第二開口247，以曝露第二測試墊244的第一部分244a。第一部分244a可經配置以在該測試過程中被一探針接觸。因此，第二測試墊244的第一部分244a在該測試過程後可以在上面有探針標記248。此外，第二部分244b可以被介電結構246的部分2461覆蓋。亦即，第二開口247的尺寸可以小於第二測試墊244的尺寸。

第二頂部鈍化層27可以設置於第二導電結構24的第一表面241上或上方，並且可以包圍該第二外部連接器(例如，第二連接通孔28)。如圖3所示，第二頂部鈍化層27可覆蓋第二導電結構24的第一表面241，並可延伸至第二開口247及探針標記248。第二頂部鈍化層27可以具有第一表面271(例如，一頂面)。第二頂部鈍化層27的第一表面271可以是第二電子元件2的第一表面21。第二頂部鈍化層27的材料可以包括氧化物材料或氮化物材料，例如氮化矽(Si ₃N ₄，或SiN)、二氧化矽(SiO ₂)、矽氧氮化物(N ₂OSi ₂)。氮化矽氧化物(SiON)、五氧化二鉭(Ta ₂O ₅)、氧化鋁(Al ₂O ₃)、氧化鍶鉍鉭(SrBi ₂Ta ₂O ₉，SBT)、鈦酸鋇鍶氧化物(BaSrTiO ₃，BST)，或其組合。

該第二外部連接器可包括第二連接通孔28。第二連接通孔28可以電性地連接及物理地連接到第二測試墊244的第二部分244b，並且可以從第二電子元件2的第一表面21曝露，以用於一外部電氣連接。第二連接通孔28的材料可以是銅。第二連接通孔28可以延伸穿過第二頂部鈍化層27及第二測試墊244上的第二導電結構24的介電結構246的部分2461，並且可以設置於第二測試墊244的正上方。第二連接通孔28的第一表面281(例如，一頂面)可以與第二頂部鈍化層27的第一表面271實質上對齊。因此，第二連接通孔28可以從第二電子元件2的第一表面21曝露，以用於一外部電氣連接。第二連接通孔28也可以被稱為一接觸通孔。此外，第二測試墊244可以沿一垂直方向設置於第二導電通孔25與第二連接通孔28之間。

第二底部鈍化層26可以設置於第二基底20的第二表面202上或上方，並且可以包圍該第二外部連接器(例如，第二導電通孔25)。第二底部鈍化層26可具有第二表面262(例如，一底面)。第二底部鈍化層26的第二表面262可以是第二電子元件2的第二表面22。

該第二外部連接器可更包括第二導電通孔25。第二導電通孔25可電性地連接到第二導電結構24的圖案化金屬層242，並可從第二電子元件2的第二表面22曝露，以用於一外部電氣連接。第二導電通孔25可延伸穿過第二基底20，並可設置於第二導電結構24的圖案化金屬層242的正下方。

如圖3所示，第二導電通孔25的長度可以大於第二基底20的厚度。因此，第二導電通孔25可以延伸到第二基底20的第二表面202之外。此外，第二導電通孔25可更延伸穿過第二底部鈍化層26。第二導電通孔25的第二表面252(例如，一底面)可以與第二底部鈍化層26的第二表面262實質上對齊。此外，第二連接通孔28的寬度W21可以小於第二導電通孔25的寬度W22。第二連接通孔28的寬度W21可以小於圖2的第一導電通孔15的寬度W12。

圖4是放大剖視圖，例示圖1的電子結構5的該第三部分。該第三部分可以是第三電子元件3。第三電子元件3可以與圖3的第二電子元件2相同或相似。

第三電子元件3可具有第一表面31(例如，一頂面)及與第一表面31相對的第二表面32(例如，一底面)。第三電子元件3可以包括第三基底30、電容器單元33、第三導電結構34、第三底部鈍化層36、至少一個第三外部連接器(例如，第三導電通孔35或第三連接通孔38)及第三頂部鈍化層37。

在一些實施例中，第三基底30可以與圖3的第二基底20相同或相似。第三基底30可具有第一表面301(例如，一頂面)及與第一表面301相對的第二表面302(例如，一底面)。電容器單元33可以設置於第三基底30的第一表面301上或上方。

第三導電結構34可以與圖3的第二導電結構24相同或相似。第三導電結構34可以設置於第三基底30的第一表面301上或上方，可以具有第一表面341(例如，一頂面)。

第三導電結構34可包括複數個圖案化金屬層342、複數個內部通孔343、第三測試墊344、至少一個內部通孔345及介電結構346。介電結構346可以包括一個或複數個介電層。圖案化金屬層342、內部通孔343、第三測試墊344、內部通孔345及電容器單元33可以嵌入介電結構346中，也可以被介電結構346覆蓋。

圖案化金屬層342可以是圖案化電路層342，並且可以藉由內部通孔343相互電性地連接。第三測試墊344可以透過內部通孔345電性地連接到圖案化金屬層342。

第三測試墊344可以包括第一部分344a及第二部分344b。介電結構346可以定義第三開口347，以曝露第三測試墊344的第一部分344a。第一部分344a可經配置以在該測試過程中被一探針接觸。因此，第三測試墊344的第一部分344a在該測試過程後可以在上面有探針標記348。此外，第二部分344b可以被介電結構346覆蓋。

第三頂部鈍化層37可以設置於第三導電結構34的第一表面341上或上方，並且可以包圍該第三外部連接器(例如，第三連接通孔38)。如圖4所示，第三頂部鈍化層37可覆蓋第三導電結構34的第一表面341，並可延伸至第三開口347及探針標記348。第三頂部鈍化層37可以具有第一表面371(例如，一頂面)。第三頂部鈍化層37的第一表面371可以是第三電子元件3的第一表面31。

該第三外部連接器可包括第三連接通孔38。第三連接通孔38可以電性地連接及物理地連接到第三測試墊344的第二部分344b，並可從第三電子元件3的第一表面31曝露，以用於一外部電氣連接。第三連接通孔38可以延伸穿過第三頂部鈍化層37及第三測試墊344上的第三導電結構34的介電結構346的一部分，並且可以設置於第三測試墊344的正上方。

第三連接通孔38的第一表面381(例如，一頂面)可以與第三頂部鈍化層37的第一表面371實質上對齊。因此，第三連接通孔38可以從第三電子元件3的第一表面31曝露，以用於一外部電氣連接。

第三底部鈍化層36可以設置於第三基底30的第二表面302上或上方，並且可以包圍該第三外部連接器(例如，第三導電通孔35)。第三底部鈍化層36可具有第二表面362(例如，一底面)。第三底部鈍化層36的第二表面362可以是第三電子元件3的第二表面32。

該第三外部連接器可更包括第三導電通孔35。第三導電通孔35可電性地連接到第三導電結構34的圖案化金屬層342，並且可以從第三電子元件3的第二表面32曝露，以用於一外部電氣連接。第三導電通孔35可延伸穿過第三基底30，並可設置於第三導電結構34的圖案化金屬層342的正下方。

第三導電通孔35可以延伸到第三基底30的第二表面302之外。此外，第三導電通孔35可更延伸穿過第三底部鈍化層36。第三導電通孔35的第二表面352(例如，一底面)可以與第三底部鈍化層36的第二表面362實質上對齊。此外，第三連接通孔38的寬度可以小於第三導電通孔35的寬度。第三連接通孔38的寬度可以小於圖3的第二導電通孔25的寬度W22。

圖5是放大剖視圖，例示圖1的電子結構5的該第四部分。該第四部分可以是第四電子元件4。第四電子元件4可以與圖4的第三電子元件3相同或相似。

第四電子元件4可以具有第一表面41(例如，一頂面)及與第一表面41相對的第二表面42(例如，一底面)。第四電子元件4可以包括第四基底40、電容器單元43、第四導電結構44、至少一個第四外部連接器(例如第四連接通孔48)及第四頂部鈍化層47。

在一些實施例中，第四基底40可以與圖4的第三基底30相同或相似。第四基底40可具有第一表面401(例如，一頂面)及與第一表面401相對的第二表面402(例如，一底面)。電容器單元43可以設置於第四基底40的第一表面401上或上方。

第四導電結構44可以與圖4的第三導電結構34相同或相似。第四導電結構44可以設置於第四基底40的第一表面401上或上方，可以具有第一表面441(例如，一頂面)。

第四導電結構44可包括複數個圖案化金屬層442、複數個內部通孔443、第四測試墊444、至少一個內部通孔445及介電結構446。介電結構446可以包括一個或複數個介電層。圖案化金屬層442、內部通孔443、第四測試墊444、內部通孔445及電容器單元43可以嵌入介電結構446中，也可以被介電結構446覆蓋。

圖案化金屬層442可以是圖案化電路層442，並且可以藉由內部通孔443相互電性地連接。第四測試墊444可以透過內部通孔445電性地連接到圖案化金屬層442。

第四測試墊444可包括第一部分444a及第二部分444b。介電結構446可以定義第四開口447，以曝露第四測試墊444的第一部分444a。第一部分444a可經配置以在該測試過程中被一探針接觸。因此，第四測試墊444的第一部分444a在該測試過程後可以在上面有探針標記448。此外，第二部分444b可被介電結構446覆蓋。

第四頂部鈍化層47可以設置於第四導電結構44的第一表面441上或上方，並且可以包圍該第四外部連接器(例如，第四連接通孔48)。如圖5所示，第四頂部鈍化層47可覆蓋第四導電結構44的第一表面441，並可延伸至第四開口447及探針標記448。第四頂部鈍化層47可以具有第一表面471(例如，一頂面)。第四頂部鈍化層47的第一表面471可以是第四電子元件4的第一表面41。

該第四外部連接器可包括第四連接通孔48。第四連接通孔48可以電性地連接及物理地連接到第四測試墊444的第二部分444b，並且可以從第四電子元件4的第一表面41曝露，以用於一外部電氣連接。第四連接通孔48可以延伸穿過第四頂部鈍化層47及第四測試墊444上的第四導電結構44的介電結構446的一部分，並且可以設置於第四測試墊444的正上方。

第四連接通孔48的第一表面481(例如，一頂面)可以與第四頂部鈍化層47的第一表面471實質上對齊。因此，第四連接通孔48可以從第四電子元件4的第一表面41曝露，以用於一外部電氣連接。

如圖1所示，第二導電結構24可以設置於第一基底10的下面，並且第一電子元件1的第一導電結構14可以透過第一導電通孔15與第二連接通孔28電性地連接到第二電子元件2的第二導電結構24，以形成第一垂直電氣路徑71。因此，第一電子元件1的第一導電結構14與第二電子元件2的第二導電結構24之間的一第一電氣路徑可包括第一垂直電氣路徑71。該第一電氣路徑(包括第一垂直電氣路徑71)可以位於第一測試墊144與第二測試墊244之間。例如，該第一電氣路徑(包括第一垂直電路71)在第一測試墊144的一垂直投影內。因此，第一垂直電路71在第二測試墊244上的投影是在第一測試墊144在第二測試墊244上的投影內。此外，第一垂直電氣路徑71可以穿過第一基底10。此外，該第一電氣路徑可以穿過第二測試墊244的第二部分244b。因此，第二測試墊244的第二部分244b可以是第一電子元件1的第一導電結構14與第二電子元件2的第二導電結構24之間的該第一電氣路徑的一部分。

類似地，第三導電結構34可以設置於第二基底20的下面，並且第二電子元件2的第二導電結構24可以透過第二導電通孔25與第三連接通孔38電性地連接到第三電子元件3的第三導電結構34，以形成第二垂直電氣路徑72。因此，第二電子元件2的第二導電結構24與第三電子元件3的第三導電結構34之間的一第二電氣路徑可包括第二垂直電氣路徑72。該第二電氣路徑(包括第二垂直電氣路徑72)可以位於第二測試墊244與第三測試墊344之間。例如，該第二電氣路徑(包括第二垂直電路72)在第二測試墊244的一垂直投影內。因此，第二垂直電路72在第三測試墊344上的投影是在第二測試墊244在第三測試墊344上的投影內。此外，第二垂直電氣路徑72可以穿過第二基底20。此外，該第二電氣路徑可穿過第三測試墊344的第二部分344b。因此，第三測試墊344的第二部分344b可以是第二電子元件2的第二導電結構24與第三電子元件3的第三導電結構34之間的該第二電氣路徑的一部分。

類似地，第四導電結構44可以設置於第三基底30的下面，並且第三電子元件3的第三導電結構34可以透過第三導電通孔35與第四連接通孔48電性地連接到第四電子元件4的第四導電結構44，以形成第三垂直電氣路徑73。因此，第三電子元件3的第三導電結構34與第四電子元件4的第四導電結構44之間的一第三電氣路徑可包括第三垂直電氣路徑73。該第三電氣路徑(包括第三垂直電氣路徑73)可以位於第三測試墊344與第四測試墊444之間。例如，該第三電氣路徑(包括第三垂直電路73)在第三測試墊344的一垂直投影內。因此，第三垂直電路73在第四測試墊444上的投影是在第三測試墊344在第四測試墊444上的投影內。此外，第三垂直電氣路徑73可以穿過第三基底30。此外，該第三電氣路徑可穿過第四測試墊444的第二部分444b。因此，第四測試墊444的第二部分444b可以是第三電子元件3的第三導電結構3與第四電子元件4的第四導電結構44之間的該第三電氣路徑的一部分。

圖6是放大俯視圖，例示圖1的電子結構5的部分。如圖1及圖6所示，該外部連接器(包括例如第一導電通孔15第二連接通孔28)的一垂直投影可與第一測試墊144的一垂直投影重疊或可設置於其中。此外，該外部連接器(包括，例如，第一導電通孔15)的垂直投影可與第一開口147的一垂直投影重疊。該外部連接器(包括，例如，第二連接通孔28)的垂直投影可以位於第一開口147的垂直投影之外。

在圖1至圖6所示的實施例中，第一電子元件1、第二電子元件2、第三電子元件3及第四電子元件4可以藉由混合鍵合的方式彼此直接鍵合。因此，電子結構5的高度可以降低。此外，不使用鍵合焊料及底層填充物，以降低電子結構5的製備成本並避免高電阻問題。此外，該外部連接器(包括，例如，第一導電通孔15及第二連接通孔28)可以位於第一測試墊144的正下方，因此，該外部連接器(包括，例如，第一導電通孔15及第二連接通孔28)及第一測試墊144所佔用的垂直空間可以減少，這可以是一種有效的空間設計。此外，測試墊144、244、344、444可用於探測，並可成為電氣路徑的一部分，因此，佈局設計的彈性得到改善。

圖7是剖示圖，例示本揭露一些實施例之電子結構5a。電子結構5a可以與圖1的電子結構5相似，其不同之處描述如下。

第一導電通孔15與第二連接通孔28可以相互接觸，也可以熔合在一起，形成第一互連柱54。第一互連柱54可以是一個整體結構，而且第一導電通孔15與第二連接通孔28之間可以沒有介面。第一互連支柱54可電性地連接第一導電結構14與第二導電結構24，並可形成該第一電氣路徑(包括第一垂直電氣路徑71)。此外，第一底部鈍化層16與第二頂部鈍化層27可相互接觸或可熔合在一起形成第一鍵合層51。第一鍵合層51可以是一個整體結構，第一底部鈍化層16與第二頂部鈍化層27之間可以沒有介面。第一鍵合層51可用於鍵合第一基底10與第二導電結構24。第一導電通孔15的一部分及第二連接通孔28的一部分可以嵌入到第一鍵合層51中。該第一電氣路徑(包括第一垂直電氣路徑71)可穿過第一鍵合層51。此外，第一鍵合層51可以延伸到第二開口247，以接觸第二測試墊244的第一部分244a。

同樣，第二導電通孔25與第三連接通孔38可以相互接觸，也可以熔合在一起，形成第二互連柱55。第二互連柱55可以是一個整體結構，第二導電通孔25與第三連接通孔38之間可以沒有介面。第二互連柱55可電性地連接第二導電結構24與第三導電結構34，並可形成該第二電氣路徑(包括第二垂直電氣路徑72)。此外，第二底部鈍化層26與第三頂部鈍化層37可相互接觸或可熔合在一起形成第二鍵合層52。第二鍵合層52可以是一個整體結構，第二底部鈍化層26與第三頂部鈍化層37之間可以沒有介面。第二鍵合層52可用於鍵合第二基底20與第三導電結構34。第二導電通孔25的一部分及第三連接通孔38的一部分可以嵌入第二鍵合層52中。該第二電氣路徑(包括第二垂直電氣路徑72)可穿過第二鍵合層52。此外，第二鍵合層52可以延伸到第三開口347，以接觸第三測試墊344的第一部分344a。

同樣，第三導電通孔35與第四連接通孔48可以相互接觸，也可以熔合在一起，形成第三互連柱56。第三互連柱56可以是一個整體結構，第三導電通孔35與第四連接通孔48之間可以沒有介面。第三互連柱56可電性地連接第三導電結構34與第四導電結構44，並可形成該第三電氣路徑(包括第三垂直電氣路徑73)。此外，第三底部鈍化層36與第四頂部鈍化層47可相互接觸，或可熔合在一起，形成第三鍵合層53。第三鍵合層53可以是一個整體結構，第三底部鈍化層36與第四頂部鈍化層47之間可以沒有介面。第三鍵合層53可用於鍵合第三基底30與第四導電結構44。第三導電通孔35的一部分及第四連接通孔48的一部分可以嵌入第三鍵合層53中。該第三電氣路徑(包括第三垂直電氣路徑73)可穿過第三鍵合層53。此外，第三鍵合層53可以延伸到第四開口447，以接觸第四測試墊444的第一部分444a。

圖8是放大剖視圖，例示圖7的電子結構5a的該第一部分。該第一部分實質上可以是第一電子元件1。圖8的第一電子元件1可以類似於圖2的第一電子元件1，除了第一電子元件1的第二表面12、第一底部鈍化層16的第二表面162及第一導電通孔15的第二表面152可以是假想的表面而不是實際的表面。

圖9是放大剖視圖，例示圖7的電子結構5a的該第二部分。該第二部分實質上可以是第二電子元件2。圖9的第二電子元件2可以類似於圖3的第二電子元件2，除了第二電子元件2的第一表面21、第二頂部鈍化層27的第一表面271及第二連接通孔28的第一表面281可以是假想表面而不是實際表面。此外，第二電子元件2的第二表面22、第二底部鈍化層26的第二表面262及第二導電通孔25的第二表面252可以是假想表面而不是實際表面。

圖10是放大剖視圖，例示圖7的電子結構5a的該第三部分。該第三部分實質上可以是第三電子元件3。圖10的第三電子元件3可以類似於圖4的第三電子元件3，除了第三電子元件3的第一表面31、第三頂部鈍化層37的第一表面371及第三連接通孔38的第一表面381可以是假想的表面而不是實際的表面。此外，第三電子元件3的第二表面32、第三底部鈍化層36的第二表面362及第三導電通孔35的第二表面352可以是假想表面而不是實際表面。

圖11是放大剖視圖，例示圖7的電子結構5a的該第四部分。該第四部分實質上可以是第四電子元件4。圖11的第四電子元件4可以類似於圖5的第四電子元件4，除了第四電子元件4的第一表面41、第四頂部鈍化層47的第一表面471及第四連接通孔48的第一表面481可以是假想的表面而不是實際表面。

圖12是剖示圖，例示本揭露一些實施例之電子結構5b。圖13是放大俯視圖，例示圖12的電子結構5b的部分。圖12的電子結構5b可以與圖7的電子結構5a相似，其區別描述如下。

第一互連柱54b可包括第一導電通孔15與複數個第二連接通孔28。每個第二連接通孔28的寬度(例如，圖9的第二連接通孔28的寬度W21)可以小於第一導電通孔15的寬度(例如，圖8的第一導電通孔15的寬度W12)。此外，第二互連柱55b可包括第二導電通孔25與複數個第三連接通孔38。每個第三連接通孔38的寬度可以小於第二導電通孔25的寬度。此外，第三互連柱56b可包括第三導電通孔35與複數個第四連接通孔48。每個第四連接通孔48的寬度可以小於第三導電通孔35的寬度。

圖14是剖示圖，例示本揭露一些實施例之電子結構5c。圖15是放大俯視圖，例示圖14的電子結構5c的部分。圖14的電子結構5c可以與圖7的電子結構5a相似，除了互連支柱54、55、56的位置。例如，第一導電通孔15的垂直部分可以設置於第一測試墊144的垂直投影之外。然而，第一導電通孔15的垂直投影仍然可以與第一測試墊144的垂直投影重疊。

圖16至圖25是例示本揭露一些實施例之電子結構5的製備方法的各個階段。

參照圖16，可以提供第一基底10。圖16的第一基底10可以與圖1及圖2的第一基底10相同或相似。第一基底10可以具有第一表面101(例如，一頂面)及與第一表面101相對的第二表面102(例如，一底面)。然後，第一導電通孔15可以形成在第一基底10中，第一導電結構14可以形成在第一基底10的第一表面101上。第一導電通孔15及第一導電結構14可分別與圖1及圖2的第一導電通孔15及第一導電結構14相同或相似。第一導電通孔15可以電性地連接到第一導電結構14。第一導電結構14定義第一開口147，以曝露其第一測試墊144的第一部分144a。第一導電通孔15設置於第一測試墊144的下面。

第一基底10可以具有複數個相互交叉的分離線19，以定義複數個單元1'。每個單元1'可以對應於圖2的第一電子元件1。然後，可以藉由使用探針60來進行一測試過程。探針60是提供來接觸及測試第一測試墊144的曝露的第一部分144a，以確定單元1'的電氣性能。同時，探針標記148可以從第一測試墊144的一頂部表面凹入。

參照圖17，第一基底10可以被減薄以曝露第一導電通孔15的一底部部分。然後，可以在第一基底10的第二表面102(例如，底面)上形成或設置第一底部鈍化層16。第一底部鈍化層16可以包圍或覆蓋第一導電通孔15的曝露底部部分。然後，可對第一底部鈍化層16的第二表面162進行一研磨製程(例如，化學機械研磨(CMP))，使第一導電通孔15的第二表面152(例如，底面)可與第一底部鈍化層16的第二表面162實質上對齊。然後，第一基底10與第一導電結構14可沿分離線19分離，以形成複數個第一電子元件1，如圖2所示。

參照圖18，可以提供第二基底20。圖18的第二基底20可以與圖1及圖3的第二基底20相同或相似。第二基底20可以具有第一表面201(例如，一頂面)及與第一表面201相對的第二表面202(例如，一底面)。然後，第二導電通孔25可以形成在第二基底20中，第二導電結構24可以形成在第二基底20的第一表面201上。第二導電通孔25及第二導電結構24可分別與圖1及圖3的第二導電通孔25及第二導電結構24相同或相似。第二導電通孔25可以電性地連接到第二導電結構24。第二導電結構24定義第二開口247，以曝露其第二測試墊244的第一部分244a。第二導電通孔25設置於第二測試墊244的下面。

第二基底20可以具有複數個相互交叉的分離線29，以定義複數個單元2'。每個單元2'可以對應於圖3的第二電子元件2。然後，可以藉由使用探針60來進行一測試過程。探針60是提供來接觸及測試第二測試墊244的曝露的第一部分244a，以確定單元2'的電氣性能。同時，探針標記248可以從第二測試墊244的一頂部表面凹入。

參照圖19，在第二導電結構24的第一表面241上可以形成或設置第二頂部鈍化層27。第二頂部鈍化層27可以覆蓋第二開口247。然後，可形成第二連接通孔28，以延伸穿過第二頂部鈍化層27及第二測試墊244上的第二導電結構24的介電結構246的部分2461，以電性地連接及物理地連接到第二測試墊244的第二部分244b。然後，可以對第二頂部鈍化層27的第一表面271(例如，頂面)進行一研磨製程(例如，化學機械研磨(CMP))，因此第二連接通孔28的第一表面281(例如，一頂面)可以與第二頂部鈍化層27的第一表面271實質上對齊。

參照圖20，第二基底20可以被減薄以曝露第二導電通孔25的一底部部分。然後，可以在第二基底20的第二表面202(例如，底面)上形成或設置第二底部鈍化層26。第二底部鈍化層26可以包圍或覆蓋第二導電通孔25的曝露底部部分。然後，可對第二底部鈍化層26的第二表面262進行一研磨製程(例如，化學機械研磨(CMP))，使第二導電通孔25的第二表面252(例如，底面)可與第二底部鈍化層26的第二表面262實質上對齊。然後，第二基底20與第二導電結構24可沿分離線29分離，以形成複數個第二電子元件2，如圖3所示。

參照圖21，可以提供第三基底30。圖21的第三基底30可以與圖1及圖4的第三基底30相同或相似。然後，可在第三基底30中形成第三導電通孔35，並且可在第三基底30的第一表面301上形成第三導電結構34。第三導電通孔35及第三導電結構34可分別與圖1及圖4的第三導電通孔35及第三導電結構34相同或相似。第三導電通孔35可以電性地連接到第三導電結構34。第三導電結構34定義第三開口347，以曝露其第三測試墊344的第一部分344a。第三導電通孔35設置於第三測試墊344的下面。

第三基底30可以具有複數個相互交叉的分離線39，以定義複數個單元3'。每個單元3'可以對應於圖4的第三電子元件3。然後，可以藉由使用探針60來進行一測試過程。探針60是提供來接觸及測試第三測試墊344的曝露的第一部分344a，以確定單元3'的電氣性能。同時，探針標記348可以從第三測試墊344的一頂部表面凹入。

參照圖22，第三頂部鈍化層37可以形成或配置在第三導電結構34的第一表面341上。第三頂部鈍化層37可以覆蓋第三開口347。然後，可形成第三連接通孔38，以延伸穿過第三頂部鈍化層37及第三測試墊344上的第三導電結構34的介電結構346的一部分，以電性地連接及物理地連接到第三測試墊344的第二部分344b。然後，可以對第三頂部鈍化層37的第一表面371(例如，頂面)進行一研磨製程(例如，化學機械研磨(CMP))，因此第三連接通孔38的第一表面381(例如，一頂面)可以與第三頂部鈍化層37的第一表面371實質上對齊。

參照圖23，第三基底30可以被減薄以曝露第三導電通孔35的一底部部分。然後，可以在第三基底30的第二表面302(例如，底面)上形成或設置第三底部鈍化層36。第三底部鈍化層36可以包圍或覆蓋第三導電通孔35的曝露底部部分。然後，可對第三底部鈍化層36的第二表面362進行一研磨製程(例如，化學機械研磨(CMP))，使第三導電通孔35的第二表面352(例如，底面)可與第三底部鈍化層36的第二表面362實質上對齊。然後，第三基底30與第三導電結構34可沿分離線39分離，以形成複數個第三電子元件3，如圖4所示。

參照圖24，可以提供第四基底40。圖24的第四基底40可以與圖1及圖5的第三基底40相同或相似。然後，可在第四基底40的第一表面401上形成第四導電結構44。第四導電結構44可以與圖1及圖5的第四導電結構44相同或類似。第四導電結構44定義第四開口447，以曝露其第四測試墊444的第一部分444a。

第四基底40可以具有複數個相互交叉的分離線49，以定義複數個單元4'。每個單元4'可以對應於圖5的第四電子元件4。然後，可以藉由使用探針60進行一測試過程。探針60是提供來接觸及測試第四測試墊444的曝露的第一部分444a，以確定單元4'的電氣性能。同時，探針標記448可以從第四測試墊444的一頂部表面凹入。

參照圖25，在第四導電結構44的第一表面441上可以形成或配置第四頂部鈍化層47。第四頂部鈍化層47可以覆蓋第四開口447。然後，可形成第四連接通孔48，以延伸穿過第四頂部鈍化層47及第四測試墊444上的第四導電結構44的介電結構446的一部分，以電性地連接及物理地連接到第四測試墊444的第二部分444b。然後，可以對第四頂部鈍化層47的第一表面471(例如，頂面)進行一研磨製程(例如，化學機械研磨(CMP))，因此第四連接通孔48的第一表面481(例如，一頂面)可以與第四頂部鈍化層47的第一表面471實質上對齊。

然後，第四基底40與第四導電結構44可以沿分離線49分離，以形成複數個第四電子元件4，如圖5所示。

然後，第三電子元件3堆疊或設置於第四電子元件4上，第二電子元件2堆疊或設置於第三電子元件3上，而第一電子元件1堆疊或設置於第二電子元件2上。因此，第一基底10堆疊於第二導電結構24上，第二基底20堆疊於第三導電結構34上，而第三基底30堆疊於第四導電結構34上。因此，第一電子元件1、第二電子元件2、第三電子元件3及第四電子元件4相互電性地連接，因此形成圖1的電子結構5。

在一些實施例中，第一電子元件1、第二電子元件2、第三電子元件3及第四電子元件4透過混合鍵合相互連接，以形成圖7的電子結構5a。如圖7所示，第一底部鈍化層16與第二頂部鈍化層27可以相互接觸，也可以熔合在一起，形成第一鍵合層51。第二底部鈍化層26與第三頂部鈍化層37可以相互接觸，也可以熔合在一起，形成第二鍵合層52。第三底部鈍化層36與第四頂部鈍化層47可以相互接觸，也可以熔合在一起，形成第三鍵合層53。第一導電通孔15與第二連接通孔28可以相互接觸或熔合在一起，形成第一互連柱54。第二導電通孔25與第三連接通孔38可以相互接觸，也可以熔合在一起，形成第二互連柱55。第三導電通孔35與第四連接通孔48可以相互接觸，也可以熔合在一起，形成第三互連柱56。

圖26是流程圖，例示本揭露一些實施例之電子結構5的製備製備方法80。

在一些實施例中，製備方法80可以包括步驟S81，在一第一基底中形成一第一導電通孔，並在該第一基底上形成一第一導電結構，其中該第一導電通孔電性地連接到該第一導電結構，該第一導電結構定義一第一開口以曝露其一第一測試墊，並且該第一導電通孔設置於該第一測試墊的下面。例如，如圖16所示，第一導電通孔15可以形成在第一基底10中，第一導電結構14可以形成在第一基底10上。第一導電通孔15電性地連接到第一導電結構14。第一導電結構14定義第一開口147，以曝露其第一測試墊144。第一導電通孔15設置於第一測試墊144的下面。

在一些實施例中，製備方法80可以包括步驟S82，測試該第一測試墊。例如，如圖16所示，藉由使用探針60測試該第一測試墊144。

在一些實施例中，製備方法80可以包括步驟S83，將該第一基底減薄以曝露該第一導電通孔。例如，如圖17所示，第一基底10被減薄以曝露第一導電通孔15。

本揭露的另一個方面提供一種電子結構，包括一第一基底、一第一導電結構、一第二導電結構以及一互連支柱。該第一導電結構設置於該第一基底上，並包括一第一測試墊經配置以在一測試過程中被一探針接觸。該第二導電結構設置於該第一基底下，包括一第二測試墊經配置以在一測試過程中被一探針接觸。該第一導電結構與該第二導電結構之間的一電氣路徑位於該第一測試墊與該第二測試墊之間。該互連支柱電性地連接該第一導電結構與該第二導電結構，其中該互連支柱形成該電氣路徑。該電氣路徑包括一垂直電氣路徑，該垂直電氣路徑在該第二測試墊上的一投影在該第一測試墊在該第二測試墊上的一投影內。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。

再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

1:第一電子元件 2:第二電子元件 3:第三電子元件 4:第四電子元件 5:電子結構 5a:電子結構 5b:電子結構 5c:電子結構 10:第一基底 11:第一表面 12:第二表面 13:電容器單元 14:第一導電結構 15:第一導電通孔 16:第一底部鈍化層 19:分離線 20:第二基底 21:第一表面 22:第二表面 23:電容器單元 24:第二導電結構 25:第二導電通孔 26:第二底部鈍化層 27:第二頂部鈍化層 28:第二連接通孔 29:分離線 30:第三基底 31:第一表面 32:第二表面 33:電容器單元 34:第三導電結構 35:第三導電通孔 36:第三底部鈍化層 37:第三頂部鈍化層 38:第三連接通孔 39:分離線 40:第四基底 41:第一表面 42:第二表面 43:電容器單元 44:第四導電結構 47:第四頂部鈍化層 48:第四連接通孔 49:分離線 51:第一鍵合層 52:第二鍵合層 53:第三鍵合層 54:第一互連柱 54b:第一互連柱 55:第二互連柱 55b:第二互連柱 56:第三互連柱 56b:第三互連柱 60:探針 71:第一垂直電氣路徑 72:第二垂直電氣路徑 73:第三垂直電氣路徑 80:製備方法 81:步驟 82:步驟 83:步驟 101:第一表面 102:第二表面 141:第一表面 142:圖案化金屬層 143:內部通孔 144:第一測試墊 144a:第一部分 144b:第二部分 145:內部通孔 146:介電結構 147:第一開口 148:探針標記 152:第二表面 162:第二表面 201:第一表面 202:第二表面 241:第一表面 242:圖案化金屬層 243:內部通孔 244:第二測試墊 244a:第一部分 244b:第二部分 245:內部通孔 246:介電結構 2461:部分 247:第二開口 248:探針標記 252:第二表面 262:第二表面 271:第一表面 281:第一表面 301:第一表面 302:第二表面 341:第一表面 342:圖案化金屬層 343:內部通孔 344:第三測試墊 344a:第一部分 344b:第二部分 345:內部通孔 346:介電結構 347:第三開口 348:探針標記 352:第二表面 362:第二表面 371:第一表面 381:第一表面 401:第一表面 402:第二表面 441:第一表面 442:圖案化金屬層 443:內部通孔 444:第四測試墊 444a:第一部分 444b:第二部分 445:內部通孔 446:介電結構 447:第四開口 448:探針標記 471:第一表面 481:第一表面 1':單元 2':單元 3':單元 4':單元 W12:寬度 W21:寬度 W22:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。圖1是剖示圖，例示本揭露一些實施例之電子結構。圖2是放大剖視圖，例示圖1的電子結構的第一部分。圖3是放大剖視圖，例示圖1的電子結構的第二部分。圖4是放大剖視圖，例示圖1的電子結構的第三部分。圖5是放大剖視圖，例示圖1的電子結構的第四部分。圖6是放大俯視圖，例示圖1的電子結構的部分。圖7是剖示圖，例示本揭露一些實施例之電子結構。圖8是放大剖視圖，例示圖7的電子結構的第一部分。圖9是放大剖視圖，例示圖7的電子結構的第二部分。圖10是放大剖視圖，例示圖7的電子結構的第三部分。圖11是放大剖視圖，例示圖7的電子結構的第四部分。圖12是剖示圖，例示本揭露一些實施例之電子結構。圖13是放大俯視圖，例示圖12的電子結構的部分。圖14是剖示圖，例示本揭露一些實施例之電子結構。圖15是放大俯視圖，例示圖14的電子結構的部分。圖16至圖25是例示本揭露一些實施例之電子結構的製備方法的各個階段。圖26是流程圖，例示本揭露一些實施例之電子結構的製備方法。

1:第一電子元件

2:第二電子元件

3:第三電子元件

4:第四電子元件

5:電子結構

10:第一基底

14:第一導電結構

15:第一導電通孔

16:第一底部鈍化層

20:第二基底

24:第二導電結構

25:第二導電通孔

26:第二底部鈍化層

27:第二頂部鈍化層

28:第二連接通孔

30:第三基底

34:第三導電結構

35:第三導電通孔

36:第三底部鈍化層

37:第三頂部鈍化層

38:第三連接通孔

40:第四基底

44:第四導電結構

47:第四頂部鈍化層

48:第四連接通孔

71:第一垂直電氣路徑

72:第二垂直電氣路徑

73:第三垂直電氣路徑

144:第一測試墊

147:第一開口

244:第二測試墊

247:第二開口

344:第三測試墊

347:第三開口

444:第四測試墊

447:第四開口

Claims

一種電子元件，包括：一基底；一導電結構，設置於該基底上，包括一測試墊經配置以在一測試過程中被一探針接觸；至少一個外部連接器，電性地連接到該導電結構，並從該電子元件的一表面曝露以用於一外部電氣連接，其中該至少一個外部連接器的一垂直投影與該測試墊的一垂直投影重疊；以及一底部鈍化層，設置於該基底的一底面上，其中該導電結構更包括複數個圖案化金屬層及一介電結構，其中該測試墊電性地連接到該複數個圖案化金屬層，並且該測試墊及該複數個圖案化金屬層嵌入該介電結構中，其中該至少一個外部連接器包括一導電通孔，且該底部鈍化層包圍該導電通孔。
如請求項1所述的電子元件，更包括設置於該基底上的一電容器。
如求項1所述的電子元件，其中該介電結構定義一開口以曝露該測試墊的一第一部分，且該部分經配置以被一探針接觸。
如請求項3所述的電子元件，其中該測試墊的該第一部分其上具有一探針標記，該至少一個外部連接器的一垂直投影與該開口的一垂直投影重疊。
如請求項3所述的電子元件，其中及至少一個外部連接器的一垂直投影位於該開口的一垂直投影之外。
如請求項1所述的電子元件，其中該導電通孔延伸穿過該基底並從該電子元件的一底面曝露。
如請求項6所述的電子元件，其中該底部鈍化層的一底面與該導電通孔的一底面實質上對齊。
如請求項1所述的電子元件，其中該至少一個外部連接器包括一連接通孔，連接到該測試墊的一第二部分並從該電子元件的一頂面曝露。
如請求項8所述的電子元件，更包括一頂部鈍化層，設置於該導電結構的一頂面上並包圍該連接通孔，其中該頂部鈍化層的一頂面與該連接通孔的一頂面實質上對齊。
如請求項1所述的電子元件，其中該至少一個外部連接器包括一導電通孔及一連接通孔，該導電通孔延伸穿過基底並設置於該導電結構下，該連接通孔延伸穿過該測試墊上的該導電結構的一介電結構的一部分，其中該測試墊設置於該導電通孔與該連接通孔之間，並且該連接通孔的一寬度小於該導電通孔的一寬度。
一種電子結構，包括：一第一基底；一第一導電結構，經設置於該第一基底上，並包括一第一測試墊經配置以在一測試過程中被一探針接觸；一第二導電結構，經設置於該第一基底下，並包括一第二測試墊經配置以在一測試過程中被一探針接觸，其中該第一導電結構與該第二導電結構之間的一電氣路徑位於該第一測試墊該第二測試墊之間；以及一互連支柱，電性地連接該第一導電結構與該第二導電結構，其中該互連支柱形成該電氣路徑，其中該電氣路徑包括一垂直電氣路徑，該垂直電氣路徑在該第二測試墊上的一投影在該第一測試墊在該第二測試墊上的一投影內。
如請求項11所述的電子結構，其中該垂直電氣路徑穿過該第一基底。
如請求項11所述的電子結構，其中該互連支柱包括一導電通孔及一連接通孔，且該連接通孔的一寬度小於該導電通孔的一寬度，其中該導電通孔延伸穿過該第一基底，以及該連接通孔連接到該第二測試墊。
如請求項11所述的電子結構，其中該互連支柱包括一導電通孔及複數個連接通孔，並且每個連接通孔的一寬度小於該導電通孔的一寬度。
如請求項11所述的電子結構，更包括一鍵合鍵合層，以鍵合該第一基底與該第二導電結構，並且該電氣路徑穿過該鍵合層。
如請求項15所述的電子結構，其中該第二導電結構定義一開口，以曝露該第二測試墊的一部分，並且該鍵合層延伸到該開口中，以接觸該第二測試墊的該部分。
一種電子結構的製備方法，包括：在一第一基底中形成一第一導電通孔，並在該第一基底上形成一第一導電結構，其中該第一導電通孔電性地連接到該第一導電結構，該第一導電結構定義一第一開口以曝露其一第一測試墊，該第一導電通孔設置於該第一測試墊下；將該第一基底減薄以曝露該第一導電通孔；在一第二基底上形成一第二導電結構，其中該第二導電結構定義一第二開口，以曝露其一第二測試墊的一第一部分；形成一第二連接通孔以連接到該第二測試墊的一第二部分；將該第一基底堆疊於該第二導電結構上，其中該第一導電通孔連接到該第二連接通孔；以及在該第二基底中形成一第二導電通孔，其中該第二導電通孔電性地連接到該第二導電結構，且該第二導電通孔設置於該第二測試墊下。
如請求項17所述之電子結構的製備方法，更包括：在該第一基底的一底面上形成一第一底部鈍化層，以包圍該第一導電通孔。
如請求項18所述之電子結構的製備方法，更包括：在該第二導電結構上形成一第二頂部鈍化層，其中該第二頂部鈍化層覆蓋該第二開口，並且該第二連接通孔穿過該第二頂部鈍化層。
如請求項17所述之電子結構的製備方法，更包括：在該第一基底的一底面上形成一第一底部鈍化層，以包圍該第一導電通孔；其中在該第二導電結構上堆疊該第一基底後，該第一底部鈍化層與該第二頂部鈍化層被熔合在一起，形成一鍵合層以鍵合該第一基底與該第二導電結構。
如請求項17所述之電子結構的製備方法，其中該第一導電通孔與該第二連接通孔被熔合在一起以形成一互連支柱。