CN114334851A - 一种扇出型封装结构及其制备方法 - Google Patents

一种扇出型封装结构及其制备方法 Download PDF

Info

Publication number
CN114334851A
CN114334851A CN202111625212.5A CN202111625212A CN114334851A CN 114334851 A CN114334851 A CN 114334851A CN 202111625212 A CN202111625212 A CN 202111625212A CN 114334851 A CN114334851 A CN 114334851A
Authority
CN
China
Prior art keywords
chip
bonding pad
pad
fan
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111625212.5A
Other languages
English (en)
Inventor
胡文华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd, Shanghai Xianfang Semiconductor Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN202111625212.5A priority Critical patent/CN114334851A/zh
Publication of CN114334851A publication Critical patent/CN114334851A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种扇出型封装结构及其制备方法，扇出型封装结构包括：第一芯片；电学连接结构，电学连接结构包括第一焊盘、第二焊盘和引线，第一焊盘固定在第一芯片的背面，第二焊盘位于第一芯片的侧部周围，第二焊盘至第一芯片的正面的距离小于第一焊盘至第一芯片的正面的距离，引线的一端连接所述第一焊盘，引线的另一端连接所述第二焊盘；重布线结构，重布线结构位于第一芯片背向第一焊盘的一侧，第一芯片的正面与重布线结构电连接，第二焊盘和第一芯片位于重布线结构的同一侧且与重布线结构连接；塑封层；电学功能结构，电学功能结构设置在第一芯片背离重布线结构的一侧。所述扇出型封装结构简单、成本较低、可靠性高。

Description

一种扇出型封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种扇出型封装结构及其制备方法。
背景技术
在现有技术中的芯片扇出型封装工艺中，对于存在芯片堆叠或者封装堆叠的半导体封装结构，大多采用大铜柱贯穿塑封料来实现芯片之间的互连，并且可能需要多次塑封、多次布线等，工艺复杂，生产周期长，成本高。对于现有的扇出型封装结构存在结构复杂、成本较高、可靠性差的问题。
因此，现有技术中的扇出型封装结构有待提高。
发明内容
本发明要解决的技术问题在于克服现有技术中扇出型封装结构的结构复杂、成本较高、可靠性差的问题。
为了解决上述技术问题，本发明提供一种扇出型封装结构，包括：第一芯片；电学连接结构，所述电学连接结构包括第一焊盘、第二焊盘和引线，所述第一焊盘固定在所述第一芯片的背面，所述第二焊盘位于所述第一芯片的侧部周围，在垂直于所述第一芯片的正面的方向上，所述第二焊盘至所述第一芯片的正面的距离小于所述第一焊盘至所述第一芯片的正面的距离，所述引线的一端连接所述第一焊盘，所述引线的另一端连接所述第二焊盘；重布线结构，所述重布线结构位于所述第一芯片背向所述第一焊盘的一侧，所述第一芯片的正面与所述重布线结构电连接，所述第二焊盘和第一芯片位于所述重布线结构的同一侧且与所述重布线结构连接；塑封层，所述塑封层至少覆盖所述第一焊盘和所述第一芯片侧部的所述重布线结构、第二焊盘和所述引线；电学功能结构，所述电学功能结构设置在所述第一芯片背离所述重布线结构的一侧，所述电学功能结构与所述第一焊盘电连接。
可选的，所述电学功能结构为第二芯片。
可选的，所述第二芯片具有第二芯片焊盘，所述第二芯片焊盘与所述第一焊盘焊接在一起。
可选的，所述第二芯片正装在所述第一焊盘上，所述第二芯片在所述第一芯片上的投影面积小于所述第一焊盘在所述第一芯片上的投影面积；所述第二芯片的背面与所述第一焊盘接触，所述第二芯片正面的第二芯片焊盘通过导线与第二芯片侧部的所述第一焊盘电连接。
可选的，所述第二芯片背离所述第一焊盘的一侧通过导线连接所述第一焊盘。
可选的，所述电学功能结构为封装体，所述封装体的一侧具有第一焊球，所述第一焊球与所述第一焊盘焊接在一起。
可选的，所述塑封层还包覆所述电学功能结构。
可选的，还包括：第二焊球，所述第二焊球位于所述重布线结构背向所述第一芯片的一侧表面且与所述重布线结构连接。
本发明还提供一种扇出型封装结构的制备方法，包括：提供电学连接结构，所述电学连接结构包括第一焊盘、引线和第二焊盘，所述引线的一端连接所述第一焊盘，所述引线的另一端连接所述第二焊盘，所述第一焊盘与所述第二焊盘的高度不同；提供第一载片；在所述第一载片上形成第一芯片，所述第一芯片的正面朝向所述第一载片；将所述电学连接结构设置在所述第一载片上，所述第一焊盘设置在所述第一芯片的背面，所述第二焊盘设置在所述第一芯片侧部的所述第一载片上；在所述第一芯片背离所述第一载片的一侧设置电学功能结构，所述电学功能结构与所述第一焊盘电连接；设置所述电学功能结构之后，至少在所述第一芯片的侧部的所述第一载片上形成覆盖所述第二焊盘和所述引线的塑封层；形成所述塑封层后，去除所述第一载片；去除所述第一载片之后，在所述第一芯片和所述第二焊盘背离所述电学功能结构的一侧形成重布线结构，所述重布线结构与所述第一芯片的正面和第二焊盘电连接。
可选的，所述电学功能结构为第二芯片。
可选的，所述第二芯片具有第二芯片焊盘，在所述第一芯片背离所述第一载片的一侧设置所述电学功能结构的步骤包括：将所述第二芯片焊盘与所述第一焊盘焊接在一起。
可选的，在所述第一芯片背离所述第一载片的一侧设置电学功能结构的步骤包括：将所述第二芯片正装在所述第一焊盘上，所述第二芯片的背面与部分所述第一焊盘接触，所述第二芯片在所述第一芯片上的投影面积小于所述第一焊盘在所述第一芯片上的投影面积；采用导线将所述第二芯片正面的第二芯片焊盘与所述第一焊盘连接。
可选的，所述电学功能结构为封装体，所述封装体的一侧具有第一焊球，所述第一焊球与所述第一焊盘焊接在一起。
可选的，形成的所述塑封层还包覆所述电学功能结构。
本发明技术方案，具有如下优点：
本发明技术方案提供的扇出型封装结构，所述电学连接结构包括第一焊盘、第二焊盘和引线，所述第一焊盘固定在所述第一芯片的背面，所述第二焊盘固定在所述第一芯片侧部的所述重布线结构的表面，所述引线的一端连接所述第一焊盘，所述引线的另一端连接所述第二焊盘，所述电学功能结构设置在所述第一芯片背离所述重布线结构的一侧，所述电学功能结构与所述第一焊盘电连接，所述电学功能结构与所述第一芯片仅通过所述电学连接结构就可实现互连，无需进行多次塑封与布线，且所述引线是设置在所述电学功能结构之外的，所述引线的线路能设置地较粗，可实现的载流能力强，因此，所述扇出型封装结构简单、成本较低、可靠性高。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的扇出型封装结构的结构示意图；
图2为本发明另一实施例提供的扇出型封装结构的结构示意图；
图3为本发明另一实施例提供的扇出型封装结构的结构示意图；
图4为本发明另一实施例提供的扇出型封装结构的结构示意图；
图5为本发明另一实施例提供的扇出型封装结构制备方法的流程图；
图6为本发明一实施例提供的电学连接结构的正视图；
图7为本发明一实施例提供的电学连接结构的仰视图；
图8为本发明一实施例提供的电学连接结构的俯视图；
图9至图15为本发明一实施例提供的扇出型封装结构的制备过程的结构示意图；
图16至图19为本发明另一实施例提供的扇出型封装结构的制备过程的结构示意图；
图20至图23为本发明另一实施例提供的扇出型封装结构的制备过程的结构示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本实施例提供一种扇出型封装结构，参考图1，包括：
第一芯片1；
电学连接结构2，所述电学连接结构2包括第一焊盘21、第二焊盘22和引线23，所述第一焊盘21固定在所述第一芯片1的背面，所述第二焊盘22位于所述第一芯片1的侧部周围，在垂直于所述第一芯片1的正面的方向上，所述第二焊盘22至所述第一芯片1的正面的距离小于所述第一焊盘21至所述第一芯片1的正面的距离，所述引线23的一端连接所述第一焊盘21，所述引线23的另一端连接所述第二焊盘22；
重布线结构3，所述重布线结构3位于所述第一芯片1背向所述第一焊盘21的一侧，所述第一芯片1的正面与所述重布线结构3电连接，所述第二焊盘22和所述第一芯片1位于所述重布线结构3的同一侧且与所述重布线结构3连接；
塑封层4，所述塑封层4至少覆盖所述第一焊盘21和所述第一芯片1侧部的所述重布线结构3、第二焊盘22和所述引线23；
电学功能结构，所述电学功能结构设置在所述第一芯片1背离所述重布线结构3的一侧，所述电学功能结构与所述第一焊盘21电连接。
所述电学功能结构与所述第一芯片1仅通过所述电学连接结构2就可实现互连，无需进行多次塑封与布线，且所述引线是设置在所述电学功能结构之外的，所述引线的直径为100um－110um，所述引线的线路能设置的较粗，可实现的载流能力强，因此，所述扇出型封装结构可靠性高。
本实施例中，所述电学功能结构为第二芯片51，所述第二芯片51具有第二芯片焊盘511，所述第二芯片焊盘511与所述第一焊盘21焊接在一起。
在一个实施例中，所述重布线结构3包括介质层与布线层，所述电学连接结构2中的第一焊盘21与所述电学功能结构连接，所述电学连接结构2中的第二焊盘22与所述布线层连接，所述第一焊盘21与所述第二焊盘22通过所述引线23连接，所述布线层可将所述第一芯片1与所述电学功能结构实现互联。
在一个实施例中，所述介质层的材料包括聚酰亚胺。
在一个实施例中，所述布线层材料为金属，例如铜。
本实施例中，所述塑封层4覆盖所述第一芯片1侧部的所述重布线结构3、第二焊盘22、引线23和所述第二芯片51。
在一个实施例中，所述塑封层4的材料包括环氧树脂和添加剂，所述添加剂包括硬化剂、填充剂、阻燃剂等。
在一个实施例中，所述扇出型封装结构还包括：第二焊球6，所述第二焊球6位于所述重布线结构3背向所述第一芯片1的一侧表面且与所述重布线结构3连接。
在一个实施例中，所述第二焊球6用于实现与电路板的互连。
实施例2
本实施例提供的扇出型封装结构，与实施例1提供的扇出型封装结构的区别在于：参考图2，第二芯片52正装在所述第一焊盘21上，所述第二芯片52在所述第一芯片1上的投影面积小于所述第一焊盘21在所述第一芯片1上的投影面积；所述第二芯片52的背面与所述第一焊盘21接触，所述第二芯片52正面的第二芯片焊盘521通过导线7与所述第一芯片1侧部的所述第一焊盘21电连接。
在一个实施例中，所述导线7的材料为金属，例如：铜。
在一个实施例中，所述第一焊盘21用于承载所述第二芯片52，所述第一焊盘21更有利于所述扇出型封装结构进行更好的散热。
关于本实施例与实施例1相同的内容，不再详述。
实施例3
本实施例提供的扇出型封装结构，与实施例1提供的扇出型封装结构的区别在于：参考图3，电学功能结构为封装体53，所述封装体53的一侧具有第一焊球531，所述第一焊球531与所述第一焊盘21焊接在一起。
本实施例中，塑封层4还包覆所述封装体53。
关于本实施例与实施例1相同的内容，不再详述。
实施例4
本实施例提供的扇出型封装结构，与实施例3提供的扇出型封装结构的区别在于：参考图4，塑封层4’覆盖第一芯片1侧部的重布线结构3、第二焊盘22和所述引线23，封装体54与所述第一焊盘21之间具有填充层8，所述填充层8包覆第一焊球541。
关于本实施例与实施例3相同的内容，不再详述。
实施例5
本实施例提供一种扇出型封装结构的制备方法，参考图5，包括以下步骤：
步骤S1：提供电学连接结构，所述电学连接结构包括第一焊盘、引线和第二焊盘，所述引线的一端连接所述第一焊盘，所述引线的另一端连接所述第二焊盘，所述第一焊盘与所述第二焊盘的高度不同；
步骤S2：提供第一载片，在所述第一载片上形成第一芯片，所述第一芯片的正面朝向所述第一载片；
步骤S3：将所述电学连接结构设置在所述第一载片上，所述第一焊盘设置在所述第一芯片的背面，所述第二焊盘设置在所述第一芯片侧部的所述第一载片上；
步骤S4：在所述第一芯片背离所述第一载片的一侧设置电学功能结构，所述电学功能结构与所述第一焊盘电连接；
步骤S5：设置所述电学功能结构之后，至少在所述第一芯片的侧部的所述第一载片上形成覆盖第二焊盘和所述引线的塑封层；
步骤S6：形成所述塑封层后，去除所述第一载片；
步骤S7：去除所述第一载片之后，在所述第一芯片和所述第二焊盘背离所述电学功能结构的一侧形成所述重布线结构，所述重布线结构与所述第一芯片的正面和所述第二焊盘电连接。
在步骤S1中，具体的，结合参考图6、图7与图8，所述第一焊盘21与所述第二焊盘22在垂直于所述第一焊盘21的表面方向的高度不同，所述第一焊盘21和第二焊盘22经过表面处理，所述电学连接结构2的第一焊盘21和第二焊盘22采用固定结构9固定，所述固定结构9包括绝缘胶带或者临时载板，所述固定结构9以使将所述电学连接结构2设置在所述第一载片10上的过程中所述第一焊盘21与第二焊盘22的结构稳定，不易变形。
在步骤S2中，具体的，参考图9，在一个实施例中，所述第一载片10包括硅片或者玻璃或者金属等，所述第一载片10的尺寸根据实际需要来确定。
继续参考图9，在步骤S2中还包括：在所述第一载片10的表面形成第一键合层11，所述第一键合层11可通过加热、撕除、化学蚀刻等方法与所述第一载片10剥离。
在步骤S2中还包括：参考图10，在所述第一键合层11背向所述第一载片10的一侧形成第一芯片1，所述第一芯片1的正面朝向所述第一载片10。
在步骤S3中，具体的，继续参考图10，将所述电学连接结构2设置所述第一芯片1背离所述第一载片10的一侧，所述第一焊盘21设置在所述第一芯片1的背面，所述第二焊盘22设置在所述第一芯片1侧部的所述第一载片10上的第一键合层11上，之后，将所述第一焊盘21和第二焊盘22上的固定结构9去除。
在步骤S4中，具体的，参考图11，在所述第一芯片背离所述第一载片10的一侧设置电学功能结构，本实施例中，所述电学功能结构为第二芯片51，所述第二芯片51与所述第一焊盘31电连接。
在其他实施例中，所述电学功能结构为封装体。
在步骤S5中，具体的，参考图12，所述扇出型封装结构的制备方法还包括：设置所述第二芯片51之后，形成塑封层4，所述塑封层4覆盖所述第一芯片1侧部的所述第一键合层11、第二焊盘22、引线23以及所述第二芯片51。
在步骤S6中，具体的，参考图13，形成所述塑封层4后，将所述第一键合层11与所述第一芯片1和所述第二焊盘22解键合，将所述第一载片10去除。
在步骤S7中，具体的，参考图14，去除所述第一载片10之后，将所述第一芯片1、电学连接结构2、塑封层4和所述第二芯片51翻转，使所述第一芯片1的焊盘朝上，之后形成重布线结构3，所述重布线结构3在所述第一芯片1和所述第二焊盘22背离所述第二芯片51的一侧，所述重布线结构3与所述第一芯片1的正面和第二焊盘22电连接。
在一个实施例中，所述重布线结构3包括介质层与布线层；所述介质层用于使在竖直方向的布线层之间绝缘，所述布线层用于使所述第一芯片1与所述第一焊盘21实现互联。
在一个实施例中，形成所述重布线结构3的工艺包括：光刻、电镀和蚀刻工艺。
在一个实施例中，所述介质层的材料包括聚酰亚胺。
在一个实施例中，所述布线层材料为金属，例如铜。
在一个实施例中，参考图15，形成所述重布线结构3之后，在所述重布线结构3的表面背向所述第一芯片1的一侧表面形成第二焊球6，所述第二焊球6与所述重布线结构3连接。
在一个实施例中，所述第二焊球6用于实现与电路板的互连。
实施例6
本实施例提供一种扇出型封装结构的制备方法，与实施例5的区别在于，参考图16，图16是在图10基础上的结构示意图，具体的，在第一芯片1背离第一载片10的一侧设置电学功能结构的步骤包括：将第二芯片52正装在所述第一焊盘21上，所述第二芯片52的背面与部分所述第一焊盘21接触，所述第二芯片52在所述第一芯片1上的投影面积小于所述第一焊盘21在所述第一芯片1上的投影面积。
参考图17，将第二芯片52正装在所述第一焊盘21上，之后，采用导线7将所述第二芯片52正面的第二芯片焊盘521与所述第一焊盘21连接。
在一个实施例中，所述导线7的材料为金属，例如：铜。
在一个实施例中，所述第一焊盘21用于承载所述第二芯片52，所述第一焊盘21上的金属结构更有利于所述扇出型封装结构进行更好的散热。
在一个实施例中，参考图18，所述扇出型封装结构的制备方法还包括：形成塑封层4，所述塑封层4覆盖所述第一芯片1侧部的所述第一键合层11、第二焊盘22和所述引线23以及所述第二芯片52。
继续参考图18，形成塑封层4之后，将所述第一键合层11与所述第二芯片42和所述第二焊盘32解键合同时将所述第一载片10去除。
继续参考图18，去除所述第一载片10之后，将所述第一芯片1、电学连接结构2、塑封层4和所述第二芯片52翻转，使所述第一芯片1的焊盘朝上，之后形成重布线结构3，所述重布线结构3在所述第一芯片1和所述第二焊盘22背离所述第二芯片52的一侧，所述重布线结构3与所述第一芯片1的正面和第二焊盘22电连接。
在一个实施例中，参考图19，形成所述重布线结构3之后，在所述重布线结构3的表面背向所述第一芯片1的一侧表面形成第二焊球6，所述第二焊球6与所述重布线结构3连接。
关于本实施例与实施例5相同的内容，不再详述。
实施例7
本实施例提供一种扇出型封装结构的制备方法，与实施例5的区别在于，参考图20，图20是在图10基础上的结构示意图，将电学连接结构2设置在第一载片10上，第一焊盘21设置在第一芯片1的背面，第二焊盘22设置在所述第一芯片1侧部的所述第一载片10上。
在一个实施例中，继续参考图20，将所述电学连接结构2设置所述第一载片10上，之后，在所述第一芯片1和所述电学连接结构2背向所述第一键合层11的一侧表面形成塑封层4’，所述塑封层4’覆盖所述电学连接结构2和所述第一芯片1侧部的所述第一键合层11。
参考图21，形成所述塑封层4’之后将所述塑封层4’进行减薄使暴露出所述第一焊盘21的表面。
参考图22，将所述塑封层4’进行减薄之后，提供第二载片12，在所述第二载片12上形成第二键合层13，之后将所述第一芯片1和所述第二焊盘22与所述第二键合层13进行解键合，再将所述第一芯片1、所述电学连接结构2和所述塑封层4’进行翻转，将所述电学连接结构2置于所述第二载片12上的第二键合层13上。
继续参考图22，形成重布线结构3，所述重布线结构3在所述第一芯片1和所述第二焊盘22背离所述第二载片12的一侧，所述重布线结构3与所述第一芯片1的正面和第二焊盘22电连接。
参考图23，形成所述重布线结构3之后，将所述第二键合层13与所述第一焊盘21解键合。
继续参考图23，将所述第二键合层13与所述第一焊盘21解键合之后，在所述第一焊盘21背向所述第一芯片1的一侧形成电学功能结构，所述电学功能结构为封装体54，所述封装体54的一侧具有第一焊球541，所述第一焊球541与所述第一焊盘21焊接在一起。
继续参考图23，形成所述封装体54之后将所述封装体54的底部第一焊球541进行填充形成填充层8。
关于本实施例与实施例5相同的内容，不再详述。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (14)

1.一种扇出型封装结构，其特征在于，包括：
第一芯片；
电学连接结构，所述电学连接结构包括第一焊盘、第二焊盘和引线，所述第一焊盘固定在所述第一芯片的背面，所述第二焊盘位于所述第一芯片的侧部周围，在垂直于所述第一芯片的正面的方向上，所述第二焊盘至所述第一芯片的正面的距离小于所述第一焊盘至所述第一芯片的正面的距离，所述引线的一端连接所述第一焊盘，所述引线的另一端连接所述第二焊盘；
重布线结构，所述重布线结构位于所述第一芯片背向所述第一焊盘的一侧，所述第一芯片的正面与所述重布线结构电连接，所述第二焊盘和所述第一芯片位于所述重布线结构的同一侧且与所述重布线结构连接；
塑封层，所述塑封层至少覆盖所述第一焊盘和所述第一芯片侧部的所述重布线结构、第二焊盘和所述引线；
电学功能结构，所述电学功能结构设置在所述第一芯片背离所述重布线结构的一侧，所述电学功能结构与所述第一焊盘电连接。
2.根据权利要求1所述的扇出型封装结构，其特征在于，所述电学功能结构为第二芯片。
3.根据权利要求2所述的扇出型封装结构，其特征在于，所述第二芯片具有第二芯片焊盘，所述第二芯片焊盘与所述第一焊盘焊接在一起。
4.根据权利要求2所述的扇出型封装结构，其特征在于，所述第二芯片正装在所述第一焊盘上，所述第二芯片在所述第一芯片上的投影面积小于所述第一焊盘在所述第一芯片上的投影面积；
所述第二芯片的背面与所述第一焊盘接触，所述第二芯片正面的所述第二芯片焊盘通过导线与所述第二芯片侧部的所述第一焊盘电连接。
5.根据权利要求4所述的扇出型封装结构，其特征在于，所述第二芯片背离所述第一焊盘的一侧通过导线连接所述第一焊盘。
6.根据权利要求1所述的扇出型封装结构，其特征在于，所述电学功能结构为封装体，所述封装体的一侧具有第一焊球，所述第一焊球与所述第一焊盘焊接在一起。
7.根据权利要求1所述的扇出型封装结构，其特征在于，所述塑封层还包覆所述电学功能结构。
8.根据权利要求1所述的扇出型封装结构，其特征在于，还包括：第二焊球，所述第二焊球位于所述重布线结构背向所述第一芯片的一侧表面且与所述重布线结构连接。
9.一种扇出型封装结构的制备方法，其特征在于，包括：
提供电学连接结构，所述电学连接结构包括第一焊盘、引线和第二焊盘，所述引线的一端连接所述第一焊盘，所述引线的另一端连接所述第二焊盘，所述第一焊盘与所述第二焊盘的高度不同；
提供第一载片；在所述第一载片上形成第一芯片，所述第一芯片的正面朝向所述第一载片；
将所述电学连接结构设置在所述第一载片上，所述第一焊盘设置在所述第一芯片的背面，所述第二焊盘设置在所述第一芯片侧部的所述第一载片上；
在所述第一芯片背离所述第一载片的一侧设置电学功能结构，所述电学功能结构与所述第一焊盘电连接；
设置所述电学功能结构之后，至少在所述第一芯片的侧部的所述第一载片上形成覆盖第二焊盘和所述引线的塑封层；
形成所述塑封层后，去除所述第一载片；
去除所述第一载片之后，在所述第一芯片和所述第二焊盘背离所述电学功能结构的一侧形成重布线结构，所述重布线结构与所述第一芯片的正面和所述第二焊盘电连接。
10.根据权利要求9所述的扇出型封装结构的制备方法，其特征在于，所述电学功能结构为第二芯片。
11.根据权利要求10所述的扇出型封装结构的制备方法，其特征在于，所述第二芯片具有第二芯片焊盘，在所述第一芯片背离所述第一载片的一侧设置所述电学功能结构的步骤包括：将所述第二芯片焊盘与所述第一焊盘焊接在一起。
12.根据权利要求10所述的扇出型封装结构的制备方法，其特征在于，在所述第一芯片背离所述第一载片的一侧设置所述电学功能结构的步骤包括：将所述第二芯片正装在所述第一焊盘上，所述第二芯片的背面与部分所述第一焊盘接触，所述第二芯片在所述第一芯片上的投影面积小于所述第一焊盘在所述第一芯片上的投影面积；采用导线将所述第二芯片正面的第二芯片焊盘与所述第一焊盘连接。
13.根据权利要求11所述的扇出型封装结构的制备方法，其特征在于，所述电学功能结构为封装体，所述封装体的一侧具有第一焊球，所述第一焊球与所述第一焊盘焊接在一起。
14.根据权利要求9所述的扇出型封装结构的制备方法，其特征在于，形成的所述塑封层还包覆所述电学功能结构。
CN202111625212.5A 2021-12-27 2021-12-27 一种扇出型封装结构及其制备方法 Pending CN114334851A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111625212.5A CN114334851A (zh) 2021-12-27 2021-12-27 一种扇出型封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111625212.5A CN114334851A (zh) 2021-12-27 2021-12-27 一种扇出型封装结构及其制备方法

Publications (1)

Publication Number Publication Date
CN114334851A true CN114334851A (zh) 2022-04-12

Family

ID=81015421

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111625212.5A Pending CN114334851A (zh) 2021-12-27 2021-12-27 一种扇出型封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN114334851A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117170047A (zh) * 2023-11-02 2023-12-05 中国科学院半导体研究所 基于三维封装形式下的高速光模块

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117170047A (zh) * 2023-11-02 2023-12-05 中国科学院半导体研究所 基于三维封装形式下的高速光模块
CN117170047B (zh) * 2023-11-02 2024-01-23 中国科学院半导体研究所 基于三维封装形式下的高速光模块

Similar Documents

Publication Publication Date Title
US11469208B2 (en) Method of manufacturing semiconductor package structure
EP2852974B1 (en) Method of making a substrate-less stackable package with wire-bond interconnect
US9615456B2 (en) Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US6492726B1 (en) Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2819284B2 (ja) 半導体パッケージ用基板およびその製造方法と その基板を利用した積層型半導体パッケージ
US6835598B2 (en) Stacked semiconductor module and method of manufacturing the same
US6867486B2 (en) Stack chip module with electrical connection and adhesion of chips through a bump for improved heat release capacity
CN107424973B (zh) 封装基板及其制法
JP4704800B2 (ja) 積層型半導体装置及びその製造方法
TWI471991B (zh) 半導體封裝
CN111052366B (zh) 具有保护机制的半导体装置及其相关系统、装置及方法
CN111128917A (zh) 一种芯片封装结构及其制作方法
CN110634838A (zh) 一种超薄扇出型封装结构及其制作方法
CN116072637A (zh) 半导体封装
CN110634848A (zh) 一种多芯片堆叠封装结构及其制作方法
CN114334851A (zh) 一种扇出型封装结构及其制备方法
CN113097185B (zh) 晶圆级裸片堆叠结构和方法、裸片堆叠封装结构和方法
CN210136865U (zh) 一种晶圆级封装结构
CN113161319B (zh) 半导体结构及其制作方法
CN116978880A (zh) 一种芯片封装结构及芯片封装方法
CN213635974U (zh) 一种芯片封装结构
CN113851451B (zh) 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法
TWI688058B (zh) 雙晶片記憶體封裝
CN116759397A (zh) 一种芯片封装结构及其制备方法
CN116978875A (zh) 芯片堆叠散热结构、三维堆叠封装系统及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination