TWI734127B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

半導體記憶裝置及半導體記憶裝置之製造方法 Download PDF

Info

Publication number
TWI734127B
TWI734127B TW108121307A TW108121307A TWI734127B TW I734127 B TWI734127 B TW I734127B TW 108121307 A TW108121307 A TW 108121307A TW 108121307 A TW108121307 A TW 108121307A TW I734127 B TWI734127 B TW I734127B
Authority
TW
Taiwan
Prior art keywords
element layer
pad
hole
memory device
semiconductor memory
Prior art date
Application number
TW108121307A
Other languages
English (en)
Other versions
TW201937702A (zh
Inventor
小柳勝
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201937702A publication Critical patent/TW201937702A/zh
Application granted granted Critical
Publication of TWI734127B publication Critical patent/TWI734127B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明之實施形態提供一種能降低製造成本之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1基板；第1元件層，其設置於上述第1基板之上表面上；第2基板；及第2元件層，其設置於上述第2基板之上表面上。上述第1基板包含第1通孔。上述第1元件層包含與上述第1通孔電性連接且設置於上述第1元件層之上表面上之第1焊墊，上述第2基板包含第2通孔。上述第2元件層包含與上述第2通孔電性連接且設置於上述第2元件層之上表面上之第2焊墊。上述第2元件層之上表面對向地設置於上位第1元件層之上表面上。上述第1焊墊及上述第2焊墊相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置，且相互電性連接。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施形態係關於一種半導體記憶裝置。
已知有作為半導體記憶裝置之NAND(Not-And，反及)型快閃記憶體。
本發明之實施形態提供一種能降低製造成本之半導體記憶裝置。
本發明之實施形態之半導體記憶裝置具備：第1基板；第1元件層，其設置於上述第1基板之上表面上；第2基板；及第2元件層，其設置於上述第2基板之上表面上。上述第1基板包含第1通孔。上述第1元件層包含與上述第1通孔電性連接且設置於上述第1元件層之上表面上之第1焊墊，上述第2基板包含第2通孔。上述第2元件層包含與上述第2通孔電性連接且設置於上述第2元件層之上表面上之第2焊墊。上述第2元件層之上表面對向地設置於上位第1元件層之上表面上。上述第1焊墊及上述第2焊墊相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置，且相互電性連接。
1:記憶體系統
2:控制器
3:半導體記憶裝置
5:處理器
6:內建記憶體
7:NAND介面電路
8:緩衝記憶體
9:主機介面電路
10:介面晶片
11:核心晶片群
12:記憶胞陣列
13:資料傳送電路
13L:資料傳送電路
13R:資料傳送電路
14:邏輯控制電路
14L:邏輯控制電路
14R:邏輯控制電路
15:定序器
15L:定序器
15R:定序器
16:電壓產生電路
16L:電壓產生電路
16R:電壓產生電路
17:驅動器集
17D、17U:驅動器集
17DL、17UL:驅動器集
17DR、17UR:驅動器集
18:列解碼器
18-0~18-3:列解碼器
19:感測放大器
19-0~19-3:感測放大器
20:半導體基板
21:元件層
22-1~22-4:通孔
23-1~23-4:凸塊
24-1~24-4:焊墊
25:邏輯元件層
26:邏輯元件層
27~33:配線層
40:半導體基板
41:元件層
42-1~42-4:通孔
43(43-1~43-4):凸塊
44-1~44-4:焊墊
45:邏輯元件層
46:邏輯元件層
47~53:配線層
60:半導體基板
61:元件層
62L-1~62L-4、62R-1~62R-4:通孔
62R-3B:通孔
63(63L-1~63L-4、63R-1~63R-4):凸塊
63R-3B:凸塊
64L-1~64L-4、64R-1~64R-4:焊墊
64R-3B:焊墊
65~67:邏輯元件層
66A:邏輯元件層
68~80:配線層
70A~73A:配線層
74:配線層
75:配線層
76B:配線層
90:半導體基板
91:元件層
92L-1~92L-4、92R-1~92R-4:通孔
93L-1~93L-4:凸塊
93R-1~93R-4:凸塊
94L-1~94L-4:焊墊
94R-1~94R-4:焊墊
95~97:邏輯元件層
98~110:配線層
120:半導體基板
121:元件層
122-1~122-4:通孔
123-1~123-4:凸塊
124-1~124-4:焊墊
125:邏輯元件層
126:邏輯元件層
127~133:配線層
140:半導體基板
141:元件層
142-1~142-4:通孔
142-3B:通孔
143-1~143-4:凸塊
143-3B:凸塊
144-1~144-4:焊墊
144-3B:焊墊
145:邏輯元件層
146~151:配線層
149B:配線層
160:半導體基板
161:元件層
162-1~162-4:通孔
163-1~163-4:凸塊
164-1~164-4:焊墊
165:邏輯元件層
166~171:配線層
180:半導體基板
181:元件層
182-1~182-4:通孔
183-1~183-4:凸塊
184-1~184-4:焊墊
185:邏輯元件層
186:邏輯元件層
187~193:配線層
ADD:位址
AreaA:區域
AreaB:區域
AreaC:區域
B1:配置圖案
B2:配置圖案
B3:配置圖案
B4:配置圖案
CC0~CC3:核心晶片
CC0A:核心晶片
CC0B:核心晶片
CC1A:核心晶片
CC1B:核心晶片
/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQS、/DQS、I/O<7：0>:信號
CMD:指令
CS:晶片集
CSa:晶片集
CSb:晶片集
DAT:資料
DS1:針接觸位置
DS2:針接觸位置
DS3:針接觸位置
DSU:重複單位
d1:距離
d2:距離
d3:距離
d4:距離
d5:距離
d6:距離
d7:距離
d8:距離
d9:距離
d10:距離
d11:距離
d11B:距離
d12:距離
d13:距離
d14:距離
d15:距離
d16:距離
GND:接地電壓
LGA、LGB:邏輯電路
LGA1、LGA2、LGB1、LGB2:邏輯電路
MS1:遮罩集
MS2:遮罩集
MS3:遮罩集
MS3a:遮罩集
MS3b:遮罩集
MS3c:遮罩集
MS3d:遮罩集
MS4:遮罩集
MS6:遮罩集
P1:符號
P2:符號
P3:符號
P4:符號
P5:符號
P6:符號
P7:符號
P8:符號
P9:符號
P10:符號
P11:符號
P12:符號
P13:符號
Q1:點
Q2:點
Q3:點
Q4:點
SC0~SC3:次晶片
SC0A~SC3A、SC0B~SC3B:次晶片
SL1~SL8:信號路徑
SS0:半導體基板
SS1:半導體基板
SS2:半導體基板
SS3:半導體基板
T1a~T8a:端子
T1b~T8b:端子
W1:晶圓
W2:晶圓
x:方向
y:方向
z:方向
圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。
圖2係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。
圖3係用以說明第1實施形態之半導體記憶裝置之核心晶片群之構成 之電路圖。
圖4係用以說明第1實施形態之半導體記憶裝置之核心晶片之構成之俯視圖。
圖5係用以說明第1實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖6係用以說明第1實施形態之半導體記憶裝置之核心晶片之構成之俯視圖。
圖7係用以說明第1實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖8係用以說明第1實施形態之半導體記憶裝置之核心晶片群之構成之剖視圖。
圖9係用以說明第1實施形態之半導體記憶裝置之製造方法之模式圖。
圖10係用以說明第1實施形態之半導體記憶裝置之製造方法之流程圖。
圖11係用以說明第1實施形態之半導體記憶裝置之製造方法之模式圖。
圖12係用以說明第1實施形態之半導體記憶裝置之製造方法之模式圖。
圖13係用以說明第1實施形態之半導體記憶裝置之製造方法之模式圖。
圖14係用以說明第1實施形態之變化例之半導體記憶裝置之核心晶片之構成的俯視圖。
圖15係用以說明第1實施形態之變化例之半導體記憶裝置之製造方法之模式圖。
圖16係用以說明第1實施形態之變化例之半導體記憶裝置之製造方法之模式圖。
圖17係用以說明第1實施形態之變化例之半導體記憶裝置之製造方法之模式圖。
圖18係用以說明第2實施形態之半導體記憶裝置之核心晶片群之構成之電路圖。
圖19係用以說明第2實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖20係用以說明第2實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖21係用以說明第2實施形態之半導體記憶裝置之核心晶片群之構成之剖視圖。
圖22係用以說明第2實施形態之半導體記憶裝置之製造方法之模式圖。
圖23係用以說明第2實施形態之半導體記憶裝置之製造方法之模式圖。
圖24係用以說明第2實施形態之第1變化例之半導體記憶裝置之核心晶片之構成的剖視圖。
圖25係用以說明第2實施形態之第1變化例之半導體記憶裝置之核心晶片之構成的剖視圖。
圖26係用以說明第2實施形態之第1變化例之半導體記憶裝置之核心 晶片群之構成的剖視圖。
圖27係用以說明第2實施形態之第1變化例之半導體記憶裝置之製造方法之模式圖。
圖28(A)、(B)係用以說明第2實施形態之第1變化例之半導體記憶裝置之製造方法之模式圖。
圖29係用以說明第3實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖30係用以說明第3實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖31係用以說明第3實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖32係用以說明第3實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖33係用以說明第3實施形態之半導體記憶裝置之核心晶片群之構成之剖視圖。
圖34係用以說明第3實施形態之半導體記憶裝置之製造方法之模式圖。
圖35係用以說明第4實施形態之半導體記憶裝置之核心晶片群之構成之方塊圖。
圖36係用以說明第4實施形態之半導體記憶裝置之核心晶片群之構成之電路圖。
圖37係用以說明第4實施形態之半導體記憶裝置之核心晶片之構成之俯視圖。
圖38係用以說明第4實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖39係用以說明第4實施形態之半導體記憶裝置之核心晶片之構成之俯視圖。
圖40係用以說明第4實施形態之半導體記憶裝置之核心晶片之構成之剖視圖。
圖41係用以說明第4實施形態之半導體記憶裝置之核心晶片群之構成之剖視圖。
圖42係用以說明第4實施形態之半導體記憶裝置之製造方法之模式圖。
圖43(A)、(B)係用以說明第4實施形態之半導體記憶裝置之效果之模式圖。
圖44(A)、(B)係用以說明第4實施形態之半導體記憶裝置之效果之模式圖。
圖45係用以說明第4實施形態之第1變化例之半導體記憶裝置之核心晶片之構成的剖視圖。
圖46係用以說明第4實施形態之第1變化例之半導體記憶裝置之核心晶片之構成的剖視圖。
圖47係用以說明第4實施形態之第1變化例之半導體記憶裝置之核心晶片之構成的剖視圖。
圖48係用以說明第4實施形態之第1變化例之半導體記憶裝置之核心晶片群之構成的剖視圖。
圖49係用以說明第4實施形態之第2變化例之半導體記憶裝置之核心 晶片群之構成的剖視圖。
圖50係用以說明第4實施形態之第3變化例之半導體記憶裝置之核心晶片之構成的俯視圖。
圖51係用以說明第4實施形態之第3變化例之半導體記憶裝置之核心晶片之構成的俯視圖。
圖52係用以說明第5實施形態之半導體記憶裝置之核心晶片群之構成之方塊圖。
圖53係用以說明第5實施形態之半導體記憶裝置之核心晶片之構成之俯視圖。
圖54係用以說明第5實施形態之半導體記憶裝置之核心晶片群之構成之剖視圖。
圖55係用以說明第5實施形態之半導體記憶裝置之製造方法之模式圖。
圖56係用以說明第5實施形態之第1變化例之半導體記憶裝置之核心晶片群之構成的剖視圖。
圖57係用以說明第5實施形態之第2變化例之半導體記憶裝置之核心晶片群之構成的剖視圖。
圖58係用以說明第5實施形態之第3變化例之半導體記憶裝置之核心晶片之構成的俯視圖。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同之功能及構成之構成要素標註相同之參考符號。又，於區分具有相同之參考符號之複數個構成要素之情形時，對該相同之參考符號標註下 標而進行區分。再者，於無需對複數個構成要素特別進行區分之情形時，對該複數個構成要素僅標註相同之參考符號，而不標註下標。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。
1.1 關於構成
首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1 關於記憶體系統之整體構成
使用圖1對第1實施形態之記憶體系統之構成例進行說明。圖1係表示第1實施形態之記憶體系統之構成之一例之方塊圖。記憶體系統1例如設置於外部之未圖示之基板系統上。記憶體系統1係藉由自該基板系統供給之電源電壓及接地電壓GND而動作，且與外部之未圖示之主機機器通信。記憶體系統1保持來自主機機器(未圖示)之資料，且將資料讀出至主機機器。
如圖1所示，記憶體系統1具備控制器2及半導體記憶裝置(NAND型快閃記憶體)3。控制器2自主機機器接收命令，並基於接收到之命令控制半導體記憶裝置3。具體而言，控制器2將自主機機器指示寫入之資料寫入至半導體記憶裝置3，並自半導體記憶裝置3讀出自主機機器指示讀出之資料並發送至主機機器。控制器2藉由NAND匯流排而連接於半導體記憶裝置3。半導體記憶裝置3具備複數個記憶胞，非揮發地記憶資料。
NAND匯流排進行按照NAND介面之信號/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQS、/DQS、及I/O<7：0>之收發。信號/CE係用以將半導體記憶裝置3設為賦能之信號。信號CLE及ALE將與信號CLE及ALE並行地流經半導體記憶裝置3之信號I/O<7：0>分別為指令 CMD及位址ADD通知至半導體記憶裝置3。信號/WE指示將與信號/WE並行地流經半導體記憶裝置3之信號I/O<7：0>擷取至半導體記憶裝置3。信號/RE及RE指示將信號I/O<7：0>輸出至半導體記憶裝置3。信號/WP將資料寫入及刪除之禁止指示至半導體記憶裝置3。信號/RB表示半導體記憶裝置3是就緒狀態(受理來自外部之命令之狀態)，還是忙碌狀態(不受理來自外部之命令之狀態)。信號I/O<7：0>例如為8位元之信號。信號DQS、/DQS係成為半導體記憶裝置3之信號I/O<7：0>之輸入輸出之時序之指標的基準信號。信號I/O<7：0>係於半導體記憶裝置3與控制器2之間收發之資料之實體，包含指令CMD、位址ADD、資料DAT、以及狀態STS。資料DAT包含寫入資料及讀出資料。
1.1.2 關於控制器之構成
繼續使用圖1對第1實施形態之記憶體系統之控制器進行說明。控制器2具備處理器(CPU：Central Processing Unit，中央處理單元)5、內建記憶體(RAM：Random Access Memory，隨機存取記憶體)6、NAND介面電路7、緩衝記憶體8、及主機介面電路9。
處理器5控制控制器2整體之動作。處理器5例如對自主機機器接收到之資料之寫入命令進行回應，將基於NAND介面之寫入命令發行至半導體記憶裝置3。該動作關於讀出及刪除之情形時亦相同。
內建記憶體6例如為DRAM(Dynamic RAM，動態隨機存取記憶體)等半導體記憶體，且用作處理器5之作業區域。內建記憶體6保持用以管理半導體記憶裝置3之韌體、及各種管理表等。
NAND介面電路7經由NAND匯流排而與半導體記憶裝置3連接，執行與半導體記憶裝置3之通信。NAND介面電路7根據處理器5之指示，將 指令CMD、位址ADD、及寫入資料發送至半導體記憶裝置3。又，NAND介面電路7自半導體記憶裝置3接收讀出資料。
緩衝記憶體8暫時性地保持控制器2自半導體記憶裝置3及主機機器接收到之資料等。
主機介面電路9與主機機器連接，執行與主機機器之通信。主機介面電路9例如將自主機機器接收到之命令及資料分別傳送至處理器5及緩衝記憶體8。
1.1.3 關於半導體記憶裝置之構成
其次，使用圖2對第1實施形態之半導體記憶裝置之構成例進行說明。圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。
半導體記憶裝置3例如具備藉由自基板系統供給之電源電壓及接地電壓GND而動作之介面晶片10及核心晶片群11。核心晶片群11例如具備4個核心晶片CC(CC0、CC1、CC2、及CC3)。核心晶片CC之個數並不限定於4個，可應用任意個數。此處，「核心晶片CC」係指能夠與介面晶片10一起作為1個NAND快閃記憶體而發揮功能之半導體積體電路(晶片)之構成單位。
介面晶片10具有於控制器2與核心晶片群11之間連接信號/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQS、/DQS、及I/O<7：0>之功能。介面晶片10例如將信號DQS及/DQS、以及I/O<7：0>內之指令CMD、位址ADD傳送至核心晶片群11。又，例如，介面晶片10與核心晶片群11收發DQS及/DQS、以及信號I/O<7：0>內之寫入資料及讀出資料。
各核心晶片CC具備記憶胞陣列12、資料傳送電路13、邏輯控制電路 14、定序器15、電壓產生電路16、驅動器集17、列解碼器18、及感測放大器19。於以下之說明中，將設置於包含記憶胞陣列12、資料傳送電路13、邏輯控制電路14、定序器15、電壓產生電路16、驅動器集17、列解碼器18、及感測放大器19之各核心晶片內之各種電路總稱為「內部電路」。
記憶胞陣列12例如具備4個平面(平面0、平面1、平面2、及平面3)。平面包含與字元線及位元線建立有關聯之複數個非揮發性記憶胞電晶體(未圖示)。於各平面中，例如，於1個寫入動作或讀出動作中，可同時執行寫入動作及讀出動作。再者，記憶胞陣列12內之平面數並不限定於4個，例如可應用1、2、8等個數。
資料傳送電路13將指令CMD、位址ADD傳送至定序器15。又，資料傳送電路13與感測放大器19收發寫入資料及讀出資料。
邏輯控制電路14經由介面晶片10而接收相當於信號/CE、CLE、ALE、/WE、/RE、RE、及/WP之信號。又，邏輯控制電路14經由介面晶片10將信號/RB傳送至控制器2而將核心晶片之狀態通知至外部。
定序器15接收指令CMD，並按照基於接收到之指令CMD之序列控制核心晶片之整體。
電壓產生電路16基於來自定序器15之指示，產生資料之寫入、讀出、及刪除等動作所需要之電壓。電壓產生電路16將產生之電壓供給至列解碼器18及感測放大器19。
列解碼器18自定序器15接收位址ADD中之列位址，並基於該列位址選擇各平面之部分。然後，向所選擇之各平面之部分，經由列解碼器18傳送來自電壓產生電路16之電壓。
感測放大器19於資料之讀出時，感測自記憶胞電晶體被讀出至位元線之讀出資料，並將感測出之讀出資料傳送至資料傳送電路13。感測放大器19於資料之寫入時，將經由位元線而寫入之寫入資料傳送至記憶胞電晶體。又，感測放大器19自定序器15接收位址ADD中之行位址，並輸出基於該行位址之行之資料。
再者，於圖2之例中，表示介面晶片10與核心晶片群11設為不同之晶片之構成，但並不限定於此。例如，核心晶片群11亦可包含具有與介面晶片10相同之功能之電路。於該情形時，核心晶片群11亦可不經由介面晶片10而與控制器2進行各種信號之通信。
1.1.4 關於核心晶片群之構成
其次，對第1實施形態之半導體記憶裝置之核心晶片群之構成進行說明。
1.1.4.1 關於核心晶片間之連接
首先，使用圖3對第1實施形態之半導體記憶裝置之核心晶片間之連接進行說明。圖3係用以說明第1實施形態之半導體記憶裝置之核心晶片間之連接例之電路圖。
如圖3所示，核心晶片群11例如串聯連接核心晶片CC0~CC3而構成。具體而言，核心晶片CC0~CC3之各者包含端子T1a、T2a、T3a、及T4a、以及端子T1b、T2b、T3b、及T4b。又，核心晶片CC0~CC3之各者進而包含邏輯電路LGA及LGB。
核心晶片CC0之端子T1a~T4a例如與外部之介面晶片10或控制器2連接。核心晶片CC0之端子T1b~端子T4b分別連接於核心晶片CC1之端子T1a~端子T4a。核心晶片CC1之端子T1b~端子T4b分別連接於核心晶片 CC2之端子T1a~端子T4a。核心晶片CC2之端子T1b~端子T4b分別連接於核心晶片CC3之端子T1a~端子T4a。
於各個核心晶片CC中，端子T1a與T1b、端子T2a與T2b、以及端子T3a與T3b係經由設置於各個核心晶片CC之內部之配線而連接。於各個核心晶片CC中，邏輯電路LGA設置於端子T2a與T2b之間之配線上，邏輯電路LGB設置於端子T3a與T3b之間之配線上。邏輯電路LGA包含連接於端子T2a之輸入端、及連接於端子T2b之輸出端。邏輯電路LGB包含連接於端子T3b之輸入端、及連接於端子T3a之輸出端。
藉由如以上般構成，自核心晶片CC0之端子T1a至核心晶片CC3之端子T1b為止係作為能夠於核心晶片CC0~CC3間收發信號之信號路徑SL1而發揮功能。又，自核心晶片CC0之端子T2a至核心晶片CC3之端子T2b為止係作為能夠將利用核心晶片CCn(n係0≦n≦2)之邏輯電路LGA進行運算處理後之信號發送至核心晶片CC(n+1)之信號路徑SL2而發揮功能。又，自核心晶片CC0之端子T3a至核心晶片CC3之端子T3b為止係作為能夠將利用核心晶片CC(n+1)之邏輯電路LGB進行運算處理後之信號發送至核心晶片CCn之信號路徑SL3而發揮功能。又，自核心晶片CCn之端子T4b至核心晶片CC(n+1)之端子T4a為止係作為能夠於核心晶片CCn與CC(n+1)之間收發信號之信號路徑SL4而發揮功能。再者，核心晶片CC0之端子T1a~T4a能夠與介面晶片10或控制器2之間收發各種信號。
又，於各核心晶片CC中於各端子T間通信之信號連接於該核心晶片CC內之內部電路。藉此，各核心晶片CC之內部電路能夠接收流經信號路徑SL1~SL4之信號、或者向信號路徑SL1~SL4發送信號。再者，於圖3之例中，端子T1a~T4a、端子T1b~T4b、及邏輯電路LG1、LG2係與內 部電路區別地表示，但並不限定於此。例如，端子T1a~T4a、端子T1b~T4b、及邏輯電路LG1、LG2亦可包含於內部電路。
再者，邏輯電路LGA及LGB若為輸入與輸出無法相互交換之電路元件，則可應用任意邏輯電路。具體而言，邏輯電路LGA及LGB之運算處理例如可應用非(NOT)運算、或(OR)運算、及(AND)運算、反及(NAND)運算、反或(NOR)運算、互斥或(XOR)運算等各種邏輯運算。
再者，於圖3中表示於核心晶片CC3設置端子T1b~T4b之例，但並不限定於此。例如，於核心晶片CC3不與除核心晶片CC2以外之核心晶片CC連接之情形時，無需端子T1b~T4b。於以下之說明中，為了方便起見，有時與圖3所示之核心晶片CC3同樣地表示不與其他核心晶片CC連接之端子。然而，如上所述，亦可不設置該端子。
1.1.4.2 關於核心晶片之構成
其次，對第1實施形態之半導體記憶裝置之核心晶片之構成進行說明。
圖3中所示之核心晶片之電路構成例如包含設置於半導體基板、及該半導體基板上之元件層之半導體積體電路。半導體積體電路例如藉由內部電路之配置(亦稱為「佈局圖案」)、及連接該內部電路間之配線之配置(亦稱為「配線圖案」)而具體地設計。更具體而言，例如，佈局圖案決定核心晶片內之記憶胞陣列12、資料傳送電路13、邏輯控制電路14、定序器15、電壓產生電路16、驅動器集17、列解碼器18、感測放大器19、端子T1a~T4a、端子T1b~T4b、以及邏輯電路LGA及LGB之半導體基板上之配置。又，例如，配線圖案決定藉由佈局圖案而配置之內部電路之輸入輸出關係。包含佈局圖案及配線圖案之核心晶片CC之設計整體之資訊亦 稱為「晶片設計」。再者，於以下之說明中，佈局圖案及配線圖案例如設為於切晶步驟中自晶圓切割出之晶片中之相當於1個半導體基板上之範圍為1個圖案之單位者而進行說明。
圖4及圖6係用以說明第1實施形態之半導體記憶裝置之核心晶片之佈局圖案之俯視圖。圖5及圖7係用以說明第1實施形態之半導體記憶裝置之核心晶片之佈局圖案及配線圖案之剖視圖。圖5及圖7分別表示沿圖4中所示之V-V線、及沿圖6中所示之VII-VII線之剖面。又，於圖4及圖5中，表示於核心晶片CC0及CC2中共通之構成，於圖6及圖7中，表示於核心晶片CC1及CC3中共通之構成。
再者，於以下之說明中，將半導體基板中之設置有內部電路之面定義為「上表面」，將位於上表面相反側之面定義為「下表面」。另一方面，將半導體基板上之構成內部電路之各層中之半導體基板側之面定義為「下表面」，將位於下表面相反側之面定義為「上表面」。而且，將核心晶片中之半導體基板側之面定義為「下表面」，將內部電路側之面定義為「上表面」。又，將與半導體基板之上表面及下表面平行之面設為xy平面，將垂直於xy平面之方向設為z方向。再者，x方向與y方向設為於xy平面內相互正交。
首先，對核心晶片CC0及CC2之構成進行說明。
如圖4所示，核心晶片CC0及CC2之佈局圖案係於xy平面上設置於具有沿x方向之2邊、及沿y方向之2邊之矩形狀之區域。平面0~平面3分別設置於該矩形狀之區域之4角(圖4中之左上角、左下角、右上角、及右下角)。列解碼器18及感測放大器19係分割成與平面0~平面3對應之部分而配置。於以下之說明中，分別與平面0~平面3對應之列解碼器18之部分 及感測放大器19之部分分別稱為列解碼器18-0~18-3、及感測放大器19-0~19-3。列解碼器18-0~18-3之沿y方向之邊之一者分別與例如平面0~平面3之沿y方向之邊相接。列解碼器18-0及18-1之沿y方向之邊之另一者分別與例如列解碼器18-2及18-3之沿y方向之邊之另一者相接。感測放大器19-0~19-3分別與例如平面0~平面3之沿x方向之邊相接。
於由感測放大器19-0~19-3在y方向上所夾之區域，配置資料傳送電路13、邏輯控制電路14、定序器15、電壓產生電路16、及驅動器集17。再者，於以下之說明中，將資料傳送電路13、邏輯控制電路14、定序器15、電壓產生電路16、及驅動器集17稱為相對於記憶胞陣列12、列解碼器18、及感測放大器19之「周邊電路」。資料傳送電路13設置於矩形區域之中央部，驅動器集17係分割成與平面0及平面2對應之部分、以及與平面1及平面3對應之部分而配置。於以下之說明中，與平面0及平面2對應之驅動器集17之部分、以及與平面1及平面3對應之驅動器集17之部分分別稱為驅動器集17U及17D。驅動器集17U及17D例如與資料傳送電路13之沿x方向之邊相接。
電壓產生電路16例如相對於資料傳送電路13及驅動器集17配置於平面0及平面1側。邏輯控制電路14及定序器15例如相對於資料傳送電路13及驅動器集17配置於平面2及平面3側。
如以上般配置之核心晶片CC0及CC2之佈局圖案例如對應於圖4所示之符號P1。
又，如圖5所示，按照對應於符號P1之佈局圖案、及對應於該佈局圖案之配線圖案，於半導體基板20之上表面上設置元件層21。再者，於圖5中，為了簡化，省略關於除端子T1a~T4a、T1b~T4b以及邏輯電路LGA 及LGB以外之內部電路之記載。
於半導體基板20，設置作為TSV(Through silicon via，矽穿孔)而發揮功能之複數個通孔22(22-1、22-2、22-3、及22-4)。於半導體基板20之下表面上之通孔22-1~22-4露出之部分分別設置作為端子T1a~T4a而發揮功能之複數個凸塊23(23-1、23-2、23-3、及23-4)。於元件層21之上表面上，設置作為端子T1b~T4b而發揮功能之複數個焊墊24(24-1、24-2、24-3、及24-4)。焊墊24之上表面露出於元件層21之上表面上。於元件層21內，設置作為邏輯電路LGA及LGB而發揮功能之邏輯元件層25及26、以及配線層27~33。
配線層27包含設置於通孔22-1之上端上之第1端、及設置於焊墊24-1之下端上之第2端。配線層27例如連接於內部電路。
配線層28包含設置於通孔22-2之上端上之第1端、及設置於邏輯元件層25之下端上之第2端。配線層28例如連接於內部電路。配線層29包含設置於邏輯元件層25之上端上之第1端、及設置於焊墊24-2之下端上之第2端。邏輯元件層25包含具有作為輸入端之功能之下端、及具有作為輸出端之功能之上端。亦即，邏輯元件層25作為將自凸塊23-2輸入之信號朝向焊墊24-2輸出之邏輯電路LGA而發揮功能。
配線層30包含設置於通孔22-3之上端上之第1端、及設置於邏輯元件層26之下端上之第2端。配線層31包含設置於邏輯元件層26之上端上之第1端、及設置於焊墊24-3之下端上之第2端。配線層31例如連接於內部電路。邏輯元件層26包含具有作為輸出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層26作為將自焊墊24-3輸入之信號朝向凸塊23-3輸出之邏輯電路LGB而發揮功能。
配線層32包含設置於通孔22-4之上端上之第1端，例如連接於內部電路。配線層33包含設置於焊墊24-4之下端上之第1端，例如連接於內部電路。
於圖5之例中，凸塊23-1及焊墊24-1分別設置於自半導體基板20之+x方向之端(右端)起距離d1及d5之位置。凸塊23-2及焊墊24-2分別設置於自半導體基板20之右端起距離d2及d6之位置。凸塊23-3及焊墊24-3分別設置於自半導體基板20之右端起距離d3及d7之位置。凸塊23-4及焊墊24-4分別設置於自半導體基板20之右端起距離d4及d8之位置。再者，距離d1與d5、距離d2與d6、距離d3與d7、或距離d4與d8可為彼此相同之距離，亦可為不同之距離。
其次，對核心晶片CC1及CC3之構成進行說明。
如圖6所示，核心晶片CC1及CC3之佈局圖案設置於與核心晶片CC0及CC2相同之矩形狀之區域。而且，核心晶片CC1及CC3之佈局圖案、與核心晶片CC0及CC2之佈局圖案係以關於使各自之上表面彼此對向時之對向面成為鏡像對稱之方式設計。具體而言，例如，核心晶片CC1及CC3之佈局圖案係相對於核心晶片CC0及CC2之佈局圖案，關於yz平面成為鏡像對稱。更具體而言，平面0~平面3分別設置於矩形狀之區域之4角(圖6中之右上角、右下角、左上角、及左下角)。其他各種電路係與核心晶片CC0及CC2中之說明同樣地配置。
如以上般配置之核心晶片CC1及CC3之佈局圖案例如如圖6所示般對應於將圖4所示之符號P1關於yz平面而鏡像對稱地轉換所得之符號P2。即，核心晶片CC1及CC3之佈局圖案係藉由實施與自符號P2向符號P1之轉換相同之轉換，而與核心晶片CC0及CC2之佈局圖案一致。
又，如圖7所示，按照對應於符號P2之佈局圖案、及對應於該佈局圖案之配線圖案，於半導體基板40之上表面上設置元件層41。再者，於圖7中，為了簡化，省略關於除端子T1a~T4a、端子T1b~T4b、以及邏輯電路LGA及LGB以外之內部電路之記載。
於半導體基板40，設置作為TSV而發揮功能之複數個通孔42(42-1、42-2、42-3、及42-4)。於半導體基板40之下表面上之通孔42-1~42-4露出之部分分別設置作為端子T1b~T4b而發揮功能之複數個凸塊43(43-1、43-2、43-3、及43-4)。於元件層41之上表面上，設置作為端子T1a~T4a而發揮功能之複數個焊墊44(44-1、44-2、44-3、及44-4)。焊墊44之上表面露出於元件層41之上表面上。於元件層41內，設置作為邏輯電路LGA及LGB而發揮功能之邏輯元件層45及46、以及配線層47~53。
配線層47包含設置於通孔42-1之上端上之第1端、及設置於焊墊44-1之下端上之第2端。配線層47例如連接於內部電路。
配線層48及49利用與圖5中之配線層28及29不同之配線圖案而連接通孔42-2、邏輯元件層45、及焊墊44-2之間。具體而言，配線層48包含設置於通孔42-2之上端上之第1端、及設置於邏輯元件層45之上端上之第2端。配線層48例如連接於內部電路。配線層49包含設置於邏輯元件層45之下端上之第1端、及設置於焊墊44-2之下端上之第2端。邏輯元件層45包含具有作為輸入端之功能之下端、及具有作為輸出端之功能之上端。亦即，邏輯元件層45作為將自焊墊44-2輸入之信號朝向凸塊43-2輸出之邏輯電路LGA而發揮功能。
配線層50及51利用與圖5中之配線層30及31不同之配線圖案而連接通孔42-3、邏輯元件層46、及焊墊44-3之間。具體而言，配線層50包含設置 於通孔42-3之上端上之第1端、及設置於邏輯元件層46之上端上之第2端。配線層50例如連接於內部電路。配線層51包含設置於邏輯元件層46之下端上之第1端、及設置於焊墊44-3之下端上之第2端。邏輯元件層46包含具有作為輸出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層46作為將自凸塊43-3輸入之信號朝向焊墊44-3輸出之邏輯電路LGB而發揮功能。
配線層52包含設置於通孔42-4之上端上之第1端，例如連接於內部電路。配線層53包含設置於焊墊44-4之下端上之第1端，例如連接於內部電路。
如上所述，核心晶片CC1及CC3之佈局圖案係與核心晶片CC0及CC2之佈局圖案關於yz平面處於鏡像對稱之關係。因此，於圖7之例中，凸塊43-1及焊墊44-1分別設置於自半導體基板40之-x方向之端(左端)起距離d1及d5之位置。凸塊43-2及焊墊44-2分別設置於自半導體基板40之左端起距離d2及d6之位置。凸塊43-3及焊墊44-3分別設置於自半導體基板40之左端起距離d3及d7之位置。凸塊43-4及焊墊44-4分別設置於自半導體基板40之左端起距離d4及d8之位置。
藉由如以上般構成，核心晶片CC1及CC3之晶片設計包含與核心晶片CC0及CC2之佈局圖案鏡像對稱之佈局圖案、及與核心晶片CC0及CC2之配線圖案不同之配線圖案。
1.1.4.3 關於核心晶片群之積層構造
其次，使用圖8對第1實施形態之半導體記憶裝置之核心晶片群之積層構造進行說明。圖8係用以說明第1實施形態之半導體記憶裝置之核心晶片群之積層構造之剖視圖。圖8表示將圖5及圖7中所示之核心晶片CC0~ CC3按該順序積層而成之構造。
如圖8所示，核心晶片CC0之上表面與核心晶片CC1之上表面貼合。如上所述，核心晶片CC0之佈局圖案與核心晶片CC1之佈局圖案係關於彼此之上表面彼此之對向面而設計為鏡像對稱。因此，核心晶片CC0之焊墊24-1~24-4之位置分別與核心晶片CC1之焊墊44-1~44-4之位置對準。
又，核心晶片CC1之下表面與核心晶片CC2之下表面貼合。如上所述，核心晶片CC1之佈局圖案與核心晶片CC2之佈局圖案係關於彼此之上表面彼此之對向面而設計為鏡像對稱。因此，核心晶片CC1之凸塊43-1~43-4之位置分別與核心晶片CC2之凸塊23-1~23-4之位置對準。
又，核心晶片CC2之上表面與核心晶片CC3之上表面貼合。如上所述，核心晶片CC2之佈局圖案與核心晶片CC3之佈局圖案係關於彼此之上表面彼此之對向面而設計為鏡像對稱。因此，核心晶片CC2之焊墊24-1~24-4之位置分別與核心晶片CC3之焊墊44-1~44-4之位置對準。
藉由如以上般構成，核心晶片CC0~CC3可形成能夠與各個內部電路通信之信號路徑SL1~SL4。如上所述，核心晶片CC0及CC2之配線圖案、與核心晶片CC1及CC3之配線圖案彼此不同。因此，於信號路徑SL2中，邏輯元件層25與邏輯元件層45之輸入輸出關係匹配。又，於信號路徑SL3中，邏輯元件層26與邏輯元件層46之輸入輸出關係匹配。
再者，於以下之說明中，將如核心晶片CC0及CC1之組、以及核心晶片CC2及CC3之組般包含2個半導體基板且元件層之上表面彼此貼合而成之構成稱為「晶片集CS」。於第1實施形態中，包含核心晶片CC0及CC1之組之晶片集CS、與包含核心晶片CC2及CC3之組之晶片集CS為相同之構成。
1.2 關於製造方法
其次，對第1實施形態之半導體記憶裝置之製造方法進行說明。
1.2.1 關於製造方法之概要
首先，對第1實施形態之半導體記憶裝置之製造方法之概要進行說明。圖9係用以說明第1實施形態之半導體記憶裝置之製造方法之概要之模式圖。圖10係用以說明第1實施形態之半導體記憶裝置之製造方法之流程圖。
如圖9所示，複數個晶片集CS係自相互貼合之2個晶圓W1及W2切割出。使用圖10對其概要進行說明。
如圖10所示，於步驟ST10中，藉由光微影法，使用預先設計之1個遮罩集於晶圓W1及W2之各者之上表面轉印元件層21及41。即，該1個遮罩集可定義核心晶片CC0~CC3之晶片設計(佈局圖案及配線圖案)。再者，於以下之說明中，2片晶圓W1及W2內相當於1個晶片集CS之部分係於自晶圓W1及W2切割出之前之狀態下亦稱為晶片集CS。
於步驟ST20中，使形成有元件層之2片晶圓W1及W2貼合。具體而言，晶圓W1及W2係以設置於各自之上表面上之元件層彼此對向之方式貼合。
於步驟ST30中，被貼合之晶圓W1及W2之下表面被研磨。具體而言，使被貼合之晶圓W1及W2中之一者(例如晶圓W2)作為支持基盤而發揮功能，對另一者(例如晶圓W1)進行研磨。又，於晶圓W2之研磨時，亦可於晶圓W1側藉由作為支持基盤而發揮功能之虛設之半導體基板而固定。虛設之半導體基板例如於研磨結束之後、或者下述晶片篩選步驟之後被去除。研磨之結果為，於晶圓W1及W2之各者之經研磨之面，通孔22之 下端及42之下端露出。於通孔22及42露出之部分，設置凸塊23及43。
於步驟ST40中，藉由晶片篩選步驟，檢測不良之核心晶片區域。具體而言，將晶片篩選機(die sorter)之針接觸端子接觸(探測)於步驟ST20中設置之凸塊23或43，檢查是否能夠執行所需之通信。探測之結果為，能夠於所有針接觸位置執行所需之通信之晶片集CS被判定為未檢測出不良(良品)。另一方面，包含無法執行所需之通信之部分之晶片集CS被判定為檢測出不良(不良品)。
於步驟ST50中，晶圓W1及W2藉由切晶步驟而分割成晶片集CS單元。
其後，篩選於步驟ST40中被判定為良品之晶片集CS並積層。藉此，設置核心晶片群11。又，與另外製造之介面晶片10組合，最終半導體記憶裝置3之製造完成。
1.2.2 關於晶圓形成
其次，對第1實施形態之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法、及2片晶圓之貼合方法進行說明。圖11係用以說明第1實施形態之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。圖12係用以說明第1實施形態之半導體記憶裝置之2片晶圓之貼合方法之模式圖。即，圖11及圖12分別對應於圖10中之步驟ST10及ST20。
於圖11及圖12中，模式性地表示使用遮罩集MS1而轉印至晶圓W1及W2上之佈局圖案。具體而言，於圖11及圖12中，圖4及圖5中所說明之佈局圖案利用符號P1表示，圖6及圖7中所說明之佈局圖案利用符號P2表示。於以下之說明中，圖4及圖5中所說明之佈局圖案稱為佈局圖案P1，圖6及圖7中所說明之佈局圖案稱為佈局圖案P2。
如圖11所示，遮罩集MS1係沿x方向交替地排列佈局圖案P1及P2。而且，遮罩集MS1係以沿x方向之兩端分別成為不同之佈局圖案之方式配置。
又，如圖12所示，晶圓W1及W2例如以由在xy平面上沿x方向排列之狀態關於yz平面對折之方式貼合。藉此，例如，於圖12中，轉印有佈局圖案P1之晶圓W1之左上角之區域AreaA、與轉印有佈局圖案P2之晶圓W2之右上角之區域AreaB被貼合。關於其他區域亦同樣地，於晶圓W1上之轉印有佈局圖案P1之區域貼合晶圓W2上之轉印有佈局圖案P2之區域，於晶圓W1之轉印有佈局圖案P2之區域貼合晶圓W2上之轉印有佈局圖案P1之區域。
又，於遮罩集MS1中，佈局圖案P1及P2分別對應於圖5中所示之配線圖案及圖7中所示之配線圖案。藉由使轉印有如以上般之遮罩集MS1之晶圓W1及W2貼合，可獲得複數個能夠作為圖8中所說明之晶片集CS而發揮功能之構成。
再者，於圖11及圖12中，對使用1個遮罩集MS1之情形進行了說明，但並不限定於此。例如，晶圓W1及W2亦可使用不同之遮罩集。具體而言，例如，假定於晶圓W1僅轉印佈局圖案P1，於晶圓W2僅轉印佈局圖案P2之情形。
1.2.3 關於晶片篩選
其次，對第1實施形態之半導體記憶裝置之製造方法中之晶片篩選之方法進行說明。圖13係用以說明第1實施形態之半導體記憶裝置之晶片篩選之探測之模式圖。即，圖13對應於圖10中之步驟ST40。
如圖13所示，對晶圓W2之晶片篩選例如可藉由使未圖示之晶片篩選 機之探測端子接觸於設置在晶圓W2之下表面上之凸塊43而實施。如上所述，遮罩集MS1係沿x方向交替地排列佈局圖案P1及P2。因此，於晶圓W2之下表面上，按照遮罩集MS1，沿x方向交替地設置藉由彼此不同之配置圖案B1及B2而配置之凸塊43。更具體而言，配置圖案B1及B2相互關於yz平面成為鏡像對稱。因此，針對配置圖案B1能夠應用之針接觸位置對於配置圖案B2而言則無法應用。於第1實施形態中，關於晶片篩選機之針接觸位置DS1之重複單位(於圖13中表示為DSU)，可將沿x方向相鄰之彼此不同之2個佈局圖案之組定義為1個單位。亦即，晶片篩選機之針接觸位置DS1之重複單位DSU對應於配置圖案B1及B2之組。
藉由定義如以上般定義之晶片篩選機之針接觸位置DS1，能夠對沿x方向排列有不同之佈局圖案P1及P2之晶圓W2，使用1個晶片篩選機之針接觸位置之重複單位DSU實施晶片篩選。
再者，於在晶圓W1僅轉印有佈局圖案P1，於晶圓W2僅轉印有佈局圖案P2之情形時，配置於同一晶圓上之凸塊63之配置圖案於晶片集CS單元中全部相同。因此，應用於同一晶圓上之晶片篩選機之針接觸位置之重複單位DSU之尺寸可設為圖13之情形時之一半。
1.3 本實施形態之效果
根據第1實施形態，能降低核心晶片群之製造成本。關於本效果，於以下進行說明。
作為能夠提高記憶體製品之特性之構成，已知有包含使具有TSV之核心晶片積層而成之核心晶片群之構成。一般而言，核心晶片群可藉由將對1片晶圓進行切晶而獲得之核心晶片彼此以上表面與下表面相接之方式積層而形成。
於第1實施形態中，於切晶之前使2片晶圓W1及W2之上表面彼此貼合。然後，藉由對被貼合之2片晶圓W1及W2同時進行切晶而獲得晶片集CS。核心晶片群11係使該晶片集CS積層而設置。晶片集CS之對應於晶圓W1之部分、及對應於晶圓W2之部分均作為1個核心晶片CC而發揮功能。藉此，每積層2個晶片集CS彼此，便積層4個核心晶片CC。因此，與將晶圓W1及W2逐片地進行切晶之後將核心晶片CC逐個地積層之情形相比，能夠大幅度地減少積層所需要之步驟。因此，能降低製造成本。
又，2個晶片集CS其凸塊彼此連接。因此，於製造步驟中，可將2個凸塊視為1個凸塊。藉此，晶片集CS間之連接所需之凸塊之大小實質上能夠控制為1個凸塊左右之大小。因此，能降低晶片集群之積層方向之高度，進而能降低製造成本。
又，晶圓W1及W2係藉由相同之遮罩集MS1而形成元件層。該遮罩集MS1包含彼此不同之2個佈局圖案P1及P2。佈局圖案P1及P2交替地排列。因此，於將晶圓W1及W2貼合時，能夠將轉印有佈局圖案P1之元件層與轉印有佈局圖案P2之元件層貼合。
再者，遮罩集MS1之設計所需要之成本相當於設計佈局圖案P1及P2之成本。然而，佈局圖案P1及P2相互具有鏡像對稱之關係。因此，佈局圖案P2實質上包含於佈局圖案P1之設計成本。因此，遮罩集MS1之設計成本能夠控制為與1個核心晶片CC之設計成本等同。
又，如上所述，佈局圖案P1及P2相互具有鏡像對稱之關係。因此，於將晶圓W1及W2貼合時，設置於晶圓W1上之端子T1b~T4b、與設置於晶圓W2上之端子T1a~T4a之位置及用途一致。藉此，能夠使晶圓W1與W2之間之連接匹配。又，於將晶圓W1及W2貼合時，設置於晶圓W1上之 核心晶片CC之內部電路、與設置於晶圓W2上之核心晶片CC之內部電路之功能於積層方向上配置於相同之位置。因此，能夠以1個信號路徑將設置於晶圓W1上之核心晶片CC中所需要之信號、與設置於晶圓W2上之核心晶片CC中所需要之信號進行通信。藉此，能夠減少應設置之信號路徑之個數。
再者，晶圓上轉印有佈局圖案P1之部分與轉印有佈局圖案P2之部分之端子之配置彼此不同。於第1實施形態中，晶片篩選時所使用之探測端子係針對相互相鄰之2個不同之佈局圖案P1及P2應用不同之配置。而且，將包含該2個不同之配置在內之端子之配置定義為重複單位DSU。因此，即便於不同之佈局圖案P1及P2被轉印至同一晶圓上之情形時，亦能夠無問題地執行晶片篩選步驟。
再者，如上所述，由於佈局圖案P1及P2相互具有鏡像對稱之關係，故而若將晶圓W1及W2貼合，則邏輯電路之輸入輸出端之朝向互為反向。於第1實施形態中，佈局圖案P1及P2對應於彼此不同之配線圖案。具體而言，於一配線圖案中，若邏輯電路之輸入端及輸出端分別連接於焊墊及凸塊之情形時，於另一配線圖案中，邏輯電路之輸入端及輸出端分別連接於凸塊及焊墊。因此，於將晶圓W1及W2貼合時，能夠使設置於晶圓W1內之邏輯電路與設置於晶圓W2內之邏輯電路之間之輸入輸出關係匹配。
1.4 第1實施形態之變化例
再者，第1實施形態之半導體記憶裝置並不限定於上述例，能夠應用各種變化例。
例如，於第1實施形態中，對2個佈局圖案關於yz平面成為鏡像對稱之情形進行了說明，但並不限定於此，亦可關於xz平面為鏡像對稱。
圖14係用以說明第1實施形態之變化例之半導體記憶裝置之核心晶片之佈局圖案之俯視圖。於圖14中，表示於核心晶片CC1及CC3中共通之構成。再者，關於核心晶片CC0及CC2，設為與第1實施形態相同之構成，而省略其說明。
如圖14所示，核心晶片CC1及CC3之佈局圖案設置於與核心晶片CC0及CC2相同之矩形狀之區域。而且，核心晶片CC1及CC3之佈局圖案係相對於核心晶片CC0及CC2之佈局圖案而關於xz平面成為鏡像對稱。更具體而言，平面0~平面3分別配置於矩形狀之區域之4角(圖14中之左下角、左上角、右下角、及右上角)。其他各種電路與核心晶片CC0及CC2中之說明同樣地配置。
如以上般配置之核心晶片CC1及CC3之佈局圖案例如圖14所示般對應於將圖4所示之符號P1關於xz平面而鏡像對稱地轉換所得之符號P3。即，核心晶片CC1及CC3之佈局圖案係藉由實施與自符號P3向符號P1之轉換相同之轉換，而與核心晶片CC0及CC2之佈局圖案一致。
其次，對第1實施形態之變化例之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法、及2片晶圓之貼合方法進行說明。
圖15係用以說明第1實施形態之變化例之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。圖16係用以說明第1實施形態之變化例之半導體記憶裝置之2片晶圓之貼合方法的模式圖。即，圖15及圖16分別對應於圖10中之步驟ST10及ST20。
於圖15及圖16中，模式性地表示使用遮罩集MS2而轉印至晶圓W1及W2上之佈局圖案。具體而言，於圖15及圖16中，圖4中所說明之佈局圖案利用符號P1表示，圖14中所說明之佈局圖案利用符號P3表示。於以下 之說明中，圖14及圖7中所說明之佈局圖案稱為佈局圖案P3。
如圖15所示，遮罩集MS2係沿y方向交替地排列佈局圖案P1及P3。而且，遮罩集MS2係以沿y方向之兩端分別成為不同之佈局圖案之方式配置。
又，如圖16所示，晶圓W1及W2例如以由在xy平面上沿y方向排列之狀態關於xz平面對折之方式貼合。藉此，例如，於圖16中，轉印有佈局圖案P1之晶圓W1之左上角之區域AreaA、與轉印有佈局圖案P3之晶圓W2之左下角之區域AreaC被貼合。關於其他區域亦同樣地，於晶圓W1上之轉印有佈局圖案P1之區域貼合晶圓W2上之轉印有佈局圖案P3之區域，於晶圓W1之轉印有佈局圖案P3之區域貼合晶圓W2上之轉印有佈局圖案P1之區域。
又，於遮罩集MS1中，佈局圖案P1及P3分別對應於圖5中所示之配線圖案及圖7中所示之配線圖案。藉由使轉印有如以上般之遮罩集MS2之晶圓W1及W2貼合，可獲得複數個能夠作為圖8中所說明之晶片集CS而發揮功能之構成。
其次，對第1實施形態之變化例之半導體記憶裝置之製造方法中之晶片篩選之方法進行說明。圖17係用以說明第1實施形態之變化例之半導體記憶裝置之晶片篩選之探測之模式圖。即，圖17對應於圖10中之步驟ST40。
如上所述，遮罩集MS2係沿y方向交替地排列佈局圖案P1及P3。因此，如圖17所示，於晶圓W2之下表面上，按照遮罩集MS2，沿y方向交替地設置藉由彼此不同之配置圖案B1及B3而配置之凸塊43。由於配置圖案B1及B3相互關於xz平面成為鏡像對稱，故而針對配置圖案B1能夠應用之 針接觸位置對於配置圖案B3而言則無法應用。因此，於第1實施形態之變化例中，關於晶片篩選機之針接觸位置DS2之重複單位DSU，可將沿y方向相鄰之彼此不同之2個佈局圖案之組定義為1個單位。亦即，晶片篩選機之針接觸位置DS2之重複單位DSU係對應於配置圖案B1及B3之組。
藉由定義如以上般定義之晶片篩選機之針接觸位置DS2，能夠對沿y方向排列有不同之佈局圖案P1及P3之晶圓W2，使用1個晶片篩選機之針接觸位置之重複單位DSU實施晶片篩選。
2.第2實施形態
其次，對第2實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置係以構成晶片集之2個核心晶片彼此之佈局圖案關於使各者之上表面彼此對向時之對向面成為鏡像對稱之方式設計。第2實施形態之半導體記憶裝置係以構成晶片集之2個核心晶片彼此之佈局圖案相同之方式設計。以下，對與第1實施形態相同之構成要素標註相同之符號並省略其說明，對與第1實施形態不同之部分進行說明。
2.1 關於構成
對第2實施形態之半導體記憶裝置之構成進行說明。
2.1.1 關於核心晶片間之連接
使用圖18對第2實施形態之半導體記憶裝置之核心晶片間之連接進行說明。圖18係用以說明第2實施形態之半導體記憶裝置之核心晶片間之連接例之電路圖。
如圖18所示，核心晶片CC0~CC3之各者包含端子T1a、T4a、T5a、T6a、T7a、及T8a、以及端子T1b、T4b、T5b、T6b、T7b、及T8b。又，核心晶片CC0~CC3之各者包含邏輯電路LGA1、LGA2、LGB1、及 LGB2。關於端子T1a與T1b、以及端子T4a與T4b之連接，由於與第1實施形態相同，故而省略說明。
核心晶片CC0之端子T5a~T8a例如與外部之介面晶片10或控制器2連接。核心晶片CC0之端子T5b~T8b分別連接於核心晶片CC1之端子T5a~T8a。核心晶片CC1之端子T5b~T8b分別連接於核心晶片CC2之端子T5a~T5a。核心晶片CC2之端子T5b~T8b分別連接於核心晶片CC3之端子T5a~T8a。
於各個核心晶片CC中，端子T5a與T5b、端子T6a與T6b、端子T7a與T7b、以及端子8a與T8b係經由設置於各個核心晶片CC之內部之配線而連接。於核心晶片CC0及CC2中，邏輯電路LGA1設置於端子T7a與T7b之間之配線上，邏輯電路LGB1設置於端子T8a與T8b之間之配線上。邏輯電路LGA1包含連接於端子T7a之輸入端、及連接於端子T7b之輸出端。邏輯電路LGB1包含連接於端子T8b之輸入端、及連接於端子T8a之輸出端。又，於核心晶片CC1及CC3中，邏輯電路LGA2設置於端子T7a與T7b之間之配線上，邏輯電路LGB2設置於端子T8a與T8b之間之配線上。邏輯電路LGA2包含連接於端子T7a之輸入端、及連接於端子T7b之輸出端。邏輯電路LGB2包含連接於端子T8b之輸入端、及連接於端子T8a之輸出端。
藉由如以上般構成，自核心晶片CC0之端子T5a至核心晶片CC3之端子T5b為止、及自核心晶片CC0之端子T6a至核心晶片CC3之端子T6b為止分別作為能夠將信號收發至核心晶片CC0~CC3之各者之信號路徑SL5及SL6而發揮功能。
信號路徑SL5連接於核心晶片CC0及CC2內之內部電路，但核心晶片CC1及CC3內之內部電路被切斷(略過內部電路)。信號路徑SL6連接於核 心晶片CC1及CC3內之內部電路，但略過核心晶片CC0及CC2內之內部電路。藉此，各核心晶片CC之內部電路能夠經由信號路徑SL5或SL6而與控制器2及介面晶片10通信信號。再者，第2實施形態中之信號路徑SL1例如假定於各核心晶片CC中共通地供給之電源等。
又，自核心晶片CC0之端子T7a至核心晶片CC3之端子T7b為止係作為能夠將利用核心晶片CCn(n為0≦n≦2)之邏輯電路LGA1或LGA2進行運算處理後之信號發送至核心晶片CC(n+1)之信號路徑SL7而發揮功能。又，自核心晶片CC0之端子T8a至核心晶片CC3之端子T8b為止係作為能夠將利用核心晶片CC(n+1)之邏輯電路LGB1或LGB2進行運算處理後之信號發送至核心晶片CCn之信號路徑SL8而發揮功能。再者，核心晶片CC0之端子T5a~T8a能夠與介面晶片10或控制器2之間收發各種信號。
再者，邏輯電路LGA1及LGA2可彼此不同，亦可雖為相同之電路但任1個實質上不進行邏輯運算。同樣地，邏輯電路LGB1及LGB2可彼此不同，亦可雖為相同之電路但任1個實質上不進行邏輯運算。亦即，信號路徑SL7包含信號路徑SL2，信號路徑SL8包含信號路徑SL3。又，邏輯電路LGA1、LGA2、LGB1、及LGB2可與內部電路連接，亦可不與內部電路連接。
2.1.2 關於核心晶片之構成
其次，對第2實施形態之半導體記憶裝置之核心晶片之構成進行說明。
第2實施形態中之核心晶片CC0~CC3之俯視圖與第1實施形態之圖4中所示之核心晶片CC0及CC2之俯視圖相同。但是，第2實施形態中之核心晶片CC之佈局圖案之圖4中未圖示之各端子及邏輯電路之配置與第1實 施形態中之核心晶片CC之佈局圖案不同。
圖19及圖20係用以說明第2實施形態之半導體記憶裝置之核心晶片之佈局圖案及配線圖案之剖視圖。圖19及圖20對應於沿圖4中所示之V-V線之剖面。又，於圖19中，表示於核心晶片CC0及CC2中共通之構成，於圖20中，表示於核心晶片CC1及CC3中共通之構成。
首先，對核心晶片CC0及CC2之構成進行說明。
圖19所示之佈局圖案對應於與圖4所示之符號P1不同之符號P4。如圖19所示，按照對應於符號P4之佈局圖案、及對應於該佈局圖案之配線圖案，於半導體基板60之上表面上設置元件層61。再者，於圖19中，為了簡化，省略關於除端子T5a~T8a、T5b~T8b以及邏輯電路LGA1及LGB1以外之內部電路之記載。
於半導體基板60，設置作為TSV而發揮功能之複數個通孔62L(62L-1、62L-2、62L-3、及62L-4)、以及62R(62R-1、62R-2、62R-3、及62R-4)。
於核心晶片CC0及CC2中，於半導體基板60之下表面上之通孔62L-1~62L-4露出之部分分別設置作為端子T5a、T7a、T8a、及T4a而發揮功能之凸塊63L-1、63L-2、63L-3、及63L-4。於半導體基板60之下表面上之通孔62R-1~62R-4露出之部分分別設置作為端子T6a、T8a、T7a、及T4a而發揮功能之凸塊63R-1、63R-2、63R-3、及63R-4。於元件層61之上表面上，設置作為端子T5b、T7b、T8b、及T4b而發揮功能之複數個焊墊64L(64L-1、64L-2、64L-3、及64L-4)。又，於元件層61之上表面上，設置作為端子T6b、T8b、T7b、及T4b而發揮功能之複數個焊墊64R(64R-1、64R-2、64R-3、及64R-4)。焊墊64之上表面露出於元件層61之上表面 上。於元件層61內分別設置作為邏輯電路LGA1、LGB1、及LGB1而發揮功能之邏輯元件層65~67、以及配線層68~80。
配線層68包含設置於通孔62L-1之上端上之第1端、及設置於焊墊64L-1之下端上之第2端。配線層68例如連接於內部電路。
配線層69包含設置於通孔62R-1之上端上之第1端、及設置於焊墊64R-1之下端上之第2端。配線層69例如未連接於內部電路，而略過元件層61。
配線層70包含設置於通孔62L-2之上端上之第1端、及設置於邏輯元件層65之下端上之第2端。配線層70例如連接於內部電路。配線層71包含設置於邏輯元件層65之上端上之第1端、及設置於焊墊64L-2之下端上之第2端。邏輯元件層65包含具有作為輸入端之功能之下端、及具有作為輸出端之功能之上端。亦即，邏輯元件層65作為將自凸塊63L-2輸入之信號朝向焊墊64L-2輸出之邏輯電路LGA1而發揮功能。
配線層72包含設置於通孔62R-2之上端上之第1端、及設置於邏輯元件層66之下端上之第2端。配線層73包含設置於邏輯元件層66之上端上之第1端、及設置於焊墊64R-2之下端上之第2端。配線層72及73例如未連接於內部電路，而略過元件層61。邏輯元件層66包含具有作為輸出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層66作為將自焊墊64R-2輸入之信號朝向凸塊63R-2輸出之邏輯電路LGB1而發揮功能。
配線層74包含設置於通孔62L-3之上端上之第1端、及設置於邏輯元件層67之下端上之第2端。配線層75包含設置於邏輯元件層67之上端上之第1端、及設置於焊墊64L-3之下端上之第2端。配線層74及75例如未連接 於內部電路，而略過元件層61。邏輯元件層67包含具有作為輸出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層67作為將自焊墊64L-3輸入之信號朝向凸塊63L-3輸出之邏輯電路LGB1而發揮功能。
配線層76包含設置於通孔62R-3之上端上之第1端、及設置於焊墊64R-3之下端上之第2端。配線層76例如連接於內部電路。
配線層77包含設置於通孔62L-4之上端上之第1端，例如連接於內部電路。配線層78包含設置於焊墊64L-4之下端上之第1端，例如連接於內部電路。
配線層79包含設置於通孔62R-4之上端上之第1端，例如連接於內部電路。配線層80包含設置於焊墊64R-4之下端上之第1端，例如連接於內部電路。
於圖19之例中，凸塊63L及63R設置於關於半導體基板60之沿x方向之寬度之中心(以下簡稱為「半導體基板60之中心」)而對稱之位置。具體而言，凸塊63L-1及63R-1設置於自半導體基板60之中心起距離d9之位置。凸塊63L-2及63R-2設置於自半導體基板60之中心起距離d10之位置。凸塊63L-3及63R-3設置於自半導體基板60之中心起距離d11之位置。凸塊63L-4及63R-4設置於自半導體基板60之中心起距離d12之位置。
又，焊墊64L及64R設置於關於半導體基板60之中心而對稱之位置。具體而言，焊墊64L-1及64R-1設置於自半導體基板60之中心起距離d13之位置。焊墊64L-2及64R-2設置於自半導體基板60之中心起距離d14之位置。焊墊64L-3及64R-3設置於自半導體基板60之中心起距離d15之位置。焊墊64L-4及64R-4設置於自半導體基板60之中心起距離d16之位置。
再者，距離d9與d13、距離d10與d14、距離d11與d15、或距離d12與d16可為彼此相同之距離，亦可為不同之距離。
其次，對核心晶片CC1及CC3之構成進行說明。
如圖20所示，核心晶片CC1及CC3之佈局圖案與核心晶片CC0及CC2之佈局圖案一致。亦即，核心晶片CC1及CC3之佈局圖案對應於符號P4。
因此，於核心晶片CC1及CC3中，凸塊63L與63R係關於半導體基板60之中心而對稱，且設置於與核心晶片CC0及CC2中之凸塊63L及63R相同之位置。又，於核心晶片CC1及CC3中，焊墊64L及64R係關於半導體基板60之中心而對稱，且設置於與核心晶片CC0及CC2中之焊墊64L及64R相同之位置。
再者，於核心晶片CC1及CC3中，凸塊63、焊墊64、及邏輯元件層65~67之功能與核心晶片CC0及CC2不同。
具體而言，於核心晶片CC1及CC3中，凸塊63L-1~63L-4分別作為端子T6b、T8b、T7b、及T4b而發揮功能。凸塊63R-1~63R-4分別作為端子T5b、T7b、T8b、及T4b而發揮功能。焊墊64L-1~64L-4分別作為端子T6a、T8a、T7a、及T4a而發揮功能。焊墊64R-1~64R-4分別作為端子T5a、T7a、T8a、及T4a而發揮功能。邏輯元件層65~67分別作為邏輯電路LGB2、LGA2、及LGA2而發揮功能。
藉由如以上般構成，核心晶片CC1及CC3之晶片設計包含與核心晶片CC0及CC2之佈局圖案相同之佈局圖案及相同之配線圖案。亦即，核心晶片CC0~CC3包含相同之晶片設計。
2.1.3 關於核心晶片群之積層構造
其次，使用圖21對第2實施形態之半導體記憶裝置之核心晶片群之積 層構造進行說明。圖21係用以說明第2實施形態之半導體記憶裝置之核心晶片群之積層構造之剖視圖。圖21表示將圖19及圖20中所示之核心晶片CC0~CC3按該順序積層而成之構造。
如圖21所示，核心晶片CC0之上表面及核心晶片CC2之上表面分別與核心晶片CC1之上表面及核心晶片CC3之上表面貼合。又，核心晶片CC1之下表面與核心晶片CC2之下表面貼合。
如上所述，於核心晶片CC0~CC4中，凸塊63L與63R設置於相對於半導體基板60之中心而相互對稱之位置。又，焊墊64L與64R設置於相對於半導體基板60之中心而相互對稱之位置。因此，核心晶片CC0及CC2之焊墊64L-1~64L-4、及64R-1~64R-4之位置分別與核心晶片CC1及CC2之焊墊64L-1~64L~4、及64R-1~64R-4之位置對準。又，核心晶片CC1之凸塊63L-1~63L-4、及63R-1~63R-4之位置分別與核心晶片CC2之凸塊63L-1~63L-4、及63R-1~63R-4之位置對準。
藉由如以上般構成，核心晶片CC0~CC3形成能夠相互通信之信號路徑SL4~信號路徑SL8。
2.2 關於製造方法
其次，對第2實施形態之半導體記憶裝置之製造方法進行說明。
2.2.1 關於晶圓形成
對第2實施形態之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法、及2片晶圓之貼合方法進行說明。
圖22係用以說明第2實施形態之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。圖22對應於圖10中之步驟ST10。
於圖22中，模式性地表示使用遮罩集MS3而轉印至晶圓W1及W2上 之佈局圖案。
於第2實施形態中，如上所述，核心晶片CC0~CC3係藉由相同之晶片設計而形成。因此，如圖22所示，遮罩集MS3係同樣地排列佈局圖案P4。晶圓W1及W2例如可與第1實施形態中之圖12同樣地以由在xy平面上沿x方向排列之狀態關於yz平面對折之方式貼合，亦可與第1實施形態之變化例中之圖16同樣地以由在xy平面上沿y方向排列之狀態關於xz平面對折之方式貼合。
藉由如以上般使轉印有遮罩集MS3之晶圓W1及W2貼合，可獲得複數個能夠作為圖21中所說明之晶片集CS而發揮功能之構成。
2.2.2 關於晶片篩選
其次，對第2實施形態之半導體記憶裝置之製造方法中之晶片篩選之方法進行說明。圖23係用以說明第2實施形態之半導體記憶裝置之晶片篩選之探測之模式圖。即，圖23對應於圖10中之步驟ST40。
如圖23所示，對晶圓W2之晶片篩選例如可藉由使未圖示之晶片篩選機之探測端子接觸於設置在晶圓W2之下表面上之凸塊63而實施。如上所述，遮罩集MS3係同樣地排列相同之佈局圖案P4。因此，於晶圓W2之下表面上，按照遮罩集MS3，同樣地設置藉由與該佈局圖案P4對應之配置圖案B4而配置之凸塊63。因此，於第2實施形態中，關於晶片篩選機之針接觸位置DS3之重複單位DSU，可將1個佈局圖案定義為1個單位。亦即，晶片篩選機之針接觸位置DS3之重複單位DSU對應於配置圖案B4。
藉由定義如以上般定義之晶片篩選機之針接觸位置DS3，能夠對排列有相同之晶片設計之晶圓W2，使用1個晶片篩選機之針接觸位置之重複單位DSU實施晶片篩選。
2.3 本實施形態之效果
於第2實施形態中，晶圓W1及W2係藉由相同之遮罩集MS3而形成元件層。該遮罩集MS3係同樣地排列相同之晶片設計。藉此，能夠僅藉由設計1個核心晶片CC之佈局圖案及配線圖案，而設計遮罩集MS3。因此，能降低製造成本。
又，第2實施形態之佈局圖案係於關於半導體基板之中心而對稱之位置設置凸塊63及焊墊64。因此，使晶圓W1及W2貼合時彼此之端子之位置一致。藉此，能夠使晶圓W1與W2之間之連接對準。
再者，於第2實施形態中，若使晶圓W1及W2貼合，則設置於晶圓W1上之核心晶片CC0之內部電路、與設置於晶圓W2上之核心晶片CC之內部電路之功能於積層方向上配置於不同之位置。因此，存在無法利用同一信號路徑對設置於晶圓W1上之核心晶片CC中需要之信號、與設置於晶圓W2上之核心晶片CC中需要之信號進行通信之可能性。因此，於第2實施形態中，設置用以連接於該核心晶片CC0及CC2之內部電路之信號路徑SL5、及用以連接於核心晶片CC1及CC3之內部電路之信號路徑SL6。即，於信號路徑SL5中，將信號收發至核心晶片CC0及CC2，核心晶片CC1及CC3略過該信號。於信號路徑SL6中，將信號收發至核心晶片CC1及CC3，核心晶片CC0及CC2略過該信號。藉此，雖然設置於晶圓W1及W2上之信號路徑之個數增多，但能夠使用相同之晶片設計將所需之信號收發至各核心晶片CC。
2.4 第2實施形態之第1變化例
再者，第2實施形態之半導體記憶裝置並不限定於上述例，能夠應用各種變化例。
於第2實施形態中，對針對核心晶片CC0及CC1應用相同之晶片設計之情形進行了說明，但並不限定於此。例如，亦可對核心晶片CC0及CC1，一面應用相同之佈局圖案，一面應用不同之配線圖案。該情形可能於例如核心晶片CC內設置於左右對稱之位置之邏輯電路彼此向相同之方向輸入輸出信號之情形時產生。
圖24及圖25係用以說明第2實施形態之第1變化例之半導體記憶裝置之核心晶片之佈局圖案及配線圖案之剖視圖。於圖24中，表示於核心晶片CC0及CC2中共通之構成，於圖25中，表示於核心晶片CC1及CC3中共通之構成。
圖24所示之佈局圖案對應於與圖19所示之符號P4不同之符號P5。如圖24所示，於第2實施形態之第1變化例中，核心晶片CC0及CC2包含邏輯元件層66A以代替邏輯元件層66。即，配線層72包含設置於通孔62R-2之上端上之第1端、及設置於邏輯元件層66A之下端上之第2端。配線層73包含設置於邏輯元件層66A之上端上之第1端、及設置於焊墊64R-2之下端上之第2端。邏輯元件層66A包含具有作為輸入端之功能之下端、及具有作為輸出端之功能之上端。亦即，邏輯元件層66A作為將自凸塊63R-2輸入之信號朝向焊墊64R-2輸出之邏輯電路LGA1而發揮功能。
又，如圖25所示，核心晶片CC1及CC3之佈局圖案係與核心晶片CC0及CC2同樣地對應於符號P5。然而，核心晶片CC1及CC3包含與核心晶片CC0及CC2不同之配線圖案。具體而言，核心晶片CC1及CC3包含配線層70A~73A以代替配線層70~73。
配線層70A包含設置於通孔62L-2之上端上之第1端、及設置於邏輯元件層65之上端上之第2端。配線層71A包含設置於邏輯元件層65之下端 上之第1端、及設置於焊墊64L-2之下端上之第2端。亦即，邏輯元件層65作為將自焊墊64L-2輸入之信號朝向凸塊63L-2輸出之邏輯電路LGA2而發揮功能。
配線層72A包含設置於通孔62R-2之上端上之第1端、及設置於邏輯元件層66A之上端上之第2端。配線層73A包含設置於邏輯元件層66A之下端上之第1端、及設置於焊墊64R-2之下端上之第2端。亦即，邏輯元件層66A作為將自焊墊64R-2輸入之信號朝向凸塊63R-2輸出之邏輯電路LGA2而發揮功能。
圖26係用以說明第2實施形態之第1變化例之半導體記憶裝置之核心晶片群之積層構造的剖視圖。如圖26所示，於信號路徑SL7a及SL7b中，於核心晶片CC0及CC2與核心晶片CC1及CC3中，邏輯元件層之輸入輸出端之位置反轉。為了使邏輯元件層之輸入輸出關係匹配，核心晶片CC1及CC3係於信號路徑SL7a及SL7b中具有與核心晶片CC0及CC2不同之配線圖案。具體而言，相對於在核心晶片CC0及CC2中邏輯元件層65之輸入端及輸出端分別連接於凸塊63L-2及焊墊64L-2，於核心晶片CC1及CC3中邏輯元件層66A之輸入端及輸出端分別連接於焊墊64R-2及凸塊63R-2。又，相對於在核心晶片CC0及CC2中邏輯元件層66A之輸入端及輸出端分別連接於凸塊63R-2及焊墊64R-2，於核心晶片CC1及CC3中邏輯元件層65之輸入端及輸出端分別連接於焊墊64L-2及凸塊63L-2。
藉由以此方式構成，即便於在核心晶片CC內於左右對稱之位置設置有相同之邏輯電路之情形時，亦能夠使各信號路徑之輸入輸出關係匹配。
其次，對第2實施形態之第1變化例之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法進行說明。圖27係用以說明第2實施形態 之第1變化例之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。於以下之說明中，圖24及圖25中所說明之核心晶片CC0~CC3之佈局圖案稱為佈局圖案P5。
如圖27所示，遮罩集MS3a係同樣地排列佈局圖案P5。再者，於圖27之例中，遮罩集MS3a例如沿x方向交替地排列與用於核心晶片CC0及CC2之配線圖案對應之佈局圖案P5、及與用於核心晶片CC1及CC3之配線圖案對應之佈局圖案P5。而且，遮罩集MS3a係以沿x方向之兩端分別成為不同之配線圖案之方式配置。晶圓W1及W2例如與第1實施形態中之圖12同樣地以由在xy平面上沿x方向排列之狀態關於yz平面對折之方式貼合。
藉由如以上般使轉印有遮罩集MS3之晶圓W1及W2貼合，可獲得複數個能夠作為圖26中所說明之晶片集CS而發揮功能之構成。
再者，第2實施形態之第1變化例之製造方法並不限定於使用包含彼此不同之配線圖案之1個遮罩集之例，亦可使用2個包含不同之配線圖案之遮罩集。
圖28係用以說明第2實施形態之第1變化例之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。如圖28所示，亦可於晶圓W1及W2分別應用不同之遮罩集MS3b及MS3c。
具體而言，如圖28(A)所示，遮罩集MS3b係同樣地排列與用於核心晶片CC0及CC2之配線圖案對應之佈局圖案P5。又，如圖28(B)所示，遮罩集MS3c係同樣地排列與用於核心晶片CC1及CC3之配線圖案對應之佈局圖案P5。
藉由如以上般使轉印有遮罩集MS3b之晶圓W1、與轉印有遮罩集MS3c之晶圓W2貼合，可獲得複數個能夠作為圖26中所說明之晶片集CS 而發揮功能之構成。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置進行說明。第2實施形態之半導體記憶裝置係對在核心晶片CC內將凸塊設置於左右對稱之位置之情形進行了說明。第3實施形態之半導體記憶裝置係於核心晶片CC內之凸塊設置於左右非對稱之位置之方面與第2實施形態不同。又，第2實施形態之半導體記憶裝置係以於晶片集間成為相同之佈局圖案之方式設計，但第3實施形態之半導體記憶裝置係於2個晶片集間使用彼此不同之佈局圖案。更具體而言，彼此不同之2個佈局圖案係以成為鏡像對稱之方式設計。以下，對與第2實施形態相同之構成要素標註相同之符號並省略其說明，對與第2實施形態不同之部分進行說明。
3.1 關於構成
對第3實施形態之半導體記憶裝置之構成進行說明。
3.1.1 關於核心晶片之構成
對第3實施形態之半導體記憶裝置之核心晶片之構成進行說明。
圖29~圖32係用以說明第3實施形態之半導體記憶裝置之核心晶片之佈局圖案及配線圖案之剖視圖。於圖29~圖32中分別表示核心晶片CC0~CC3之構成。如上所述，於第3實施形態中，核心晶片CC0及CC1之佈局圖案、與核心晶片CC2及CC3之佈局圖案彼此不同。
首先，對核心晶片CC0進行說明。
圖29所示之佈局圖案對應於與圖19所示之符號P4、及圖24所示之符號P5不同之符號P6。如圖29所示，核心晶片CC0係除一部分以外具有與圖19之構成相同之構成。具體而言，核心晶片CC0包含通孔62R-3B、凸 塊63R-3B、配線層76B、及焊墊64R-3B以代替圖19中之通孔62R-3、凸塊63R-3、配線層76、及焊墊64R-3。
凸塊63R-3B、通孔62R-3B、配線層76B、及焊墊64R-3B之連接關係與凸塊63R-3、通孔62R-3、配線層76、及焊墊64R-3之連接關係相同。然而，凸塊63L-3與63R-3B設置於關於半導體基板60之中心而非對稱之位置。具體而言，相對於凸塊63L-3設置於自半導體基板60之中心起距離d11之位置，凸塊63R-3B設置於自半導體基板60之中心起距離d11B之位置。
再者，焊墊64L-3與64R-3設置於關於半導體基板60之中心而對稱之位置。具體而言，焊墊64L-3及64R-3設置於自半導體基板60之中心起距離d15之位置。
其次，對核心晶片CC1進行說明。
如圖30所示，核心晶片CC1之佈局圖案與核心晶片CC0之佈局圖案一致。因此，於圖30之例中，焊墊64L-3與64R-3係關於半導體基板60之中心而對稱，且設置於與圖29中之焊墊64L-3及64R-3相同之位置。又，凸塊63L-3及63R-3係關於半導體基板60之中心而非對稱，且設置於與圖29中之凸塊63L-3及63R-3相同之位置。
其次，對核心晶片CC2進行說明。
圖31所示之佈局圖案對應於與圖29及圖30所示之符號P6不同之符號P7。如圖31所示，核心晶片CC2之佈局圖案例如相對於核心晶片CC0及CC1之佈局圖案，具有關於yz平面而鏡像對稱之關係。
具體而言，於半導體基板90上設置元件層91。於半導體基板90設置作為TSV而發揮功能之複數個通孔92L(92L-1、92L-2、92L-3、及92L- 4)、以及92R(92R-1、92R-2、92R-3、及92R-4)。
於半導體基板90之下表面上之通孔92L-1~92L-4露出之部分分別設置作為端子T5a、T7a、T8a、及T4a而發揮功能之凸塊93L-1、93L-2、93L-3、及93L-4。於半導體基板90之下表面上之通孔92R-1~92R-4露出之部分分別設置作為端子T6a、T8a、T7a、及T4a而發揮功能之凸塊93R-1、93R-2、93R-3、及93R-4。於元件層91之上表面上設置作為端子T5b、T7b、T8b、及T4b而發揮功能之複數個焊墊94L(94L-1、94L-2、94L-3、及94L-4)。又，於元件層91之上表面上，設置作為端子T6b、T8b、T7b、及T4b而發揮功能之複數個焊墊94R(94R-1、94R-2、94R-3、及94R-4)。焊墊94之上表面露出於元件層91之上表面上。於元件層91內分別設置作為邏輯電路LGA1、LGB1、及LGA1而發揮功能之邏輯元件層95~97、以及配線層98~110。
配線層98包含設置於通孔92L-1之上端上之第1端、及設置於焊墊94L-1之下端上之第2端。配線層98例如未連接於內部電路，而略過元件層91。
配線層99包含設置於通孔92R-1之上端上之第1端、及設置於焊墊94R-1之下端上之第2端。配線層99例如連接於內部電路。
配線層100包含設置於通孔92L-2之上端上之第1端、及設置於邏輯元件層95之上端上之第2端。配線層100例如連接於內部電路。配線層101包含設置於邏輯元件層95之下端上之第1端、及設置於焊墊94L-2之下端上之第2端。邏輯元件層95包含具有作為輸出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層95作為將自凸塊93L-2輸入之信號朝向焊墊94L-2輸出之邏輯電路LGA1而發揮功能。
配線層102包含設置於通孔92R-2之上端上之第1端、及設置於邏輯元件層96之上端上之第2端。配線層103包含設置於邏輯元件層96之下端上之第1端、及設置於焊墊94R-2之下端上之第2端。配線層102及103例如未連接於內部電路，而略過元件層91。邏輯元件層96包含具有作為輸入端之功能之下端、及具有作為輸出端之功能之上端。亦即，邏輯元件層96作為將自焊墊94R-2輸入之信號朝向凸塊93R-2輸出之邏輯電路LGB1而發揮功能。
配線層104包含設置於通孔92L-3之上端上之第1端、及設置於焊墊94L-3之下端上之第2端。配線層104例如連接於內部電路。
配線層105包含設置於通孔92R-3之上端上之第1端、及設置於邏輯元件層97之上端上之第2端。配線層106包含設置於邏輯元件層97之下端上之第1端、及設置於焊墊94R-3之下端上之第2端。配線層105及106例如未連接於內部電路，而略過元件層91。邏輯元件層97包含具有作為輸入端之功能之上端、及具有作為輸出端之功能之下端。亦即，邏輯元件層97作為將自凸塊93R-3輸入之信號朝向焊墊94R-3輸出之邏輯電路LGA1而發揮功能。
配線層107包含設置於通孔92L-4之上端上之第1端，例如連接於內部電路。配線層108包含設置於焊墊94L-4之下端上之第1端，例如連接於內部電路。
配線層109包含設置於通孔92R-4之上端上之第1端，例如連接於內部電路。配線層110包含設置於焊墊94R-4之下端上之第1端，例如連接於內部電路。
於圖31之例中，焊墊94L與94R設置於關於半導體基板90之中心而對 稱之位置。具體而言，焊墊94L-1及94R-1設置於自半導體基板90之中心起距離d13之位置。焊墊94L-2及94R-2設置於自半導體基板90之中心起距離d14之位置。焊墊94L-3及94R-3設置於自半導體基板90之中心起距離d15之位置。焊墊94L-4及94R-4設置於自半導體基板90之中心起距離d16之位置。
又，凸塊93L與93R係除凸塊93L-3與93R-3以外設置於關於半導體基板90之中心而非對稱之位置。具體而言，凸塊93L-1及93R-1設置於自半導體基板90之中心起距離d9之位置。凸塊93L-2及93R-2設置於自半導體基板90之中心起距離d10之位置。凸塊93L-4及93R-4設置於自半導體基板90之中心起距離d12之位置。
再者，凸塊93L-3與94R-3設置於關於半導體基板90之中心而非對稱之位置。具體而言，相對於凸塊93L-3設置於自半導體基板90之中心起距離d11B之位置，93R-3設置於自半導體基板90之中心起距離d11之位置。
其次，對核心晶片CC3進行說明。
如圖32所示，核心晶片CC3之佈局圖案與核心晶片CC2之佈局圖案一致。因此，於圖32之例中，焊墊94L-3與94R-3係關於半導體基板90之中心而對稱，且設置於與圖31中之焊墊94L-3及94R-3相同之位置。又，凸塊93L-3與93R-3係關於半導體基板90之中心而非對稱，且設置於與圖31中之凸塊93L-3及93R-3相同之位置。
3.1.2 關於核心晶片群之積層構造
其次，使用圖33對第3實施形態之半導體記憶裝置之核心晶片群之積層構造進行說明。圖33係用以說明第3實施形態之半導體記憶裝置之核心晶片群之積層構造之剖視圖。如圖33所示，於第3實施形態中，包含核心 晶片CC0及CC1之晶片集CSa、與包含核心晶片CC2及CC3之晶片集CSb彼此不同。
具體而言，核心晶片CC2及CC3具有與核心晶片CC0及CC1鏡像對稱之佈局圖案。因此，於信號路徑SL7及SL8中，於核心晶片CC0及CC1與核心晶片CC2及CC3中，邏輯元件層之輸入輸出端之位置反轉。
為了使邏輯元件層之輸入輸出關係匹配，核心晶片CC2及CC3係於信號路徑SL7及SL8中具有與核心晶片CC0及CC1不同之配線圖案。具體而言，例如，於信號路徑SL7中，相對於在核心晶片CC0中於邏輯元件層65之下端及上端分別連接有配線層70及71，於核心晶片CC2中於邏輯元件層95之下端及上端分別連接有配線層101及100。又，相對於在核心晶片CC1中於邏輯元件層66之上端及下端分別連接有配線層73及72，於核心晶片CC3中於邏輯元件層96之上端及下端分別連接有配線層102及103。
藉由以此方式構成，即便於在核心晶片CC內於左右非對稱之位置設置有凸塊之情形時，亦能夠使各信號路徑之輸入輸出關係匹配。
3.2 關於製造方法
其次，對第3實施形態之半導體記憶裝置之製造方法進行說明。
3.2.1 關於晶圓形成
對第3實施形態之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法進行說明。圖34係用以說明第3實施形態之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。於以下之說明中，圖30及圖31中所說明之核心晶片CC0及CC1之佈局圖案稱為佈局圖案P6。又，圖32及圖33中所說明之核心晶片CC2及CC3之佈局圖案稱為佈局圖案P7。
如圖34所示，遮罩集MS3d例如沿x方向同樣地排列佈局圖案P6。 又，遮罩集MS3d例如於與佈局圖案P6不同之行沿x方向同樣地排列佈局圖案P7。晶圓W1及W2例如與第1實施形態中之圖12同樣地以由在xy平面上沿x方向排列之狀態關於yz平面對折之方式貼合。
藉由如以上般將轉印有遮罩集MS3d之晶圓W1及W2貼合，可同時獲得複數個能夠作為圖34中所說明之晶片集CSa而發揮功能之構成、及能夠作為晶片集CSb而發揮功能之構成。
再者，於第3實施形態中，不限定於上述方法，亦可使用2個遮罩集。具體而言，例如，作為第1個遮罩集，亦可使用僅同樣地排列有佈局圖案P6之遮罩集。且，亦可藉由將由該第1個遮罩集而形成元件層之2片晶圓貼合，而設置晶片集CSa。又，作為第2個遮罩集，亦可使用僅同樣地排列有佈局圖案P7之遮罩集。然後，亦可藉由將由該第2個遮罩集而形成有元件層之2片晶圓貼合，而設置晶片集CSb。
3.2.2 關於晶片篩選
第3實施形態之半導體記憶裝置之製造方法中之晶片篩選步驟例如可應用與第1實施形態之第1變化例相同之方法。即，可將佈局圖案P6之遮罩部分及佈局圖案P7用之遮罩部分之組定義為晶片篩選機之針接觸位置之重複單位DSU。藉此，能夠對排列有相同之晶片設計之晶圓，使用1個晶片篩選機之針接觸位置之重複單位DSU實施晶片篩選。
再者，於由2個遮罩集形成元件層之情形時，分別實施對轉印有佈局圖案P6之晶圓之晶片篩選、及對轉印有佈局圖案P7之晶圓之晶片篩選。而且，於各個晶片篩選中，定義不同之針接觸位置之重複單位DSU。
3.3 本實施形態之效果
根據第3實施形態，核心晶片CC2之佈局圖案P7與核心晶片CC1之佈 局圖案P6具有鏡像對稱之關係。因此，核心晶片CC2之凸塊設置於相對於核心晶片CC1與CC2貼合之面而與核心晶片CC1之凸塊對稱之位置。藉此，核心晶片CC1與核心晶片CC2彼此之凸塊之位置對準。
又，核心晶片CC3之佈局圖案P7與核心晶片CC0及CC1之佈局圖案P6具有鏡像對稱之關係。因此，核心晶片CC3之凸塊設置於相對於核心晶片CC1與CC2貼合之面而與核心晶片CC0之凸塊對稱之位置。藉此，核心晶片CC3與核心晶片CC0彼此之凸塊之位置對準。因此，能夠於核心晶片CC3上進而積層核心晶片CC0。
再者，如上所述，由於佈局圖案P6與P7相互具有鏡像對稱之關係，故而若將晶片集CSa與CSb貼合，則邏輯電路之輸入輸出端之朝向互為反向。於第3實施形態中，佈局圖案P6及P7應用彼此不同之配線圖案。具體而言，於一晶片集CS內之核心晶片CC之配線圖案中，若邏輯電路之輸入端及輸出端分別連接於焊墊及凸塊之情形時，於另一晶片集CS內之核心晶片CC之配線圖案中，邏輯電路之輸入端及輸出端分別連接於凸塊及焊墊。因此，於將核心晶片CC1與CC2貼合時，能夠使設置於核心晶片CC1內之邏輯電路、與設置於核心晶片CC2內之邏輯電路之間之輸入輸出關係匹配。又，於使核心晶片CC3與CC0貼合時，能夠使設置於核心晶片CC3內之邏輯電路、與設置於核心晶片CC0內之邏輯電路之間之輸入輸出關係匹配。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置進行說明。於第1實施形態~第3實施形態中，核心晶片設置於1個半導體基板上。另一方面，第4實施形態之半導體記憶裝置之核心晶片分開設置於至少2個以上之半導體基 板上。以下，對與第1實施形態~第3實施形態相同之構成要素標註相同之符號並省略其說明，對與第1實施形態~第3實施形態不同之部分進行說明。
4.1 關於構成
對第4實施形態之半導體記憶裝置之構成進行說明。
4.1.1 關於核心晶片群之構成
使用圖35對第4實施形態之半導體記憶裝置之核心晶片群之構成例進行說明。圖35係表示第4實施形態之半導體記憶裝置之核心晶片群之構成之一例之方塊圖。
如圖35所示，核心晶片群11之核心晶片CC(CC0、CC1、……)之各者包含複數個次晶片SC。具體而言，例如，核心晶片CC0包含次晶片SC0及SC1，核心晶片CC1包含次晶片SC2及SC3。再者，核心晶片CC之個數可應用任意之自然數。
此處，「次晶片SC」係指設置於1個半導體基板上之半導體積體電路，且指構成核心晶片CC之功能之部分之半導體積體電路。
4.1.2 關於核心晶片間之連接
其次，使用圖36對第4實施形態之半導體記憶裝置之核心晶片間之連接進行說明。圖36係用以說明第4實施形態之半導體記憶裝置之核心晶片間之連接例之電路圖。於圖36中，表示核心晶片CC0及CC1之2個。圖36對應於第2實施形態中所示之圖18。
如圖36所示，次晶片SC0、SC1、SC2、及SC3間之連接分別與圖18中之核心晶片CC0、CC1、CC2、及CC3間之連接相同。即，核心晶片CC0與CC1係藉由次晶片SC1與SC2間之連接而連接。
藉由如以上般構成，自次晶片SC0之端子T1a至次晶片SC3之端子T1b為止、自次晶片SC0之端子T5a至次晶片SC3之端子T5b為止、及自次晶片SC0之端子T6a至次晶片SC3之端子T6b為止分別作為能夠將信號收發至核心晶片CC0~CC1之各者之信號路徑SL1、SL5及SL6而發揮功能。
又，自次晶片SC0之端子T7a至次晶片SC3之端子T7b為止係作為能夠將利用次晶片SCn(n為0≦n≦2)之邏輯電路LGA1或LGA2進行運算處理後之信號發送至次晶片SC(n+1)之信號路徑SL7而發揮功能。又，自次晶片SC0之端子T8a至次晶片SC3之端子T8b為止係作為能夠將利用次晶片SC(n+1)之邏輯電路LGB1或LGB2進行運算處理後之信號發送至次晶片SCn之信號路徑SL8而發揮功能。
又，自次晶片SCn之端子T4b至次晶片SC(n+1)之端子T4a為止係作為能夠於次晶片SCn與SC(n+1)之間收發信號之信號路徑SL4而發揮功能。再者，次晶片SC0之端子T1a、及T4a~T8a能夠與介面晶片10或控制器2之間收發各種信號。
4.1.3 關於次晶片之構成
其次，對第4實施形態之半導體記憶裝置之次晶片之構成進行說明。
圖37及圖39係用以說明第4實施形態之半導體記憶裝置之次晶片之佈局圖案之俯視圖。圖38及圖40係用以說明第4實施形態之半導體記憶裝置之次晶片之佈局圖案及配線圖案之剖視圖。圖38及圖40分別表示沿圖37中所示之XXXVIII-XXXVIII線、及圖39中所示之XXXX-XXXX線之剖面。又，於圖37及圖38中，表示於次晶片SC0及SC2中共通之構成，於圖39及圖40中，表示於次晶片SC1及SC3中共通之構成。
首先，對次晶片SC0及SC2之構成進行說明。
如圖37所示，次晶片SC0及SC2之佈局圖案分別為核心晶片CC0及CC1之佈局圖案之一部分，於xy平面上設置於具有沿x方向之2邊、及沿y方向之2邊之矩形狀之區域。具體而言，次晶片SC0及SC2包含平面0及平面1、資料傳送電路13L、電壓產生電路16、驅動器集17UL及17DL、列解碼器18-0及37-1、以及感測放大器19-0及19-1。圖37所示之次晶片SC0及SC2之佈局圖案例如相對於圖4之左半部分，且對應於符號P8。
又，如圖38所示，按照對應於符號P8之佈局圖案、及對應於該佈局圖案之配線圖案，於半導體基板120之上表面上設置元件層121。再者，於圖38中，為了簡化，省略關於除端子T4a、T5a、T7a、T8a、T4b、T5b、T7b及T8b、以及邏輯電路LGA1及LGB1以外之內部電路之記載。
於半導體基板120及元件層121，例如設置複數個通孔122(122-1、122-2、122-3、及122-4)、複數個凸塊123(123-1、123-2、123-3、及123-4)、複數個焊墊124(124-1、124-2、124-3、及124-4)、邏輯元件層125及126、以及配線層127~133。通孔122、凸塊123、焊墊124、邏輯元件層125及126、以及配線層127~133分別與例如圖19中所示之通孔62L、凸塊63L、焊墊64L、邏輯元件層65及67、以及配線層68、70、71、74、75、77、及78同樣地配置。
於圖38之例中，凸塊123-1及焊墊124-1分別設置於自半導體基板120之右端起距離d9及d13之位置。凸塊123-2及焊墊124-2分別設置於自半導體基板120之右端起距離d10及d14之位置。凸塊123-3及焊墊124-3分別設置於自半導體基板120之右端起距離d11及d15之位置。凸塊123-4及焊墊124-4分別設置於自半導體基板120之右端起距離d12及d16之位置。
其次，對次晶片SC1及SC3之構成進行說明。
如圖39所示，次晶片SC1及SC3之佈局圖案分別為次晶片SC0及SC1之佈局圖案之一部分，於xy平面上設置於與次晶片SC0及SC2相同之矩形狀之區域。具體而言，次晶片SC1及SC3包含平面2及平面3、資料傳送電路13R、邏輯控制電路14、定序器15、驅動器集17UR及17DR、列解碼器18-2及18-3、以及感測放大器19-2及19-3。次晶片SC0及SC2之佈局圖案例如相當於圖4之右半部分，且對應於符號P9。
又，如圖40所示，按照對應於符號P9之佈局圖案、及對應於該佈局圖案之配線圖案，於半導體基板140之上表面上設置元件層141。再者，於圖40中，為了簡化，省略關於除端子T4a、T6a、T7a、T8a、T4b、T6b、T7b及T8b、以及邏輯電路LGA2以外之內部電路之記載。
於半導體基板140及元件層141，例如設置複數個通孔142(142-1、142-2、142-3、及142-4)、複數個凸塊143(143-1、143-2、143-3、及143-4)、複數個焊墊144(144-1、144-2、144-3、及144-4)、邏輯元件層145、及配線層146~151。通孔142、凸塊143、焊墊144、邏輯元件層145、及配線層146~151分別與例如圖19中所示之通孔62R、凸塊63R、焊墊64R、邏輯元件層66、以及配線層69、72、73、76、79、及80同樣地配置。
於圖40之例中，凸塊143-1及焊墊144-1分別設置於自半導體基板140之右端起距離d9及d13之位置。凸塊143-2及焊墊144-2分別設置於自半導體基板140之右端起距離d10及d14之位置。凸塊143-3及焊墊144-3分別設置於自半導體基板140之右端起距離d11及d15之位置。凸塊143-4及焊墊144-4分別設置於自半導體基板140之右端起距離d12及d16之位置。
藉由如以上般構成，而次晶片SC1及SC3之佈局圖案與次晶片SC0及 SC2之佈局圖案不同。具體而言，次晶片SC1及SC3之各端子設置於與次晶片SC0及SC2之各端子鏡像對稱之位置，但包含邏輯電路之輸入輸出之方向在內之內部電路之配置彼此不同。
4.1.4 關於核心晶片群之積層構造
其次，使用圖41對第4實施形態之半導體記憶裝置之核心晶片群之積層構造進行說明。圖41係用以說明第4實施形態之半導體記憶裝置之核心晶片群之積層構造之剖視圖。圖41表示將圖38及圖40中所示之次晶片SC0~SC3按該順序積層而成之構造。
如圖41所示，次晶片SC0之上表面及SC2之上表面分別與次晶片SC1之上表面及次晶片SC3之上表面貼合。如上所述，次晶片SC0及SC2之焊墊124之位置、與次晶片SC1及SC3之焊墊144之位置被設計為關於彼此之上表面彼此之對向面而鏡像對稱。因此，次晶片SC0之焊墊124-1~124-4之位置分別與次晶片SC1之焊墊144-1~144-4之位置對準。
又，次晶片SC1之下表面與次晶片SC2之下表面貼合。如上所述，次晶片SC1之凸塊143之位置與次晶片SC2之凸塊123之位置被設計為關於彼此之上表面彼此之對向面而鏡像對稱。因此，次晶片SC1之凸塊143-1~143-4之位置分別與次晶片SC2之凸塊123-1~123-4之位置對準。
藉由如以上般構成，次晶片SC0~SC3可形成能夠與各個內部電路進行通信之信號路徑SL4、SL5、SL7、及SL8。如上所述，次晶片SC0及SC2、與次晶片SC1及SC3係藉由不同之佈局圖案而設置邏輯電路。因此，例如，於信號路徑SL7中，能夠使具有自元件層141朝向半導體基板140之輸入輸出方向之邏輯元件層145對應於具有自半導體基板120朝向元件層121之輸入輸出方向之邏輯元件層125。因此，包含連接於通孔122-2 之下端及連接於焊墊124-2之上端之邏輯元件層125、與包含連接於通孔142-2之下端及連接於焊墊144-2之上端之邏輯元件層145之輸入輸出關係匹配。
4.2 關於製造方法
其次，對第4實施形態之半導體記憶裝置之製造方法進行說明。
4.2.1 關於晶圓形成
對第4實施形態之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法進行說明。圖42係用以說明第4實施形態之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。即，圖42對應於圖10中之步驟ST10。
於圖42中，模式性地表示使用遮罩集MS4而轉印至晶圓W1及W2上之佈局圖案。具體而言，於圖42中，圖37及圖38中所說明之佈局圖案利用符號P8表示，圖39及圖40中所說明之佈局圖案利用符號P9表示。於以下之說明中，圖37及圖38中所說明之佈局圖案稱為佈局圖案P8，圖39及圖40中所說明之佈局圖案稱為佈局圖案P9。
如圖42所示，遮罩集MS4係沿x方向交替地排列佈局圖案P8及P9。而且，遮罩集MS4係以沿x方向之兩端分別成為不同之佈局圖案之方式配置。晶圓W1及W2例如與第1實施形態中之圖12同樣地以由在xy平面上沿x方向排列之狀態關於yz平面對折之方式貼合。
藉由如以上般使轉印有遮罩集MS4之晶圓W1及W2貼合，可獲得複數個能夠作為圖41中之晶片集CS而發揮功能之構成。
4.2.2 關於晶片篩選
第4實施形態之半導體記憶裝置之製造方法中之晶片篩選步驟例如可 應用與第1實施形態相同之方法。即，可將佈局圖案P8之遮罩部分、與佈局圖案P9用之遮罩部分之組定義為晶片篩選機之針接觸位置之重複單位DSU。藉此，能夠對排列有相同之晶片設計之晶圓，使用1個晶片篩選機之針接觸位置之重複單位DSU實施晶片篩選。
4.3 本實施形態之效果
根據第4實施形態，核心晶片CC0包含彼此之上表面彼此被貼合之次晶片SC0及SC1。亦即，於1個晶片集CS中包含1個核心晶片CC。因此，與1個晶片集CS中包含2個核心晶片CC之第1實施形態~第3實施形態相比，每1個藉由切晶而獲得之晶片集CS之良率被控制為尺寸減半之良率。因此，能夠提高良品之製造效率。
又，晶圓W1及W2係藉由相同之遮罩集MS4而形成元件層。該遮罩集MS4包含彼此不同之2個佈局圖案P8及P9。佈局圖案P8及P9係交替地排列。因此，於使晶圓W1及W2貼合時，能夠使轉印有佈局圖案P8之元件層與轉印有佈局圖案P9之元件層貼合。
再者，遮罩集MS4之設計所需要之成本相當於設計佈局圖案P8及P9之成本。然而，佈局圖案P8及P9合計相當於1個核心晶片CC。因此，能夠將遮罩集MS4之設計成本控制至與1個核心晶片CC之設計成本等同。
又，如上所述，由於由1個晶片集CS構成1個核心晶片CC，故而能夠縮短核心晶片CC內之通信所需要之配線之長度。圖43及圖44係用以說明第4實施形態之半導體記憶裝置之效果之模式圖。圖43(A)及圖44(A)表示於1個半導體基板上構成之1個核心晶片CC0之電路配置例。圖43(B)及圖44(B)對應於第4實施形態，表示藉由分別設置於被貼合之2個半導體基板上之2個次晶片SC0及SC1而構成之1個核心晶片CC0之電路配置例。於圖 43中，表示1個核心晶片CC0包含4個平面之情形，於圖44中，表示1個核心晶片CC0包含8個平面之情形。
如圖43(A)所示，於核心晶片CC0設置於1個半導體基板上之情形時，當需要於周邊電路之點Q1與點Q2之間進行通信時，需要自核心晶片CC0之左端至右端為止之長度之配線。自核心晶片CC0之左端至右端為止之長度例如為毫米(mm)級。另一方面，如圖43(B)所示，於核心晶片CC0分開設置於被貼合之2個半導體基板上之情形時，點Q2係相對於點Q1配置於積層方向之正上方。因此，自點Q1至點Q2為止之配線之長度頂多變為次晶片SC0與SC1間之信號路徑之長度。次晶片SC0與SC1間之信號路徑之長度例如為微米(μm)級。亦即，圖43(B)之構成與圖43(A)之構成相比，能夠縮短自點Q1至點Q2為止之配線之長度。因此，根據第4實施形態，能夠簡化周邊電路內之配線圖案，進而能降低製造成本。
又，如圖44(A)所示，於在1個半導體基板上構成8平面之核心晶片CC0之情形時，當進行周邊電路內之點Q3與點Q4之間之通信時，與4平面構成之情形相比需要2倍之配線長。因此，存在伴隨配線長之增大而電特性變差，而滿足伴隨通信之延遲等之限制之設計變得困難之可能性。另一方面，如圖44(B)所示，於8平面之構成分開設置於被貼合之2個半導體基板上之情形時，自點Q3至點Q4為止之配線之長度頂多變為次晶片SC0及SC1間之信號路徑之長度。而且，內部電路內之配線之長度之最大能夠控制至與圖43(A)所示之4平面構成之情形等同。因此，變得容易解決於圖44(A)之情形時變得明顯之配線長之問題，且進行8平面構成之設計。又，由於半導體基板之面積亦能夠控制至與圖44(A)之情形相同之規模，故而亦能夠改善封裝內之面積之限制。
4.4 第4實施形態之第1變化例
再者，第4實施形態之半導體記憶裝置並不限定於上述例，能夠應用各種變化例。例如，同一核心晶片CC內之次晶片SC間之凸塊之位置亦可不設置於相互鏡像對稱之位置。
圖45~48係用以說明第4實施形態之第1變化例之半導體記憶裝置之次晶片之佈局圖案及配線圖案的剖視圖。於圖45~圖48中分別表示次晶片SC1~SC3之構成。再者，次晶片SC0之構成係設為與第4實施形態中所示之圖38相同者。
首先，對次晶片SC1進行說明。
第4實施形態之第1變化例之次晶片SC1之佈局圖案與第4實施形態之次晶片SC1之佈局圖案不同。因此，圖45所示之佈局圖案對應於與圖40所示之符號P9不同之符號P10。
如圖45所示，次晶片SC1係除一部分以外具有與圖40之構成相同之構成。具體而言，次晶片SC1包含通孔142-3B、凸塊143-3B、配線層149B、及焊墊144-3B以代替圖40中之通孔142-3、凸塊143-3、配線層149、及焊墊144-3。
凸塊143-3B、通孔142-3B、配線層149B、及焊墊144-3B之連接關係係與凸塊143-3、通孔142-3、配線層149、及焊墊144-3之連接關係相同。然而，凸塊143-3B設置於與凸塊143-3不同之位置。即，凸塊143-3B設置於與圖38所示之凸塊123-3並非鏡像對稱之位置。具體而言，相對於凸塊143-3設置於自半導體基板140之左端起距離d11之位置，凸塊143-3B設置於自半導體基板140之左端起距離d11B之位置。
再者，焊墊144-3B設置於與焊墊144-3相同之位置。即，焊墊144- 3B設置於與圖38所示之焊墊124-3鏡像對稱之位置。具體而言，焊墊144-3B設置於自半導體基板140之左端起距離d15之位置。
其次，對次晶片SC2進行說明。
如圖46所示，次晶片SC2之佈局圖案例如相對於次晶片SC1之佈局圖案，具有關於yz平面而鏡像對稱之關係。圖46所示之佈局圖案對應於與圖45所示之符號P10不同之符號P11。
具體而言，於半導體基板160上設置元件層161。於半導體基板160設置作為TSV而發揮功能之複數個通孔162(162-1、162-2、162-3、及162-4)。
於半導體基板160之下表面上之通孔162-1~162-4露出之部分分別設置作為端子T5a、T7a、T8a、及T4a而發揮功能之凸塊163-1、163-2、163-3、及163-4。於元件層161之上表面上，設置作為端子T5b、T7b、T8b、及T4b而發揮功能之複數個焊墊164(164-1、164-2、164-3、及164-4)。焊墊164之上表面露出於元件層161之上表面上。於元件層161內，設置作為邏輯電路LGA1而發揮功能之邏輯元件層165、及配線層166~171。
配線層166包含設置於通孔162-1之上端上之第1端、及設置於焊墊164-1之下端上之第2端。配線層166例如未連接於內部電路，而略過元件層161。
配線層167包含設置於通孔162-2之上端上之第1端、及設置於邏輯元件層165之上端上之第2端。配線層168包含設置於邏輯元件層165之下端上之第1端、及設置於焊墊164-2之下端上之第2端。配線層167及168例如未連接於內部電路，而略過元件層161。邏輯元件層165包含具有作為輸 出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層165作為將自凸塊163-2輸入之信號朝向焊墊164-2輸出之邏輯電路LGA1而發揮功能。
配線層170包含設置於通孔162-4之上端上之第1端，例如連接於內部電路。配線層171包含設置於焊墊164-4之下端上之第1端，例如連接於內部電路。
於圖46之例中，焊墊164-3設置於與圖45之焊墊144-3B鏡像對稱之位置。具體而言，相對於焊墊144-3B設置於自半導體基板140之左端起距離d15之位置，焊墊164-3設置於自半導體基板160之右端起距離d15之位置。關於其他焊墊164-1、164-2、及164-4亦同樣地設置於與圖45之焊墊144-1、144-2、及144-4鏡像對稱之位置。
又，凸塊163-3設置於與圖45之凸塊143-3B鏡像對稱之位置。具體而言，相對於凸塊143-3B設置於自半導體基板140之左端起距離d11B之位置，凸塊163-3設置於自半導體基板160之右端起距離d11B之位置。關於其他凸塊163-1、163-2、及163-4亦同樣地設置於與圖45之凸塊143-1、143-2、及143-4鏡像對稱之位置。
其次，對次晶片SC3進行說明。
如圖47所示，次晶片SC2之佈局圖案例如相對於次晶片SC0之佈局圖案，具有關於yz平面而鏡像對稱之關係。次晶片SC3之佈局圖案係對應於與圖38所示之符號P8不同之符號P12。
具體而言，於半導體基板180上設置元件層181。於半導體基板180設置作為TSV而發揮功能之複數個通孔182(182-1、182-2、182-3、及182-4)。
於半導體基板180之下表面上之通孔182-1~182-4露出之部分分別設置作為端子T5b、T7b、T8b、及T4b而發揮功能之凸塊183-1、183-2、183-3、及183-4。於元件層181之上表面上，設置作為端子T5a、T7a、T8a、及T4a而發揮功能之複數個焊墊184(184-1、184-2、184-3、及184-4)。焊墊184之上表面露出於元件層181之上表面上。於元件層181內分別設置作為邏輯電路LGA2及LGB2而發揮功能之邏輯元件層185及186、以及配線層187~193。
配線層187包含設置於通孔182-1之上端上之第1端、及設置於焊墊184-1之下端上之第2端。配線層187例如連接於內部電路。
配線層188包含設置於通孔182-2之上端上之第1端、及設置於邏輯元件層185之上端上之第2端。配線層188例如連接於內部電路。配線層189包含設置於邏輯元件層185之下端上之第1端、及設置於焊墊184-2之下端上之第2端。邏輯元件層185包含具有作為輸入端之功能之下端、及具有作為輸出端之功能之上端。亦即，邏輯元件層185作為將自焊墊164-2輸入之信號朝向凸塊163-2輸出之邏輯電路LGA2而發揮功能。
配線層190包含設置於通孔182-3之上端上之第1端、及設置於邏輯元件層186之上端上之第2端。配線層191包含設置於邏輯元件層186之下端上之第1端、及設置於焊墊184-3之下端上之第2端。配線層190及191例如未連接於內部電路，而略過元件層181。邏輯元件層186包含具有作為輸出端之功能之下端、及具有作為輸入端之功能之上端。亦即，邏輯元件層186作為將自凸塊163-3輸入之信號朝向焊墊164-3輸出之邏輯電路LGB2而發揮功能。
配線層192包含設置於通孔182-4之上端上之第1端，例如連接於內部 電路。配線層193包含設置於焊墊184-4之下端上之第1端，例如連接於內部電路。
於圖47之例中，焊墊184-3設置於與圖38之焊墊124-3鏡像對稱之位置。具體而言，相對於焊墊124-3設置於自半導體基板120之右端起距離d15之位置，焊墊184-3設置於自半導體基板180之左端起距離d15之位置。關於其他焊墊184-1、184-2、及184-4亦同樣地設置於與圖38之焊墊124-1、124-2、及124-4鏡像對稱之位置。
又，凸塊183-3設置於與圖38之凸塊123-3鏡像對稱之位置。具體而言，相對於凸塊123-3設置於自半導體基板120之右端起距離d11之位置，凸塊183-3設置於自半導體基板180之右端起距離d11之位置。關於其他凸塊183-1、183-2、及183-4亦同樣地設置於與圖38之凸塊123-1、123-2、及123-4鏡像對稱之位置。
圖48係用以說明第4實施形態之第1變化例之半導體記憶裝置之核心晶片群之積層構造的剖視圖。如圖48所示，於第4實施形態之第1變化例中，包含次晶片SC0及SC1之晶片集CSa、與包含次晶片SC2及SC3之晶片集CSb彼此不同。
具體而言，次晶片SC0及SC1係於信號路徑SL8中具有配置於並非相互鏡像對稱之位置之凸塊。因此，於信號路徑SL8中，次晶片SC1之下表面與次晶片SC0之下表面之凸塊之位置不對準。
次晶片SC2具有與次晶片SC1鏡像對稱之佈局圖案。因此，次晶片SC1之下表面與次晶片SC2之下表面之凸塊之位置對準。然而，於次晶片SC1及SC2應用相同之配線圖案之情形時，邏輯元件層之輸入輸出關係不匹配。因此，於次晶片SC2中應用邏輯元件層之輸入輸出關係與次晶片 SC1反轉之配線圖案。藉此，次晶片SC1與SC2之間之邏輯元件層之輸入輸出關係匹配。
次晶片SC3具有與次晶片SC0鏡像對稱之佈局圖案。因此，次晶片SC2之上表面與次晶片SC3之上表面之焊墊之位置對準。然而，於次晶片SC3應用與次晶片SC0相同之配線圖案之情形時，邏輯元件層之輸入輸出關係與次晶片SC2不匹配。因此，於次晶片SC3，應用邏輯元件層之輸入輸出關係與次晶片SC0反轉之配線圖案。藉此，次晶片SC2與SC3之間之邏輯元件層之輸入輸出關係匹配。
又，如上所述，次晶片SC3具有與次晶片SC0鏡像對稱之佈局圖案。因此，次晶片SC3之下表面與次晶片SC0之下表面之凸塊之位置對準。藉此，能夠於晶片集CSb上進而積層晶片集CSa。
再者，於第4實施形態之第1變化例中，必須設計1個核心晶片之佈局圖案(P8及P9)、及該佈局圖案之鏡像對稱之佈局圖案(P10及P11)。又，佈局圖案P10及P11包含與佈局圖案P8及P9不同之配線圖案。然而，由於鏡像對稱之佈局圖案無需從頭開始重新設計周邊電路等之配置，故而設計成本較低。因此，能夠僅藉由對1個晶片設計之設計成本追加配線圖案之成本，而設計整體之晶片設計。因此，即便於同一核心晶片CC內之次晶片SC間凸塊之位置未設為鏡像對稱之情形時，亦能夠以較少之製造成本積層複數個核心晶片CC。
4.5 第4實施形態之第2變化例
上述第4實施形態之半導體記憶裝置係對1個核心晶片CC中包含2個次晶片SC之例進行了說明，但並不限定於此。例如，核心晶片CC並不限定於2個，亦可積層偶數(4、6、……)個次晶片SC而構成。
圖49係用以說明第4實施形態之第2變化例之核心晶片群之積層構造之剖視圖。如圖49所示，核心晶片CC0亦可包含4個次晶片SC0~SC3。
藉由如以上般構成，與由2個次晶片SC構成1個核心晶片CC之情形相比，能夠進而提高面積效率。又，能夠進而縮短核心晶片CC內必須通信之信號之配線長。
4.6 第4實施形態之第3變化例
於上述第4實施形態之半導體記憶裝置中，對存在僅存在於次晶片SC0及SC1之任一者之周邊電路之電路之情形進行了說明。具體而言，例如，次晶片SC0之周邊電路包含電壓產生電路16，但不包含邏輯控制電路14及定序器15。另一方面，次晶片SC1之周邊電路不包含電壓產生電路16，但包含邏輯控制電路14及定序器15。然而，並不限定於此，次晶片SC0及SC1亦可為於任一周邊電路均設置相同之電路之部分電路之構成。於該情形時，次晶片SC0及SC1之佈局圖案亦可以包含設置於次晶片SC0之部分電路與設置於次晶片SC1之部分電路於積層方向上重合之電路區域之方式設計。
圖50及圖51係用以說明第4實施形態之第3變化例之半導體記憶裝置之次晶片之佈局圖案的俯視圖。於圖50及圖51中分別表示次晶片SC0及SC2、以及次晶片SC1及SC3之構成。
如圖51所示，於次晶片SC0及SC2之佈局圖案中，周邊電路包含資料傳送電路13L、邏輯控制電路14L、定序器15L、電壓產生電路16L、以及驅動器集17UL及17DL。又，如圖52所示，於次晶片SC1及SC3之佈局圖案中，周邊電路包含資料傳送電路13R、邏輯控制電路14R、定序器15R、電壓產生電路16R、以及驅動器集17UR及17DR。例如，資料傳送 電路13L、邏輯控制電路14L、定序器15L、電壓產生電路16L、以及驅動器集17UL及17DL分別設置於與資料傳送電路13R、邏輯控制電路14R、定序器15R、電壓產生電路16R、以及驅動器集17UR及17DR鏡像對稱之位置。再者，各電路並不限定於設置於鏡像對稱之位置之情形，只要具有當使彼此之次晶片SC之上表面彼此貼合時具有相同之功能之電路之一部分於積層方向上重合之部分即可。
藉由如以上般構成，於使次晶片SC彼此貼合時，於沿z方向重複之區域配置具有相同之功能之電路。藉此，例如於在次晶片SC0之電壓產生電路16L、與次晶片SC1之電壓產生電路16R之間通信信號之情形時，只要使連接電壓產生電路16L與16R之配線僅於積層方向上延伸即可。因此，變得無需於同一次晶片SC內設置多餘之配線，能夠簡化配線圖案之設計。
又，於使次晶片SC彼此貼合時於沿z方向不同之位置配置有具有相同之功能之電路之情形時，必須於次晶片SC0及SC2、與次晶片SC1及SC3設置不同之信號路徑。於該情形時，用於次晶片SC0及SC2之信號路徑於次晶片SC1及SC3中無法利用，因此端子數或配線長增加。於第4實施形態之第3變化例中，如上所述，於使次晶片SC彼此貼合時，於沿z方向相同之位置配置具有相同之功能之電路。因此，能夠減少必須將某電路所必需之信號路徑由次晶片SC0及SC2、與次晶片SC1及SC3分開之情況。因此，能夠設計限制更少之晶片設計，能降低設計成本。
5.第5實施形態
其次，對第5實施形態之半導體記憶裝置進行說明。第4實施形態之半導體記憶裝置係於1個半導體基板上設置有1個次晶片SC。另一方面， 於第5實施形態中，於1個半導體基板上設置2個次晶片SC。該2個次晶片SC之各者成為彼此不同之核心晶片CC之一部分。即，於1個晶片集CS構成2個核心晶片CC(4個次晶片SC)。以下，對與第4實施形態相同之構成要素標註相同之符號並省略其說明，對與第4實施形態不同之部分進行說明。
5.1 關於構成
對第5實施形態之半導體記憶裝置之構成進行說明。
5.1.1 關於核心晶片群之構成
使用圖52對第5實施形態之半導體記憶裝置之核心晶片群之構成例進行說明。圖52係表示第5實施形態之半導體記憶裝置之核心晶片群之構成之一例之方塊圖。
如圖52所示，核心晶片群11例如包含第4實施形態中之核心晶片群11內之核心晶片CC之2倍之核心晶片CC。具體而言，核心晶片群11包含複數個核心晶片CC(CC0A、CC1A、……、及CC0B、CC1B、……)。各核心晶片CC包含2個次晶片SC。具體而言，核心晶片CC0A包含次晶片SC0A及SC1A，核心晶片CC1A包含次晶片SC2A及SC3A。又，核心晶片CC0B包含次晶片SC0B及SC1B，核心晶片CC1B包含次晶片SC2B及SC3B。再者，核心晶片CC之個數能夠應用任意之自然數。
次晶片SC0A及SC0B設置於半導體基板SS0上。次晶片SC1A及SC1B設置於半導體基板SS1上。次晶片SC2A及SC2B設置於同一半導體基板SS2上。次晶片SC3A及SC3B設置於同一半導體基板SS3上。
5.1.2 關於次晶片之構成
其次，對第5實施形態之半導體記憶裝置之次晶片之構成進行說明。 圖53係用以說明第5實施形態之半導體記憶裝置之次晶片之佈局圖案之俯視圖。於圖53中，表示設置於同一半導體基板SS上之2個次晶片SC之組。即，於圖53中，表示於次晶片SC0A及SC0B之組、次晶片SC1B及SC1A之組、次晶片SC2A及SC2B之組、或次晶片SC3B及SC3A之組中共通之構成。
圖53所示之俯視圖例如相當於使圖37所示之俯視圖之右端、與圖39所示之俯視圖之左端結合而成者，對應於符號P13。如圖53所示，次晶片SC0A、SC1B、SC2A、及SC3B係與佈局圖案P8一致。次晶片SC0B、SC1A、SC2B、及SC3A係與佈局圖案P9一致。
再者，表示第5實施形態之佈局圖案及配線圖案之剖視圖例如和使圖38所示之剖視圖之右端與圖40所示之剖視圖之左端結合而成者一致。
5.1.3 關於核心晶片群之積層構造
其次，使用圖54對第5實施形態之半導體記憶裝置之核心晶片群之積層構造進行說明。圖54係用以說明第5實施形態之半導體記憶裝置之核心晶片群之積層構造之剖視圖。
如圖54所示，第5實施形態中之核心晶片群之晶片集CS包含第4實施形態之圖41所示之晶片集CS、及使圖41所示之晶片集CS於上下反轉而成者。
藉此，包含次晶片SC0A及SC1A之核心晶片CC0A、與包含次晶片SC0B及SC1B之核心晶片CC0B設置於1個晶片集CS。又，包含次晶片SC2A及SC3A之核心晶片CC1A、與包含次晶片SC2B及SC3B之核心晶片CC1B設置於1個晶片集CS。於圖54之例中，核心晶片CC0A及CC1A、與核心晶片CC0B及CC1B分別共有獨立之信號路徑群。
5.2 關於製造方法
其次，對第5實施形態之半導體記憶裝置之製造方法進行說明。
5.2.1 關於晶圓形成
對第5實施形態之半導體記憶裝置之製造方法中之向晶圓上之元件層之形成方法進行說明。圖55係用以說明第5實施形態之半導體記憶裝置之向晶圓上之元件層之形成方法的模式圖。即，圖55對應於圖10中之步驟ST10。
於圖55中，模式性地表示使用遮罩集MS6而轉印至晶圓W1及W2上之佈局圖案。具體而言，於圖55中，圖53中所說明之佈局圖案利用符號P13表示。
如上所述，次晶片SC0A及SC0B之組、次晶片SC1B及SC1A之組、次晶片SC2A及SC2B之組、以及次晶片SC3B及SC3A之組包含相同之晶片設計。因此，如圖55所示，遮罩集MS6係同樣地排列晶片設計。晶圓W1及W2例如與第2實施形態中之圖22同樣地，可以由在xy平面上沿x方向排列之狀態關於yz平面對折之方式貼合，亦可以由在xy平面上沿y方向排列之狀態關於xz平面對折之方式貼合。
藉由如以上般使轉印有遮罩集MS6之晶圓W1及W2貼合，可獲得複數個能夠作為圖54中所說明之晶片集CS而發揮功能之構成。
5.2.2 關於晶片篩選
第5實施形態之半導體記憶裝置之製造方法中之晶片篩選步驟例如可應用與第2實施形態相同之方法。即，可將佈局圖案P13之遮罩部分定義為晶片篩選機之針接觸位置之重複單位DSU。藉此，能夠對排列有相同之晶片設計之晶圓，使用1個晶片篩選機之針接觸位置之重複單位DSU實施 晶片篩選。
5.3 本實施形態之效果
根據第5實施形態，設置於半導體基板SS0上之元件層包含次晶片SC0A之內部電路、及次晶片SC0B之內部電路。設置於半導體基板SS1上之元件層包含次晶片SC1A之內部電路、及次晶片SC1B之內部電路。核心晶片CC0A包含次晶片SC0A及SC1B，核心晶片CC0B包含次晶片SC0B及SC1A。次晶片SC0A及SC1B相當於1個核心晶片CC之佈局圖案之左半部分，次晶片SC0B及SC1A相當於1個核心晶片CC之佈局圖案之右半部分。因此，能夠於1個晶片集CS內設置2個核心晶片CC。藉此，與第4實施形態相比，能夠將設置於1個晶片集CS內之核心晶片CC之個數增加至2倍。
又，於第5實施形態中，與第2實施形態同樣，晶圓W1及W2係藉由相同之遮罩集MS6而形成元件層。該遮罩集MS6係同樣地排列相同之晶片設計。藉此，能夠僅藉由設計1個核心晶片CC之佈局圖案及配線圖案，而設計遮罩集MS6。因此，能降低製造成本。
又，第5實施形態之佈局圖案和使第4實施形態之佈局圖案P8之右端與佈局圖案P9之左端結合而成者一致。亦即，第5實施形態之佈局圖案係於關於半導體基板之中心而對稱之位置設置凸塊及焊墊。因此，於使晶圓W1及W2貼合時彼此之端子之位置一致。藉此，能夠使晶圓W1與W2之間之連接對準。
再者，於第5實施形態中，與第4實施形態同樣，設置於同一半導體基板SS0上之次晶片SC0A及SC0B係藉由不同之佈局圖案而設置邏輯電路。因此，例如，於信號路徑SL7中，能夠使具有自元件層朝向半導體基板之輸入輸出方向之邏輯元件層對應於具有自半導體基板朝向元件層之輸 入輸出方向之邏輯元件層。因此，次晶片SC0A內之邏輯元件層、與次晶片SC1B內之邏輯元件層之輸入輸出關係匹配。又，次晶片SC0B內之邏輯元件層、與次晶片SC1A內之邏輯元件層之輸入輸出關係匹配。
又，與第4實施形態同樣，設置於2個半導體基板上之2個次晶片SC積層而形成1個核心晶片。因此，能夠縮短核心晶片CC內之通信所需要之配線之長度。
5.4 第5實施形態之第1變化例
再者，第5實施形態之半導體記憶裝置並不限定於上述例，能夠應用各種變化例。
於第5實施形態中，作為與第4實施形態類似之情形，對設置於同一半導體基板SS上之2個次晶片SC內之凸塊被設置為左右對稱之情形進行了說明，但並不限定於此。例如，作為與第4實施形態之第1變化例類似之情形，亦可將設置於同一半導體基板SS上之2個次晶片SC內之凸塊設置為左右非對稱。
圖56係用以說明第5實施形態之第1變化例之半導體記憶裝置之核心晶片群之構成之剖視圖。如圖56所示，於第5實施形態之第1變化例中，包含次晶片SC0A、SC0B、SC1A、及SC1B之晶片集CSa、與包含次晶片SC2A、SC2B、SC3A、及SC3B之晶片集CSb彼此不同。
具體而言，次晶片SC2A及SC2B之佈局圖案係與佈局圖案P13具有鏡像對稱之關係。因此，次晶片SC2A及SC2B之凸塊設置於相對於次晶片SC1A及SC1B、與次晶片SC2A及SC2B被貼合之面而與次晶片SC1A及SC1B之凸塊對稱之位置。藉此，次晶片SC1A及SC1B、與次晶片SC2A及SC2B彼此之凸塊之位置對準。
又，次晶片SC3A及SC3B之佈局圖案係與佈局圖案P13具有鏡像對稱之關係。因此，次晶片SC3A及SC3B之凸塊設置於相對於次晶片SC1A及SC1B、與次晶片SC2A及SC2B被貼合之面而與次晶片SC0A及SC0B之凸塊對稱之位置。藉此，次晶片SC3A及SC3B、與次晶片SC0A及SC0B彼此之凸塊之位置對準。因此，能夠於次晶片SC3A及SC3B上進而積層次晶片SC0A及SC0B。
再者，如上所述，由於晶片集CSa與CSb具有相互鏡像對稱之關係，故而若使晶片集CSa及CSb貼合，則邏輯電路之輸入輸出端之朝向相互變為反向。於第5實施形態中，佈局圖案P4及P6可應用彼此不同之配線圖案。具體而言，於在一晶片集CS內之次晶片SC之配線圖案中邏輯電路之輸入端及輸出端分別連接於焊墊及凸塊之情形時，於另一晶片集CS內之次晶片SC之配線圖案中邏輯電路之輸入端及輸出端分別連接於凸塊及焊墊。因此，於使次晶片SC1A及SC2A貼合時，能夠使設置於次晶片SC1A內之邏輯電路、與設置於次晶片SC2A內之邏輯電路之間之輸入輸出關係匹配。同樣地，於使次晶片SC1B及SC2B貼合時，能夠使設置於次晶片SC1B內之邏輯電路、與設置於次晶片SC2B內之邏輯電路之間之輸入輸出關係匹配。又，於使次晶片SC3A及SC0A貼合時，能夠使設置於次晶片SC3A內之邏輯電路、與設置於次晶片SC0A內之邏輯電路之間之輸入輸出關係匹配。同樣地，於使次晶片SC3B及SC0B貼合時，能夠使設置於次晶片SC3B內之邏輯電路、與設置於次晶片SC0B內之邏輯電路之間之輸入輸出關係匹配。
5.5 第5實施形態之第2變化例
上述第5實施形態之半導體記憶裝置係對1個核心晶片CC中包含2個 次晶片SC之例進行了說明，但並不限定於此。例如，核心晶片CC並不限定於2個，亦可積層偶數(4、6、……)個次晶片SC而構成。
圖57係用以說明第5實施形態之第2變化例之核心晶片群之積層構造之剖視圖。如圖57所示，核心晶片CC0A及CC0B亦可分別包含4個次晶片SC0A~SC3A、及SC0B~SC3B。
藉由如以上般構成，與由2個次晶片SC構成1個核心晶片CC之情形相比，能夠進而提高面積效率。又，能夠進而縮短核心晶片CC內必須通信之信號之配線長。
5.6 第5實施形態之第3變化例
上述第5實施形態之半導體記憶裝置係對在同一半導體基板SS上相互獨立地設置不同之核心晶片CC所包含之2個次晶片SC之例進行了說明，但並不限定於此。例如，設置於同一半導體基板SS上之2個次晶片SC亦可共有於相鄰之區域設置之共有電路之功能。
圖58係用以說明第5實施形態之第3變化例之半導體記憶裝置之次晶片之佈局圖案的俯視圖。如圖58所示，例如，次晶片SC0A及SC0B共有設置於彼此之次晶片SC之共有電路。共有電路亦能夠作為次晶片SC0A及SC0B之任一者之電路而動作。
藉由如以上般構成，能夠藉由1個共有電路處理不同之核心晶片CC間能夠共有之功能。藉此，能夠進而縮小電路面積。
6.其他
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他各種形態實施，能於不脫離發明之主旨之範圍內進行各種省略、替換及變更。該等 實施形態或其變化包含於發明之範圍或主旨內，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
11:核心晶片群
CC0~CC3:核心晶片
CS:晶片集
SL1~SL4:信號路徑
x:方向
y:方向
z:方向

Claims (33)

  1. 一種半導體記憶裝置，其具備第1晶片及第2晶片，上述第1晶片具備：第1基板，其包含第1通孔及第2通孔；及第1元件層，其設置於上述第1基板之上表面上，且於上表面上包含第1焊墊及第2焊墊；上述第2晶片具備：第2基板，其包含第3通孔及第4通孔；及第2元件層，其設置於上述第2基板之上表面上，且於上表面上包含第3焊墊及第4焊墊；上述第2元件層之上表面對向地設置於上述第1元件層之上表面上；上述第1焊墊及上述第3焊墊、和上述第2焊墊及上述第4焊墊相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置，且相互電性連接；上述第1元件層及上述第2元件層進而包含：第1信號線，其經由上述第1焊墊及上述第3焊墊，電性連接於上述第1通孔與上述第3通孔之間；及第2信號線，其經由上述第2焊墊及上述第4焊墊，不經由邏輯電路而電性連接於上述第2通孔與上述第4通孔之間；上述第1元件層進而包含第1邏輯電路，該第1邏輯電路設置於上述第1信號線之路徑上，且包含電性連接於上述第1通孔之輸入端、及電性連接於上述第1焊墊之輸出端； 上述第2元件層進而包含第2邏輯電路，該第2邏輯電路設置於上述第1信號線之路徑上，且包含經由上述第1焊墊及上述第2焊墊電性連接於上述第1邏輯電路之輸出端之輸入端、及電性連接於上述第2通孔之輸出端。
  2. 如請求項1之半導體記憶裝置，其中上述第1邏輯電路及上述第2邏輯電路係相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置。
  3. 如請求項1之半導體記憶裝置，其中上述第1邏輯電路及上述第2邏輯電路係相對於上述第1元件層及上述第2元件層相對向之面而非對稱地設置。
  4. 如請求項3之半導體記憶裝置，其中上述第1元件層及上述第2元件層係由相同之佈局圖案而設置。
  5. 如請求項3之半導體記憶裝置，其中上述第1元件層及上述第2元件層係由不同之佈局圖案而設置。
  6. 如請求項1之半導體記憶裝置，其中上述第1元件層及上述第2元件層各者含在彼此不同之核心晶片內。
  7. 如請求項1之半導體記憶裝置，其中上述第1元件層及上述第2元件層含在同一核心晶片內。
  8. 如請求項1之半導體記憶裝置，其進而具備第3晶片，上述第3晶片進而具備：第3基板，其包含第5通孔及第6通孔；及第3元件層，其設置於上述第3基板之上表面上，且於上表面上包含第5焊墊及第6焊墊；上述第3基板之下表面對向地設置於上述第2基板之下表面上；上述第3通孔及上述第5通孔、和上述第4通孔及上述第6通孔係相對於上述第2基板及上述第3基板相對向之面而對稱地設置，且相互電性連接；上述第1信號線進而經由上述第3通孔及上述第5通孔，電性連接於上述第1通孔與上述第5焊墊之間；上述第2信號線進而經由上述第4通孔及上述第6通孔，不經由邏輯電路而電性連接於上述第2通孔與上述第6焊墊之間。
  9. 如請求項8之半導體記憶裝置，其中上述第3焊墊及上述第5焊墊、和上述第4焊墊及上述第6焊墊係相對於上述第2基板及上述第3基板相對向之面而對稱地設置。
  10. 如請求項9之半導體記憶裝置，其進而具備第4晶片，上述第4晶片進而具備：第4基板，其包含第7通孔及第8通孔；及第4元件層，其設置於上述第4基板之上表面上，且於上表面上包含第7焊墊及第8焊墊； 上述第4元件層之上表面對向地設置於上述第3元件層之上表面上；上述第5焊墊及上述第7焊墊、和上述第6焊墊及上述第8焊墊係相對於上述第3元件層及上述第4元件層相對向之面而對稱地設置，且相互電性連接；上述第1信號線經由上述第5焊墊及上述第7焊墊，電性連接於上述第1通孔與上述第7通孔之間；上述第2信號線進而經由上述第6焊墊及上述第8焊墊，不經由邏輯電路而電性連接於上述第2通孔與上述第8通孔之間。
  11. 如請求項10之半導體記憶裝置，其中上述第1焊墊及上述第7焊墊、和上述第2焊墊及上述第8焊墊係相對於上述第2基板及上述第3基板相對向之面而對稱地設置。
  12. 如請求項11之半導體記憶裝置，其中上述第1通孔及上述第3通孔、和上述第2通孔及上述第4通孔係相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置。
  13. 如請求項11之半導體記憶裝置，其中上述第1通孔及上述第3通孔、和上述第2通孔及上述第4通孔係相對於上述第1元件層及上述第2元件層相對向之面而非對稱地設置。
  14. 如請求項8之半導體記憶裝置，其中上述第1元件層、上述第2元件層、及上述第3元件層含在同一核心晶片內。
  15. 如請求項8之半導體記憶裝置，其中上述第1元件層及上述第3元件層係由相同之佈局圖案而設置。
  16. 如請求項8之半導體記憶裝置，其中上述第1元件層及上述第3元件層係由不同之佈局圖案而設置。
  17. 如請求項1之半導體記憶裝置，其中上述第1基板進而包含第9通孔及第10通孔；上述第1元件層進而包含第9焊墊及第10焊墊，該第9焊墊係設置於上述第1元件層之上表面上之中相對於上述第1元件層之中心與上述第1焊墊對稱之位置，該第10焊墊係設置於上述第1元件層之上表面上之中相對於上述第1元件層之中心與上述第2焊墊對稱之位置；上述第2基板進而包含第11通孔及第12通孔；上述第2元件層進而包含第11焊墊及第12焊墊，該第11焊墊係設置於上述第2元件層之上表面上之中相對於上述第2元件層之中心與上述第3焊墊對稱之位置，該第12焊墊係設置於上述第2元件層之上表面上之中相對於上述第2元件層之中心與上述第4焊墊對稱之位置；上述第9焊墊及上述第11焊墊、和上述第10焊墊及上述第12焊墊係相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置，且相互電性連接；上述第1元件層及上述第2元件層進而包含：第3信號線，其經由上述第9焊墊及上述第11焊墊，電性連接於上 述第9通孔與上述第11通孔之間；設置於上述第3信號線之路徑上之至少一個邏輯電路；及第4信號線，其經由上述第10焊墊及上述第12焊墊，不經由邏輯電路而電性連接於上述第10通孔與上述第12通孔之間。
  18. 如請求項17之半導體記憶裝置，其中上述第1通孔、上述第2通孔、上述第3通孔、上述第4通孔、上述第1焊墊、上述第2焊墊、上述第3焊墊及上述第4焊墊含在第1核心晶片內；上述第9通孔、上述第10通孔、上述第11通孔、上述第12通孔、上述第9焊墊、上述第10焊墊、上述第11焊墊及上述第12焊墊含在第2核心晶片內。
  19. 如請求項4或5之半導體記憶裝置，其中上述第1元件層進而包含電性連接於上述第1信號線之第1周邊電路，上述第2元件層進而包含與上述第1周邊電路對應、且與上述第2信號線電性切斷之第2周邊電路。
  20. 如請求項7之半導體記憶裝置，其中上述第1元件層進而包含電性連接於上述第1信號線之周邊電路之第1部分，上述第2元件層進而包含電性連接於上述第2信號線之上述周邊電路之第2部分，上述周邊電路之第1部分與上述周邊電路之第2部分包含於積層方向重合之區域。
  21. 如請求項17之半導體記憶裝置，其中上述第1元件層進而包含共有電路，上述共有電路係由上述第1元件層之第1部分及上述第1元件層之第2部分所共有。
  22. 如請求項17之半導體記憶裝置，其中上述第2元件層進而包含第3邏輯電路，該第3邏輯電路設置於上述第3信號線之路徑上，且包含電性連接於上述第11通孔之輸入端、及電性連接於上述第11焊墊之輸出端；上述第1元件層進而包含第4邏輯電路，該第4邏輯電路設置於上述第3信號線之路徑上，且包含經由上述第9焊墊及上述第11焊墊電性連接於上述第3邏輯電路之輸出端之輸入端、及電性連接於上述第9通孔之輸出端。
  23. 一種半導體記憶裝置之製造方法，其包括以下步驟：於第1晶圓之上表面上設置第1元件層，於第2晶圓之上表面上形成第2元件層；使上述第1元件層之上表面與上述第2元件層之上表面對向而將上述第1晶圓及上述第2晶圓貼合；對上述貼合之上述第1晶圓之下表面及上述第2晶圓之下表面進行探測；及同時對上述經探測之上述第1晶圓及上述第2晶圓進行切晶，產生2個以上之晶片集；且設置上述第1元件層及上述第2元件層係包括以下步驟： 於上述第1元件層之上表面上形成第1焊墊及第2焊墊；於上述第2元件層之上表面上，相對於上述第1元件層及上述第2元件層相對向之面，在與上述第1焊墊對稱之位置形成第3焊墊，在與上述第2焊墊對稱之位置形成第4焊墊；形成：與上述第1焊墊電性連接之第1信號線之第1部分，與上述第2焊墊電性連接之第2信號線之第1部分，與上述第3焊墊電性連接之上述第1信號線之第2部分，及與上述第4焊墊電性連接之上述第2信號線之第2部分；及於上述第1信號線之路徑上形成至少一個邏輯電路。
  24. 如請求項23之半導體記憶裝置之製造方法，其中上述第1元件層及上述第2元件層係藉由相同之遮罩集而設置。
  25. 如請求項24之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，上述第1元件層及上述第2元件層係藉由不同之佈局圖案而設置。
  26. 如請求項25之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，上述第1元件層及上述第2元件層相對於上述第1元件層及上述第2元件層相對向之面而對稱地設置。
  27. 如請求項26之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，上述第1元件層及上述第2元件層係藉由不同之配線圖案 而設置。
  28. 如請求項24之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，上述第1元件層及上述第2元件層係藉由相同之佈局圖案而設置。
  29. 如請求項23之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，對上述第1晶圓之下表面進行探測所使用的端子之配置圖案，與對上述第2晶圓之下表面進行探測所使用的端子之配置圖案彼此不同。
  30. 如請求項23之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，對上述第1晶圓之下表面進行探測所使用的端子之配置圖案，與對上述第2晶圓之下表面進行探測所使用的端子之配置圖案相同。
  31. 如請求項23之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，上述第1元件層及上述第2元件層含在彼此不同之核心晶片內。
  32. 如請求項23之半導體記憶裝置之製造方法，其中於上述2個以上之晶片集中之1個中，上述第1元件層及上述第2元件層含在同一核心晶片內。
  33. 如請求項23之半導體記憶裝置之製造方法，其中於上述2個以上之晶 片集中之1個中，上述第1元件層包含第1核心晶片之第1部分及第2核心晶片之第1部分，上述第2元件層包含第1核心晶片之第2部分及第2核心晶片之第2部分。
TW108121307A 2017-03-15 2018-01-25 半導體記憶裝置及半導體記憶裝置之製造方法 TWI734127B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-049967 2017-03-15
JP2017049967A JP6800788B2 (ja) 2017-03-15 2017-03-15 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201937702A TW201937702A (zh) 2019-09-16
TWI734127B true TWI734127B (zh) 2021-07-21

Family

ID=63522983

Family Applications (3)

Application Number Title Priority Date Filing Date
TW108121307A TWI734127B (zh) 2017-03-15 2018-01-25 半導體記憶裝置及半導體記憶裝置之製造方法
TW110122232A TWI807342B (zh) 2017-03-15 2018-01-25 半導體記憶裝置
TW107102648A TWI667772B (zh) 2017-03-15 2018-01-25 Semiconductor memory device

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW110122232A TWI807342B (zh) 2017-03-15 2018-01-25 半導體記憶裝置
TW107102648A TWI667772B (zh) 2017-03-15 2018-01-25 Semiconductor memory device

Country Status (7)

Country Link
US (2) US11145625B2 (zh)
EP (1) EP3598493A4 (zh)
JP (1) JP6800788B2 (zh)
CN (1) CN110447102B (zh)
SG (1) SG11201907932UA (zh)
TW (3) TWI734127B (zh)
WO (1) WO2018168198A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
JP2020141100A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
JP2020145231A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2020178010A (ja) * 2019-04-17 2020-10-29 キオクシア株式会社 半導体記憶装置
JP7282699B2 (ja) 2020-01-21 2023-05-29 キオクシア株式会社 半導体記憶装置
JP2021141290A (ja) 2020-03-09 2021-09-16 キオクシア株式会社 半導体装置およびその製造方法
TWI827324B (zh) * 2022-10-26 2023-12-21 華邦電子股份有限公司 記憶裝置的拾取結構及記憶裝置之製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248396A1 (en) * 2010-04-09 2011-10-13 International Business Machines Corporation Bow-balanced 3d chip stacking
TW201426922A (zh) * 2012-12-21 2014-07-01 Io Semiconductor Inc 背對背堆疊積體電路總成及製造方法
US20160155724A1 (en) * 2014-12-01 2016-06-02 Taeyeong Kim Semiconductor devices having stacked structures and methods for fabricating the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129928B2 (ja) 1995-03-30 2001-01-31 シャープ株式会社 樹脂封止型半導体装置
JP3667165B2 (ja) 1999-08-11 2005-07-06 住友大阪セメント株式会社 工業用固形燃料及びその製造方法
JP3668165B2 (ja) 2001-09-11 2005-07-06 松下電器産業株式会社 半導体装置
US7368810B2 (en) 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
JP2006332342A (ja) 2005-05-26 2006-12-07 Shinko Electric Ind Co Ltd 半導体装置
KR100945504B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR100909562B1 (ko) * 2007-12-21 2009-07-27 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US8456856B2 (en) 2009-03-30 2013-06-04 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
KR20110012673A (ko) * 2009-07-31 2011-02-09 주식회사 하이닉스반도체 반도체 패키지 및 이를 이용한 스택 패키지
JP2011123955A (ja) * 2009-12-11 2011-06-23 Elpida Memory Inc 半導体システム
KR101817156B1 (ko) * 2010-12-28 2018-01-10 삼성전자 주식회사 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법
KR101828490B1 (ko) * 2011-08-30 2018-02-12 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
ITVI20120060A1 (it) * 2012-03-19 2013-09-20 St Microelectronics Srl Sistema elettronico avente un' aumentata connessione tramite l'uso di canali di comunicazione orizzontali e verticali
US10090349B2 (en) 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
JP5802631B2 (ja) * 2012-09-06 2015-10-28 株式会社東芝 半導体装置
KR102077608B1 (ko) * 2013-09-26 2020-02-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 스택 패키지
JP6259737B2 (ja) 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP2016004860A (ja) * 2014-06-16 2016-01-12 マイクロン テクノロジー， インク． 半導体装置
JP2015029138A (ja) * 2014-10-08 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置のテスト方法、および半導体装置の製造方法
WO2016118209A2 (en) * 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
US9589946B2 (en) * 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
JP6663104B2 (ja) * 2015-09-10 2020-03-11 富士通株式会社 半導体装置および半導体装置の制御方法
KR102500813B1 (ko) * 2015-09-24 2023-02-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9786619B2 (en) * 2015-12-31 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10068899B2 (en) * 2016-08-18 2018-09-04 Globalfoundries Inc. IC structure on two sides of substrate and method of forming
JP2018137299A (ja) * 2017-02-21 2018-08-30 東芝メモリ株式会社 半導体装置
US10141391B2 (en) * 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor containing an embedded resistor structure
KR102285787B1 (ko) * 2017-03-03 2021-08-04 삼성전자 주식회사 3차원 반도체 소자
US10157832B2 (en) * 2017-03-08 2018-12-18 Globalfoundries Inc. Integrated circuit structure including via interconnect structure abutting lateral ends of metal lines and methods of forming same
US10651153B2 (en) * 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248396A1 (en) * 2010-04-09 2011-10-13 International Business Machines Corporation Bow-balanced 3d chip stacking
TW201426922A (zh) * 2012-12-21 2014-07-01 Io Semiconductor Inc 背對背堆疊積體電路總成及製造方法
US20160155724A1 (en) * 2014-12-01 2016-06-02 Taeyeong Kim Semiconductor devices having stacked structures and methods for fabricating the same

Also Published As

Publication number Publication date
TWI807342B (zh) 2023-07-01
WO2018168198A1 (ja) 2018-09-20
TWI667772B (zh) 2019-08-01
SG11201907932UA (en) 2019-09-27
TW202207424A (zh) 2022-02-16
TW201836125A (zh) 2018-10-01
EP3598493A1 (en) 2020-01-22
TW201937702A (zh) 2019-09-16
US20220005789A1 (en) 2022-01-06
US20190385984A1 (en) 2019-12-19
CN110447102A (zh) 2019-11-12
CN110447102B (zh) 2024-03-05
EP3598493A4 (en) 2021-01-20
US11145625B2 (en) 2021-10-12
US11594523B2 (en) 2023-02-28
JP2018156968A (ja) 2018-10-04
JP6800788B2 (ja) 2020-12-16

Similar Documents

Publication Publication Date Title
TWI734127B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI737832B (zh) 直接接合的原生互連及主動基本晶粒
US10964671B2 (en) Stacked chips comprising interconnects
US20200402959A1 (en) Stacked semiconductor package having an interposer
CN114467174A (zh) 用于在3d堆叠产品中实现管芯重用的方案
TW201916278A (zh) 半導體封裝
US11682627B2 (en) Semiconductor package including an interposer
TWI701556B (zh) 半導體裝置
JP2014072289A (ja) 半導体装置
TW201515174A (zh) 半導體裝置
JP2010010288A (ja) 積層型半導体装置
US9142469B2 (en) Semiconductor device
US20140175439A1 (en) Semiconductor integrated circuit and multi-chip package including the same
TWI437675B (zh) 積體電路晶片封裝及實體層介面排列
US20240339435A1 (en) Semiconductor package including control chip including chip enable signal control circuit
US20210327845A1 (en) Semiconductor package including a package substrate including staggered bond fingers
JP2013089704A (ja) 半導体装置
JPS60175438A (ja) 半導体集積回路装置
CN117453620A (zh) 集成芯片、芯片的集成方法、电子设备和介质
Mak 3D circuits & their test challenges
JP2016012646A (ja) 半導体装置
JP2013125895A (ja) 不揮発性半導体記憶装置及びその製造方法