CN114762114A - 半导体装置 - Google Patents

Abstract

本发明提供一种半导体装置，包含：半导体芯片，其具有主面；绝缘层，其形成在所述主面上；功能器件，其形成在所述半导体芯片和所述绝缘层的至少一方；低电位端子，其形成在所述绝缘层上并与所述功能器件电连接；高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述功能器件电连接；以及密封导体，其在俯视下以将包含所述功能器件、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述功能器件、所述低电位端子和所述高电位端子在电气上分离。

Description

半导体装置

技术领域

本发明涉及具备密封导体的半导体装置。

背景技术

专利文献1公开了一种半导体装置，其包含半导体基板、有源元件、多个层间绝缘层、多个金属电极、和抗湿环(密封导体)。有源元件形成于半导体基板。多个层间绝缘层在半导体基板上层叠。多个金属电极在最上位置的层间绝缘层上形成。抗湿环在俯视下以将有源元件和多个金属电极包围的方式埋设于多个层间绝缘层。抗湿环接地于半导体基板。

现有技术文献

专利文献

专利文献1：日本特开2006－261613号公报

发明内容

发明所要解决的课题

在专利文献1的半导体装置中，关于密封导体接地于半导体基板的结构，当多个金属电极被施加电压时，有可能在多个金属电极和密封导体之间发生不希望的导通。这种导通会导致半导体装置的耐压降低。作为不希望的导通的形态，可例示漏电、放电等。

本发明的一实施方式提供一种半导体装置，能够在具备密封导体的结构中提高耐压。

用于解决课题的方案

本发明的一实施方式提供一种半导体装置，包含：半导体芯片，其具有主面；绝缘层，其形成在所述主面上；功能器件，其形成在所述半导体芯片和所述绝缘层的至少一方；低电位端子，其形成在所述绝缘层上并与所述功能器件电连接；高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述功能器件电连接；以及密封导体，其在俯视下以将包含所述功能器件、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述功能器件、所述低电位端子和所述高电位端子在电气上分离。

根据该半导体装置，在向低电位端子和高电位端子施加电压时，能够抑制高电位端子和密封导体之间的不希望的导通。另外，能够抑制低电位端子和密封导体之间的不希望的导通。另外，能够抑制功能器件和密封导体之间的不希望的导通。因此，能够提高耐压。

本发明的一实施方式提供一种半导体装置，包含：半导体芯片，其具有主面；绝缘层，其形成在所述主面上；低电位图案，其形成在所述绝缘层内；高电位图案，其以在所述主面的法线方向上与所述低电位图案对置的方式形成在所述绝缘层内；虚设图案，其在所述绝缘层内形成于所述高电位图案的周围且包含导电体，并将所述低电位图案和所述高电位图案之间的电场屏蔽；低电位端子，其形成在所述绝缘层上，并与所述低电位图案电连接；高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述高电位图案电连接；以及密封导体，其在俯视下以将包含所述低电位图案、所述高电位图案、所述虚设图案、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述低电位图案、所述高电位图案、所述虚设图案、所述低电位端子和所述高电位端子在电气上分离。

根据该半导体装置，在向低电位端子和高电位端子施加电压时，能够利用虚设图案来抑制相对于高电位图案的电场集中。此外，根据该半导体装置，在向低电位端子和高电位端子施加电压时，能够抑制高电位图案(高电位端子)和密封导体之间的不希望的导通。另外，能够抑制低电位图案(低电位端子)和密封导体之间的不希望的导通。另外，能够抑制虚设图案和密封导体之间的不希望的导通。因此，能够提高耐压。

关于本发明，对于上述的、或者此外其它的目的、特征和效果，可以通过以下参照附图对实施方式的说明而更加清楚。

附图说明

图1是装配有本发明第一实施方式的半导体装置的半导体模块的俯视图。

图2是用于对图1所示半导体模块的动作进行说明的图。

图3是用于图2的说明的电压波形图。

图4是表示图1所示半导体装置的立体图。

图5是图4所示半导体装置的俯视图。

图6是表示在图4所示的半导体装置中形成有低电位线圈的层的俯视图。

图7是表示在图4所示的半导体装置中形成有高电位线圈的层的俯视图。

图8是沿着图7所示的VIII-VIII线的剖视图。

图9是沿着图7所示的IX-IX线的剖视图。

图10是图7所示区域X的放大图。

图11是图7所示区域XI的放大图。

图12是图7所示区域XII的放大图。

图13是图8所示区域XIII的放大图，示出了第一方式例的分离结构。

图14A是图8所示区域XIII的放大图，示出了第二方式例的分离结构。

图14B是图8所示区域XIII的放大图，示出了第三方式例的分离结构。

图14C是图8所示区域XIII的放大图，示出了第四方式例的分离结构。

图14D是图8所示区域XIII的放大图，示出了第五方式例的分离结构。

图15是表示平均瞬时击穿电压的图表。

图16是利用仿真来调查高电位线圈的近傍的电场分布的图。

图17是利用仿真来调查第一高电位虚设图案的电场分布的图。

图18是利用仿真来调查悬置虚设图案的电场分布的图。

图19是与图7对应的俯视图，是表示本发明第二实施方式的半导体装置的俯视图。

图20是沿着图19所示的XX-XX线的剖视图。

图21是与图8对应的区域的剖视图，是表示本发明第三实施方式的半导体装置的剖视图。

具体实施方式

图1是装配有本发明第一实施方式的半导体装置5的半导体模块1的俯视图。在图1中为了使内部结构清晰化而透过了封装主体2的中央部进行图示。

参照图1，半导体模块1在本方式(this embodiment)中由SOP(Small OutlinePackage；小外形封装)构成。半导体模块1不限于SOP，也可以采用QFN(Quad For Non LeadPackage；方形扁平无引脚封装)、DFP(Dual Flat Package；双侧引脚扁平封装)、DIP(DualInline Package；双列直插式封装)、QFP(Quad Flat Package；方形扁平封装)、SIP(SingleInline Package；单列直插式封装)、或者SOJ(Small Outline J-leaded Package；小外形J引脚封装)、或是与上述这些类似的多种封装。

半导体模块1在本方式中为包含多个器件的复合型模块。半导体模块1包含：封装主体2、多个管芯焊盘3、多个引线端子4、半导体装置5、控制器IC6、驱动器IC7和多个导线17～20。

半导体装置5是对输入的电信号进行升压并输出的变压器芯片。控制器IC6是对半导体装置5进行驱动控制的IC芯片。驱动器IC7是生成与来自半导体装置5的电信号对应的电信号，对负载(例如开关器件等)进行驱动控制的IC芯片。控制器IC6相对于半导体装置5而言是低电位器件。驱动器IC7相对于半导体装置5而言是高电位器件。

封装主体2包含模塑树脂。模塑树脂也可以包括环氧树脂。封装主体2形成为长方体形状。封装主体2具有：一侧的非安装面8、另一侧的安装面9、以及将非安装面8和安装面9连接的侧壁10A～10D。非安装面8和安装面9形成为在从它们的法线方向Z来看的俯视角度下呈四边形状。安装面9是在半导体模块1安装于连接对象的状态下与该连接对象对置的面。作为连接对象，可例示PCB(printed circuit board；印刷电路板)等的电路基板。

侧壁10A～10D包括：第一侧壁10A、第二侧壁10B、第三侧壁10C和第四侧壁10D。第一侧壁10A和第二侧壁10B沿着第一方向X延伸，并在与第一方向X正交的第二方向Y上对置。第三侧壁10C和第四侧壁10D在第二方向Y上延伸，并在第一方向X上对置。

多个管芯焊盘3配置在封装主体2内。多个管芯焊盘3在该方式中分别形成为长方体形状。多个管芯焊盘3包括第一管芯焊盘3A和第二管芯焊盘3B。第一管芯焊盘3A配置于第一侧壁10A侧。第二管芯焊盘3B从第一管芯焊盘3A空开间隔配置于第二侧壁10B侧。

多个引线端子4分别设置在封装主体2的第一侧壁10A侧和第二侧壁10B侧。各引线端子4具有：位于封装主体2内的一端部、和位于封装主体2外的另一端部。各引线端子4的另一端部形成为外部连接部，该外部连接部与连接对象连接。

半导体装置5在封装主体2内配置于第一管芯焊盘3A上。半导体装置5在该方式中形成为俯视呈长方形状。半导体装置5以长边与第一侧壁10A(第二侧壁10B)对置的姿态配置于第一管芯焊盘3A上。

半导体装置5包含多个低电位端子11和多个高电位端子12。多个低电位端子11在半导体装置5中以沿着第一侧壁10A侧的长边空开间隔的方式配置。多个高电位端子12在半导体装置5中以沿着第二侧壁10B侧的长边空开间隔的方式配置。

控制器IC6在封装主体2内配置于第一管芯焊盘3A上。控制器IC6具体而言是以从半导体装置5向第一侧壁10A侧空开间隔的方式配置于第一管芯焊盘3A上。控制器IC6在该方式中形成为俯视呈长方形状。控制器IC6以长边与第一侧壁10A(第二侧壁10B)对置的姿态配置于第一管芯焊盘3A上。

控制器IC6包含多个第一输入焊盘13和多个第一输出焊盘14。多个第一输入焊盘13在控制器IC6中沿着第一侧壁10A侧的长边空开间隔配置。多个第一输出焊盘14在控制器IC6中沿着第二侧壁10B侧的长边空开间隔配置。

驱动器IC7在封装主体2内配置于第二管芯焊盘3B上。驱动器IC7在该方式中形成为俯视呈长方形状。驱动器IC7以长边与第一侧壁10A(第二侧壁10B)对置的姿态配置于第二管芯焊盘3B上。

驱动器IC7包含多个第二输入焊盘15和多个第二输出焊盘16。多个第二输入焊盘15在驱动器IC7中沿着第一侧壁10A侧的长边空开间隔配置。多个第二输出焊盘16在驱动器IC7中沿着第二侧壁10B侧的长边空开间隔配置。

多个导线17～20在封装主体2内对多个引线端子4、半导体装置5、控制器IC6和驱动器IC7选择性地进行连接。多个导线17～20分别由键合线构成。多个导线17～20包含铜线、金线和铝线中的至少一个。

多个导线17～20包括第一导线17、第二导线18、第三导线19和第四导线20。第一导线17与第一侧壁10A侧的引线端子4和控制器IC6的第一输入焊盘13连接。第二导线18与半导体装置5的低电位端子11和控制器IC6的第一输出焊盘14连接。第三导线19与半导体装置5的高电位端子12和驱动器IC7的第二输入焊盘15连接。第四导线20与驱动器IC7的第二输出焊盘16和第二侧壁10B侧的引线端子4连接。

图2是用于对图1所示半导体模块1的动作进行说明的图。图3是用于图2的说明的电压波形图。

参照图2，半导体装置5包含变压器21。变压器21包含：在上下方向上对置的一次侧的低电位线圈22(低电位导体图案)和二次侧的高电位线圈23(高电位导体图案)。高电位线圈23相对于低电位线圈22配置于上侧，且与低电位线圈22对置。

高电位线圈23利用磁耦合与低电位线圈22进行交流连接，同时相对于低电位线圈22进行直流绝缘。即，驱动器IC7经由半导体装置5与控制器IC6进行交流连接，同时利用半导体装置5相对于控制器IC6进行直流绝缘。

低电位线圈22包含：第一内侧末端24、第一外侧末端25、以及在第一内侧末端24和第一外侧末端25之间呈螺旋状引绕的第一螺旋部26。高电位线圈23包含：第二内侧末端27、第二外侧末端28、以及在第二内侧末端27和第二外侧末端28之间呈螺旋状引绕的第二螺旋部29。

半导体装置5包含：第一低电位配线31、第二低电位配线32、第一高电位配线33和第二高电位配线34。第一低电位配线31与对应低电位线圈22的第一内侧末端24的低电位端子11连接。第二低电位配线32与对应低电位线圈22的第一外侧末端25的低电位端子11连接。第一高电位配线33与对应高电位线圈23的第二内侧末端27的高电位端子12连接。第二高电位配线34与对应高电位线圈23的第二外侧末端28的高电位端子12连接。

控制器IC6包含第一配线35和第二配线36。第一配线35与对应的第一输入焊盘13和第一输出焊盘14连接。第二配线36与对应的第一输入焊盘13和第一输出焊盘14连接。控制器IC6还包括第一开关器件Sw1和第二开关器件Sw2。第一开关器件Sw1和第二开关器件Sw2分别由晶体管构成。

第一开关器件Sw1插装于第一配线35。第一开关器件Sw1对向第一配线35传递的电信号的导通和截断进行控制。第二开关器件Sw2插装于第二配线36。第二开关器件Sw2对向第二配线36传递的电信号的导通和截断进行控制。

第一配线35侧的第一输入焊盘13经由第一导线17接地。第一配线35侧的第一输出焊盘14经由第二导线18与第一内侧末端24侧的低电位端子11电连接。第二配线36侧的第一输入焊盘13经由第一导线17与电源37电连接。电源37例如向控制器IC6施加5V的电压。第二配线36侧的第一输出焊盘14经由第二导线18与第一外侧末端25侧的低电位端子11电连接。

驱动器IC7经由多个第三导线19与半导体装置5电连接。具体而言，驱动器IC7的第二输入焊盘15经由第三导线19与第二内侧末端27侧的高电位端子12电连接。另外，驱动器IC7的第二输入焊盘15经由第三导线19与第二外侧末端28侧的高电位端子12电连接。

在驱动器IC7连接有：基准电压电源38、电源39、以及作为负载一例的SiC－MISFET(Metal Insulator Semiconductor field Effect Transistor；金属绝缘体半导体场效应晶体管)。基准电压电源38例如向驱动器IC7施加1200V的基准电压。该基准电压经由驱动器IC7也施加于高电位线圈23。电源39例如向驱动器IC7施加15V的电压。驱动器IC7以1200V为基准电压对SiC－MISFET进行驱动控制。

参照图3，控制器IC6以预定的开关模式对第一开关器件Sw1和第二开关器件Sw2进行通断控制，生成脉冲信号PS。预定的开关模式在该例中包含：第一施加状态(Sw1：接通、Sw2：断开)和第二施加状态(Sw1：断开、Sw2：接通)。图3示出了以0V(接地电位)为基准生成5V的脉冲信号PS的例子。

由控制器IC6生成的脉冲信号PS被输入半导体装置5。半导体装置5从低电位线圈22向高电位线圈23传递脉冲信号PS。由此，脉冲信号PS以与低电位线圈22和高电位线圈23的绕线比(变压比)对应的程度升压。图3示出了脉冲信号PS升压至15V的例子。

升压后的脉冲信号PS被输入驱动器IC7。驱动器IC7生成与升压后的脉冲信号PS对应的电信号，对SiC－MISFET进行驱动控制。图2和图3所示数值均仅为例示。例如也可以是，二次侧(高电位侧)的基准电压为500V以上4000V以下。

图4是表示图1所示半导体装置5的立体图。图5是图4所示半导体装置5的俯视图。图6是表示在图4所示半导体装置5中形成低电位线圈22的层的俯视图。图7是表示在图4所示半导体装置5中形成高电位线圈23的层的俯视图。图8是沿着图7所示VIII-VIII线的剖视图。图9是沿着图7所示IX-IX线的剖视图。图10是图7所示区域X的放大图。图11是图7所示区域XI的放大图。图12是图7所示区域XII的放大图。图13是图8所示区域XIII的放大图，是表示第一方式例的分离结构130。

参照图4～图8，半导体装置5包含长方体形状的半导体芯片41。半导体芯片41包含硅、宽带隙半导体和化合物半导体中的至少一个。

宽带隙半导体由超过硅的带隙(约1.12eV)的半导体构成。宽带隙半导体的带隙优选为2.0eV以上。宽带隙半导体可以是SiC(碳化硅)。化合物半导体可以是III-V族化合物半导体。化合物半导体可以包含AlN(氮化铝)、InN(氮化铟)、GaN(氮化镓)和GaAs(砷化镓)中的至少一个。

半导体芯片41在该方式中包括硅制的半导体基板。半导体芯片41可以是硅制的半导体基板和具有包含硅制的外延层的层叠结构的外延基板。半导体基板的导电型可以是n型或p型。外延层可以是n型或p型。

半导体芯片41具有：一侧的第一主面42、另一侧的第二主面43、以及将第一主面42和第二主面43连接的芯片侧壁44A～44D。第一主面42和第二主面43形成为在从它们的法线方向Z来看的俯视角度下(以下简称为“俯视”)呈四边形状(在该方式中为长方形状)。

芯片侧壁44A～44D包括：第一芯片侧壁44A、第二芯片侧壁44B、第三芯片侧壁44C和第四芯片侧壁44D。第一芯片侧壁44A和第二芯片侧壁44B形成半导体芯片41的长边。第一芯片侧壁44A和第二芯片侧壁44B沿着第一方向X延伸，与第二方向Y对置。第三芯片侧壁44C和第四芯片侧壁44D形成半导体芯片41的短边。第三芯片侧壁44C和第四芯片侧壁44D延伸于第二方向Y，与第一方向X对置。芯片侧壁44A～44D由研磨面构成。

半导体装置5还包括绝缘层51，该绝缘层51形成于半导体芯片41的第一主面42上。绝缘层51具有绝缘主面52和绝缘侧壁53A～53D。绝缘主面52形成为俯视而言与第一主面42匹配的四边形状(在该方式中为长方形状)。绝缘主面52相对于第一主面42平行地延伸。

绝缘侧壁53A～53D包括：第一绝缘侧壁53A、第二绝缘侧壁53B、第三绝缘侧壁53C和第四绝缘侧壁53D。绝缘侧壁53A～53D从绝缘主面52的周缘朝向半导体芯片41延伸，与芯片侧壁44A～44D相连。具体而言，绝缘侧壁53A～53D形成为相对于芯片侧壁44A～44D表面一致。绝缘侧壁53A～53D形成与芯片侧壁44A～44D表面一致的研磨面。

绝缘层51由多层绝缘层叠结构构成，该多层绝缘层叠结构包含：最下绝缘层55、最上绝缘层56和多个(在该方式中为十一层)的层间绝缘层57。最下绝缘层55是将第一主面42直接覆盖的绝缘层。最上绝缘层56是形成绝缘主面52的绝缘层。多个层间绝缘层57是介于最下绝缘层55和最上绝缘层56之间的绝缘层。最下绝缘层55在该方式中具有包含氧化硅的单层结构。最上绝缘层56在该方式中具有包含氧化硅的单层结构。最下绝缘层55的厚度和最上绝缘层56的厚度分别可以为1μm以上3μm以下(例如2μm左右)。

多个层间绝缘层57分别具有包含最下绝缘层55侧的第一绝缘层58和最上绝缘层56侧的第二绝缘层59的层叠结构。第一绝缘层58可以包含氮化硅。第一绝缘层58形成为相对于第二绝缘层59而言的蚀刻阻挡层。第一绝缘层58的厚度可以为0.1μm以上1μm以下(例如0.3μm左右)。

第二绝缘层59形成于第一绝缘层58上。包含与第一绝缘层58不同的绝缘材料。第二绝缘层59可以包含氧化硅。第二绝缘层59的厚度可以为1μm以上3μm以下(例如2μm左右)。第二绝缘层59的厚度优选超过第一绝缘层58的厚度。

绝缘层51的总厚度DT可以为5μm以上50μm以下。绝缘层51的总厚度DT、层间绝缘层57的层叠数是任意的，可以根据需要实现的绝缘耐压(击穿耐受程度)进行调整。另外，最下绝缘层55、最上绝缘层56和层间绝缘层57的绝缘材料是任意的，不限于特定的绝缘材料。

半导体装置5包含：形成于绝缘层51的第一功能器件45。第一功能器件45包含一个或多个(在该方式中为多个)变压器21。即，半导体装置5由包含多个变压器21的多通道型的器件构成。多个变压器21从绝缘侧壁53A～53D空开间隔形成于绝缘层51的内侧部。多个变压器21以在第一方向X上空开间隔的方式形成。

具体而言，多个变压器21包含：俯视来看从绝缘侧壁53C侧朝向绝缘侧壁53D侧依次形成的第一变压器21A、第二变压器21B、第三变压器21C和第四变压器21D。多个变压器21A～21D分别具有同样的结构。下面以第一变压器21A的结构为例进行说明。关于针对第二变压器21B、第三变压器21C和第四变压器21D的结构的说明而言，由于可援用针对第一变压器21A的结构的说明而省略。

参照图6～图9，第一变压器21A包含低电位线圈22和高电位线圈23。低电位线圈22形成于绝缘层51内。高电位线圈23以在法线方向Z上与低电位线圈22对置的方式形成于绝缘层51内。低电位线圈22和高电位线圈23在该方式中形成于被最下绝缘层55和最上绝缘层56夹持的区域(即多个层间绝缘层57)。

低电位线圈22在绝缘层51内形成于最下绝缘层55(半导体芯片41)侧，高电位线圈23在绝缘层51内相对于低电位线圈22而言形成于最上绝缘层56(绝缘主面52)侧。即，高电位线圈23隔着低电位线圈22与半导体芯片41对置。低电位线圈22和高电位线圈23的配置部位是任意的。另外，高电位线圈23只要是隔着一层以上的层间绝缘层57与低电位线圈22对置即可。

对于低电位线圈22和高电位线圈23之间的距离(即层间绝缘层57的层叠数)，可以根据低电位线圈22和高电位线圈23之间的绝缘耐压、电场強度适当地进行调整。低电位线圈22在该方式中形成于从最下绝缘层55侧算起为第三层的层间绝缘层57。高电位线圈23在该方式中形成于从最上绝缘层56侧算起为第一层的层间绝缘层57。

低电位线圈22在层间绝缘层57中以贯通第一绝缘层58和第二绝缘层59的方式埋入。低电位线圈22包含：第一内侧末端24、第一外侧末端25、以及在第一内侧末端24和第一外侧末端25之间呈螺旋状引绕的第一螺旋部26。第一螺旋部26引绕为俯视呈椭圆形状(长圆形状)延伸的螺旋状。第一螺旋部26的形成最内周缘的部分划分出俯视呈椭圆形状的第一内侧区域66。

第一螺旋部26的卷绕数可以为5以上30以下。第一螺旋部26的宽度可以为0.1μm以上5μm以下。第一螺旋部26的宽度优选为1μm以上3μm以下。第一螺旋部26的宽度通过与螺旋方向正交的方向的宽度进行定义。第一螺旋部26的第一卷绕节距可以为0.1μm以上5μm以下。第一卷绕节距优选为1μm以上3μm以下。第一卷绕节距在第一螺旋部26中通过在正交于螺旋方向的方向上相邻的两部分之间的距离进行定义。

第一螺旋部26的卷绕形状、第一内侧区域66的平面形状是任意的，不限于图6等所示的方式。第一螺旋部26可以卷绕为俯视呈三角形状、四边形状等多边形状、或者圆形状。第一内侧区域66对应于第一螺旋部26的卷绕形状而划分为俯视呈三角形状、四边形状等多边形状、或者圆形状。

低电位线圈22可以包含钛、氮化钛、铜、铝和钨中的至少一个。低电位线圈22可以具有包含障壁层和主体层的层叠结构。障壁层在层间绝缘层57内划分出凹形空间。主体层埋设于通过障壁层进行划分的凹形空间。障壁层可以包含钛和氮化钛中的至少一个。主体层可以包含铜、铝和钨中的至少一个。

高电位线圈23在层间绝缘层57中以贯通第一绝缘层58和第二绝缘层59的方式埋入。高电位线圈23包含：第二内侧末端27、第二外侧末端28、以及在第二内侧末端27和第二外侧末端28之间呈螺旋状引绕的第二螺旋部29。第二螺旋部29引绕为俯视呈椭圆形状(长圆形状)延伸的螺旋状。第二螺旋部29的形成最内周缘的部分在该方式中划分出俯视呈椭圆形状的第二内侧区域67。第二螺旋部29的第二内侧区域67在法线方向Z上与第一螺旋部26的第一内侧区域66对置。

第二螺旋部29的卷绕数可以为5以上30以下。可以根据要升压的电压值来相对于第一螺旋部26的卷绕数调整第二螺旋部29的卷绕数。第二螺旋部29的卷绕数优选超过第一螺旋部26的卷绕数。当然，第二螺旋部29的卷绕数可以少于第一螺旋部26的卷绕数，也可以与第一螺旋部26的卷绕数相等。

第二螺旋部29的宽度可以为0.1μm以上5μm以下。第二螺旋部29的宽度优选为1μm以上3μm以下。第二螺旋部29的宽度通过与螺旋方向正交的方向的宽度进行定义。第二螺旋部29的宽度优选与第一螺旋部26的宽度相等。

第二螺旋部29的第二卷绕节距可以为0.1μm以上5μm以下。第二卷绕节距优选为1μm以上3μm以下。第二卷绕节距在第二螺旋部29中通过在正交于螺旋方向的方向上相邻的两部分之间的距离进行定义。第二卷绕节距优选为与第一螺旋部26的第一卷绕节距相等。

第二螺旋部29的卷绕形状、第二内侧区域67的平面形状是任意的，不限于图7等所示的方式。第二螺旋部29可以卷绕为俯视呈三角形状、四边形状等多边形状、或者圆形状。第二内侧区域67可以对应于第二螺旋部29的卷绕形状而划分为俯视呈三角形状、四边形状等多边形状、或者圆形状。

高电位线圈23优选利用与低电位线圈22相同的导电材料形成。即，高电位线圈23与低电位线圈22同样地优选包含障壁层和主体层。

参照图5，半导体装置5包含多个(在该方式中为十二个)低电位端子11和多个(在该方式中为十二个)高电位端子12。多个低电位端子11与对应的变压器21A～21D的低电位线圈22分别电连接。多个高电位端子12与对应的变压器21A～21D的高电位线圈23分别电连接。

多个低电位端子11形成于绝缘层51的绝缘主面52上。具体而言，多个低电位端子11从多个变压器21A～21D以在第二方向Y上空开间隔的方式形成于绝缘侧壁53B侧的区域，且在第一方向X上空开间隔排列。

多个低电位端子11包括：第一低电位端子11A、第二低电位端子11B、第三低电位端子11C、第四低电位端子11D、第五低电位端子11E和第六低电位端子11F。多个低电位端子11A～11F在该方式中分别形成有两个。多个低电位端子11A～11F的个数是任意的。

第一低电位端子11A俯视来看在第二方向Y上与第一变压器21A对置。第二低电位端子11B俯视来看在第二方向Y上与第二变压器21B对置。第三低电位端子11C俯视来看在第二方向Y上与第三变压器21C对置。第四低电位端子11D俯视来看在第二方向Y上与第四变压器21D对置。第五低电位端子11E俯视来看形成于第一低电位端子11A和第二低电位端子11B之间的区域。第六低电位端子11F俯视来看形成于第三低电位端子11C和第四低电位端子11D之间的区域。

第一低电位端子11A与第一变压器21A(低电位线圈22)的第一内侧末端24电连接。第二低电位端子11B与第二变压器21B(低电位线圈22)的第一内侧末端24电连接。第三低电位端子11C与第三变压器21C(低电位线圈22)的第一内侧末端24电连接。第四低电位端子11D与第四变压器21D(低电位线圈22)的第一内侧末端24电连接。

第五低电位端子11E与第一变压器21A(低电位线圈22)的第一外侧末端25和第二变压器21B(低电位线圈22)的第一外侧末端25电连接。第六低电位端子11F与第三变压器21C(低电位线圈22)的第一外侧末端25和第四变压器21D(低电位线圈22)的第一外侧末端25电连接。

多个高电位端子12从多个低电位端子11空开间隔形成于绝缘层51的绝缘主面52上。具体而言，多个高电位端子12从多个低电位端子11以在第二方向Y上空开间隔的方式形成于绝缘侧壁53A侧的区域，且在第一方向X上空开间隔排列。

多个高电位端子12俯视来看在与对应的变压器21A～21D接近的区域分别形成。高电位端子12与变压器21A～21D接近是指俯视来看，高电位端子12和变压器21之间的距离小于低电位端子11和高电位端子12之间的距离。

具体而言，多个高电位端子12形成为俯视来看，以沿着第一方向X与多个变压器21A～21D对置的方式沿着第一方向X空开间隔。更具体而言，多个高电位端子12形成为俯视来看，以位于高电位线圈23的第二内侧区域67和相邻的高电位线圈23之间的区域的方式沿着第一方向X空开间隔。由此，多个高电位端子12俯视来看在第一方向X上与多个变压器21A～21D并列地排列成一列。

多个高电位端子12包括：第一高电位端子12A、第二高电位端子12B、第三高电位端子12C、第四高电位端子12D、第五高电位端子12E和第六高电位端子12F。多个高电位端子12A～12F在该方式中分别形成有两个。多个高电位端子12A～12F的个数是任意的。

第一高电位端子12A俯视来看形成于第一变压器21A(高电位线圈23)的第二内侧区域67。第二高电位端子12B俯视来看形成于第二变压器21B(高电位线圈23)的第二内侧区域67。第三高电位端子12C俯视来看形成于第三变压器21C(高电位线圈23)的第二内侧区域67。第四高电位端子12D俯视来看形成于第四变压器21D(高电位线圈23)的第二内侧区域67。第五高电位端子12E俯视来看形成于第一变压器21A和第二变压器21B之间的区域。第六高电位端子12F俯视来看形成于第三变压器21C和第四变压器21D之间的区域。

第一高电位端子12A与第一变压器21A(高电位线圈23)的第二内侧末端27电连接。第二高电位端子12B与第二变压器21B(高电位线圈23)的第二内侧末端27电连接。第三高电位端子12C与第三变压器21C(高电位线圈23)的第二内侧末端27电连接。第四高电位端子12D与第四变压器21D(高电位线圈23)的第二内侧末端27电连接。

第五高电位端子12E与第一变压器21A(高电位线圈23)的第二外侧末端28和第二变压器21B(高电位线圈23)的第二外侧末端28电连接。第六高电位端子12F与第三变压器21C(高电位线圈23)的第二外侧末端28和第四变压器21D(高电位线圈23)的第二外侧末端28电连接。

参照图6～图9，半导体装置5包含：在绝缘层51内分别形成的第一低电位配线31、第二低电位配线32、第一高电位配线33和第二高电位配线34。在该方式中，形成有多个第一低电位配线31、多个第二低电位配线32、多个第一高电位配线33和多个第二高电位配线34。

第一低电位配线31和第二低电位配线32将第一变压器21A的低电位线圈22和第二变压器21B的低电位线圈22固定于相同电位。另外，第一低电位配线31和第二低电位配线32将第三变压器21C的低电位线圈22和第四变压器21D的低电位线圈22固定于相同电位。第一低电位配线31和第二低电位配线32在该方式中将变压器21A～21D的全部的低电位线圈22固定于相同电位。

第一高电位配线33和第二高电位配线34将第一变压器21A的高电位线圈23和第二变压器21B的高电位线圈23固定于相同电位。另外，第一高电位配线33和第二高电位配线34将第三变压器21C的高电位线圈23和第四变压器21D的高电位线圈23固定于相同电位。第一高电位配线33和第二高电位配线34在该方式中将变压器21A～21D的全部的高电位线圈23固定于相同电位。

多个第一低电位配线31与对应的低电位端子11A～11D和对应的变压器21A～21D(低电位线圈22)的第一内侧末端24分别电连接。多个第一低电位配线31具有同样的结构。下面以与第一低电位端子11A和第一变压器21A连接的第一低电位配线31的结构为例进行说明。对于针对其它的第一低电位配线31的结构的说明而言，由于可援用针对与第一变压器21A连接的第一低电位配线31的结构的说明而省略。

第一低电位配线31包含：贯通配线71、低电位连接配线72、引出配线73、第一连接柱塞电极74、第二连接柱塞电极75、一个或多个(在该方式中为多个)焊盘柱塞电极76、以及一个或多个(在该方式中为多个)基板柱塞电极77。

贯通配线71、低电位连接配线72、引出配线73、第一连接柱塞电极74、第二连接柱塞电极75、焊盘柱塞电极76和基板柱塞电极77优选分别利用与低电位线圈22等相同的导电材料形成。即，贯通配线71、低电位连接配线72、引出配线73、第一连接柱塞电极74、第二连接柱塞电极75、焊盘柱塞电极76和基板柱塞电极77优选与低电位线圈22等同样地分别包含障壁层和主体层。

贯通配线71在绝缘层51中贯通多个层间绝缘层57，延伸为沿着法线方向Z延伸的柱状。在该方式中，贯通配线71在绝缘层51中形成于最下绝缘层55和最上绝缘层56之间的区域。贯通配线71具有：最上绝缘层56侧的上端部、和最下绝缘层55侧的下端部。贯通配线71的上端部形成于与高电位线圈23相同的层间绝缘层57，且被最上绝缘层56覆盖。贯通配线71的下端部形成于与低电位线圈22相同的层间绝缘层57。

贯通配线71在该方式中包含：第一电极层78、第二电极层79、和多个配线柱塞电极80。在贯通配线71中，利用与低电位线圈22等相同的导电材料分别形成有：第一电极层78、第二电极层79和配线柱塞电极80。即，第一电极层78、第二电极层79和配线柱塞电极80与低电位线圈22等同样地分别包含障壁层和主体层。

第一电极层78形成贯通配线71的上端部。第二电极层79形成贯通配线71的下端部。第一电极层78形成为岛状，且在法线方向Z上与低电位端子11(第一低电位端子11A)对置。第二电极层79形成为岛状，且在法线方向Z上与第一电极层78对置。

多个配线柱塞电极80分别埋设在位于第一电极层78和第二电极层79之间的区域的多个层间绝缘层57。多个配线柱塞电极80以彼此电连接的方式从最下绝缘层55朝向最上绝缘层56层叠，并且将第一电极层78和第二电极层79电连接。多个配线柱塞电极80分别具有比第一电极层78的平面面积及第二电极层79的平面面积小的平面面积。

多个配线柱塞电极80的层叠数与多个层间绝缘层57的层叠数一致。在该方式中，六个配线柱塞电极80埋设在各层间绝缘层57内，但是在各层间绝缘层57内埋设的配线柱塞电极80的个数是任意的。当然，也可以形成有贯通多个层间绝缘层57的一个或多个配线柱塞电极80。

低电位连接配线72在与低电位线圈22相同的层间绝缘层57内形成于第一变压器21A(低电位线圈22)的第一内侧区域66。低电位连接配线72形成为岛状，且在法线方向Z上与高电位端子12(第一高电位端子12A)对置。低电位连接配线72优选具有超过配线柱塞电极80的平面面积的平面面积。低电位连接配线72与低电位线圈22的第一内侧末端24电连接。

引出配线73在层间绝缘层57内形成于半导体芯片41和贯通配线71之间的区域。引出配线73在该方式中形成于从最下绝缘层55算起第一层的层间绝缘层57内。引出配线73包含：一侧的第一端部、另一侧的第二端部、以及将第一端部和第二端部连接的配线部。引出配线73的第一端部位于半导体芯片41和贯通配线71的下端部之间的区域。引出配线73的第二端部位于半导体芯片41和低电位连接配线72之间的区域。配线部沿着半导体芯片41的第一主面42延伸，且在第一端部和第二端部之间的区域呈帯状延伸。

第一连接柱塞电极74在层间绝缘层57内形成于贯通配线71和引出配线73之间的区域，并与贯通配线71和引出配线73的第一端部电连接。第二连接柱塞电极75在层间绝缘层57内形成于低电位连接配线72和引出配线73之间的区域，并与低电位连接配线72和引出配线73的第二端部电连接。

多个焊盘柱塞电极76在最上绝缘层56内形成于低电位端子11(第一低电位端子11A)和贯通配线71之间的区域，并与低电位端子11和贯通配线71的上端部分别电连接。多个基板柱塞电极77在最下绝缘层55内形成于半导体芯片41和引出配线73之间的区域。基板柱塞电极77在该方式中形成于半导体芯片41和引出配线73的第一端部之间的区域，并与半导体芯片41和引出配线73的第一端部分别电连接。

参照图9，多个第二低电位配线32与对应的低电位端子11E、11F和对应的变压器21A～21D的低电位线圈22的第一外侧末端25分别电连接。多个第二低电位配线32分别具有同样的结构。下面以与第五低电位端子11E和第一变压器21A(第二变压器21B)连接的第二低电位配线32的结构为例进行说明。关于针对其它的第二低电位配线32的结构的说明而言，由于可援用针对与第一变压器21A(第二变压器21B)连接的第二低电位配线32的结构的说明而省略。

第二低电位配线32与第一低电位配线31同样地包含：贯通配线71、低电位连接配线72、引出配线73、第一连接柱塞电极74、第二连接柱塞电极75、焊盘柱塞电极76和基板柱塞电极77。关于第二低电位配线32，除了低电位连接配线72与第一变压器21A(低电位线圈22)的第一外侧末端25和第二变压器21B(低电位线圈22)的第一外侧末端25电连接这一点之外，具有与第一低电位配线31同样的结构。

第二低电位配线32的低电位连接配线72在与低电位线圈22相同的层间绝缘层57内形成于低电位线圈22的周围。具体而言，低电位连接配线72俯视来看形成于相邻的两个低电位线圈22之间的区域。焊盘柱塞电极76在最上绝缘层56内形成于低电位端子11(第五低电位端子11E)和低电位连接配线72之间的区域，并与低电位端子11和低电位连接配线72电连接。

参照图8，多个第一高电位配线33与对应的高电位端子12A～12D和对应的变压器21A～21D(高电位线圈23)的第二内侧末端27分别电连接。多个第一高电位配线33分别具有同样的结构。下面以与第一高电位端子12A和第一变压器21A连接的第一高电位配线33的结构为例进行说明。关于针对其它的第一高电位配线33的结构的说明而言，由于可援用针对与第一变压器21A连接的第一高电位配线33的结构的说明而省略。

第一高电位配线33包含：高电位连接配线81、以及一个或多个(在该方式中为多个)的焊盘柱塞电极82。高电位连接配线81和焊盘柱塞电极82优选利用与低电位线圈22等相同的导电材料形成。即，高电位连接配线81和焊盘柱塞电极82优选与低电位线圈22等同样地包含障壁层和主体层。

高电位连接配线81在与高电位线圈23相同的层间绝缘层57内形成于高电位线圈23的第二内侧区域67。高电位连接配线81形成为岛状，且在法线方向Z上与高电位端子12(第一高电位端子12A)对置。高电位连接配线81与高电位线圈23的第二内侧末端27电连接。高电位连接配线81俯视来看形成为从低电位连接配线72空开间隔，且未在法线方向Z上与低电位连接配线72对置。由此，低电位连接配线72和高电位连接配线81之间的绝缘距离增加，提高了绝缘层51的绝缘耐压。

多个焊盘柱塞电极82在最上绝缘层56内形成于高电位端子12(第一高电位端子12A)和高电位连接配线81之间的区域，且分别与高电位端子12和高电位连接配线81电连接。多个焊盘柱塞电极82俯视来看分别具有比高电位连接配线81的平面面积小的平面面积。

参照图9，多个第二高电位配线34与对应的高电位端子12E、12F和对应的变压器21A～21D(高电位线圈23)的第二外侧末端28分别电连接。多个第二高电位配线34分别具有同样的结构。下面以与第五高电位端子12E和第一变压器21A(第二变压器21B)连接的第二高电位配线34的结构为例进行说明。关于针对其它的第二高电位配线34的结构的说明而言，由于可援用与第一变压器21A(第二变压器21B)连接的第二高电位配线34的结构的说明而省略。

第二高电位配线34与第一高电位配线33同样地包含高电位连接配线81和焊盘柱塞电极82。关于第二高电位配线34，除了高电位连接配线81与第一变压器21A(高电位线圈23)的第二外侧末端28和第二变压器21B(高电位线圈23)的第二外侧末端28电连接这一点之外，具有与第一高电位配线33同样的结构。

第二高电位配线34的高电位连接配线81在与高电位线圈23相同的层间绝缘层57内形成于高电位线圈23的周围。高电位连接配线81俯视来看形成于相邻的两个高电位线圈23之间的区域，且在法线方向Z上与高电位端子12(第五高电位端子12E)对置。高电位连接配线81俯视来看形成为从低电位连接配线72空开间隔，且未在法线方向Z上与低电位连接配线72对置。

多个焊盘柱塞电极82在最上绝缘层56内形成于高电位端子12(第五高电位端子12E)和高电位连接配线81之间的区域，且分别与高电位端子12和高电位连接配线81电连接。

参照图8和图9，低电位端子11和高电位端子12之间的距离D1优选超过低电位线圈22和高电位线圈23之间的距离D2(D2＜D1)。距离D1优选超过多个层间绝缘层57的总厚度DT(DT＜D1)。距离D2相对于距离D1的比D2/D1可以为0.01以上0.1以下。距离D1优选为100μm以上500μm以下。距离D2可以为1μm以上50μm以下。距离D2优选为5μm以上25μm以下。距离D1和距离D2的值是任意的，可根据要实现的绝缘耐压适当地调整。

参照图7～图12，半导体装置5包含俯视来看以位于变压器21A～21D的周围的方式在绝缘层51内埋设的虚设图案85。在图10～图12中以影线表示虚设图案85。虚设图案85包含导电体。虚设图案85优选利用与低电位线圈22等相同的导电材料形成。即，虚设图案85优选与低电位线圈22等同样地包含障壁层和主体层。

虚设图案85形成为与高电位线圈23和低电位线圈22不同的图案(不连续的图案)，且相对于变压器21A～21D独立。即，虚设图案85不作为变压器21A～21D发挥功能。虚设图案85形成为屏蔽导体层，该屏蔽导体层在变压器21A～21D中对低电位线圈22和高电位线圈23之间的电场进行屏蔽，抑制相对于高电位线圈23而言的电场集中。

在该方式中，虚设图案85在俯视下以将一个或多个高电位线圈23的周围的区域部分地覆盖并且部分地露出的方式引绕为密集的线状。在该方式中，虚设图案85以在单位面积内与高电位线圈23的线密度相等的线密度引绕。虚设图案85的线密度与高电位线圈23的线密度相等是指：虚设图案85的线密度收敛在高电位线圈23的线密度的±20％的范围内。

虚设图案85优选俯视来看形成于相对于低电位端子11与高电位线圈23接近的区域。俯视来看，虚设图案85与高电位线圈23接近是指：虚设图案85和高电位线圈23之间的距离小于虚设图案85和低电位端子11之间的距离。

绝缘层51内部的虚设图案85的深度位置是任意的，可根据要缓和的电场強度进行调整。虚设图案85优选关于法线方向Z在相对于低电位线圈22与高电位线圈23接近的区域形成。关于法线方向Z，虚设图案85与高电位线圈23接近是指：关于法线方向Z，虚设图案85和高电位线圈23之间的距离小于虚设图案85和低电位线圈22之间的距离。

此时，能够适当地抑制相对于高电位线圈23的电场集中。关于法线方向Z，虚设图案85和高电位线圈23之间的距离越小，就越能够抑制相对于高电位线圈23的电场集中。虚设图案85优选在与高电位线圈23相同的层间绝缘层57内形成。此时，能够进一步适当地抑制相对于高电位线圈23的电场集中。

虚设图案85优选在俯视下以介于相邻的多个高电位线圈23之间的区域的方式形成于多个高电位线圈23的周围。此时，能够利用相邻的多个高电位线圈23之间的区域，抑制相对于多个高电位线圈23的不希望的电场集中。

虚设图案85优选俯视来看介于低电位端子11和高电位线圈23之间的区域。此时，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位线圈23之间的不希望的导通。虚设图案85优选俯视来看介于低电位端子11和高电位端子12之间的区域。此时，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位端子12之间的不希望的导通。

在该方式中，虚设图案85俯视来看沿着多个高电位线圈23形成，且介于相邻的多个高电位线圈23之间的区域。另外，虚设图案85俯视来看将包含多个高电位线圈23和多个高电位端子12的区域一并包围。另外，虚设图案85俯视来看介于多个低电位端子11A～11F和多个高电位线圈23之间的区域。另外，虚设图案85俯视来看介于多个低电位端子11A～11F和多个高电位端子12A～12F之间的区域。

参照图7～图12，虚设图案85包含在电气上状态不同的多个虚设图案。虚设图案85包含高电位虚设图案86。高电位虚设图案86在俯视下以位于变压器21A～21D的周围的方式形成于绝缘层51内。高电位虚设图案86形成为与高电位线圈23和低电位线圈22不同的图案(不连续的图案)，且相对于变压器21A～21D独立。即，高电位虚设图案86不作为变压器21A～21D发挥功能。

在该方式中，高电位虚设图案86在俯视下以将高电位线圈23周围的区域部分地覆盖并且部分地露出的方式引绕为密集的线状。在该方式中，高电位虚设图案86以在单位面积内与高电位线圈23的线密度相等的线密度引绕。高电位虚设图案86的线密度与高电位线圈23的线密度相等是指：高电位虚设图案86的线密度收敛在高电位线圈23的线密度的±20％的范围内。

高电位虚设图案86在变压器21A～21D中对低电位线圈22和高电位线圈23之间的电场进行屏蔽，抑制相对于高电位线圈23的电场集中。具体而言，高电位虚设图案86进行低电位线圈22和高电位线圈23之间的电场屏蔽，从而使向高电位线圈23的上侧漏出的电场远离高电位线圈23。由此，抑制由于向高电位线圈23的上侧漏出的电场而引起的高电位线圈23的电场集中。

对于高电位虚设图案86可施加超过向低电位线圈22施加的电压的电压。由此，能够抑制高电位线圈23和高电位虚设图案86之间的电压降，从而能够抑制相对于高电位线圈23的电场集中。优选向高电位虚设图案86施加向高电位线圈23施加的电压。即，优选高电位虚设图案86与高电位线圈23固定为相同电位。由此，能够切实地抑制高电位线圈23和高电位虚设图案86之间的电压降，从而能够适当地抑制相对于高电位线圈23的电场集中。

绝缘层51内部的高电位虚设图案86的深度位置是任意的，可根据要缓和的电场强度进行调整。高电位虚设图案86优选关于法线方向Z，在相对于低电位线圈22与高电位线圈23接近的区域形成。关于法线方向Z，高电位虚设图案86与高电位线圈23接近是指：关于法线方向Z，高电位虚设图案86和高电位线圈23之间的距离小于高电位虚设图案86和低电位线圈22之间的距离。

此时，能够适当地抑制相对于高电位线圈23的电场集中。关于法线方向Z，高电位虚设图案86和高电位线圈23之间的距离越小，就越能够抑制相对于高电位线圈23的电场集中。高电位虚设图案86优选在与高电位线圈23相同的层间绝缘层57内形成。此时，能够进一步适当地抑制相对于高电位线圈23的电场集中。

高电位虚设图案86优选形成于俯视来看相对于低电位端子11与高电位线圈23接近的区域。俯视来看，高电位虚设图案86与高电位线圈23接近是指：高电位虚设图案86和高电位线圈23之间的距离小于高电位虚设图案86和低电位端子11之间的距离。

高电位虚设图案86优选在俯视下以介于相邻的多个高电位线圈23之间的区域的方式形成于多个高电位线圈23的周围。此时，能够利用相邻的多个高电位线圈23之间的区域，来抑制相对于多个高电位线圈23的不希望的电场集中。

高电位虚设图案86优选俯视来看介于低电位端子11和高电位线圈23之间的区域。此时，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位线圈23之间的不希望的导通。高电位虚设图案86优选俯视来看介于低电位端子11和高电位端子12之间的区域。此时，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位端子12之间的不希望的导通。

在该方式中，高电位虚设图案86俯视来看沿着多个高电位线圈23形成，且介于相邻的多个高电位线圈23之间的区域。另外，高电位虚设图案86俯视来看将包含多个高电位线圈23和多个高电位端子12的区域一并包围。另外，高电位虚设图案86俯视来看介于多个低电位端子11A～11F和多个高电位线圈23之间的区域。另外，高电位虚设图案86俯视来看介于多个低电位端子11A～11F和多个高电位端子12A～12F之间的区域。

高电位虚设图案86在俯视来看相邻的多个高电位线圈23之间的区域，以使高电位端子12E、12F正下方的区域露出的方式引绕于高电位端子12E、12F的周围。高电位虚设图案86的一部分可以在法线方向Z上与高电位端子12A～12F对置。此时，高电位端子12E、12F与高电位虚设图案86同样地通过屏蔽电场来抑制向高电位线圈23的上侧漏出的电场。即，高电位端子12E、12F形成为屏蔽导体层，该屏蔽导体层与高电位虚设图案86一起抑制相对于高电位线圈23的电场集中。

高电位虚设图案86优选形成为有端状。此时，能够抑制在高电位虚设图案86形成电流的闭环电路(闭回路)。由此，可抑制在高电位虚设图案86中流动的电流所引起的噪声。其结果是，能够抑制噪声引起的不希望的电场集中，同时抑制变压器21A～21D的电气特性的变动。

具体而言，高电位虚设图案86包含第一高电位虚设图案87和第二高电位虚设图案88。第一高电位虚设图案87形成于俯视来看相邻的多个变压器21A～21D(多个高电位线圈23)之间的区域。第二高电位虚设图案88形成于俯视来看相邻的多个变压器21A～21D(多个高电位线圈23)之间的区域外的区域。

以下将相邻的第一变压器21A(高电位线圈23)和第二变压器21B(高电位线圈23)之间的区域称为第一区域89。另外，将第二变压器21B(高电位线圈23)和第三变压器21C(高电位线圈23)之间的区域称为第二区域90。另外，将第三变压器21C(高电位线圈23)和第四变压器21D(高电位线圈23)之间的区域称为第三区域91。

第一高电位虚设图案87在该方式中经由第二高电位配线34与高电位端子12(第五高电位端子12E)电连接。具体而言，第一高电位虚设图案87包含与第二高电位配线34连接的第一连接部92。第一连接部92的位置是任意的。由此，第一高电位虚设图案87与多个高电位线圈23固定于相同电位。

具体而言，第一高电位虚设图案87包含：在第一区域89形成的第一图案93、在第二区域90形成的第二图案94、和在第三区域91形成的第三图案95。由此，第一高电位虚设图案87在第一区域89、第二区域90和第三区域91抑制向高电位线圈23的上侧漏出的电场，并抑制相对于相邻的多个高电位线圈23的电场集中。

第一图案93、第二图案94和第三图案95在该方式中一体地形成，且固定于相同电位。第一图案93、第二图案94和第三图案95只要固定于相同电位即可，也可以分离。

参照图7和图10，第一图案93经由第一连接部92与第二高电位配线34连接。第一图案93在俯视下以将第一区域89的一部分区域遮蔽的方式引绕为密集的线状。第一图案93在俯视下以从高电位端子12(第五高电位端子12E)空开间隔的方式形成于第一区域89，且未在法线方向Z上与高电位端子12对置。另外，第一图案93形成为俯视来看从低电位连接配线72空开间隔，且未在法线方向Z上与低电位连接配线72对置。由此，第一图案93和低电位连接配线72之间的绝缘距离增加，提高了绝缘层51的绝缘耐压。

第一图案93包含：第一外周线96、第二外周线97和多个第一中间线98。第一外周线96沿着第一变压器21A的高电位线圈23的周围呈带状延伸。在该方式中，第一外周线96形成为俯视来看在第一区域89具有开放端的环形状。第一外周线96的开放端的宽度小于高电位线圈23的沿着第二方向Y的宽度。

第一外周线96的宽度可以为0.1μm以上5μm以下。第一外周线96的宽度优选为1μm以上3μm以下。第一外周线96的宽度通过与第一外周线96延伸的方向正交的方向的宽度进行定义。第一外周线96的宽度优选为与高电位线圈23的宽度相等。第一外周线96的宽度与高电位线圈23的宽度相等是指：第一外周线96的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

第一外周线96和高电位线圈23(第一变压器21A)之间的第一节距可以为0.1μm以上5μm以下。第一节距优选为1μm以上3μm以下。第一节距优选为与高电位线圈23的第二卷绕节距相等。第一节距与第一卷绕节距相等是指：第一节距收敛在第一卷绕节距的±20％以内的范围。

第二外周线97沿着第二变压器21B的高电位线圈23的周围呈带状延伸。第二外周线97在该方式中形成为俯视来看在第一区域89具有开放端的环形状。第二外周线97的开放端的宽度小于高电位线圈23的沿着第二方向Y的宽度。第二外周线97的开放端沿着第一方向X与第一外周线96的开放端对置。

第二外周线97的宽度可以为0.1μm以上5μm以下。第二外周线97的宽度优选为1μm以上3μm以下。第二外周线97的宽度通过与第二外周线97延伸的方向正交的方向的宽度进行定义。第二外周线97的宽度优选为与高电位线圈23的宽度相等。第二外周线97的宽度与高电位线圈23的宽度相等是指：第二外周线97的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

第二外周线97和高电位线圈23(第二变压器21B)之间的第二节距可以为0.1μm以上5μm以下。第二节距优选为1μm以上3μm以下。第二节距优选为与高电位线圈23的第二卷绕节距相等。第二节距与第二卷绕节距相等是指：第二节距收敛在第二卷绕节距的±20％以内的范围。

多个第一中间线98在第一区域89使第一外周线96和第二外周线97之间的区域呈带状延伸。多个第一中间线98包含将第一外周线96和第二外周线97电连接的至少一个(在该方式中为一个)第一连接线99。

为了防止形成电流的闭环电路，优选多个第一中间线98仅包含一个第一连接线99。第一连接线99的位置是任意的。在多个第一中间线98的至少一个形成有将电流的闭环电路截断的槽口100。槽口100的位置可根据多个第一中间线98的设计适当地调整。

多个第一中间线98优选形成为沿着多个高电位线圈23的对置方向延伸的带状。多个第一中间线98在该方式中分别形成为在第一方向X上延伸的带状，且形成为在第二方向Y上空开间隔。多个第一中间线98形成为俯视来看作为整体在第一方向X上延伸的条带状。

具体而言，多个第一中间线98包含多个第一引出部101和多个第二引出部102。多个第一引出部101从第一外周线96朝向第二外周线97呈条带状引出。多个第一引出部101的前端部形成为从第一外周线96向第二外周线97侧空开间隔。

多个第二引出部102从第二外周线97朝向第一外周线96呈条带状引出。多个第二引出部102的前端部形成为从第二外周线97向第一外周线96侧空开间隔。在该方式中形成为，多个第二引出部102以夹入一个第一引出部101的方式，在第二方向Y上与多个第一引出部101交替地空开间隔。

多个第二引出部102可以将多个第一引出部101夹入。另外可以形成为，包含多个第二引出部102的组与包含多个第一引出部101的组相邻。槽口100、多个第一引出部101和多个第二引出部102抑制第一图案93中的电流的闭环电路的形成。

关于第二方向Y，第一中间线98的宽度可以为0.1μm以上5μm以下。第一中间线98的宽度优选为1μm以上3μm以下。第一中间线98的宽度优选为与高电位线圈23的宽度相等。第一中间线98的宽度与高电位线圈23的宽度相等是指：第一中间线98的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

相邻的两个第一中间线98的第三节距可以为0.1μm以上5μm以下。第三节距优选为1μm以上3μm以下。第三节距关于第二方向Y，通过相邻的多个第一中间线98之间的距离进行定义。第三节距优选比彼此相等。第三节距彼此相等是指：第三节距收敛在该第三节距的±20％以内的范围。第三节距优选为与高电位线圈23的第二卷绕节距相等。第三节距与第二卷绕节距相等是指：第三节距收敛在第二卷绕节距的±20％以内的范围。

参照图7和图11，第二图案94经由第一高电位配线33与高电位端子12电连接。在该方式中，第二图案94经由第一图案93的第二外周线97与第二高电位配线34(第五高电位端子12E)电连接。第二图案94以将第二区域90遮蔽的方式引绕为密集的线状。

第二图案94包含：前述的第二外周线97、第三外周线103和多个第二中间线104。第三外周线103沿着第三变压器21C的高电位线圈23的周围呈带状延伸。在该方式中，第三外周线103形成为俯视来看在第三区域91具有开放端的环形状。第三外周线103的开放端的宽度小于第三变压器21C的高电位线圈23的沿着第二方向Y的宽度。

第三外周线103的宽度可以为0.1μm以上5μm以下。第三外周线103的宽度优选为1μm以上3μm以下。第三外周线103的宽度通过与第三外周线103延伸的方向正交的方向的宽度进行定义。第三外周线103的宽度优选为与高电位线圈23的宽度相等。第三外周线103的宽度与高电位线圈23的宽度相等是指：第三外周线103的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

第三外周线103和高电位线圈23(第三变压器21C)之间的第四节距可以为0.1μm以上5μm以下。第四节距优选为1μm以上3μm以下。第四节距优选为与高电位线圈23的第二卷绕节距相等。第四节距与第二卷绕节距相等是指：第四节距收敛在第二卷绕节距的±20％以内的范围。

多个第二中间线104在第二区域90使第二外周线97和第三外周线103之间的区域呈带状延伸。多个第二中间线104包含将第二外周线97和第三外周线103电连接的至少一个(在该方式中为一个)第二连接线105。

为了防止形成电流的闭环电路，优选多个第二中间线104仅包含一个第二连接线105。第二连接线105可以具有超过其它的第二中间线104的宽度的宽度。第二连接线105的位置是任意的。在多个第二中间线104中的至少一个形成有将电流的闭环电路截断的槽口106。槽口106的位置可根据多个第二中间线104的设计适当地调整。

多个第二中间线104优选形成为沿着多个高电位线圈23的对置方向延伸的带状。在该方式中，多个第二中间线104分别形成为在第一方向X上延伸的带状，且形成为在第二方向Y上空开间隔。多个第二中间线104形成为俯视来看作为整体在第一方向X上延伸的条带状。

具体而言，多个第二中间线104包含多个第三引出部107和多个第四引出部108。多个第三引出部107从第二外周线97朝向第三外周线103呈条带状引出。多个第三引出部107的前端部形成为从第三外周线103向第二外周线97侧空开间隔。

多个第四引出部108从第三外周线103朝向第二外周线97呈条带状引出。多个第四引出部108的前端部形成为从第二外周线97向第三外周线103侧空开间隔。在该方式中形成为，多个第四引出部108以将一个第三引出部107夹入的方式，在第二方向Y上与多个第三引出部107交替地空开间隔。

多个第四引出部108可以将多个第三引出部107夹入。另外可以形成为，包含多个第四引出部108的组与包含多个第三引出部107的组相邻。槽口106、多个第三引出部107和多个第四引出部108抑制第二图案94中的电流的闭环电路的形成。

关于第二方向Y，第二中间线104的宽度可以为0.1μm以上5μm以下。第二中间线104的宽度优选为1μm以上3μm以下。第二中间线104的宽度优选为与高电位线圈23的宽度相等。第二中间线104的宽度与高电位线圈23的宽度相等是指：第二中间线104的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

相邻的两个第二中间线104的第五节距可以为0.1μm以上5μm以下。第五节距优选为1μm以上3μm以下。第五节距关于第二方向Y，通过相邻的多个第二中间线104之间的距离进行定义。第五节距优选为彼此相等。第五节距彼此相等是指：第五节距收敛在该第五节距的±20％以内的范围。第五节距优选为与高电位线圈23的第二卷绕节距相等。第五节距与第二卷绕节距相等是指：第五节距收敛在第二卷绕节距的±20％以内的范围。

参照图7和图12，第三图案95与第二高电位配线34电连接。在该方式中，第三图案95经由第二图案94和第一图案93与第二高电位配线34电连接。第三图案95以将第三区域91的一部分区域遮蔽的方式引绕为密集的线状。第三图案95在俯视下以从高电位端子12(第六高电位端子12F)空开间隔的方式形成于第三区域91，且未在法线方向Z上与高电位端子12对置。

第三图案95形成为俯视来看从低电位连接配线72空开间隔，且未在法线方向Z上与低电位连接配线72对置。由此，关于法线方向Z，第三图案95和低电位连接配线72之间的绝缘距离增加，提高了绝缘层51的绝缘耐压。

第三图案95包含：前述的第三外周线103、第四外周线109和多个第三中间线110。第四外周线109沿着第四变压器21D的高电位线圈23的周围呈带状延伸。在该方式中，第四外周线109形成为俯视来看在第三区域91具有开放端的环形状。第四外周线109的开放端的宽度小于第四变压器21D的高电位线圈23的沿着第二方向Y的宽度。第四外周线109的开放端沿着第一方向X与第三外周线103的开放端对置。

第四外周线109的宽度可以为0.1μm以上5μm以下。第四外周线109的宽度优选为1μm以上3μm以下。第四外周线109的宽度通过与第四外周线109延伸的方向正交的方向的宽度进行定义。第四外周线109的宽度优选为与高电位线圈23的宽度相等。第四外周线109的宽度与高电位线圈23的宽度相等是指：第四外周线109的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

第四外周线109和高电位线圈23(第四变压器21D)之间的第六节距可以为0.1μm以上5μm以下。第六节距优选为1μm以上3μm以下。第六节距优选为与高电位线圈23的第二卷绕节距相等。第六节距与第二卷绕节距相等是指：第六节距收敛在第二卷绕节距的±20％以内的范围。

多个第三中间线110在第三区域91使第三外周线103和第四外周线109之间的区域呈带状延伸。多个第三中间线110包含将第三外周线103和第四外周线109电连接的至少一个(在该方式中为一个)第三连接线111。

为了防止形成电流的闭环电路，多个第三中间线110优选为仅包含一个第三连接线111。第三连接线111的位置是任意的。在多个第三中间线110中的至少一个形成有将电流的闭环电路截断的槽口112。槽口112的位置可根据多个第三中间线110的设计适当地调整。

多个第三中间线110优选形成为沿着多个高电位线圈23的对置方向延伸的带状。在该方式中，多个第三中间线110分别形成为在第一方向X上延伸的带状，且形成为在第二方向Y上空开间隔。多个第三中间线110形成为俯视来看作为整体呈条带状。

在该方式中，多个第三中间线110包含：多个第五引出部113和多个第六引出部114。多个第五引出部113从第三外周线103朝向第四外周线109呈条带状引出。多个第五引出部113的前端部形成为从第四外周线109向第三外周线103侧空开间隔。

多个第六引出部114从第四外周线109朝向第三外周线103呈条带状引出。多个第六引出部114的前端部形成为从第三外周线103向第四外周线109侧空开间隔。在该方式中形成为，多个第六引出部114以将一个第五引出部113夹入的方式，在第二方向Y上与多个第五引出部113交替地空开间隔。

多个第六引出部114可以将多个第五引出部113夹入。另外可以形成为，包含多个第六引出部114的组与包含多个第五引出部113的组相邻。槽口112、多个第五引出部113和多个第六引出部114抑制第三图案95中的电流的闭环电路的形成。

关于第二方向Y，第三中间线110的宽度可以为0.1μm以上5μm以下。第三中间线110的宽度优选为1μm以上3μm以下。第三中间线110的宽度优选为与高电位线圈23的宽度相等。第三中间线110的宽度与高电位线圈23的宽度相等是指：第三中间线110的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

相邻的两个第三中间线110的第七节距可以为0.1μm以上5μm以下。第七节距优选为1μm以上3μm以下。第七节距关于第二方向Y，通过相邻的多个第三中间线110之间的距离进行定义。第七节距优选为彼此相等。第七节距彼此相等是指：第七节距收敛在该第七节距的±20％以内的范围。第七节距优选为与高电位线圈23的第二卷绕节距相等。第七节距与第二卷绕节距相等是指：第七节距收敛在第二卷绕节距的±20％以内的范围。

参照图7～图12，第二高电位虚设图案88在该方式中经由第一高电位虚设图案87与高电位端子12电连接。具体而言，第二高电位虚设图案88包含与第一高电位虚设图案87连接的第二连接部115。第二连接部115的位置是任意的。由此，第二高电位虚设图案88与多个高电位线圈23固定于相同电位。

第二高电位虚设图案88在第一区域89、第二区域90和第三区域91外的区域抑制向高电位线圈23的上侧漏出的电场，并抑制相对于多个高电位线圈23的电场集中。在该方式中，第二高电位虚设图案88俯视来看将包含多个高电位线圈23和多个高电位端子12A～12F的区域一并包围。在该方式中，第二高电位虚设图案88形成为俯视呈长圆环状(椭圆环状)。

由此，第二高电位虚设图案88俯视来看介于多个低电位端子11A～11F和多个高电位线圈23之间的区域。另外，第二高电位虚设图案88俯视来看介于多个低电位端子11A～11F和多个高电位端子12A～12F之间的区域。

第二高电位虚设图案88包含多个(在该方式中为六个)的高电位线116A、116B、116C、116D、116E、116F。高电位线的个数可根据要缓和的电场进行调整。多个高电位线116A～116F形成为在从多个高电位线圈23远离的方向上依次空开间隔。

多个高电位线116A～116F俯视来看将多个高电位线圈23一并包围。具体而言，多个高电位线116A～116F俯视来看将包含多个高电位线圈23和多个高电位端子12A～12F的区域一并包围。在该方式中，多个高电位线116A～116F形成为俯视来看呈长圆环状(椭圆环状)。

多个高电位线116A～116F分别包含将电流的闭环电路截断的槽口117。槽口117的位置可根据多个高电位线116A～116F的设计适当地调整。

高电位线116A～116F的宽度可以为0.1μm以上5μm以下。高电位线116A～116F的宽度优选为1μm以上3μm以下。高电位线116A～116F的宽度通过与高电位线116A～116F延伸的方向正交的方向的宽度进行定义。高电位线116A～116F的宽度优选为与高电位线圈23的宽度相等。高电位线116A～116F的宽度与高电位线圈23的宽度相等是指：高电位线116A～116F的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

相邻的两个高电位线116A～116F的第八节距可以为0.1μm以上5μm以下。第八节距优选为1μm以上3μm以下。第八节距优选为彼此相等。第八节距彼此相等是指：第八节距收敛在该第八节距的±20％以内的范围。

相邻的第一高电位虚设图案87和第二高电位虚设图案88之间的第九节距可以为0.1μm以上5μm以下。第九节距优选为1μm以上3μm以下。第九节距优选为与高电位线圈23的第二卷绕节距相等。第九节距与第二卷绕节距相等是指：第九节距收敛在第二卷绕节距的±20％以内的范围。多个高电位线116A～116F的个数、宽度、节距等是任意的，可根据要缓和的电场进行调整。

参照图7～图12，虚设图案85包含悬置虚设图案121，该悬置虚设图案121在俯视下以位于变压器21A～21D的周围的方式，在绝缘层51内形成为在电气上为悬置状态。悬置虚设图案121形成为与高电位线圈23和低电位线圈22不同的图案(不连续的图案)，且相对于变压器21A～21D独立。即，悬置虚设图案121不作为变压器21A～21D发挥功能。

在该方式中，悬置虚设图案121在俯视下以将高电位线圈23周围的区域部分地覆盖并且部分地露出的方式引绕为密集的线状。悬置虚设图案121可以形成为有端状，也可以形成为无端状。

悬置虚设图案121以在单位面积内与高电位线圈23的线密度相等的线密度引绕。悬置虚设图案121的线密度与高电位线圈23的线密度相等是指：悬置虚设图案121的线密度收敛在高电位线圈23的线密度的±20％的范围内。

另外，悬置虚设图案121以在单位面积内与高电位虚设图案86的线密度相等的线密度引绕。悬置虚设图案121的线密度与高电位虚设图案86的线密度相等是指：悬置虚设图案121的线密度收敛在高电位虚设图案86的线密度的±20％的范围内。

悬置虚设图案121在变压器21A～21D中对低电位线圈22和高电位线圈23之间的电场进行屏蔽，抑制相对于高电位线圈23的电场集中。具体而言，悬置虚设图案121使向高电位线圈23的上侧漏出的电场向远离高电位线圈23的方向分散。由此，能够抑制相对于高电位线圈23的电场集中。

另外，悬置虚设图案121在高电位虚设图案86的周围使向高电位虚设图案86的上侧漏出的电场向从高电位线圈23和高电位虚设图案86远离的方向分散。由此，能够抑制相对于高电位虚设图案86的电场集中，同时能够适当地抑制相对于高电位线圈23的电场集中。

绝缘层51内部的悬置虚设图案121的深度位置是任意的，可根据要缓和的电场强度进行调整。悬置虚设图案121优选关于法线方向Z在相对于低电位线圈22与高电位线圈23接近的区域形成。关于法线方向Z，悬置虚设图案121与高电位线圈23接近是指：关于法线方向Z，悬置虚设图案121和高电位线圈23之间的距离小于悬置虚设图案121和低电位线圈22之间的距离。

此时，能够适当地抑制相对于高电位线圈23的电场集中。关于法线方向Z，悬置虚设图案121和高电位线圈23之间的距离越小，就越能够抑制相对于高电位线圈23的电场集中。悬置虚设图案121优选在与高电位线圈23相同的层间绝缘层57内形成。此时，能够进一步适当地抑制相对于高电位线圈23的电场集中。

悬置虚设图案121优选为俯视来看介于低电位端子11和高电位线圈23之间的区域。此时，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位线圈23之间的不希望的导通。悬置虚设图案121优选为俯视来看介于低电位端子11和高电位端子12之间的区域。此时，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位端子12之间的不希望的导通。

在该方式中，悬置虚设图案121俯视来看沿着多个高电位线圈23形成。具体而言，悬置虚设图案121俯视来看将包含多个高电位线圈23和多个高电位端子12的区域一并包围。在该方式中，悬置虚设图案121俯视来看隔着高电位虚设图案86(第二高电位虚设图案88)将包含多个高电位线圈23和多个高电位端子12的区域一并包围。

由此，悬置虚设图案121俯视来看介于多个低电位端子11A～11F和多个高电位线圈23之间的区域。另外，悬置虚设图案121俯视来看介于多个低电位端子11A～11F和多个高电位端子12A～12F之间的区域。

悬置线的个数是任意的，可根据要缓和的电场进行调整。在该方式中，悬置虚设图案121包含多个(在该方式中为六个)悬置线122A、122B、122C、122D、122E、122F。多个悬置线122A～122F形成为在从多个高电位线圈23远离的方向上依次空开间隔。

多个悬置线122A～122F俯视来看将多个高电位线圈23一并包围。具体而言，多个悬置线122A～122F俯视来看隔着高电位虚设图案86将包含多个高电位线圈23和多个高电位端子12A～12F的区域一并包围。在该方式中，多个悬置线122A～122F形成为俯视呈长圆环状(椭圆环状)。

悬置线122A～122F的宽度可以为0.1μm以上5μm以下。悬置线122A～122F的宽度优选为1μm以上3μm以下。悬置线122A～122F的宽度通过与悬置线122A～122F延伸的方向正交的方向的宽度进行定义。

相邻的两个悬置线122A～122F之间的第十节距可以为0.1μm以上5μm以下。第十节距优选为1μm以上3μm以下。悬置线122A～122F的宽度优选为与高电位线圈23的宽度相等。悬置线122A～122F的宽度与高电位线圈23的宽度相等是指：悬置线122A～122F的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

悬置虚设图案121和高电位虚设图案86(第二高电位虚设图案88)之间的第十一节距可以为0.1μm以上5μm以下。第十一节距优选为1μm以上3μm以下。第十一节距优选为彼此相等。第十一节距彼此相等是指：第十一节距收敛在该第十一节距的±20％以内的范围。

第十一节距优选为与高电位线圈23的第二卷绕节距相等。悬置线122A～122F之间的第十一节距与第二卷绕节距相等是指：第十一节距收敛在第二卷绕节距的±20％以内的范围。在图10～图12中为了清晰化而示出了第十一节距超过第二卷绕节距的例子。

悬置虚设图案121和高电位虚设图案86之间的第十二节距优选为与第二卷绕节距相等。第十二节距与第二卷绕节距相等是指：第十二节距收敛在第二卷绕节距的±20％以内的范围。多个悬置线122A～122F的个数、宽度、节距等可根据要缓和的电场进行调整，不限于特定的值。

参照图8和图9，半导体装置5包含在器件区域62形成于半导体芯片41的第一主面42的第二功能器件60。第二功能器件60利用半导体芯片41的第一主面42的表层部、和/或半导体芯片41的第一主面42上的区域形成，且被绝缘层51(最下绝缘层55)覆盖。在图8和图9中利用在第一主面42的表层部示出的虚线简化表示第二功能器件60。

第二功能器件60经由低电位配线与低电位端子11电连接，并经由高电位配线与高电位端子12电连接。关于低电位配线而言，除了以与第二功能器件60连接的方式在绝缘层51内引绕这一点之外，具有与第一低电位配线31(第二低电位配线32)同样的结构。关于高电位配线而言，除了以与第二功能器件60连接的方式在绝缘层51内引绕这一点之外，具有与第一高电位配线33(第二高电位配线34)同样的结构。省略了针对第二功能器件60的低电位配线和高电位配线的具体说明。

第二功能器件60可以包含：无源器件、半导体整流器件和半导体开关器件中的至少一个。关于无源器件而言，第二功能器件60可以包含：将无源器件、半导体整流器件和半导体开关器件中的任意两种以上的器件选择性地组合而成的电路网。电路网可以形成集成电路的一部分或全部。

无源器件可以包含半导体无源器件。无源器件可以包含电阻和电容器的任意一方或双方。半导体整流器件可以包含：pn结二极管、PIN二极管、齐纳二极管、肖特基势垒二极管和快速恢复二极管中的至少一个。半导体开关器件可以包含：BJT(Bipolar JunctionTransistor；双极型晶体管)、MISFET(Metal Insulator Field Effect Transistor；金属绝缘体场效应晶体管)、IGBT(Insulated Gate Bipolar Junction Transistor；绝缘栅双极型晶体管)和JFET(Junction Field Effect Transistor；结合场效应晶体管)的至少一个。

参照图8和图9，半导体装置5还包括埋设于绝缘层51内的密封导体61。密封导体61俯视来看从绝缘侧壁53A～53D空开间隔在绝缘层51内呈壁状埋设，将绝缘层51划分为器件区域62和外侧区域63。密封导体61抑制水分从外侧区域63侵入器件区域62、或者抑制裂纹从外侧区域63侵入器件区域62。

器件区域62是包含第一功能器件45(多个变压器21)、第二功能器件60、多个低电位端子11、多个高电位端子12、第一低电位配线31、第二低电位配线32、第一高电位配线33、第二高电位配线34和虚设图案85的区域。外侧区域63是器件区域62外的区域。

密封导体61相对于器件区域62在电气上分离。具体而言，密封导体61相对于第一功能器件45(多个变压器21)、第二功能器件60、多个低电位端子11、多个高电位端子12、第一低电位配线31、第二低电位配线32、第一高电位配线33、第二高电位配线34和虚设图案85在电气上分离。更具体而言，密封导体61在电气上固定为悬置状态。密封导体61不形成与器件区域62相连的电流路径。

密封导体61俯视来看形成为沿着绝缘侧壁53～53D的带状。在该方式中，密封导体61形成为俯视呈四边环状(具体而言是长方形环状)。由此，密封导体61划分出俯视呈四边形状(具体而言是长方形状)的器件区域62。另外，密封导体61俯视来看划分出将器件区域62包围的四边环状(具体而言是长方形环状)的外侧区域63。

具体而言，密封导体61具有：绝缘主面52侧的上端部、半导体芯片41侧的下端部、以及在上端部和下端部之间呈壁状延伸的壁部。在该方式中，密封导体61的上端部形成为从绝缘主面52向半导体芯片41侧空开间隔，且位于绝缘层51内。在该方式中，密封导体61的上端部被最上绝缘层56覆盖。密封导体61的上端部可以被一个或多个层间绝缘层57覆盖。密封导体61的上端部可以从最上绝缘层56露出。密封导体61的下端部形成为从半导体芯片41向上端部侧空开间隔。

这样，密封导体61在该方式中以相对于多个低电位端子11和多个高电位端子12位于半导体芯片41侧的方式埋设于绝缘层51内。另外，密封导体61在绝缘层51内与第一功能器件45(多个变压器21)、第一低电位配线31、第二低电位配线32、第一高电位配线33、第二高电位配线34和虚设图案85在与绝缘主面52平行的方向上对置。密封导体61可以在绝缘层51内与第二功能器件60的一部分在与绝缘主面52平行的方向上对置。

密封导体61包含：多个密封柱塞导体64、以及一个或多个(在该方式中为多个)密封孔导体65。密封孔导体65的个数是任意的。多个密封柱塞导体64中的最上位置的密封柱塞导体64形成密封导体61的上端部。多个密封孔导体65分别形成密封导体61的下端部。密封柱塞导体64和密封孔导体65优选利用与低电位线圈22相同的导电材料形成。即，密封柱塞导体64和密封孔导体65优选与低电位线圈22等同样地包含障壁层和主体层。

多个密封柱塞导体64分别埋入于多个层间绝缘层57，且分别形成为俯视来看将器件区域62包围的四边环状(具体而言是长方形环状)。多个密封柱塞导体64以彼此连接的方式从最下绝缘层55朝向最上绝缘层56层叠。多个密封柱塞导体64的层叠数与多个层间绝缘层57的层叠数一致。当然，也可以形成将多个层间绝缘层57贯通的一个或多个密封柱塞导体64。

只要是由多个密封柱塞导体64的集合体形成一个环状的密封导体61即可，不必是多个密封柱塞导体64全部形成为环状。例如，可以是多个密封柱塞导体64的至少一个形成为有端状。另外，多个密封柱塞导体64的至少一个可以分割为多个有端带状部分。但是，考虑到水分或裂纹侵入器件区域62的风险，多个密封柱塞导体64优选形成为无端状(环状)。

多个密封孔导体65在最下绝缘层55分别形成于半导体芯片41和密封柱塞导体64之间的区域。多个密封孔导体65形成为从半导体芯片41空开间隔，并与密封柱塞导体64连接。多个密封孔导体65具有比密封柱塞导体64的平面面积小的平面面积。在形成单一的密封孔导体65的情况下，单一的密封孔导体65可以具有密封柱塞导体64的平面面积以上的平面面积。

密封导体61的宽度可以为0.1μm以上10μm以下。密封导体61的宽度优选为1μm以上5μm以下。密封导体61的宽度通过与密封导体61延伸的方向正交的方向的宽度进行定义。

参照图8、图9和图13，半导体装置5还包括分离结构130，该分离结构130介于半导体芯片41和密封导体61之间，使密封导体61相对于半导体芯片41在电气上分离。分离结构130优选为包含绝缘体。在该方式中，分离结构130由在半导体芯片41的第一主面42形成的场绝缘膜131构成。

场绝缘膜131包含氧化膜(氧化硅膜)和氮化膜(氮化硅膜)中的至少一方。场绝缘膜131由LOCOS(local oxidation of silicon；局部硅氧化)膜构成，该LOCOS是通过半导体芯片41的第一主面42的氧化而形成的氧化膜的一例。只要能够使半导体芯片41和密封导体61绝缘，场绝缘膜131的厚度是任意的。场绝缘膜131的厚度可以为0.1μm以上5μm以下。

分离结构130形成于半导体芯片41的第一主面42，俯视来看延伸为沿着密封导体61的带状。在该方式中，分离结构130形成为俯视呈四边环状(具体而言是长方形环状)。分离结构130具有与密封导体61的下端部(密封孔导体65)连接的连接部132。连接部132可以形成密封导体61的下端部(密封孔导体65)向半导体芯片41侧嵌入的锚部。当然，连接部132也可以形成为相对于分离结构130的主面表面一致。

分离结构130包含：器件区域62侧的内端部130A、外侧区域63侧的外端部130B、以及内端部130A和外端部130B之间的主体部130C。内端部130A俯视来看划分出形成有第二功能器件60的区域(即，器件区域62)。内端部130A可以与形成于半导体芯片41的第一主面42的绝缘膜(未图示)一体地形成。

外端部130B从半导体芯片41的芯片侧壁44A～44D露出，并与半导体芯片41的芯片侧壁44A～44D相连。具体而言，外端部130B形成为相对于半导体芯片41的芯片侧壁44A～44D表面一致。外端部130B在半导体芯片41的芯片侧壁44A～44D和绝缘层51的绝缘侧壁53A～53D之间形成表面一致的研磨面。当然，在另一方式中也可以是，外端部130B从芯片侧壁44A～44D空开间隔形成于第一主面42内。

主体部130C具有相对于半导体芯片41的第一主面42大致平行地延伸的平坦面。主体部130C具有与密封导体61的下端部(密封孔导体65)连接的连接部132。连接部132在主体部130C形成于从内端部130A和外端部130B空开间隔的部分。除了场绝缘膜131之外，分离结构130也可采用图14A～图14D所示的各种方式。

图14A是图8所示区域XIII的放大图，是表示第二方式例的分离结构130的图。参照图14A，分离结构130可以具有：包含在第一主面42上形成的绝缘膜133、和在绝缘膜133上形成的导体膜134的层叠结构。此时可以是，绝缘膜133和导体膜134的任意一方或双方从芯片侧壁44A～44D露出。

绝缘膜133可以包含氧化硅或氮化硅。绝缘膜133可以是场绝缘膜131。绝缘膜133的厚度可以为0.1μm以上5μm以下。导体膜134包含多晶硅或金属，在电气上形成为悬置状态。导体膜134的厚度可以为0.1μm以上5μm以下。与密封导体61连接的连接部132形成于导体膜134。

图14B是图8所示区域XIII的放大图，是表示第三方式例的分离结构130的图。参照图14B，分离结构130包含：在第一主面42上形成的沟槽135、和在沟槽135中埋设的埋设体136。此时，沟槽135和埋设体136从芯片侧壁44A～44D露出。埋设体136以相对于半导体芯片41在电气上分离的方式埋设于沟槽135。具体而言，埋设体136以在电气上成为悬置状态的方式埋设于沟槽135。

在该方式例中，埋设体136由绝缘体137构成。即，分离结构130采用沟槽绝缘结构。沟槽绝缘结构可以是STI(shallow trench isolation；浅沟槽隔离)。沟槽135的深度可以为0.1μm以上5μm以下。埋设体136可以包含氧化硅或氮化硅。埋设体136可以具有比第一主面42向上方突出的主面。埋设体136可以具有位于比第一主面42靠沟槽135的底壁侧的主面。埋设体136可以具有与第一主面42相连的主面。与密封导体61连接的连接部132形成于埋设体136。

图14C是图8所示区域XIII的放大图，是表示第四方式例的分离结构130的图。参照图14C，分离结构130包含：在第一主面42上形成的沟槽135、和埋设于沟槽135的埋设体136。此时，沟槽135和埋设体136从芯片侧壁44A～44D露出。埋设体136以相对于半导体芯片41在电气上分离的方式埋设于沟槽135。具体而言，埋设体136以在电气上成为悬置状态的方式埋设于沟槽135。

在该方式例中，埋设体136包含：在沟槽135的壁面上形成的绝缘膜138、和隔着绝缘膜138埋设于沟槽135的导电体139。导电体139利用绝缘膜138相对于半导体芯片41在电气上绝缘，并且埋设为在电气上处于悬置状态。即，分离结构130采用沟槽绝缘结构。沟槽绝缘结构可以为STI。

沟槽135的深度可以为0.1μm以上5μm以下。绝缘膜138可以包含氧化硅或氮化硅。绝缘膜138的厚度可以为0.1μm以上2μm以下。导电体139包含多晶硅或金属，埋设为在电气上处于悬置状态。导电体139可以具有比第一主面42向上方突出的主面。导电体139可以具有位于比第一主面42靠沟槽135的底壁侧的主面。导电体139可以具有与第一主面42相连的主面。与密封导体61连接的连接部132形成于导电体139。

图14D是图8所示区域XIII的放大图，是表示第五方式例的分离结构130的图。参照图14D，分离结构130由绝缘层51的一部分构成。分离结构130可以包含：最下绝缘层55以及一个或多个层间绝缘层57。在该方式例中，分离结构130由最下绝缘层55构成。在该方式例中，密封导体61不具备密封孔导体65，而是具有由密封柱塞导体64构成的下端部。分离结构130的连接部132由绝缘层51(最下绝缘层55)和密封导体61的下端部(密封柱塞导体64)的连接部构成。

参照图8和图9，半导体装置5还包括无机绝缘层140，该无机绝缘层140以将密封导体61覆盖的方式形成于绝缘层51的绝缘主面52上。无机绝缘层140也可以称为钝化层。无机绝缘层140从绝缘主面52上保护绝缘层51、半导体芯片41。

在该方式中，无机绝缘层140具有：包含第一无机绝缘层141和第二无机绝缘层142的层叠结构。第一无机绝缘层141可以包含氧化硅。第一无机绝缘层141优选包含未添加杂质的氧化硅即USG(undoped silicate glass；未掺杂硅玻璃)。第一无机绝缘层141的厚度可以为50nm以上5000nm以下。第二无机绝缘层142可以包含氮化硅。第二无机绝缘层142的厚度可以为500nm以上5000nm以下。通过使无机绝缘层140的总厚度增大，从而能够提高高电位线圈23上的绝缘耐压。

在第一无机绝缘层141由USG构成而第二无机绝缘层142由氮化硅构成的情况下，USG的击穿电压(V/cm)超过氮化硅的击穿电压(V/cm)。因此，在使无机绝缘层140增厚的情况下，优选形成比第二无机绝缘层142厚的第一无机绝缘层141。

第一无机绝缘层141可以包含：作为氧化硅的一例的BPSG(boron doped phosphorsilicate glass；掺硼磷硅酸盐玻璃)和PSG(phosphorus silicate glass；磷硅酸盐玻璃)中的至少一方。但是，此时由于在氧化硅内含有杂质(硼、磷)，因此能够提高高电位线圈23上的绝缘耐压，因此特别优选形成由USG构成的第一无机绝缘层141。当然，无机绝缘层140也可以具有由第一无机绝缘层141和第二无机绝缘层142的任意一方构成的单层结构。

无机绝缘层140将密封导体61的全域覆盖，且具有在密封导体61外的区域形成的多个低电位焊盘开口143和多个高电位焊盘开口144。多个低电位焊盘开口143使多个低电位端子11分别露出。多个高电位焊盘开口144使多个高电位端子12分别露出。无机绝缘层140可以具有越上低电位端子11的周缘部的重叠部。无机绝缘层140可以具有越上高电位端子12的周缘部的重叠部。

半导体装置5还包括在无机绝缘层140上形成的有机绝缘层145。有机绝缘层145可以包含感光性树脂。有机绝缘层145可以包含：聚酰亚胺、聚酰胺和聚苯并恶唑中的至少一个。在该方式中，有机绝缘层145包含聚酰亚胺。有机绝缘层145的厚度可以为1μm以上50μm以下。

有机绝缘层145的厚度优选超过无机绝缘层140的总厚度。此外，无机绝缘层140和有机绝缘层145的总厚度优选为低电位线圈22和高电位线圈23之间的距离D2以上。此时，无机绝缘层140的总厚度优选为2μm以上10μm以下。另外，有机绝缘层145的厚度优选为5μm以上50μm以下。根据这些结构，能够抑制无机绝缘层140和有机绝缘层145的增厚，同时能够利用无机绝缘层140和有机绝缘层145的层叠膜来适当地提高高电位线圈23上的绝缘耐压。

有机绝缘层145包含：将低电位侧的区域覆盖的第一部分146和将高电位侧的区域覆盖的第二部分147。第一部分146隔着无机绝缘层140将密封导体61覆盖。第一部分146在密封导体61外的区域具有使多个低电位端子11(低电位焊盘开口143)分别露出的多个低电位端子开口148。第一部分146可以具有越上低电位焊盘开口143的周缘(重叠部)的重叠部。

第二部分147形成为从第一部分146空开间隔，并从第二部分147与第一部分146之间露出无机绝缘层140。第二部分147使多个高电位端子12(高电位焊盘开口144)分别露出的多个高电位端子开口149。第二部分147可以具有越上高电位焊盘开口144的周缘(重叠部)的重叠部。

第二部分147将变压器21A～21D和虚设图案85一并覆盖。具体而言，第二部分147将多个高电位线圈23、多个高电位端子12、第一高电位虚设图案87、第二高电位虚设图案88和悬置虚设图案121一并覆盖。

在未形成有机绝缘层145的情况下，有可能因封装主体2(模塑树脂)中含有的填料而对多个高电位线圈23、多个高电位端子12、密封导体61、第一高电位虚设图案87、第二高电位虚设图案88和悬置虚设图案121造成损伤。这种损伤被称为填料致损。

有机绝缘层145相对于封装主体2(模塑树脂)中含有的填料对多个高电位线圈23、多个高电位端子12、密封导体61、第一高电位虚设图案87、第二高电位虚设图案88和悬置虚设图案121进行保护。第一部分146和第二部分147之间的槽口作为针对封装主体2(模塑树脂)的锚部发挥功能。

封装主体2(模塑树脂)的一部分进入第一部分146和第二部分147之间的槽口，并与无机绝缘层140连接。由此，能够提高封装主体2(模塑树脂)相对于半导体装置5的紧贴力。当然也可以是，第一部分146和第二部分147一体地形成。另外，有机绝缘层145可以仅包含第一部分146和第二部分147的任意一方。但是此时需要留意填料致损。

图15是表示平均瞬时击穿电压的图表。在图15中，纵轴表示平均瞬时击穿电压[KV·rms]，横轴表示项目。平均瞬时击穿电压越高，则绝缘层51的耐压越高。在图15中示出了第一柱形G1、第二柱形G2、第三柱形G3和第四柱形G4。

第一柱形G1表示第一结构的半导体装置5的平均瞬时击穿电压。在第一结构的半导体装置5中，未形成虚设图案85。第二柱形G2表示第二结构的半导体装置5的平均瞬时击穿电压。在第二结构的半导体装置5中，形成有仅包含第二高电位虚设图案88的虚设图案85。

第三柱形G3表示第三结构的半导体装置5的平均瞬时击穿电压。在第三结构的半导体装置5中，形成有仅包含悬置虚设图案121和第二高电位虚设图案88的虚设图案85。第四柱形G4表示第四结构的半导体装置5的平均瞬时击穿电压。在第四结构的半导体装置5中，形成有包含第一高电位虚设图案87、第二高电位虚设图案88和悬置虚设图案121的虚设图案85。

参照第一柱形G1和第二柱形G2，通过形成第二高电位虚设图案88，从而使平均瞬时击穿电压增加了11.2％。参照第二柱形G2和第三柱形G3，除了第二高电位虚设图案88还形成有悬置虚设图案121，从而使平均瞬时击穿电压增加了13.2％。

参照第三柱形G3和第四柱形G4，除了第二高电位虚设图案88和悬置虚设图案121之外还形成有第一高电位虚设图案87，从而使平均瞬时击穿电压增加了6.2％。参照第一柱形G1和第四柱形G4，通过形成第一高电位虚设图案87、第二高电位虚设图案88和悬置虚设图案121，从而使平均瞬时击穿电压增加了13.37％。

图16是利用仿真来调查高电位线圈23附近的等电位线(电场分布)的图。图16示出了前述的第一结构的半导体装置5的电场分布。参照图16，在第一结构的半导体装置5的情况下，等电位线绕至高电位线圈23的上侧，并集中于高电位线圈23的周缘。即，可知在第一结构的半导体装置5的情况下，电场集中于高电位线圈23的周缘。平均瞬时击穿电压因这种电场集中而降低。

图17是利用仿真来调查第一高电位虚设图案87附近的等电位线(电场分布)的图。图17示出了前述的第四结构的半导体装置5的电场分布。参照图17，在第四结构的半导体装置5的情况下，等电位线迂回于高电位线圈23和第一高电位虚设图案87，并向第一高电位虚设图案87的上侧漏出。即，在第四结构的半导体装置5的情况下，电场未集中于高电位线圈23。由此，能够提高平均瞬时击穿电压。

虽然具体的图示省略，但第二高电位虚设图案88也具有与第一高电位虚设图案87同样的效果。即，在第二高电位虚设图案88的附近，等电位线迂回于高电位线圈23和第二高电位虚设图案88，并向第二高电位虚设图案88的上侧漏出。由此，能够抑制相对于高电位线圈23的电场集中，从而能够提高平均瞬时击穿电压。

图18是利用仿真来调查悬置虚设图案121附近的电场分布的图。图18示出了前述的第四结构的半导体装置5的电场分布。参照图18，在第四结构的半导体装置5的情况下，等电位线从相邻的悬置虚设图案121之间的区域向高电位线圈23的上侧漏出。即，在第四结构的半导体装置5的情况下，向高电位线圈23的上侧漏出的电场通过悬置虚设图案121被缩减。由此，能够抑制相对于高电位线圈23的电场集中，从而能够提高平均瞬时击穿电压。

具体而言，等电位线从相邻的悬置虚设图案121之间的区域向高电位虚设图案86的上侧漏出。即，在第四结构的半导体装置5的情况下，向高电位虚设图案86的上侧漏出的电场通过悬置虚设图案121被缩减。

在包含高电位虚设图案86和悬置虚设图案121的虚设图案85中，高电位虚设图案86使向高电位线圈23的上侧漏出的电场远离高电位线圈23。另一方面，悬置虚设图案121在远离高电位线圈23的区域使向高电位虚设图案86的上侧漏出的电场向从高电位线圈23和高电位虚设图案86远离的方向分散。由此，能够适当地抑制相对于高电位线圈23的电场集中，从而能够适当地提高平均瞬时击穿电压。

这样，可知通过形成包含第一高电位虚设图案87、第二高电位虚设图案88和悬置虚设图案121的虚设图案85，能够抑制相对于高电位线圈23的电场集中，并提高平均瞬时击穿电压。另外，根据图16、图17和图18的结果可知：虚设图案85只要包含第一高电位虚设图案87、悬置虚设图案121和第二高电位虚设图案88中的至少一个即可。

如上所述，半导体装置5包含：半导体芯片41、绝缘层51、第一功能器件45、低电位端子11、高电位端子12和密封导体61。绝缘层51形成于半导体芯片41的第一主面42上。第一功能器件45形成于绝缘层51内。低电位端子11形成于绝缘层51上，并与第一功能器件45电连接。

高电位端子12从低电位端子11空开间隔形成于绝缘层51上，并与第一功能器件45电连接。密封导体61在俯视下以将包含第一功能器件45、低电位端子11和高电位端子12的区域与其它的区域划分的方式呈壁状埋设于绝缘层51，且相对于半导体芯片41、第一功能器件45、低电位端子11、高电位端子12在电气上分离。

根据该结构，在向低电位端子11和高电位端子12施加电压的情况下，能够抑制高电位端子12和密封导体61之间的不希望的导通。另外，能够抑制低电位端子11和密封导体61之间的不希望的导通。另外，能够抑制第一功能器件45和密封导体61之间的不希望的导通。因此，能够提高耐压。

在该结构中，密封导体61优选为在电气上固定于悬置状态。根据该结构，能够切实地抑制密封导体61形成电流路径。因此，能够适当地抑制密封导体61的不希望的导通。

密封导体61优选从半导体芯片41的第一主面42在法线方向Z上空开间隔埋设于绝缘层51。根据该结构，能够相对于半导体芯片41使密封导体61适当地在电气上分离。因此，能够适当地抑制半导体芯片41和密封导体61的相互间的导通。

半导体装置5优选还包括分离结构130，该分离结构130介于半导体芯片41和密封导体61之间，且相对于半导体芯片41和密封导体61在电气上分离。根据该结构，能够利用分离结构130相对于半导体芯片41使密封导体61适当地在电气上分离。

分离结构130可以包含在半导体芯片41的第一主面42上形成的场绝缘膜131。分离结构130可以包含：在第一主面42上形成的沟槽135、和埋设于沟槽135的埋设体136。埋设体136以相对于半导体芯片41在电气上分离的方式埋设于沟槽135。具体而言，埋设体136以在电气上处于悬置状态的方式埋设于沟槽135。分离结构130可以利用绝缘层51的一部分形成。

分离结构130优选从半导体芯片41的芯片侧壁44A～44D露出。根据该结构，即使密封导体61向芯片侧壁44A～44D侧偏移而形成，也会由于在第一主面42的周缘形成有从芯片侧壁44A～44D露出的分离结构130，从而能够使密封导体61与分离结构130适当地连接。

绝缘层51的绝缘侧壁53A～53D优选与半导体芯片41的芯片侧壁44A～44D相连。绝缘层51优选进一步与分离结构130的外端部130B相连。根据该结构，能够利用绝缘层51和分离结构130使密封导体61适当地绝缘。

密封导体61优选形成为俯视来看将第一功能器件45、低电位端子11和高电位端子12包围的环状。根据该结构，能够利用密封导体61适当地保护第一功能器件45、低电位端子11和高电位端子12。

半导体装置5包含在绝缘层51上将密封导体61覆盖的无机绝缘层140。无机绝缘层140具有在密封导体61外的区域形成的低电位焊盘开口143和高电位焊盘开口144。低电位焊盘开口143使低电位端子11露出，高电位焊盘开口144使高电位端子12露出。根据该结构，能够利用无机绝缘层140保护密封导体61，同时能够提高密封导体61相对于外部的绝缘性。

半导体装置5还包括有机绝缘层145，该有机绝缘层145以隔着无机绝缘层140将密封导体61覆盖的方式形成于无机绝缘层140上。根据该结构，能够利用有机绝缘层145保护密封导体61，同时能够进一步提高密封导体61相对于外部的绝缘性。

第一功能器件45可以包含在绝缘层51内形成的变压器21(无源器件)。变压器21包含：在绝缘层51内形成的低电位线圈22(低电位图案)、和以在法线方向Z上与低电位线圈22对置的方式形成于绝缘层51内的高电位线圈23(高电位图案)。高电位线圈23隔着低电位线圈22与半导体芯片41对置。低电位线圈22与低电位端子11电连接，高电位线圈23与高电位端子12电连接。

根据该结构，在经由低电位端子11和高电位端子12向变压器21施加电压的情况下，能够抑制高电位端子12和密封导体61之间的不希望的导通。另外，在经由低电位端子11和高电位端子12向变压器21施加电压的情况下，能够抑制低电位端子11和密封导体61之间的不希望的导通。另外，在经由低电位端子11和高电位端子12向变压器21施加电压的情况下，能够抑制变压器21和密封导体61之间的不希望的导通。

另外，半导体装置5还包括在半导体芯片41的第一主面42上形成的第二功能器件60。绝缘层51将第二功能器件60覆盖。低电位端子11和高电位端子12与第二功能器件60电连接。密封导体61俯视来看将包含第二功能器件60的区域与其它的区域划分，且相对于第二功能器件60在电气上分离。

根据该结构，在向低电位端子11和高电位端子12施加电压的情况下，能够抑制第二功能器件60和密封导体61之间的不希望的导通。因此，根据半导体装置5，在第二功能器件60和密封导体61之间也能够实现与在第一功能器件45和密封导体61之间实现的效果同样的效果。

另外，半导体装置5包含在俯视下以位于高电位线圈23周围的方式形成于绝缘层51内的虚设图案85。虚设图案85对在低电位线圈22和高电位线圈23之间形成的电场进行屏蔽，且抑制相对于高电位线圈23的电场集中。由此，能够抑制相对于高电位线圈23的电场集中，并提高绝缘耐压(平均瞬时击穿电压)。此外，根据半导体装置5，在向低电位端子11和高电位端子12施加电压的情况下，能够抑制虚设图案85和密封导体61之间的不希望的导通。因此，能够利用虚设图案85和密封导体61适当地实现耐压提高效果。

在该方式中，虚设图案85介于俯视来看相邻的多个高电位线圈23之间的区域。由此，能够利用相邻的多个高电位线圈23之间的区域来抑制相对于多个高电位线圈23的电场集中。

在该方式中，虚设图案85俯视来看介于低电位端子11和高电位线圈23之间的区域。由此，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位线圈23之间的不希望的导通。

在该方式中，虚设图案85俯视来看介于低电位端子11和高电位端子12之间的区域。由此，能够抑制由于高电位线圈23的电场集中而引起的低电位端子11和高电位端子12之间的不希望的导通。

在该方式中，虚设图案85俯视来看介于密封导体61和高电位线圈23之间的区域。由此，能够抑制由于高电位线圈23的电场集中而引起的密封导体61和高电位线圈23之间的不希望的导通。

在该方式中，虚设图案85俯视来看介于密封导体61和高电位端子12之间的区域。由此，能够抑制由于高电位线圈23的电场集中而引起的密封导体61和高电位端子12之间的不希望的导通。

在该方式中，虚设图案85包含俯视来看在高电位线圈23周围形成的高电位虚设图案86。高电位虚设图案86在高电位线圈23周围的区域抑制向高电位线圈23上侧漏出的电场。由此，在高电位线圈23的周围的区域能够适当地抑制相对于高电位线圈23的电场集中。

虚设图案85包含俯视来看介于相邻的多个高电位线圈23之间的区域的第一高电位虚设图案87。第一高电位虚设图案87在相邻的多个高电位线圈23之间的区域抑制向多个高电位线圈23上侧漏出的电场。由此，在相邻的多个高电位线圈23之间的区域能够适当地抑制相对于多个高电位线圈23的电场集中。

另外，虚设图案85包含俯视来看位于相邻的多个高电位线圈23之间的区域外的区域的第二高电位虚设图案88。第二高电位虚设图案88在相邻的多个高电位线圈23之间的区域外的区域抑制向多个高电位线圈23上侧漏出的电场。由此，在相邻的多个高电位线圈23之间的区域外的区域能够适当地抑制相对于多个高电位线圈23的电场集中。

另外，虚设图案85包含俯视来看在高电位线圈23周围形成为在电气上处于悬置状态的悬置虚设图案121。悬置虚设图案121以使得向高电位线圈23上侧漏出的电场分散的方式，对低电位线圈22和高电位线圈23之间的电场进行屏蔽。由此，能够抑制相对于高电位线圈23的电场集中。

另外，悬置虚设图案121在高电位虚设图案86的周围使向高电位虚设图案86上侧漏出的电场分散。由此，能够抑制相对于高电位虚设图案86的电场集中，同时能够适当地抑制相对于高电位线圈23的电场集中。在该结构中，优选形成在电气上处于悬置状态的密封导体61。此时，在密封导体61与悬置虚设图案121之间不会发生电压降。因此，能够适当地抑制虚设图案85和密封导体61之间的不希望的导通。

由图16可知，虚设图案85优选包括第一高电位虚设图案87、悬置虚设图案121和第二高电位虚设图案88的全部。但是，也能够利用包含第一高电位虚设图案87、悬置虚设图案121和第二高电位虚设图案88的任意一个或两个的虚设图案85使平均瞬时击穿电压提高。

即，可以采用仅具有第一高电位虚设图案87的虚设图案85。另外，可以采用仅具有第二高电位虚设图案88的虚设图案85。另外，可以采用仅具有悬置虚设图案121的虚设图案85。

另外，可以采用仅具有第一高电位虚设图案87和第二高电位虚设图案88的虚设图案85。另外，可以采用仅具有第一高电位虚设图案87和悬置虚设图案121的虚设图案85。另外，可以采用仅具有第二高电位虚设图案88和悬置虚设图案121的虚设图案85。

另外，第一高电位虚设图案87可以变更为悬置虚设图案121。另外，第一高电位虚设图案87和第二高电位虚设图案88可以变更为悬置虚设图案121。

这样的悬置虚设图案121可通过使第一高电位虚设图案87和第二高电位虚设图案88从高电位连接配线81(高电位端子12A～12F)分离而形成。根据悬置虚设图案121，由于形成为在电气上处于悬置状态，因此不会在其与高电位线圈23之间形成电压降。因此，根据悬置虚设图案121，能够抑制其与高电位线圈23之间的电场强度的增加，并抑制相对于高电位线圈23的电场集中。但是，在悬置虚设图案121的情况下，需要留意向高电位线圈23上侧漏出的电场的问题。

另外，悬置虚设图案121可以变更为第二高电位虚设图案88。但是，此时低电位端子11(密封导体61)和第二高电位虚设图案88的距离接近，其结果是低电位端子11(密封导体61)和第二高电位虚设图案88之间的电场强度提高。当电场强度提高时，则需要留意有可能在高电位线圈23、第二高电位虚设图案88中产生不希望的电场集中的问题。

图19是与图7对应的俯视图，是表示本发明第二实施方式的半导体装置161的俯视图。图20是沿着图19所示XX-XX线的剖视图。以下对于针对半导体装置5说明的结构所对应的结构标记同一参照符号并省略说明。图20示出了形成有第一方式例的分离结构130(场绝缘膜131)的例子(也一并参照图13)。但是，在第二实施方式的半导体装置161中，可以取代第一方式例的分离结构130而形成有第二～第五方式例的分离结构130的任一个(也一并参照图14A～图14D)。

参照图19和图20，半导体装置161的虚设图案85还包括低电位虚设图案162。在图19中以粗线表示低电位虚设图案162。低电位虚设图案162优选利用与低电位线圈22等相同的导电材料形成。即，低电位虚设图案162优选与低电位线圈22等同样地包含障壁层和主体层。

低电位虚设图案162形成为与高电位线圈23和低电位线圈22不同的图案(不连续的图案)，且相对于变压器21A～21D独立。即，低电位虚设图案162不作为变压器21A～21D发挥功能。向低电位虚设图案162施加比向高电位端子12施加的电压低的电压。优选向低电位虚设图案162施加向低电位端子11施加的电压(即，基准电压)。即，低电位虚设图案162优选与低电位端子11固定于相同电位。低电位虚设图案162包含与任意的第二电极层79连接的连接部163。

低电位虚设图案162俯视来看形成于低电位端子11的周围。具体而言，低电位虚设图案162形成于俯视来看相对于高电位线圈23(高电位端子12)与低电位端子11接近的区域。俯视来看，低电位虚设图案162与低电位端子11接近是指：俯视来看，低电位虚设图案162和低电位端子11之间的距离小于低电位虚设图案162和高电位线圈23(高电位端子12)之间的距离。

绝缘层51内部的低电位虚设图案162的深度位置是任意的，可根据要缓和的电场强度进行调整。低电位虚设图案162优选关于法线方向Z在绝缘层51内形成在相对于低电位线圈22与低电位端子11接近的区域。关于法线方向Z，低电位虚设图案162与低电位端子11接近是指：关于法线方向Z，低电位虚设图案162和低电位端子11之间的距离小于低电位虚设图案162和低电位线圈22之间的距离。低电位虚设图案162优选在与高电位线圈23相同的层间绝缘层57内形成。

低电位虚设图案162优选俯视来看介于低电位端子11和高电位线圈23之间的区域。低电位虚设图案162优选俯视来看介于低电位端子11和高电位端子12之间的区域。

在该方式中，低电位虚设图案162以在单位面积内与高电位线圈23的线密度相等的线密度引绕。低电位虚设图案162的线密度与高电位线圈23的线密度相等是指：低电位虚设图案162的线密度收敛在高电位线圈23的线密度的±20％的范围内。

低电位虚设图案162优选形成为有端状。根据该结构，能够适当地抑制在低电位虚设图案162内形成电流的闭环电路。由此，能够抑制在低电位虚设图案162流动的电流所引起的噪声，从而能够抑制噪声所引起的不希望的电场集中，同时能够适当地抑制变压器21A～21D的电气特性的变动。

在该方式中，低电位虚设图案162形成为在第一方向X上延伸的带状。低电位虚设图案162俯视来看横穿多个低电位端子11A～11F。由此，低电位虚设图案162俯视来看介于低电位端子11A～11F和高电位线圈23之间的区域。另外，低电位虚设图案162俯视来看介于低电位端子11A～11F和高电位端子12A～12F之间的区域。

在该方式中，低电位虚设图案162包含多个(在该方式中为三个)的低电位线164A、164B、164C。多个低电位线164A～164C形成为从低电位端子11A～11F侧朝向高电位端子12A～12F侧依次空开间隔。多个低电位线164A～164C与任意的低电位连接配线72电连接。

多个低电位线164A～164C分别形成为俯视来看在第一方向X上延伸的带状。即，多个低电位线164A～164C形成为俯视来看作为整体在第一方向X上延伸的条带状。

低电位线164A～164C的宽度可以为0.1μm以上5μm以下。低电位线164A～164C的宽度优选为1μm以上3μm以下。低电位线164A～164C的宽度通过与低电位线164A～164C延伸的方向正交的方向的宽度进行定义。低电位线164A～164C的宽度优选为与高电位线圈23的宽度相等。低电位线164A～164C的宽度与高电位线圈23的宽度相等是指：低电位线164A～164C的宽度收敛在高电位线圈23的宽度的±20％以内的范围。

相邻的两个低电位线164A～164C之间的第十三节距可以为0.1μm以上5μm以下。第十三节距优选为1μm以上3μm以下。第十三节距优选为彼此相等。第十三节距彼此相等是指：第十三节距收敛在该第十三节距的±20％以内的范围。根据这些结构，能够在绝缘层51中抑制电场的不均，从而能够抑制不希望的电场集中。低电位线164A～164C的个数、宽度和节距可根据要缓和的电场进行调整，不限于特定的值。

半导体装置161还包括将绝缘层51的绝缘主面52覆盖的主面绝缘层165。主面绝缘层165在绝缘主面52上将低电位端子11A～11F、高电位端子12A～12F、有机绝缘层145、无机绝缘层140(第二无机绝缘层142)等一并覆盖。

主面绝缘层165具有绝缘层51的第一击穿强度BS1以下的第二击穿强度BS2(BS2≤BS1)。具体而言，第二击穿强度BS2小于第一击穿强度BS1(BS2＜BS1)。

具体而言，绝缘层51包含氧化硅和/或氮化硅，且具有1MV/cm以上15MV/cm以下的第一击穿强度BS1。第一击穿强度BS1优选为5MV/cm以上15MV/cm以下。绝缘层51只要具有1MV/cm以上的第一击穿强度BS1，则也可以包含氧化硅和氮化硅以外的绝缘材料。另一方面，第二击穿强度BS2可以为0.1MV/cm以上1MV/cm以下。第二击穿强度BS2可以为0.1MV/cm以上0.5MV/cm以下。

在该方式中，主面绝缘层165由树脂层构成。主面绝缘层165可以包含环氧树脂层、聚酰亚胺树脂层和聚苯并恶唑树脂层中的至少一个。主面绝缘层165可以由模塑树脂的一部分形成。在主面绝缘层165由模塑树脂的一部分形成的情况下，主面绝缘层165也可以由封装主体2的一部分形成。即，主面绝缘层165可以包含在利用封装主体2封装的状态下在封装主体2上将绝缘层51的绝缘主面52覆盖的部分。

低电位端子11A～11F和高电位虚设图案86之间的电场强度由低电位虚设图案162和高电位虚设图案86之间的距离决定。因此，在绝缘层51中能够利用低电位虚设图案16使低电位端子11A～11F和高电位虚设图案86之间的电场强度增加。

另一方面，由于绝缘层51中的电场强度的增加，会导致主面绝缘层165中的电场强度降低。即，低电位虚设图案162会使具有比较高的第一击穿强度BS1的绝缘层51的电场强度增加，同时会使具有比较低的第二击穿强度BS2的主面绝缘层165的电场强度降低。由此，能够相对低提高主面绝缘层165的绝缘耐压。

如上所述，根据半导体装置161，能够实现与针对半导体装置5说明的效果同样的效果。另外，根据半导体装置161，包含低电位虚设图案162。由此，能够提高主面绝缘层165的绝缘耐压。另外，根据半导体装置161，密封导体61俯视来看将包含低电位虚设图案162的区域与其它的区域划分，并相对于低电位虚设图案162在电气上分离。根据该结构，在向低电位端子11和高电位端子12施加电压的情况下，能够抑制低电位虚设图案162和密封导体61之间的不希望的导通。因此，能够提高耐压。

图21是与图8对应的区域的剖视图，是表示本发明第三实施方式的半导体装置191的剖视图。以下对于针对半导体装置5说明的结构所对应的结构标记相同的参照符号并省略说明。图21示出了形成有第一方式例的分离结构130(场绝缘膜131)的例子(也一并参照图13)。但是，在第三实施方式的半导体装置191中可以取代第一方式例的分离结构130而形成第二～第五方式例的分离结构130的任一个(也一并参照图14A～图14D)。

第一实施方式的半导体装置5具有分别具有低电位线圈22和高电位线圈23的多个变压器21A～21D。与此相对，第三实施方式的半导体装置191取代多个变压器21A～21D而包含多个电容器192。多个电容器192的配置与多个变压器21A～21D的配置相同。图21仅示出了一个电容器192。

电容器192取代低电位线圈22和高电位线圈23而分别包含平板状的低电位电极193(低电位图案)和平板状的高电位电极194(高电位图案)。低电位电极193经由第一低电位配线31与低电位端子11电连接。低电位电极193经由第二连接柱塞电极75与引出配线73电连接。

低电位电极193的平面形状是任意的。低电位电极193可以形成为俯视呈三角形状、四边形状等多边形状、圆形状、或者椭圆形状。低电位电极193经由对应的第一低电位配线31与对应的低电位端子11电连接。

高电位电极194在法线方向Z上与低电位电极193对置，且在与低电位电极193之间蓄积电荷。高电位电极194经由第一高电位配线33与高电位端子12电连接。高电位电极194经由焊盘柱塞电极82与高电位端子12电连接。

高电位电极194的平面形状是任意的。高电位电极194可以形成为俯视呈三角形状、四边形状等多边形状、圆形状、或者椭圆形状。高电位电极194经由对应的第一高电位配线33与对应的高电位端子12电连接。

如上所述，根据半导体装置191，能够实现与针对半导体装置5说明的效果同样的效果。半导体装置191可以包含第二实施方式的低电位虚设图案162。

本发明的实施方式还能够以其它的方式实施。

在前述的各实施方式中，半导体装置5、161、191可以包含分离结构130，该分离结构130具有第一～第五方式例的分离结构130中的至少两个任意组合而成的结构。

在前述的各实施方式中，对于形成有第一功能器件45和第二功能器件60的例子进行了说明。但是，也可以采用不具备第一功能器件45而仅具有第二功能器件60的方式。此时，可以除去虚设图案85。根据该结构，对于第二功能器件60而言，能够实现与在第一实施方式中说明效果(将虚设图案85的效果除外)同样的效果。

即，在经由低电位端子11和高电位端子12向第二功能器件60施加电压的情况下，能够抑制高电位端子12和密封导体61之间的不希望的导通。另外，在经由低电位端子11和高电位端子12向第二功能器件60施加电压的情况下，能够抑制低电位端子11和密封导体61之间的不希望的导通。

另外，在前述的各实施方式中，对于形成有第二功能器件60的例子进行了说明。但是，第二功能器件60并非必须，也可以除去。

另外，在前述的各实施方式中，对于形成有虚设图案85的例子进行了说明。但是，虚设图案85并非必须，也可以除去。

另外，在前述的各实施方式中，对于第一功能器件45采用包含多个变压器21的多通道型的例子进行了说明。但是，也可以采用包含单一的变压器21的单通道型的第一功能器件45。

以下示出了从本案说明书和附图抽出的特征例。以下的[A1]～[A19]提供能够在具备密封导体的结构中提高耐压的半导体装置。

[A1]一种半导体装置，包含：半导体芯片，其具有主面；绝缘层，其形成在所述主面上；功能器件，其形成在所述半导体芯片和所述绝缘层的至少一方；低电位端子，其形成在所述绝缘层上并与所述功能器件电连接；高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述功能器件电连接；以及密封导体，其在俯视下以将包含所述功能器件、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述功能器件、所述低电位端子和所述高电位端子在电气上分离。

根据该半导体装置，在向低电位端子和高电位端子施加电压的情况下，能够抑制高电位端子和密封导体之间的不希望的导通。另外，能够抑制低电位端子和密封导体之间的不希望的导通。另外，能够抑制功能器件和密封导体之间的不希望的导通。因此，能够提高耐压。

[A2]关于A1所述的半导体装置，所述密封导体在电气上固定于悬置状态。

[A3]关于A1或A2所述的半导体装置，所述密封导体从所述半导体芯片在所述主面的法线方向上空开间隔地埋设于所述绝缘层。

[A4]关于A1～A3中任一项所述的半导体装置，还包括分离结构，该分离结构介于所述半导体芯片和所述密封导体之间，并使所述密封导体与所述半导体芯片在电气上分离。

[A5]关于A4所述的半导体装置，所述分离结构包含绝缘膜，该绝缘膜形成于所述半导体芯片的所述主面。

[A6]关于A4所述的半导体装置，所述分离结构包含：沟槽，其形成于所述主面；以及埋设体，其以与所述半导体芯片在电气上分离的方式埋设于所述沟槽。

[A7]关于A4所述的半导体装置，所述分离结构由所述绝缘层的一部分构成。

[A8]关于A4～A7中任一项所述的半导体装置，所述分离结构从所述半导体芯片的侧壁露出。

[A9]关于A1～A8中任一项所述的半导体装置，所述绝缘层具有与所述半导体芯片的侧壁相连的绝缘侧壁。

[A10]关于A1～A9中任一项所述的半导体装置，所述密封导体形成为在俯视下将所述功能器件、所述低电位端子和所述高电位端子包围的环状。

[A11]关于A1～A10中任一项所述的半导体装置，还包括无机绝缘层，该无机绝缘层在所述绝缘层上覆盖所述密封导体，且具有使所述低电位端子和所述高电位端子分别露出的多个焊盘开口。

[A12]关于A11所述的半导体装置，还包括有机绝缘层，该有机绝缘层以隔着所述无机绝缘层覆盖所述密封导体的方式形成在所述无机绝缘层上。

[A13]关于A1～A12中任一项所述的半导体装置，所述功能器件包含：低电位图案，其形成在所述绝缘层内；以及高电位图案，其以在所述主面的法线方向上与所述低电位图案对置的方式形成在所述绝缘层内，所述低电位端子与所述低电位图案连接，所述高电位端子与所述高电位图案电连接。

[A14]关于A13所述的半导体装置，所述高电位图案隔着所述低电位图案与所述半导体芯片对置。

[A15]关于A13或A14所述的半导体装置，所述功能器件是变压器，该变压器包含作为所述低电位图案的低电位线圈和作为所述高电位图案的高电位线圈。

[A16]关于A13或A14所述的半导体装置，所述功能器件是电容器，该电容器包含作为所述低电位图案的低电位电极和作为所述高电位图案的高电位电极。

[A17]关于A1～A12中任一项所述的半导体装置，所述功能器件包含无源器件、半导体整流器件和半导体开关器件中的至少一个，且形成于所述半导体芯片的所述主面。

[A18]关于A1～A12中任一项所述的半导体装置，所述功能器件包含形成于所述绝缘层的第一功能器件和形成于所述半导体芯片的第二功能器件。

[A19]一种半导体装置，包含：半导体芯片，其具有主面；绝缘层，其形成在所述主面上；低电位图案，其形成在所述绝缘层内；高电位图案，其以在所述主面的法线方向上与所述低电位图案对置的方式形成在所述绝缘层内；虚设图案，其在所述绝缘层内形成于所述高电位图案的周围且包含导电体，并将所述低电位图案和所述高电位图案之间的电场屏蔽；低电位端子，其形成在所述绝缘层上，并与所述低电位图案电连接；高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述高电位图案电连接；以及密封导体，其在俯视下以将包含所述低电位图案、所述高电位图案、所述虚设图案、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述低电位图案、所述高电位图案、所述虚设图案、所述低电位端子和所述高电位端子在电气上分离。

根据该半导体装置，在向低电位端子和高电位端子施加电压的情况下，能够利用虚设图案来抑制相对于高电位图案的电场集中。此外，根据该半导体装置，在向低电位端子和高电位端子施加电压的情况下，能够抑制高电位图案(高电位端子)和密封导体之间的不希望的导通。另外，能够抑制低电位图案(低电位端子)和密封导体之间的不希望的导通。另外，能够抑制虚设图案和密封导体之间的不希望的导通。因此，能够提高耐压。

本申请对应于2019年11月29日向日本专利局提出的特愿2019－217565号申请，并引用其全部内容。对于本发明的实施方式的详细说明仅为例示，用于使本发明的技术内容清楚，而不是将本发明限定于具体例，本发明的范围由权利要求书限定。

符号说明

5—半导体装置；11—低电位端子；12—高电位端子；21—变压器；22—低电位线圈；23—高电位线圈；41—半导体芯片；42—第一主面；44A—第一芯片侧壁；44B—第二芯片侧壁；44C—第三芯片侧壁；44D—第四芯片侧壁；45—第一功能器件；51—绝缘层；53A—第一绝缘侧壁；53B—第二绝缘侧壁；53C—第三绝缘侧壁；53D—第四绝缘侧壁；60—第二功能器件；61—密封导体；85—虚设图案；130—分离结构；131—场绝缘膜；135—沟槽；136—埋设体；140—无机绝缘层；145—有机绝缘层；161—半导体装置；191—半导体装置；192—电容器；193—低电位电极；194—高电位电极。

Claims (19)

1.一种半导体装置，其特征在于，包含：

半导体芯片，其具有主面；

绝缘层，其形成在所述主面上；

功能器件，其形成在所述半导体芯片和所述绝缘层的至少一方；

低电位端子，其形成在所述绝缘层上并与所述功能器件电连接；

高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述功能器件电连接；以及

密封导体，其在俯视下以将包含所述功能器件、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述功能器件、所述低电位端子和所述高电位端子在电气上分离。

2.根据权利要求1所述的半导体装置，其特征在于，

所述密封导体在电气上固定于悬置状态。

3.根据权利要求1或2所述的半导体装置，其特征在于，

所述密封导体从所述半导体芯片在所述主面的法线方向上空开间隔地埋设于所述绝缘层。

4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，

还包括分离结构，该分离结构介于所述半导体芯片和所述密封导体之间，并使所述密封导体与所述半导体芯片在电气上分离。

5.根据权利要求4所述的半导体装置，其特征在于，

所述分离结构包含绝缘膜，该绝缘膜形成于所述半导体芯片的所述主面。

6.根据权利要求4所述的半导体装置，其特征在于，

所述分离结构包含：沟槽，其形成于所述主面；以及埋设体，其以与所述半导体芯片在电气上分离的方式埋设于所述沟槽。

7.根据权利要求4所述的半导体装置，其特征在于，

所述分离结构由所述绝缘层的一部分构成。

8.根据权利要求4～7中任一项所述的半导体装置，其特征在于，

所述分离结构从所述半导体芯片的侧壁露出。

9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，

所述绝缘层具有与所述半导体芯片的侧壁相连的绝缘侧壁。

10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，

所述密封导体形成为在俯视下将所述功能器件、所述低电位端子和所述高电位端子包围的环状。

11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，

还包括无机绝缘层，该无机绝缘层在所述绝缘层上覆盖所述密封导体，且具有使所述低电位端子和所述高电位端子分别露出的多个焊盘开口。

12.根据权利要求11所述的半导体装置，其特征在于，

还包括有机绝缘层，该有机绝缘层以隔着所述无机绝缘层覆盖所述密封导体的方式形成在所述无机绝缘层上。

13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，

所述功能器件包含：低电位图案，其形成在所述绝缘层内；以及高电位图案，其以在所述主面的法线方向上与所述低电位图案对置的方式形成在所述绝缘层内，

所述低电位端子与所述低电位图案连接，

所述高电位端子与所述高电位图案电连接。

14.根据权利要求13所述的半导体装置，其特征在于，

所述高电位图案隔着所述低电位图案与所述半导体芯片对置。

15.根据权利要求13或14所述的半导体装置，其特征在于，

所述功能器件是变压器，该变压器包含作为所述低电位图案的低电位线圈和作为所述高电位图案的高电位线圈。

16.根据权利要求13或14所述的半导体装置，其特征在于，

所述功能器件是电容器，该电容器包含作为所述低电位图案的低电位电极和作为所述高电位图案的高电位电极。

17.根据权利要求1～12中任一项所述的半导体装置，其特征在于，

所述功能器件包含无源器件、半导体整流器件和半导体开关器件中的至少一个，且形成于所述半导体芯片的所述主面。

18.根据权利要求1～12中任一项所述的半导体装置，其特征在于，

所述功能器件包含形成于所述绝缘层的第一功能器件和形成于所述半导体芯片的第二功能器件。

19.一种半导体装置，其特征在于，包含：

半导体芯片，其具有主面；

绝缘层，其形成在所述主面上；

低电位图案，其形成在所述绝缘层内；

高电位图案，其以在所述主面的法线方向上与所述低电位图案对置的方式形成在所述绝缘层内；

虚设图案，其在所述绝缘层内形成于所述高电位图案的周围且包含导电体，并将所述低电位图案和所述高电位图案之间的电场屏蔽；

低电位端子，其形成在所述绝缘层上，并与所述低电位图案电连接；

高电位端子，其从所述低电位端子空开间隔地形成在所述绝缘层上，并与所述高电位图案电连接；以及

密封导体，其在俯视下以将包含所述低电位图案、所述高电位图案、所述虚设图案、所述低电位端子和所述高电位端子的区域与其它区域划分开的方式以壁状埋设于所述绝缘层，并与所述半导体芯片、所述低电位图案、所述高电位图案、所述虚设图案、所述低电位端子和所述高电位端子在电气上分离。

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