CN118199569A - 信号传递装置、工业机器、车辆 - Google Patents

Abstract

本揭露的目的在于提供一种不具有备用绝缘传输路而继续进行故障时的信号传递的信号传递装置、工业机器、车辆。本揭露的信号传递装置具备：发送电路，构成为从多个输入数据列产生多个混合数据列；多个绝缘传输路，构成为对多个混合数据列进行绝缘传输；及接收电路，构成为从经由多个绝缘传输路绝缘传输的多个混合数据列，恢复相当于多个输入数据列的多个输出数据列。

Description

信号传递装置、工业机器、车辆

技术领域

本揭露关于信号传递装置、以及使用它的工业机器及车辆。

背景技术

以往，将输入输出间绝缘且传递脉冲信号的信号传递装置被用于各种应用程序(电源装置或电动机驱动装置等)。

另外，作为与所述关联的以往技术的一例，能够举出专利文献1。

[背景技术文献]

[专利文献]

[专利文献1]日本专利特开2017-188903号公报

发明内容

[发明所要解决的问题]

然而，在以往的信号传递装置中，对绝缘传输路故障时的动作继续性仍有研究的余地。

[解决问题的技术方式]

例如，本说明书中所揭露的信号传递装置具备：发送电路，构成为从多个输入数据列产生多个混合数据列；多个绝缘传输路，构成为对多个所述混合数据列进行绝缘传输；及接收电路，构成为从经由多个所述绝缘传输路绝缘传输的多个所述混合数据列，恢复相当于多个所述输入数据列的多个输出数据列。

另外，关于其它特征、要素、步骤、优点及特性，通过接下来的用于实施发明的方式及与此有关的附图进一步明确。

[发明的效果]

根据本揭露，能够提供一种不具有备用绝缘传输路而能继续进行故障时的信号传递的信号传递装置、以及使用它的工业机器及车辆。

附图说明

图1是表示信号传递装置的基本构成的图。

图2是表示变压器芯片的基本构造的图。

图3是作为2通道型的变压器芯片使用的半导体装置的立体图。

图4是图3所示的半导体装置的俯视图。

图5是表示在图3的半导体装置中形成着低电位线圈的层的俯视图。

图6是表示在图3的半导体装置中形成着高电位线圈的层的俯视图。

图7是沿图6所示的VIII-VIII线的剖视图。

图8是表示图7所示的区域XIII的放大图(分离构造)的图。

图9是示意性表示变压器芯片的布局例的图。

图10是表示信号传递装置的概略构成的图。

图11是表示信号传递装置的第1比较例的图。

图12是表示信号传递装置的第1比较例(故障时)的图。

图13是表示信号传递装置的第2比较例的图。

图14是表示信号传递装置的实施方式的图。

图15是表示信号传递装置的实施方式(故障时)的图。

图16是表示切换时序标志的第1例的图。

图17是表示接收电路的一构成例的图。

图18是表示信号传递动作的一例的图。

图19是表示切换时序标志的第2例的图。

图20是表示标志附加动作的一变化例的图。

图21是表示切换时序标志的第3例的图。

具体实施方式

＜信号传递装置(基本构成)＞

图1是表示信号传递装置的基本构成的图。本构成例的信号传递装置200是将一次电路系统200p(VCC1-GND1系统)与二次电路系统200s(VCC2-GND2系统)之间绝缘、且从一次电路系统200p向二次电路系统200s传递脉冲信号，驱动设置于二次电路系统200s的开关元件(未图示)的栅极的半导体集成电路装置(所谓的绝缘栅极驱动器IC)。例如，信号传递装置200将控制器芯片210、驱动器芯片220及变压器芯片230密封于单一封装。

控制器芯片210是接收电源电压VCC1(例如以GND1为基准且最大7V)的供给而动作的半导体芯片。例如，脉冲发送电路211、缓冲器212及213集成于控制器芯片210。

脉冲发送电路211是根据输入脉冲信号IN产生发送脉冲信号S11及S21的脉冲发生器。更具体来说，脉冲发送电路211在通知输入脉冲信号IN为高电平(high level)的主旨时，进行发送脉冲信号S11的脉冲驱动(单发或多发的发送脉冲输出)，在通知输入脉冲信号IN为低电平(low level)的主旨时，进行发送脉冲信号S21的脉冲驱动。也就是说，脉冲发送电路211根据输入脉冲信号IN的逻辑电平，对发送脉冲信号S11及S21中的任一个进行脉冲驱动。

缓冲器212从脉冲发送电路211接收发送脉冲信号S11的输入，对变压器芯片230(具体来说为变压器231)进行脉冲驱动。

缓冲器213从脉冲发送电路211接收发送脉冲信号S21的输入，对变压器芯片230(具体来说为变压器232)进行脉冲驱动。

驱动器芯片220是接收电源电压VCC2(例如以GND2为基准且最大30V)的供给而动作的半导体芯片。例如，缓冲器221及222、脉冲接收电路223及驱动器224集成于驱动器芯片220。

缓冲器221对在变压器芯片230(具体来说为变压器231)中感应的接收脉冲信号S12进行波形整形并输出到脉冲接收电路223。

缓冲器222对在变压器芯片230(具体来说为变压器232)中感应的接收脉冲信号S22进行波形整形并输出到脉冲接收电路223。

脉冲接收电路223通过根据经由缓冲器221及222输入的接收脉冲信号S12及S22对驱动器224进行驱动，产生输出脉冲信号OUT。更具体来说，脉冲接收电路223以接收接收脉冲信号S12的脉冲驱动并将输出脉冲信号OUT上升到高电平，另一方面，接收接收脉冲信号S22的脉冲驱动并将输出脉冲信号OUT下降到低电平的方式，对驱动器224进行驱动。也就是说，脉冲接收电路223根据输入脉冲信号IN的逻辑电平切换输出脉冲信号OUT的逻辑电平。另外，作为脉冲接收电路223，例如能够适当使用RS触发器。

驱动器224基于脉冲接收电路223的驱动控制产生输出脉冲信号OUT。

变压器芯片230使用变压器231及232将控制器芯片210与驱动器芯片220之间直流绝缘、且将从脉冲发送电路211输入的发送脉冲信号S11及S21分别作为接收脉冲信号S12及S22输出到脉冲接收电路223。另外，在本说明书中，所谓“直流绝缘”是指应绝缘的对象物不通过导体连接。

更具体来说，变压器231根据输入到一次侧线圈231p的发送脉冲信号S11，从二次侧线圈231s输出接收脉冲信号S12。另一方面，变压器232根据输入到一次侧线圈232p的发送脉冲信号S21，从二次侧线圈232s输出接收脉冲信号S22。

这样，在用于绝缘间通信的螺旋线圈的特性上，于输入脉冲信号IN被分离为2个发送脉冲信号S11及S21(＝相当于提升信号及衰减信号)后，经由2个变压器231及232从一次电路系统200p传递到二次电路系统200s。

另外，本构成例的信号传递装置200除控制器芯片210及驱动器芯片220外，还独立具有只搭载变压器231及232的变压器芯片230，将这3个芯片密封于单一封装而成。

通过设为这种构成，因为控制器芯片210及驱动器芯片220都能够由一般的低耐压～中耐压工艺(数V～数十V耐压)形成，所以无需使用专用的高耐压工艺(数kV耐压)，能够减少制造成本。

另外，信号传递装置200例如能够适当用于搭载于车辆的车载机器的电源装置或电动机驱动装置等。所述车辆中，除发动机汽车以外，还包含电动汽车(BEV[batteryelectric vehicle：纯电动汽车]、HEV[hybrid electric vehicle：混合动力汽车]、PHEV/PHV(plug-in hybrid electric vehicle/plug-in hybrid vehicle：插电式混合动力汽车]、或FCEV/FCV(fuel cell electric vehicle/fuel cell vehicle：燃料电池电动汽车]等xEV))。

＜变压器芯片(基本构造)＞

接着，说明变压器芯片230的基本构造。图2是表示变压器芯片230的基本构造的图。在本图的变压器芯片230中，变压器231包含在上下方向对向的一次侧线圈231p与二次侧线圈231s。变压器232包含在上下方向对向的一次侧线圈232p与二次侧线圈232s。

一次侧线圈231p及232p都形成在变压器芯片230的第1配线层(下层)230a。二次侧线圈231s及232s都形成在变压器芯片230的第2配线层(在本图中为上层)230b。另外，二次侧线圈231s配置在一次侧线圈231p的正上方，与一次侧线圈231p对向。此外，二次侧线圈232s配置在一次侧线圈232p的正上方，与一次侧线圈232p对向。

一次侧线圈231p以连接于内部端子X21的第1端为起点，以顺时针包围内部端子X21的周围的方式螺旋状铺设，相当于其终点的第2端连接于内部端子X22。另一方面，一次侧线圈232p以连接于内部端子X23的第1端为起点，以逆时针包围内部端子X23的周围的方式螺旋状铺设，相当于其终点的第2端连接于内部端子X22。内部端子X21、X22及X23按照图示的顺序直线排列。

内部端子X21经由导电性配线Y21及通路Z21连接于第2层230b的外部端子T21。内部端子X22经由导电性配线Y22及通路Z22连接于第2层230b的外部端子T22。内部端子X23经由导电性配线Y23及通路Z23连接于第2层230b的外部端子T23。另外，外部端子T21～T23直线排列配置，用于与控制器芯片210的导线接合。

二次侧线圈231s以连接于外部端子T24的第1端为起点，以逆时针包围外部端子T24的周围的方式螺旋状铺设，相当于其终点的第2端连接于外部端子T25。另一方面，二次侧线圈232s以连接于外部端子T26的第1端为起点，以顺时针包围外部端子T26的周围的方式螺旋状铺设，相当于其终点的第2端连接于外部端子T25。另外，外部端子T24、T25及T26按照图示的顺序直线排列配置，用于与驱动器芯片220的导线接合。

二次侧线圈231s及232s分别通过磁性耦合交流连接于一次侧线圈231p及232p，且与一次侧线圈231p及232p直流绝缘。也就是说，驱动器芯片220经由变压器芯片230交流连接于控制器芯片210，且通过变压器芯片230与控制器芯片210直流绝缘。

＜变压器芯片(2通道型)＞

图3是表示作为2通道型的变压器芯片使用的半导体装置5的立体图。图4是图3所示的半导体装置5的俯视图。图5是表示在图3所示的半导体装置5中形成着低电位线圈22(＝相当于变压器的一次侧线圈)的层的俯视图。图6是表示在图3所示的半导体装置5中形成着高电位线圈23(＝相当于变压器的二次侧线圈)的层的俯视图。图7是沿图6所示的VIII-VIII线的剖视图。图8是表示图7所示的区域XIII的放大图、且是表示分离构造130的图。

参考图3～图7，半导体装置5包含长方体形状的半导体芯片41。半导体芯片41包含硅、宽能带隙半导体及化合物半导体中的至少1种。

宽能带隙半导体包含超过硅的能带隙(约1.12eV)的半导体。宽能带隙半导体的能带隙优选为2.0eV以上。宽能带隙半导体可为SiC(碳化硅)。化合物半导体可为III-V族化合物半导体。化合物半导体可包含AlN(氮化铝)、InN(氮化铟)、GaN(氮化镓)及GaAs(砷化镓)中的至少1种。

半导体芯片41在所述方式中包含硅制的半导体衬底。半导体芯片41也可为具有包含硅制的半导体衬底及硅制的磊晶层的积层构造的磊晶衬底。半导体衬底的导电型可为n型或p型。磊晶层可为n型或p型。

半导体芯片41具有一侧的第1主面42、另一侧的第2主面43、及连接第1主面42以及第2主面43的芯片侧壁44A～44D。第1主面42及第2主面43在从它们的法线方向Z观察的俯视(以下简称为“俯视”)时形成为四边形状(在所述方式中为长方形状)。

芯片侧壁44A～44D包含第1芯片侧壁44A、第2芯片侧壁44B、第3芯片侧壁44C及第4芯片侧壁44D。第1芯片侧壁44A及第2芯片侧壁44B形成半导体芯片41的长边。第1芯片侧壁44A及第2芯片侧壁44B沿第1方向X延伸且于第2方向Y对向。第3芯片侧壁44C及第4芯片侧壁44D形成半导体芯片41的短边。第3芯片侧壁44C及第4芯片侧壁44D于第2方向Y延伸且于第1方向X对向。芯片侧壁44A～44D包含研削面。

半导体装置5还包含形成在半导体芯片41的第1主面42上的绝缘层51。绝缘层51具有绝缘主面52及绝缘侧壁53A～53D。绝缘主面52于俯视时形成为与第1主面42匹配的四边形状(在所述方式中为长方形状)。绝缘主面52相对于第1主面42平行延伸。

绝缘侧壁53A～53D包含第1绝缘侧壁53A、第2绝缘侧壁53B、第3绝缘侧壁53C及第4绝缘侧壁53D。绝缘侧壁53A～53D从绝缘主面52的周缘朝向半导体芯片41延伸，与芯片侧壁44A～44D相连。具体来说，绝缘侧壁53A～53D相对于芯片侧壁44A～44D形成为齐平面。绝缘侧壁53A～53D于芯片侧壁44A～44D形成齐平面的研削面。

绝缘层51由包含最下绝缘层55、最上绝缘层56及多个(在所述方式中为11层)层间绝缘层57的多层绝缘积层构造构成。最下绝缘层55是直接覆盖第1主面42的绝缘层。最上绝缘层56是形成绝缘主面52的绝缘层。多个层间绝缘层57是介在于最下绝缘层55及最上绝缘层56之间的绝缘层。最下绝缘层55在所述方式中具有包含氧化硅的单层构造。最上绝缘层56在所述方式中具有包含氧化硅的单层构造。最下绝缘层55的厚度及最上绝缘层56的厚度可分别为1μm以上3μm以下(例如2μm左右)。

多个层间绝缘层57各自具有包含最下绝缘层55侧的第1绝缘层58及最上绝缘层56侧的第2绝缘层59的积层构造。第1绝缘层58可包含氮化硅。第1绝缘层58作为对于第2绝缘层59的蚀刻阻挡层形成。第1绝缘层58的厚度可为0.1μm以上1μm以下(例如0.3μm左右)。

第2绝缘层59形成在第1绝缘层58上。包含与第1绝缘层58不同的绝缘材料。第2绝缘层59可包含氧化硅。第2绝缘层59的厚度可为1μm以上3μm以下(例如2μm左右)。第2绝缘层59的厚度优选为超过第1绝缘层58的厚度。

绝缘层51的总厚度DT为5μm以上50μm以下。绝缘层51的总厚度DT及层间绝缘层57的积层数任意，根据应实现的绝缘耐压(绝缘破坏耐量)进行调整。此外，最下绝缘层55、最上绝缘层56及层间绝缘层57的绝缘材料任意，不限定于特定的绝缘材料。

半导体装置5包含形成于绝缘层51的第1功能器件45。第1功能器件45包含1个或多个(在所述方式中为多个)变压器21(相当于之前的变压器)。也就是说，半导体装置5是包含多个变压器21的多通道型器件。多个变压器21从绝缘侧壁53A～53D空出间隔地形成在绝缘层51的内侧部。多个变压器21空出间隔地形成于第1方向X。

多个变压器21具体来说包含在俯视时从绝缘侧壁53C侧朝向绝缘侧壁53D侧依序形成的第1变压器21A、第2变压器21B、第3变压器21C及第4变压器21D。多个变压器21A～21D各自具有同样的构造。以下，以第1变压器21A的构造为例进行说明。关于第2变压器21B、第3变压器21C及第4变压器21D的构造的说明，适用第1变压器21A的构造的说明而省略。

参考图5～图7，第1变压器21A包含低电位线圈22及高电位线圈23。低电位线圈22形成在绝缘层51内。高电位线圈23以于法线方向Z与低电位线圈22对向的方式形成在绝缘层51内。低电位线圈22及高电位线圈23在所述方式中形成在由最下绝缘层55及最上绝缘层56夹着的区域(也就是多个层间绝缘层57)。

低电位线圈22在绝缘层51内形成在最下绝缘层55(半导体芯片41)侧，高电位线圈23在绝缘层51内相对于低电位线圈22形成在最上绝缘层56(绝缘主面52)侧。也就是说，高电位线圈23隔着低电位线圈22与半导体芯片41对向。低电位线圈22及高电位线圈23的配置部位任意。此外，高电位线圈23只要隔着1层以上的层间绝缘层57与低电位线圈22对向即可。

低电位线圈22及高电位线圈23之间的距离(也就是层间绝缘层57的积层数)根据低电位线圈22及高电位线圈23之间的绝缘耐压及电场强度适当调整。在所述方式中，低电位线圈22形成在从最下绝缘层55侧数起第3层的层间绝缘层57。在所述方式中，高电位线圈23形成在从最上绝缘层56侧数起第1层的层间绝缘层57。

低电位线圈22在层间绝缘层57中贯通第1绝缘层58及第2绝缘层59而埋入。低电位线圈22包含第1内侧末端24、第1外侧末端25、以及在第1内侧末端24及第1外侧末端25之间螺旋状迂回的第1螺旋部26。第1螺旋部26在俯视时以椭圆形状(长圆形状)延伸的螺旋状迂回。形成第1螺旋部26的最内周缘的部分在俯视时划分椭圆形状的第1内侧区域66。

第1螺旋部26的卷绕次数可为5以上30以下。第1螺旋部26的宽度可为0.1μm以上5μm以下。第1螺旋部26的宽度优选为1μm以上3μm以下。第1螺旋部26的宽度由正交于螺旋方向的方向的宽度定义。第1螺旋部26的第1卷绕间距可为0.1μm以上5μm以下。第1卷绕间距优选为1μm以上3μm以下。第1卷绕间距由第1螺旋部26中在正交于螺旋方向的方向上相邻的2个部分之间的距离定义。

第1螺旋部26的卷绕形状及第1内侧区域66的平面形状任意，并不限定于图5等所示的方式。第1螺旋部26在俯视时也可卷绕为三角形状、四边形状等多边形状、或圆形状。第1内侧区域66也可根据第1螺旋部26的卷绕形状，在俯视时划分为三角形状、四边形状等多边形状、或圆形状。

低电位线圈22可包含钛、氮化钛、铜、铝及钨中的至少1种。低电位线圈22也可具有包含势垒层及本体层的积层构造。势垒层在层间绝缘层57内划分凹槽空间。势垒层可包含钛及氮化钛中的至少1种。本体层可包含铜、铝及钨中的至少1种。

高电位线圈23在层间绝缘层57中贯通第1绝缘层58及第2绝缘层59而埋入。高电位线圈23包含第2内侧末端27、第2外侧末端28、以及在第2内侧末端27及第2外侧末端28之间螺旋状迂回的第2螺旋部29。第2螺旋部29在俯视时以椭圆形状(长圆形状)延伸的螺旋状迂回。在所述方式中，形成第2螺旋部29的最内周缘的部分在俯视时划分椭圆形状的第2内侧区域67。第2螺旋部29的第2内侧区域67于法线方向Z上与第1螺旋部26的第1内侧区域66对向。

第2螺旋部29的卷绕次数可为5以上30以下。第2螺旋部29相对于第1螺旋部26的卷绕次数的卷绕次数根据应升压的电压值进行调整。第2螺旋部29的卷绕次数优选为超过第1螺旋部26的卷绕次数。当然，第2螺旋部29的卷绕次数可小于第1螺旋部26的卷绕次数，也可等于第1螺旋部26的卷绕次数。

第2螺旋部29的宽度可为0.1μm以上5μm以下。第2螺旋部29的宽度优选为1μm以上3μm以下。第2螺旋部29的宽度由正交于螺旋方向的方向的宽度定义。第2螺旋部29的宽度优选为等于第1螺旋部26的宽度。

第2螺旋部29的第2卷绕间距可为0.1μm以上5μm以下。第2卷绕间距优选为1μm以上3μm以下。第2卷绕间距由第2螺旋部29中在正交于螺旋方向的方向相邻的2个部分之间的距离定义。第2卷绕间距优选等于第1螺旋部26的第1卷绕间距。

第2螺旋部29的卷绕形状及第2内侧区域67的平面形状任意，并不限定于图6等所示的方式。第2螺旋部29在俯视时也可卷绕为三角形状、四边形状等多边形状、或圆形状。第2内侧区域67也可根据第2螺旋部29的卷绕形状，在俯视时划分为三角形状、四边形状等多边形状、或圆形状。

高电位线圈23优选为由与低电位线圈22相同的导电材料形成。也就是说，高电位线圈23与低电位线圈22同样，优选为包含势垒层及本体层。

参考图4，半导体装置5包含多个(在本图中为12个)低电位端子11、及多个(在本图中为12个)高电位端子12。多个低电位端子11分别电连接于对应的变压器21A～21D的低电位线圈22。多个高电位端子12分别电连接于对应的变压器21A～21D的高电位线圈23。

多个低电位端子11形成在绝缘层51的绝缘主面52之上。具体来说，多个低电位端子11从多个变压器21A～21D于第2方向Y空出间隔地形成在绝缘侧壁53B侧的区域，空出间隔地排列于第1方向X。

多个低电位端子11包含第1低电位端子11A、第2低电位端子11B、第3低电位端子11C、第4低电位端子11D、第5低电位端子11E及第6低电位端子11F。在所述方式中，多个低电位端子11A～11F各形成2个。多个低电位端子11A～11F的个数任意。

第1低电位端子11A于俯视时在第2方向Y与第1变压器21A对向。第2低电位端子11B于俯视时在第2方向Y与第2变压器21B对向。第3低电位端子11C于俯视时在第2方向Y与第3变压器21C对向。第4低电位端子11D于俯视时在第2方向Y与第4变压器21D对向。第5低电位端子11E于俯视时形成在第1低电位端子11A及第2低电位端子11B之间的区域。第6低电位端子11F于俯视时形成在第3低电位端子11C及第4低电位端子11D之间的区域。

第1低电位端子11A电连接于第1变压器21A(低电位线圈22)的第1内侧末端24。第2低电位端子11B电连接于第2变压器21B(低电位线圈22)的第1内侧末端24。第3低电位端子11C电连接于第3变压器21C(低电位线圈22)的第1内侧末端24。第4低电位端子11D电连接于第4变压器21D(低电位线圈22)的第1内侧末端24。

第5低电位端子11E电连接于第1变压器21A(低电位线圈22)的第1外侧末端25及第2变压器21B(低电位线圈22)的第1外侧末端25。第6低电位端子11F电连接于第3变压器21C(低电位线圈22)的第1外侧末端25及第4变压器21D(低电位线圈22)的第1外侧末端25。

多个高电位端子12从多个低电位端子11空出间隔地形成在绝缘层51的绝缘主面52之上。具体来说，多个高电位端子12从多个低电位端子11于第2方向Y空出间隔地形成在绝缘侧壁53A侧的区域，空出间隔地排列于第1方向X。

多个高电位端子12于俯视时分别形成在接近对应的变压器21A～21D的区域。高电位端子12接近变压器21A～21D是指，于俯视时高电位端子12及变压器21之间的距离未达低电位端子11及高电位端子12之间的距离。

具体来说，多个高电位端子12以于俯视时沿第1方向X与多个变压器21A～21D对向的方式，沿第1方向X空出间隔地形成。更具体来说，多个高电位端子12以于俯视时位于高电位线圈23的第2内侧区域67及相邻的高电位线圈23之间的区域的方式，沿第1方向X空出间隔地形成。由此，多个高电位端子12于俯视时与多个变压器21A～21D排成一列地排列在第1方向X。

多个高电位端子12包含第1高电位端子12A、第2高电位端子12B、第3高电位端子12C、第4高电位端子12D、第5高电位端子12E及第6高电位端子12F。在所述方式中，多个高电位端子12A～12F各形成2个。多个高电位端子12A～12F的个数任意。

第1高电位端子12A于俯视时形成在第1变压器21A(高电位线圈23)的第2内侧区域67。第2高电位端子12B于俯视时形成在第2变压器21B(高电位线圈23)的第2内侧区域67。第3高电位端子12C于俯视时形成在第3变压器21C(高电位线圈23)的第2内侧区域67。第4高电位端子12D于俯视时形成在第4变压器21D(高电位线圈23)的第2内侧区域67。第5高电位端子12E于俯视时形成在第1变压器21A及第2变压器21B之间的区域。第6高电位端子12F于俯视时形成在第3变压器21C及第4变压器21D之间的区域。

第1高电位端子12A电连接于第1变压器21A(高电位线圈23)的第2内侧末端27。第2高电位端子12B电连接于第2变压器21B(高电位线圈23)的第2内侧末端27。第3高电位端子12C电连接于第3变压器21C(高电位线圈23)的第2内侧末端27。第4高电位端子12D电连接于第4变压器21D(高电位线圈23)的第2内侧末端27。

第5高电位端子12E电连接于第1变压器21A(高电位线圈23)的第2外侧末端28及第2变压器21B(高电位线圈23)的第2外侧末端28。第6高电位端子12F电连接于第3变压器21C(高电位线圈23)的第2外侧末端28及第4变压器21D(高电位线圈23)的第2外侧末端28。

参考图5～图7，半导体装置5包含分别形成在绝缘层51内的第1低电位配线31、第2低电位配线32、第1高电位配线33及第2高电位配线34。在所述方式中，形成着多个第1低电位配线31、多个第2低电位配线32、多个第1高电位配线33及多个第2高电位配线34。

第1低电位配线31及第2低电位配线32将第1变压器21A的低电位线圈22及第2变压器21B的低电位线圈22固定为相同电位。此外，第1低电位配线31及第2低电位配线32将第3变压器21C的低电位线圈22及第4变压器21D的低电位线圈22固定为相同电位。在所述方式中，第1低电位配线31及第2低电位配线32将变压器21A～21D的所有低电位线圈22固定为相同电位。

第1高电位配线33及第2高电位配线34将第1变压器21A的高电位线圈23及第2变压器21B的高电位线圈23固定为相同电位。此外，第1高电位配线33及第2高电位配线34将第3变压器21C的高电位线圈23及第4变压器21D的高电位线圈23固定为相同电位。在所述方式中，第1高电位配线33及第2高电位配线34将变压器21A～21D的所有高电位线圈23固定为相同电位。

多个第1低电位配线31分别电连接于对应的低电位端子11A～11D及对应的变压器21A～21D(低电位线圈22)的第1内侧末端24。多个第1低电位配线31具有同样的构造。以下，以连接于第1低电位端子11A及第1变压器21A的第1低电位配线31的构造为例进行说明。关于其它第1低电位配线31的构造的说明，适用连接于第1变压器21A的第1低电位配线31的构造的说明而省略。

第1低电位配线31包含贯通配线71、低电位连接配线72、引出配线73、第1连接插塞电极74、第2连接插塞电极75、1个或多个(在所述方式中为多个)焊盘插塞电极76、及1个或多个(在所述方式中为多个)衬底插塞电极77。

贯通配线71、低电位连接配线72、引出配线73、第1连接插塞电极74、第2连接插塞电极75、焊盘插塞电极76及衬底插塞电极77优选为分别由与低电位线圈22等相同的导电材料形成。也就是说，贯通配线71、低电位连接配线72、引出配线73、第1连接插塞电极74、第2连接插塞电极75、焊盘插塞电极76及衬底插塞电极77与低电位线圈22等同样，优选为各自包含势垒层及本体层。

贯通配线71于绝缘层51中贯通多个层间绝缘层57，以沿法线方向Z延伸的柱状延伸。在所述方式中，贯通配线71于绝缘层51中形成在最下绝缘层55及最上绝缘层56之间的区域。贯通配线71具有最上绝缘层56侧的上端部、及最下绝缘层55侧的下端部。贯通配线71的上端部形成在与高电位线圈23相同的层间绝缘层57，由最上绝缘层56覆盖。贯通配线71的下端部形成在与低电位线圈22相同的层间绝缘层57。

在所述方式中，贯通配线71包含第1电极层78、第2电极层79及多个配线插塞电极80。在贯通配线71中，第1电极层78、第2电极层79及配线插塞电极80分别由与低电位线圈22等相同的导电材料形成。也就是说，第1电极层78、第2电极层79及配线插塞电极80与低电位线圈22等同样，各自包含势垒层及本体层。

第1电极层78形成贯通配线71的上端部。第2电极层79形成贯通配线71的下端部。第1电极层78形成为岛状，于法线方向Z与低电位端子11(第1低电位端子11A)对向。第2电极层79形成为岛状，于法线方向Z与第1电极层78对向。

多个配线插塞电极80分别埋设在位于第1电极层78及第2电极层79之间的区域的多个层间绝缘层57。多个配线插塞电极80以相互电连接的方式从最下绝缘层55朝向最上绝缘层56积层、且将第1电极层78及第2电极层79电连接。多个配线插塞电极80各自具有未达第1电极层78的平面面积及第2电极层79的平面面积的平面面积。

另外，多个配线插塞电极80的积层数与多个层间绝缘层57的积层数一致。在所述方式中，6个配线插塞电极80埋设在各层间绝缘层57内，但埋设在各层间绝缘层57内的配线插塞电极80的个数任意。当然，也可形成贯通多个层间绝缘层57的1个或多个配线插塞电极80。

低电位连接配线72在与低电位线圈22相同的层间绝缘层57内，形成在第1变压器21A(低电位线圈22)的第1内侧区域66。低电位连接配线72形成为岛状，于法线方向Z与高电位端子12(第1高电位端子12A)对向。低电位连接配线72优选为具有超过配线插塞电极80的平面面积的平面面积。低电位连接配线72电连接于低电位线圈22的第1内侧末端24。

引出配线73于层间绝缘层57内形成在半导体芯片41及贯通配线71之间的区域。在所述方式中，引出配线73形成在从最下绝缘层55数起第1层的层间绝缘层57内。引出配线73包含一侧的第1端部、另一侧的第2端部、以及连接第1端部及第2端部的配线部。引出配线73的第1端部位于半导体芯片41及贯通配线71的下端部之间的区域。引出配线73的第2端部位于半导体芯片41及低电位连接配线72之间的区域。配线部沿着半导体芯片41的第1主面42延伸，于第1端部及第2端部之间的区域带状延伸。

第1连接插塞电极74于层间绝缘层57内形成在贯通配线71及引出配线73之间的区域，电连接于贯通配线71及引出配线73的第1端部。第2连接插塞电极75于层间绝缘层57内形成在低电位连接配线72及引出配线73之间的区域，电连接于低电位连接配线72和引出配线73的第2端部。

多个焊盘插塞电极76于最上绝缘层56内形成在低电位端子11(第1低电位端子11A)及贯通配线71之间的区域，分别电连接于低电位端子11及贯通配线71的上端部。多个衬底插塞电极77于最下绝缘层55内形成在半导体芯片41及引出配线73之间的区域。在所述方式中，衬底插塞电极77形成在半导体芯片41及引出配线73的第1端部之间的区域，分别电连接于半导体芯片41及引出配线73的第1端部。

参考图6及图7，多个第1高电位配线33分别电连接于对应的高电位端子12A～12D及对应的变压器21A～21D(高电位线圈23)的第2内侧末端27。多个第1高电位配线33各自具有同样的构造。以下，以连接于第1高电位端子12A及第1变压器21A的第1高电位配线33的构造为例进行说明。关于其它第1高电位配线33的构造的说明，适用连接于第1变压器21A的第1高电位配线33的构造的说明而省略。

第1高电位配线33包含高电位连接配线81、及1个或多个(在所述方式中为多个)焊盘插塞电极82。高电位连接配线81及焊盘插塞电极82优选为由与低电位线圈22等相同的导电材料形成。也就是说，高电位连接配线81及焊盘插塞电极82与低电位线圈22等同样，优选为包含势垒层及本体层。

高电位连接配线81在与高电位线圈23相同的层间绝缘层57内，形成在高电位线圈23的第2内侧区域67。高电位连接配线81形成为岛状，于法线方向Z与高电位端子12(第1高电位端子12A)对向。高电位连接配线81电连接于高电位线圈23的第2内侧末端27。高电位连接配线81于俯视时从低电位连接配线72空出间隔地形成，于法线方向Z不与低电位连接配线72对向。由此，低电位连接配线72与高电位连接配线81之间的绝缘距离增加，绝缘层51的绝缘耐压提高。

多个焊盘插塞电极82于最上绝缘层56内形成在高电位端子12(第1高电位端子12A)及高电位连接配线81之间的区域，分别电连接于高电位端子12及高电位连接配线81。多个焊盘插塞电极82于俯视时各自具有小于高电位连接配线81的平面面积的平面面积。

参考图7，低电位端子11及高电位端子12之间的距离D1优选为超过低电位线圈22及高电位线圈23之间的距离D2(D2＜D1)。距离D1优选为超过多个层间绝缘层57的总厚度DT(DT＜D1)。距离D2相对于距离D1的比D2/D1可为0.01以上0.1以下。距离D1优选为100μm以上500μm以下。距离D2也可为1μm以上50μm以下。距离D2优选为5μm以上25μm以下。距离D1及距离D2的值任意，根据应实现的绝缘耐压适当进行调整。

参考图6及图7，半导体装置5包含于俯视时以位于变压器21A～21D周围的方式埋设于绝缘层51内的虚拟图案85。

虚拟图案85由与高电位线圈23及低电位线圈22不同的图案(不连续的图案)形成，相对于变压器21A～21D独立。也就是说，虚拟图案85不作为变压器21A～21D发挥功能。虚拟图案85作为在变压器21A～21D中遮蔽低电位线圈22及高电位线圈23之间的电场，抑制相对于高电位线圈23的电场集中的屏蔽导体层形成。在所述方式中，虚拟图案85在每单位面积中以与高电位线圈23的线密度相等的线密度迂回。虚拟图案85的线密度与高电位线圈23的线密度相等，意味着虚拟图案85的线密度落在高电位线圈23的线密度的±20％的范围内。

绝缘层51内部的虚拟图案85的深度位置任意，根据应缓和的电场强度进行调整。虚拟图案85优选为形成在法线方向Z上相对于低电位线圈22接近高电位线圈23的区域。另外，虚设虚拟图案85在法线方向Z上接近高电位线圈23，意味着法线方向Z上，虚设虚拟图案85及高电位线圈23之间的距离未达虚拟图案85及低电位线圈22之间的距离。

在这种情况下，能够适当抑制相对于高电位线圈23的电场集中。法线方向Z上，虚拟图案85及高电位线圈23之间的距离越小，越能够抑制相对于高电位线圈23的电场集中。虚拟图案85优选为形成在与高电位线圈23相同的层间绝缘层57内。在这种情况下，能够更适当地抑制相对于高电位线圈23的电场集中。虚拟图案85包含电状态不同的多个虚拟图案。虚拟图案85也可包含高电位虚拟图案。

绝缘层51内部的高电位虚拟图案86的深度位置任意，根据应缓和的电场强度进行调整。高电位虚拟图案86优选为形成在法线方向Z上相对于低电位线圈22接近高电位线圈23的区域。高电位虚拟图案86在法线方向Z上接近高电位线圈23，意味着法线方向Z上，高电位虚拟图案86及高电位线圈23之间的距离未达高电位虚拟图案86及低电位线圈22之间的距离。

虚拟图案85包含以位于变压器21A～21D周围的方式，以电浮动状态形成在绝缘层51内的浮动虚拟图案。

在所述方式中，浮动虚拟图案于俯视时局部覆盖高电位线圈23周围的区域、且以使其局部露出的方式以紧密的线状迂回。浮动虚拟图案可形成为有端状，也可形成为无端状。

绝缘层51内部的浮动虚拟图案的深度位置任意，根据应缓和的电场强度进行调整。

浮游线的个数任意，根据应缓和的电场强度进行调整。浮游虚拟图案也可由多个浮游线构成。

参考图7，半导体装置5包含器件区域62中形成于半导体芯片41的第1主面42的第2功能器件60。第2功能器件60使用半导体芯片41的第1主面42的表层部、及/或半导体芯片41的第1主面42上的区域而形成，由绝缘层51(最下绝缘层55)覆盖。在图7中，由第1主面42的表层部所示的虚线简略表示出第2功能器件60。

第2功能器件60经由低电位配线电连接于低电位端子11，经由高电位配线电连接于高电位端子12。低电位配线除了以连接于第2功能器件60的方式迂回到绝缘层51内这点以外，具有与第1低电位配线31(第2低电位配线32)同样的构造。高电位配线除了以连接于第2功能器件60的方式迂回到绝缘层51内这点以外，具有与第1高电位配线33(第2高电位配线34)同样的构造。省略第2功能器件60的低电位配线及高电位配线的具体说明。

第2功能器件60可包含被动器件、半导体整流器件及半导体开关器件中的至少1种。第2功能器件60也可包含将被动器件、半导体整流器件及半导体开关器件中的任意2种以上器件选择性组合的电路网。电路网可形成集成电路的一部分或全部。

被动器件可包含半导体被动器件。被动器件也可包含电阻及电容器中的任一个或两个。半导体整流器件可包含pn接合二极管、PIN二极管、齐纳二极管、肖特基势垒二极管及快速恢复二极管中的至少1种。半导体开关器件可包含BJT[Bipolar JunctionTransistor：双极接面晶体管]、MISFET[Metal Insulator Field Effect Transistor：金属绝缘体场效应晶体管]、IGBT[Insulated Gate Bipolar Junction Transistor：绝缘栅双极接面晶体管]及JFET[Junction Field Effect Transistor：接面场效应晶体管]中的至少1种。

参考图5～图7，半导体装置5还包含埋设在绝缘层51内的密封导体61。密封导体61于俯视时从绝缘侧壁53A～53D空出间隔地以壁状埋设于绝缘层51内，将绝缘层51划分为器件区域62及外侧区域63。密封导体61抑制从外侧区域63向器件区域62的水分进入及裂纹进入。

器件区域62是包含第1功能器件45(多个变压器21)、第2功能器件60、多个低电位端子11、多个高电位端子12、第1低电位配线31、第2低电位配线32、第1高电位配线33、第2高电位配线34及虚拟图案85的区域。外侧区域63是器件区域62外的区域。

密封导体61与器件区域62电切断。具体来说，密封导体61与第1功能器件45(多个变压器21)、第2功能器件60、多个低电位端子11、多个高电位端子12、第1低电位配线31、第2低电位配线32、第1高电位配线33、第2高电位配线34及虚拟图案85电切断。更具体来说，密封导体61被固定为电浮动状态。密封导体61不形成与器件区域62相连的电流路径。

密封导体61于俯视时以沿着绝缘侧壁53A～53D的带状形成。在所述方式中，密封导体61于俯视时形成为四边环状(具体来说为长方形环状)。由此，密封导体61于俯视时划分四边形状(具体来说为长方形状)的器件区域62。此外，密封导体61于俯视时划分包围器件区域62的四边环状(具体来说为长方形环状)的外侧区域63。

具体来说，密封导体61具有绝缘主面52侧的上端部、半导体芯片41侧的下端部、以及在上端部及下端部之间壁状延伸的壁部。在所述方式中，密封导体61的上端部从绝缘主面52向半导体芯片41侧空出间隔地形成，且位于绝缘层51内。在所述方式中，密封导体61的上端部由最上绝缘层56覆盖。密封导体61的上端部也可由1个或多个层间绝缘层57覆盖。密封导体61的上端部也可从最上绝缘层56露出。密封导体61的下端部从半导体芯片41向上端部侧空出间隔地形成。

这样，在所述方式中，密封导体61以相对于多个低电位端子11及多个高电位端子12位于半导体芯片41侧的方式埋设于绝缘层51内。此外，密封导体61在绝缘层51内，在平行于绝缘主面52的方向与第1功能器件45(多个变压器21)、第1低电位配线31、第2低电位配线32、第1高电位配线33、第2高电位配线34及虚拟图案85对向。密封导体61也可在绝缘层51内，在平行于绝缘主面52的方向与第2功能器件60的一部分对向。

密封导体61包含多个密封插塞导体64、及1个或多个(在所述方式中为多个)密封通路导体65。密封通路导体65的个数任意。多个密封插塞导体64中最上的密封插塞导体64形成密封导体61的上端部。多个密封通路导体65分别形成密封导体61的下端部。密封插塞导体64及密封通路导体65优选为由与低电位线圈22相同的导电材料形成。也就是说，密封插塞导体64及密封通路导体65与低电位线圈22等同样，优选为包含势垒层及本体层。

多个密封插塞导体64分别埋入到多个层间绝缘层57，于俯视时分别形成为包围器件区域62的四边环状(具体来说为长方形环状)。多个密封插塞导体64以相互连接的方式从最下绝缘层55朝向最上绝缘层56而积层。多个密封插塞导体64的积层数与多个层间绝缘层57的积层数一致。当然，也可形成贯通多个层间绝缘层57的1个或多个密封插塞导体64。

如果由多个密封插塞导体64的集合体形成1个环状的密封导体61，那么多个密封插塞导体64无需全部形成为环状。例如，多个密封插塞导体64中的至少1个可形成为有端状。此外，也可将多个密封插塞导体64的至少1个分割为多个有端带状部分。但是，鉴于水分及裂纹进入器件区域62的风险，优选为多个密封插塞导体64形成为无端状(环状)。

多个密封通路导体65于最下绝缘层55中分别形成在半导体芯片41及密封插塞导体64之间的区域。多个密封通路导体65与半导体芯片41空出间隔地形成，连接于密封插塞导体64。多个密封通路导体65具有未达密封插塞导体64的平面面积的平面面积。在形成单一的密封通路导体65的情况下，单一的密封通路导体65也可具有密封插塞导体64的平面面积以上的平面面积。

密封导体61的宽度可为0.1μm以上10μm以下。密封导体61的宽度优选为1μm以上5μm以下。密封导体61的宽度由与密封导体61延伸的方向正交的方向的宽度定义。

参考图7及图8，半导体装置5还包含介在于半导体芯片41及密封导体61之间、并将密封导体61与半导体芯片41电切断的分离构造130。分离构造130优选为包含绝缘体。在所述方式中，分离构造130包含形成在半导体芯片41的第1主面42的场绝缘膜131。

场绝缘膜131包含氧化膜(氧化硅膜)及氮化膜(氮化硅膜)中的至少一种。场绝缘膜131优选为包含LOCOS(local oxidation of silicon：硅的局部氧化)膜，所述LOCOS膜作为通过半导体芯片41的第1主面42的氧化而形成的氧化膜的一例。场绝缘膜131的厚度只要能够将半导体芯片41及密封导体61绝缘即为任意。场绝缘膜131的厚度可为0.1μm以上5μm以下。

分离构造130形成于半导体芯片41的第1主面42，于俯视时以沿着密封导体61的带状延伸。在所述方式中，分离构造130于俯视时形成为四边环状(具体来说为长方形环状)。分离构造130具有与密封导体61的下端部(密封通路导体65)连接的连接部132。连接部132也可形成密封导体61的下端部(密封通路导体65)朝向半导体芯片41侧咬入的锚固部。当然，连接部132也可相对于分离构造130的主面形成为齐平面。

分离构造130包含器件区域62侧的内端部130A、外侧区域63侧的外端部130B、以及内端部130A及外端部130B之间的本体部130C。内端部130A于俯视时划分形成着第2功能器件60的区域(也就是器件区域62)。内端部130A也可与形成在半导体芯片41的第1主面42的绝缘膜(未图示)一体形成。

外端部130B从半导体芯片41的芯片侧壁44A～44D露出，与半导体芯片41的芯片侧壁44A～44D相连。更具体来说，外端部130B相对于半导体芯片41的芯片侧壁44A～44D形成为齐平面。外端部130B在半导体芯片41的芯片侧壁44A～44D及绝缘层51的绝缘侧壁53A～53D之间形成齐平面的研削面。当然，在其它方式中，外端部130B也可与芯片侧壁44A～44D空出间隔地形成在第1主面42内。

本体部130C具有相对于半导体芯片41的第1主面42几乎平行延伸的平坦面。本体部130C具有与密封导体61的下端部(密封通路导体65)连接的连接部132。连接部132形成在本体部130C中与内端部130A及外端部130B空出间隔的部分。分离构造130除场绝缘膜131之外，还可采用各种方式。

参考图7，半导体装置5还包含以覆盖密封导体61的方式形成在绝缘层51的绝缘主面52上的无机绝缘层140。无机绝缘层140也可称为钝化层。无机绝缘层140从绝缘主面52上保护绝缘层51及半导体芯片41。

在所述方式中，无机绝缘层140具有包含第1无机绝缘层141及第2无机绝缘层142的积层构造。第1无机绝缘层141也可包含氧化硅。第1无机绝缘层141优选为包含无杂质添加的氧化硅也就是USG(undoped silicate glass：无掺杂的硅玻璃)。第1无机绝缘层141的厚度可为50nm以上5000nm以下。第2无机绝缘层142可包含氮化硅。第2无机绝缘层142的厚度可为500nm以上5000nm以下。通过增大无机绝缘层140的总厚度，能够提高高电位线圈23上的绝缘耐压。

在第1无机绝缘层141包含USG、第2无机绝缘层142包含氮化硅的情况下，USG的绝缘破坏电压(V/cm)超过氮化硅的绝缘破坏电压(V/cm)。因此，在将无机绝缘层140厚化的情况下，优选为形成比第2无机绝缘层142厚的第1无机绝缘层141。

第1无机绝缘层141可包含作为氧化硅的一例的BPSG(boron doped phosphorsilicate glass：硼磷硅玻璃)及PSG(phosphorus silicate glass：磷硅玻璃)中的至少一种。但是，在这种情况下，因为在氧化硅内包含杂质(硼或磷)，所以为了提高高电位线圈23上的绝缘耐压，特别优选为形成包含USG的第1无机绝缘层141。当然，无机绝缘层140也可单层构造，所述单层构造包含第1无机绝缘层141及第2无机绝缘层142中的任一个。

无机绝缘层140覆盖密封导体61的全域，具有形成在密封导体61外的区域的多个低电位焊盘开口143及多个高电位焊盘开口144。多个低电位焊盘开口143分别使多个低电位端子11露出。多个高电位焊盘开口144分别使多个高电位端子12露出。无机绝缘层140可具有爬上低电位端子11的周缘部的重叠部。无机绝缘层140也可具有爬上高电位端子12的周缘部的重叠部。

半导体装置5还包含形成在无机绝缘层140上的有机绝缘层145。有机绝缘层145可包含感光性树脂。有机绝缘层145也可包含聚酰亚胺、聚酰胺及聚苯并恶唑中的至少1种。在所述方式中，有机绝缘层145包含聚酰亚胺。有机绝缘层145的厚度可为1μm以上50μm以下。

有机绝缘层145的厚度优选为超过无机绝缘层140的总厚度。此外，无机绝缘层140及有机绝缘层145的总厚度优选为低电位线圈22及高电位线圈23之间的距离D2以上。在这种情况下，无机绝缘层140的总厚度优选为2μm以上10μm以下。此外，有机绝缘层145的厚度优选为5μm以上50μm以下。根据这些构造，能够抑制无机绝缘层140及有机绝缘层145的厚化，同时能够通过无机绝缘层140及有机绝缘层145的积层膜适当提高高电位线圈23上的绝缘耐压。

有机绝缘层145包含覆盖低电位侧区域的第1部分146及覆盖高电位侧区域的第2部分147。第1部分146隔着无机绝缘层140覆盖密封导体61。第1部分146在密封导体61外的区域具有分别使多个低电位端子11(低电位焊盘开口143)露出的多个低电位端子开口148。第1部分146也可具有爬上低电位焊盘开口143的周缘(重叠部)的重叠部。

第2部分147从第1部分146空出间隔地形成，使无机绝缘层140从与第1部分146之间露出。第2部分147具有分别使多个高电位端子12(高电位焊盘开口144)露出的多个高电位端子开口149。第2部分147也可具有爬上高电位焊盘开口144的周缘(重叠部)的重叠部。

第2部分147统一覆盖变压器21A～21D及虚拟图案85。具体来说，第2部分147统一覆盖多个高电位线圈23、多个高电位端子12、第1高电位虚拟图案87(包含第1图案93、第2图案94、及第3图案95)、第2高电位虚拟图案88及浮动虚拟图案121。

本发明的实施方式还能够以其它方式实施。在所述实施方式中，已对形成第1功能器件45及第2功能器件60的例子进行说明。但是，也可采用不具有第1功能器件45而只具有第2功能器件60的方式。在这种情况下，可去除虚拟图案85。根据所述构造，关于第2功能器件60，能够发挥与第1实施方式所述的效果(虚拟图案85的效果除外)同样的效果。

也就是说，在经由低电位端子11及高电位端子12向第2功能器件60施加电压的情况下，能够抑制高电位端子12及密封导体61之间的意外导通。此外，在经由低电位端子11及高电位端子12向第2功能器件60施加电压的情况下，能够抑制低电位端子11及密封导体61之间的意外导通。

此外，在所述实施方式中，已对形成第2功能器件60的例子进行说明。但是，第2功能器件60并非必需，也可去除。

此外，在所述实施方式中，已对形成虚拟图案85的例子进行说明。但是，虚拟图案85并非必需，也可去除。

此外，在所述实施方式中，已对第1功能器件45由包含多个变压器21的多通道型构成的例子进行说明。但是，也可采用由包含单一的变压器21的单通道型构成的第1功能器件45。

＜变压器排列＞

图9是示意性表示2通道型的变压器芯片300(相当于之前的半导体装置5)中的变压器排列的一例的俯视图(俯视图)。本图的变压器芯片300具有第1变压器301、第2变压器302、第3变压器303、第4变压器304、第1保护环305、第2保护环306、焊盘a1～a8、焊盘b1～b8、焊盘c1～c4、及焊盘d1～d4。

在变压器芯片300中，在形成第1变压器301的二次侧线圈L1s的一端连接着焊盘a1及b1，在二次侧线圈L1s的另一端连接着焊盘c1及d1。在形成第2变压器302的二次侧线圈L2s的一端连接着焊盘a2及b2，在二次侧线圈L2s的另一端连接着焊盘c1及d1。

此外，在形成第3变压器303的二次侧线圈L3s的一端连接着焊盘a3及b3，在二次侧线圈L3s的另一端连接着焊盘c2及d2。在形成第4变压器304的二次侧线圈L4s的一端连接着焊盘a4及b4，在二次侧线圈L4s的另一端连接着焊盘c2及d2。

另外，形成第1变压器301的一次侧线圈、形成第2变压器302的一次侧线圈、形成第3变压器303的一次侧线圈、及形成第4变压器304的一次侧线圈均未在本图中明示出。但是，一次侧线圈各自具有基本上与二次侧线圈L1s～L4s同样的构成，以分别与二次侧线圈L1s～L4s对向的形式配置在二次侧线圈L1s～L4s各自的正下方。

也就是说，在形成第1变压器301的一次侧线圈的一端连接着焊盘a5及b5，在一次侧线圈的另一端连接着焊盘c3及d3。此外，在形成第2变压器302的一次侧线圈的一端连接着焊盘a6及b6，在一次侧线圈的另一端连接着焊盘c3及d3。

此外，在形成第3变压器303的一次侧线圈的一端连接着焊盘a7及b7，在一次侧线圈的另一端连接着焊盘c4及d4。此外，在形成第4变压器304的一次侧线圈的一端连接着焊盘a8及b8，在一次侧线圈的另一端连接着焊盘c4及d4。

但是，所述焊盘a5～a8、焊盘b5～b8、焊盘c3及c4、以及、焊盘d3及d4经由未图示的通路从变压器芯片300的内部引出到表面。

所述多个焊盘中的焊盘a1～a8分别相当于第1电流供给用焊盘，焊盘b1～b8分别相当于第1电压测定用焊盘。此外，焊盘c1～c4分别相当于第2电流供给用焊盘，焊盘d1～d4分别相当于第2电压测定用焊盘。

因此，如果为本构成例的变压器芯片300，那么在其不良品检查时能够正确测定各线圈的串联电阻成分。因此，不仅能够拒绝产生各线圈的断线的不良品，而且也能够适当拒绝产生各线圈的电阻值异常(例如线圈彼此的中途短路)的不良品，进而能够事先防止不良品流出市场。

另外，关于通过所述不良品检查的变压器芯片300，只要将所述多个焊盘用作与一次侧芯片及二次侧芯片(例如之前的控制器芯片210及驱动器芯片220)的连接机构即可。

具体来说，焊盘a1及b1、焊盘a2及b2、焊盘a3及b3、以及焊盘a4及b4分别连接于二次侧芯片的信号输入端或信号输出端即可。此外，焊盘c1及d1、以及焊盘c2及d2分别连接于二次侧芯片的共通电压施加端(GND2)即可。

另一方面，焊盘a5及b5、焊盘a6及b6、焊盘a7及b7、以及焊盘a8及b8分别连接于一次侧芯片的信号输入端或信号输出端即可。此外，焊盘c3及d3、以及焊盘c4及d4分别连接于一次侧芯片的共通电压施加端(GND1)即可。

这里，如图9所示，第1变压器301～第4变压器304按照各信号传递方向中的每一个进行耦合而排列。如果根据本图叙述，例如从一次侧芯片朝向二次侧芯片传递信号的第1变压器301与第2变压器302通过第1保护环305成为第1对。此外，例如从二次侧芯片朝向一次侧芯片传递信号的第3变压器303与第4变压器304通过第2保护环306成为第2对。

进行这种耦合的理由在于，在使分别形成第1变压器301～第4变压器304的一次侧线圈与二次侧线圈以于变压器芯片300的衬底上下方向堆叠的形式积层形成的情况下，在一次侧线圈与二次侧线圈之间确保耐压。但是，第1保护环305、及第2保护环306未必是必须的构成要素。

另外，第1保护环305及第2保护环306分别经由焊盘e1及e2连接于接地端等低阻抗配线即可。

此外，在变压器芯片300中，在二次侧线圈L1s与二次侧线圈L2s之间共用焊盘c1及d1。此外，在二次侧线圈L3s与二次侧线圈L4s之间共用焊盘c2及d2。此外，在一次侧线圈L1p与一次侧线圈L2p之间共用焊盘c3及d3。此外，在对应的各一次侧线圈之间共用焊盘c4及d4。通过设为这种构成，能够削减焊盘数，实现变压器芯片300的小型化。

此外，如图9所示，分别形成第1变压器301～第4变压器304的一次侧线圈与二次侧线圈于俯视变压器芯片300时，期望以成为长方形状(或圆角的轨道状)的方式卷绕。通过设为这种构成，一次侧线圈与二次侧线圈相互重叠的部分的面积变大，能够提高变压器的传递效率。

当然，本图的变压器排列只是一个例子，线圈的个数、形状、配置及焊盘的配置任意。此外，到此为止说明的芯片构造及变压器排列等能够应用于将线圈集成到半导体芯片上的半导体装置全体。

＜信号传递装置(概略构成)＞

图10是表示信号传递装置(所谓的绝缘通信IC[integrated circuit：集成电路])的一般性概略构成的图。本构成例的信号传递装置400具备发送电路410、绝缘传输路420及接收电路430。

发送电路410接收输入脉冲信号IN并输出发送脉冲信号S31。

绝缘传输路420将发送电路410与接收电路430之间绝缘、且将从发送电路410输出的发送脉冲信号S31作为接收脉冲信号S32传递到接收电路430。绝缘传输路420包含线圈(例如变压器)、电容器或光学零件(例如光耦合器)作为绝缘传输元件。

接收电路430接收从绝缘传输路420输出的接收脉冲信号S32并输出输出脉冲信号OUT。另外，输出脉冲信号OUT例如也可为用于对电动机进行旋转驱动的驱动脉冲信号。

然而，用于绝缘通信的零件要求较高的可靠性。例如，对载于工业机器及车辆等的信号传递装置400要求即使绝缘传输路420故障也能够继续信号传递而使系统安全动作。

＜信号传递装置(第1比较例)＞

图11是表示信号传递装置400的第1比较例(＝与后述实施方式对比的故障对策的一例)的图。

本比较例的信号传递装置400以先前的概略构成(图10)为基础，且具备多个绝缘传输路(本图中为绝缘传输路421及422)作为绝缘传输路420。另外，绝缘传输路421是主要的传输路径。另一方面，绝缘传输路422是备用的传输路径。也就是说，在第1比较例的信号传递装置400中，以具有冗余性的方式使绝缘传输路420多工化(在本图中为2工化)。

例如，在绝缘传输路421没有发生故障时，如本图中的虚线箭头所示，经由绝缘传输路421进行信号传递。也就是说，绝缘传输路421将从发送电路410输出的发送脉冲信号S31作为接收脉冲信号S32传输到接收电路430。结果，将输入脉冲信号IN(＝输入数据列A1A2A3A4，其中A1～A4分别为1位(H/L)的数据)作为输出脉冲信号OUT(＝输出数据列A1A2A3A4)而传递。

图12是表示在第1比较例的信号传递装置400中，绝缘传输路421发生故障时的行为的图。

在绝缘传输路421因器件劣化或来自外部的负载等而故障的情况下，如本图中的虚线箭头所示，经由备用的绝缘传输路422进行信号传递。也就是说，绝缘传输路422将从发送电路410输出的发送脉冲信号S31作为接收脉冲信号S32传输到接收电路430。结果，将输入脉冲信号IN(＝输入数据列A1A2A3A4)作为输出脉冲信号OUT(＝输出数据列A1A2A3A4)而传递。

如果为第1比较例的信号传递装置400，那么即使主要的绝缘传输路421发生故障，也能够使用备用的绝缘传输路422继续信号传递。但是，需要具有在主绝缘传输路421未发生故障时不使用的备用的绝缘传输路422。因此，导致信号传递装置400的成本上升。

＜信号传递装置(第2比较例)＞

图13是表示信号传递装置400的第2比较例(＝与后述的实施方式对比的一般2通道的构成例)的图。

第2比较例的信号传递装置400与之前的第1比较例(图11)同样，具备多个绝缘传输路(在本图中为绝缘传输路421及422)作为绝缘传输路420。但是，绝缘传输路422不是绝缘传输路421的备用。信号传递装置400使用绝缘传输路421及422这两个并行实施同一方向的信号传递。

发送电路410接收第1通道的输入脉冲信号INA(＝输入数据列A1A2A3A4)，并输出第1通道的发送脉冲信号S31A(＝发送数据列A1A2A3A4)。

此外，发送电路410接收第2通道的输入脉冲信号INB(＝输入数据列B1B2B3B4)，并输出第2通道的发送脉冲信号S31B(＝发送数据列B1B2B3B4)。

绝缘传输路421将发送电路410与接收电路430之间绝缘、且将从发送电路410输出的第1通道的发送脉冲信号S31A作为第1通道的接收脉冲信号S32A传递到接收电路430。

此外，绝缘传输路422将发送电路410与接收电路430之间绝缘、且将从发送电路410输出的第2通道的发送脉冲信号S31B作为第2通道的接收脉冲信号S32B传递到接收电路430。

接收电路430接收从绝缘传输路421输出的第1通道的接收脉冲信号S32A，并输出第1通道的输出脉冲信号OUTA(＝输出数据列A1A2A3A4)。

此外，接收电路430接收从绝缘传输路422输出的第2通道的接收脉冲信号S32B，并输出第2通道的输出脉冲信号OUTB(＝输出数据列B1B2B3B4)。

在第2比较例的信号传递装置400中，如果绝缘传输路421及422中的至少一个发生故障，那么无法进行正确的信号传递。另外，如果仿照之前的第1比较例(图11)将绝缘传输路420多工化，那么能够保证信号传递的继续性。然而，如之前所述，问题在于信号传递装置400的成本会上升。

＜信号传递装置(实施方式)＞

图14是表示信号传递装置400的新的实施方式的图。本实施方式的信号传递装置400以之前的第2比较例(图13)为基础、且对发送电路410及接收电路430各自的内部信号处理施加了变更。

发送电路410根据输入脉冲信号INA(＝输入数据列A1A2A3A4)、与输入脉冲信号INB(＝输入数据列B1B2B3B4)，产生发送脉冲信号S31X(＝混合数据列A1B2A3B4)。

此外，发送电路410从输入脉冲信号INA(＝输入数据列A1A2A3A4)、与输入脉冲信号INB(＝输入数据列B1B2B3B4)，产生发送脉冲信号S31Y(＝混合数据列B1A2B3A4)。

如果根据本图叙述，那么关于发送电路410对输入脉冲信号INA(＝输入数据列A1A2A3A4)所含的数据A1～A4、与输入脉冲信号INB(＝输入数据列B1B2B3B4)所含的数据B1～B4，从开头起按每1位依次切换将各数据输出到绝缘传输路421及422的哪一个。

也就是说，发送电路410一边交替地替换数据A1～A4及数据B1～B4各自的输出目的地，一边产生发送脉冲信号S31X及S31Y。因此，第1通道的发送脉冲信号S31X成为包含第1通道的数据A1及A3与第2通道的数据B2及B4的混合数据列A1B2A3B4。此外，第2通道的发送脉冲信号S31Y成为包含第1通道的数据A2及A4与第2通道的数据B1及B3的混合数据列B1A2B3A4。

绝缘传输路421将发送电路410与接收电路430之间绝缘、且将从发送电路410输出的第1通道的发送脉冲信号S31X作为第1通道的接收脉冲信号S32X传输到接收电路430。也就是说，对绝缘传输路421传输混合数据列A1B2A3B4。

此外，绝缘传输路422将发送电路410与接收电路430之间绝缘、且将从发送电路410输出的第2通道的发送脉冲信号S31Y作为第2通道的接收脉冲信号S32Y传输到接收电路430。也就是说，对绝缘传输路422传输混合数据列B1A2B3A4。

接收电路430根据第1通道的接收脉冲信号S32X(＝混合数据列A1B2A3B4)、与第2通道的接收脉冲信号S32Y(＝混合数据列B1A2B3A4)，恢复相当于第1通道的输入脉冲信号INA的第1输出脉冲信号OUTA(＝输出数据列A1A2A3A4)。

此外，接收电路430根据第1通道的接收脉冲信号S32X(＝混合数据列A1B2A3B4)、与第2通道的接收脉冲信号S32Y(＝混合数据列B1A2B3A4)，恢复相当于第2通道的输入脉冲信号INB的第2输出脉冲信号OUTB(＝输出数据列B1B2B3B4)。

例如，考虑绝缘传输路421及422都未发生故障的情况。在这种情况下，如本图所示，混合数据列A1B2A3B4经由绝缘传输路421进行绝缘传输。此外，混合数据列B1A2B3A4经由绝缘传输路422进行绝缘传输。因此，在接收电路430中，恢复无数据丢失的输出脉冲信号OUTA及OUTB。结果，输入脉冲信号IN(＝输入数据列A1A2A3A4)作为输出脉冲信号OUT(＝输出数据列A1A2A3A4)被正确传递。

图15是表示在本实施方式的信号传递装置400中，在绝缘传输路422发生故障时的行为的图。

在绝缘传输路422因器件劣化或来自外部的负载等而故障的情况下，应经由绝缘传输路422传输的混合数据列B1A2B3A4丢失。另一方面，混合数据列A1B2A3B4经由无故障的绝缘传输路421传输到接收电路430。因此，在接收电路430中，虽然一部分数据丢失，但能恢复输出脉冲信号OUTA及OUTB。

如果根据本图叙述，那么接收电路430接收从绝缘传输路421输出的第1通道的接收脉冲信号S32X，并输出第1通道的输出脉冲信号OUTA(＝输出数据列A1(A1)A3(A3))。

此外，接收电路430接收从绝缘传输路421输出的第1通道的接收脉冲信号S32X，并输出第2通道的输出脉冲信号OUTB(＝输出数据列B2(B2)B4(B4))。

这样，如果是本实施方式的信号传递装置400，即使绝缘传输路421及422中的一个故障，仅通信速度降低而不会达到功能完全停止的状态，能够继续信号传递。因此，即使绝缘传输路420发生故障，也能够继续信号传递而使系统(工业机器及车辆等)持续安全动作。

此外，如果为本实施方式的信号传递装置400，那么与之前的第1比较例(图11)不同，无需备用的绝缘传输路。因此，也不会导致信号传递装置400的成本上升。

＜与数据的切换时序有关的考察＞

为了实现所述内部信号处理，如之前所述，首先需要在规定的切换时序，交替地替换输入脉冲信号INA(＝输入数据列A1A2A3A4)所含的数据A1～A4、与输入脉冲信号INB(＝输入数据列B1B2B3B4)所含的数据B1～B4的各输出目的地。

另外，交替地替换数据A1～A4的输出目的地的主体、与交替地替换数据B1～B4的输出目的地的主体均为发送电路410。因此，能够任意设定发送电路410中的所述切换时序。

另一方面，接收电路430与发送电路410不同步工作。因此，为了由接收电路430恢复输出脉冲信号OUTA及OUTB，需要从发送电路410向接收电路430通知所述切换时序。

作为最简单的方法，考虑只为了通知所述切换时序而追加另外的绝缘传输路。然而，在这种方法中，与之前的第1比较例(图11)相同，会导致信号传递装置400的成本上升。此外，当用于通知切换时序的绝缘传输路发生故障时，无法实现输出脉冲信号OUTA及OUTB双方的恢复，无法继续信号传递。

因此，鉴于所述考察，发送电路410在产生发送脉冲信号S31X(＝混合数据列A1B2A3B4)时，对每个数据附加切换时序标志STF。此外，发送电路410在产生发送脉冲信号S31Y(＝混合数据列B1A2B3A4)时，对每个数据附加切换时序标志STF。

接收电路430根据对每个数据附加的切换时序标志STF，恢复输出脉冲信号OUTA及OUTB。

＜切换时序标志(第1例)＞

图16是表示切换时序标志STF的第1例的图。在本图中，在数据D0的开头附加着切换时序标志STF。另外，第1例的切换时序标志STF包含不同逻辑电平的标志脉冲P0及P1。例如，标志脉冲P0可为高电平，标志脉冲P1可为低电平。

如本图的上段所示，在数据D0为低电平的情况下，以高电平的标志脉冲P0、低电平的标志脉冲P1、及低电平的数据D0连续的方式进行传输。另一方面，如本图的下段所示，在数据D0为高电平的情况下，以高电平的标志脉冲P0、低电平的标志脉冲P1、及高电平的数据D0连续的方式进行传输。

也就是说，切换时序标志STF不依赖于数据D0的逻辑电平，而总包含从高电平到低电平的脉冲边缘(下降边缘)。因此，接收电路430通过检测所述脉冲边缘，能够得知切换数据D0的输出目的地的时序。

＜接收电路＞

图17是表示接收电路430的一构成例的图。本构成例的接收电路430包含边缘检测部431、延迟部432、时钟分离部433、数据提取部434、及输出时序调整部435。

边缘检测部431接收经由绝缘传输路421(或422)从发送电路410传输的接收脉冲信号Sa。另外，接收脉冲信号Sa相当于之前的接收脉冲信号S32X(或S32Y)。边缘检测部431检测接收脉冲信号Sa所含的切换时序标志STF的脉冲边缘，并产生边缘检测信号Sd。另外，边缘检测部431在边缘检测信号Sd的产生处理时，内部产生反转接收脉冲信号Sb及延迟接收脉冲信号Sc(稍后叙述细节)。

延迟部432对边缘检测信号Sd给出规定的延迟并产生延迟边缘检测信号Se。

时钟分离部433将延迟边缘检测信号Se分离为多个时钟信号Sg及Sh。另外，时钟分离部433在时钟信号Sg及Sh的分离处理时，内部产生时钟分离信号Sf(稍后叙述细节)。

数据提取部434与时钟信号Sg及Sh同步地将接收脉冲信号Sa(＝混合数据列)所含的数据提取到分离脉冲信号Si及Sj(＝分离数据列)的任一个。

输出时序调整部435通过与时钟信号Sg及Sh同步地调整分离脉冲信号Si及Sj(＝分离数据列)各自的输出时序，产生输出脉冲信号OUTA及OUTB(＝输出数据列)。

图18是表示图17的接收电路430中的信号传递动作的一例的图。在本图中，从上起依次描绘出输入脉冲信号INA及INB、接收脉冲信号Sa、反转接收脉冲信号Sb、延迟接收脉冲信号Sc、边缘检测信号Sd、延迟边缘检测信号Se、时钟分离信号Sf、时钟信号Sg及Sh、分离脉冲信号Si及Sj、以及输出脉冲信号OUTA及OUTB。

另外，在本图中，描绘出在因绝缘传输路422的故障而导致混合数据列B1A2B3A4缺损的假设下，根据混合数据列A1B2A3B4恢复输出脉冲信号OUTA及OUTB的情况。

输入脉冲信号INA包含输入数据列A1A2A3A4。数据A1及A2均为低电平。数据A3及A4均为高电平。

输入脉冲信号INB包含输入数据列B1B2B3B4。数据B1及B2均为高电平。数据B3及B4均为低电平。

接收脉冲信号Sa包含将输入脉冲信号INA的数据A1及A3、与输入脉冲信号INB的数据B2及B4依次混合的混合数据列A1B2A3B4。也就是说，接收脉冲信号Sa相当于第1通道的接收脉冲信号S32X(图14及图15)。此外，在数据A1、B2、A3及B4各自的开头附加着标志脉冲P0及P1(＝切换时序标志STF)。

反转接收脉冲信号Sb是接收脉冲信号Sa的逻辑电平反转的信号。因此，反转接收脉冲信号Sb在接收脉冲信号Sa为高电平时成为低电平，在接收脉冲信号Sa为低电平时成为高电平。

延迟接收脉冲信号Sc是对接收脉冲信号Sa给出规定延迟d1的信号。因此，在接收脉冲信号Sa从低电平上升到高电平后，延迟接收脉冲信号Sc在经过延迟d1的时点从低电平上升到高电平。此外，在接收脉冲信号Sa从高电平下降到低电平后，延迟接收脉冲信号Sc在经过延迟d1的时点从高电平下降到低电平。

边缘检测信号Sd是反转接收脉冲信号Sb与延迟接收脉冲信号Sc的逻辑积信号。因此，在反转接收脉冲信号Sb与延迟接收脉冲信号Sc中至少一个为低电平时，边缘检测信号Sd成为低电平。此外，在反转接收脉冲信号Sb与延迟接收脉冲信号Sc双方为高电平时，边缘检测信号Sd成为高电平。结果，边缘检测信号Sd成为在标志脉冲P0及P1的切换时序(＝下降边缘的产生时序)上升到高电平的脉冲信号。

延迟边缘检测信号Se是对边缘检测信号Sd给出规定的延迟d2的信号。因此，在边缘检测信号Sd从低电平上升到高电平后，延迟边缘检测信号Se在经过延迟d2的时点从低电平上升到高电平。此外，在边缘检测信号Sd从高电平下降到低电平后，延迟边缘检测信号Se在经过延迟d2的时点从高电平下降到低电平。

时钟分离信号Sf是逻辑电平以延迟边缘检测信号Se的脉冲边缘(在本图中为从高电平到低电平的下降边缘)为触发而反转的信号。因此，当延迟边缘检测信号Se的脉冲边缘在时钟分离信号Sf为低电平时到来时，时钟分离信号Sf切换到高电平。此外，当延迟边缘检测信号Se的脉冲边缘在时钟分离信号Sf为高电平时到来时，时钟分离信号Sf切换到低电平。

时钟信号Sg是时钟分离信号Sf的逻辑反转信号与延迟边缘检测信号Se的逻辑积信号。因此，在时钟分离信号Sf为低电平时，延迟边缘检测信号Se作为时钟信号Sg传递。另一方面，在时钟分离信号Sf为高电平时，时钟信号Sg被固定为低电平。也就是说，延迟边缘检测信号Se产生的多个脉冲中的在时钟分离信号Sf低电平期间产生的脉冲作为时钟信号Sg的脉冲进行分配。

时钟信号Sh是时钟分离信号Sf与延迟边缘检测信号Se的逻辑积信号。因此，在时钟分离信号Sf为高电平时，延迟边缘检测信号Se作为时钟信号Sh传递。另一方面，在时钟分离信号Sf为低电平时，时钟信号Sh被固定为低电平。也就是说，延迟边缘检测信号Se产生的多个脉冲中的在时钟分离信号Sf的高电平期间产生的脉冲作为时钟信号Sh的脉冲进行分配。

在产生分离脉冲信号Si时，以时钟信号Sg的脉冲为触发，从第1通道的接收脉冲信号Sa(＝混合数据列A1B2A3B4)依次锁存第1数据A1与第3数据A3。

在产生分离脉冲信号Sj时，以时钟信号Sh的脉冲为触发，从第1通道的接收脉冲信号Sa(＝混合数据列A1B2A3B4)依次锁存第2数据B2与第4数据B4。

输出脉冲信号OUTA及OUTB是以分离脉冲信号Si及Sj各自的输出时序一致的方式进行调整后的信号。结果，在接收电路430中，虽然一部分数据丢失，但能恢复输出脉冲信号OUTA及OUTB。如果根据本图叙述，那么作为第1通道的输出脉冲信号OUTA，输出输出数据列A1(A1)A3(A3)。此外，作为第2通道的输出脉冲信号OUTB，输出输出数据列B2(B2)B4(B4)。

＜切换时序标志(第2例)＞

图19是表示切换时序标志STF的第2例的图。在第2例的切换时序标志STF中，与之前的第1例(图16)不同，标志脉冲P0为低电平，标志脉冲P1为高电平。这样，切换时序标志STF可包含从低电平到高电平的脉冲边缘(上升边缘)。

＜标志附加动作的变化例＞

图20是表示标志附加动作的一变化例的图。在之前的标志附加动作(图16及图19)中，对1位的数据D0附加着2位的切换时序标志STF。另一方面，在本变化例中，对2位的数据D0及D1附加着2位的切换时序标志STF。

例如，如本图的最上段所示，在数据D0及D1均为低电平的情况下，以高电平的标志脉冲P0、低电平的标志脉冲P1、低电平的数据D0、及低电平的数据D1连续的方式进行传输。

此外，如本图的第2段所示，在数据D0为低电平、数据D1为高电平的情况下，以高电平的标志脉冲P0、低电平的标志脉冲P1、低电平的数据D0、及高电平的数据D1连续的方式进行传输。

此外，如本图的第3段所示，在数据D0为高电平且数据D1为低电平的情况下，以高电平的标志脉冲P0、低电平的标志脉冲P1、高电平的数据D0、及低电平的数据D1连续的方式进行传输。

此外，如本图的最下段所示，在数据D0及D1均为高电平的情况下，以高电平的标志脉冲P0、低电平的标志脉冲P1、高电平的数据D0、及高电平的数据D1连续的方式进行传输。

这样，附加切换时序标志STF的数据也可为多位。如果为本变化例，那么能够防止因切换时序标志STF的附加引起的传输效率的降低。

例如，如之前的标志附加动作(图16及图19)所示，考虑对1位的数据D0附加2位的切换时序标志STF的情况。在这种情况下，如果数据D0与标志脉冲P0及P1各自的脉冲周期(＝脉冲宽度)相同，那么与无切换时序标志STF的附加的情况相比，传输效率降低到1/3。另一方面，如果为本变化例，那么传输效率只降低到1/2。因此，相对而言，传输效率提高。

＜切换时序标志(第3例)＞

图21是表示切换时序标志STF的第3例的图。如本图的上段所示，在之前的第1例(图16)及第2例(图19)中，表示出数据D0与标志脉冲P0及P1各自的脉冲周期T(＝脉冲宽度)相同的情况。

另一方面，如本图的下段所示，标志脉冲P0及P1也可为周期比数据D0短。如果为这种切换时序标志STF，那么能够防止因切换时序标志STF的附加而引起的传输效率的降低。

例如，在数据D0与标志脉冲P0及P1各自的脉冲周期(＝脉冲宽度)相同的情况下，如之前所述，与无切换时序标志STF的附加的情况相比，传输效率降低到1/3。另一方面，在标志脉冲P0及P1各自的脉冲周期为数据D0的脉冲周期T的一半(＝T/2)的情况下，传输效率只降低到1/2。因此，相对而言，传输效率提高。

＜变化例＞

另外，在所述实施方式中，虽然例示出信号传递装置400的传输通道数为2的情况，但传输通道数也可为3以上。传输通道数越增加，越能抑制传输效率降低。

例如，在将输入脉冲信号INA及INB中的每一个包含的一系列数据分配到3个绝缘传输路而产生混合数据列的情况下，因切换时序标志STF的附加引起的传输效率的降低为2/3。此外，如果传输通道数为4，那么传输效率的降低为3/4，如果传输通道数为5，那么传输效率的降低为4/5。

此外，所述实施方式能与绝缘传输路420的种类(线圈、电容器及光学零件等)无关地加以应用。

＜附记＞

以下，对所述说明的各种实施方式总括地进行附记。

例如，本说明书中所揭露的信号传递装置为如下构成(第1构成)，具备：发送电路，构成为从多个输入数据列产生多个混合数据列；多个绝缘传输路，构成为对多个所述混合数据列进行绝缘传输；及接收电路，构成为从经由多个所述绝缘传输路绝缘传输的多个所述混合数据列，恢复相当于多个所述输入数据列的多个输出数据列。

在所述第1构成的信号传递装置中，也可为如下构成(第2构成)，所述发送电路通过依次切换向多个所述绝缘传输路中的哪一个输出多个所述输入数据列中的每一个各自包含的数据，产生多个所述混合数据列。

在所述第2构成的信号传递装置中，也可为如下构成(第3构成)，所述发送电路在产生所述混合数据列时按照每个所述数据附加切换时序标志，所述接收电路根据所述切换时序标志恢复所述输出数据列。

在所述第3构成的信号传递装置中，也可为如下构成(第4构成)，所述切换时序标志包含从高电平到低电平或从低电平到高电平的脉冲边缘。

在所述第4构成的信号传递装置中，也可为如下构成(第5构成)，所述接收电路包含：边缘检测部，构成为检测所述切换时序标志的所述脉冲边缘并产生边缘检测信号；延迟部，构成为对所述边缘检测信号给出延迟并产生延迟边缘检测信号；时钟分离部，构成为将所述延迟边缘检测信号分离为多个时钟信号；数据提取部，构成为与多个所述时钟信号同步地将所述混合数据列所含的数据提取到多个分离数据列的任一个；及输出时序调整部，构成为与多个所述时钟信号同步地调整多个所述分离数据列各自的输出时序，并产生多个所述输出数据列。

在所述第3到第5中任一构成的信号传递装置中，也可为如下构成(第6构成)，所述切换时序标志的周期比所述数据短。

在所述第1到第6中任一构成的信号传递装置中，也可为如下构成(第7构成)，所述数据为1位或多位。

另外，在所述第1到第7中任一构成的信号传递装置中，也可为如下构成(第8构成)，多个所述绝缘传输路各自包含线圈、电容器或光学零件作为绝缘传输元件。

此外，例如，本说明书中所揭露的工业机器为如下构成(第9构成)，具备所述第1到第8中任一构成的信号传递装置。

此外，例如，本说明书中所揭露的车辆为如下构成(第10构成)，具备所述第1到第8中任一构成的信号传递装置。

＜其它＞

另外，本说明书中所揭露的各种技术性特征除了所述实施方式以外，在不脱离其技术性创作的主旨的范围内还能够进行各种变更。也就是说，应认为所述实施方式在所有方面都是例示而非限制性的。此外，应理解，本揭露的技术性范围是由权利要求书规定的，包含属于与权利要求书同等的意义及范围内的所有变更。

[符号的说明]

5 半导体装置

11, 11A～11F 低电位端子

12, 12A～12F 高电位端子

21, 21A～21D 变压器(trance)

22 低电位线圈(一次侧线圈)

23 高电位线圈(二次侧线圈)

24 第1内侧末端

25 第1外侧末端

26 第1螺旋部

27 第2内侧末端

28 第2外侧末端

29 第2螺旋部

31 第1低电位配线

32 第2低电位配线

33 第1高电位配线

34 第2高电位配线

41 半导体芯片

42 第1主面

43 第2主面

44A～44D 芯片侧壁

45 第1功能器件

51 绝缘层

52 绝缘主面

53A～53D 绝缘侧壁

55 最下绝缘层

56 最上绝缘层

57 层间绝缘层

58 第1绝缘层

59 第2绝缘层

60 第2功能器件

61 密封导体

62 器件区域

63 外侧区域

64 密封插塞导体

65 密封通路导体

66 第1内侧区域

67 第2内侧区域

71 贯通配线

72 低电位连接配线

73 引出配线

74 第1连接插塞电极

75 第2连接插塞电极

76 焊盘插塞电极

77 衬底插塞电极

78 第1电极层

79 第2电极层

80 配线插塞电极

81 高电位连接配线

82 焊盘插塞电极

85 虚拟图案

86 高电位虚拟图形

87 第1高电位虚拟图案

88 第2高电位虚拟图案

93 第1图案

94 第2图案

95 第3图案

130 分离构造

140 无机绝缘层

141 第1无机绝缘层

142 第2无机绝缘层

143 低电位焊盘开口

144 高电位焊盘开口

145 有机绝缘层

146 第1部分

147 第2部分

148 低电位端子开口

149 高电位端子开口

200 信号传递装置

200p 一次电路系统

200s 二次电路系统

210 控制器芯片(第1芯片)

211 脉冲发送电路(脉冲发生器)

212,213 缓冲器

220 驱动器芯片(第2芯片)

221,222 缓冲器

223 脉冲接收电路(RS触发器)

224 驱动器

230 变压器芯片(第3芯片)

230a 第1配线层(下层)

230b 第2配线层(上层)

231,232 变压器

231p,232p 一次侧线圈

231s,232s 二次侧线圈

300 变压器芯片

301 第1变压器

302 第2变压器

303 第3变压器

304 第4变压器

305 第1保护环

306 第2保护环

400 信号传递装置

410 发送电路

420,421,422 绝缘传输路

430 接收电路

431 边缘检测部

432 延迟部

433 时钟分离部

434 数据提取部

435 输出时序调整部

a1～a8 焊盘(相当于第1电流供给用焊盘)

b1～b8 焊盘(相当于第1电压测定用焊盘)

c1～c4 焊盘(相当于第2电流供给用焊盘)

d1～d4 焊盘(相当于第2电压测定用焊盘)

e1、e2 焊盘

A1～A4,B1～B4,D0 数据

L1p,L2p 一次侧线圈

L1s,L2s,L3s,L4s 二次侧线圈

P0,P1 标志脉冲

STF 切换时序标志

T21,T22,T23,T24,T25,T26外部端子

X 第1方向

X21,X22,X23 内部端子

Y 第2方向

Y21,Y22,Y23 配线

Z 法线方向

Z21,Z22,Z23 通路。

Claims (10)

1.一种信号传递装置，其具备：

发送电路，构成为从多个输入数据列产生多个混合数据列；

多个绝缘传输路，构成为对多个所述混合数据列进行绝缘传输；及

接收电路，构成为从经由多个所述绝缘传输路绝缘传输的多个所述混合数据列，恢复相当于多个所述输入数据列的多个输出数据列。

2.根据权利要求1所述的信号传递装置，其中所述发送电路通过依次切换向多个所述绝缘传输路的某一个输出多个所述输入数据列各自包含的数据，产生多个所述混合数据列。

3.根据权利要求2所述的信号传递装置，其中所述发送电路在产生所述混合数据列时按照每个所述数据附加切换时序标志，所述接收电路根据所述切换时序标志恢复所述输出数据列。

4.根据权利要求3所述的信号传递装置，其中所述切换时序标志包含从高电平到低电平或从低电平到高电平的脉冲边缘。

5.根据权利要求4所述的信号传递装置，其中所述接收电路包含：边缘检测部，构成为检测所述切换时序标志的所述脉冲边缘并产生边缘检测信号；延迟部，构成为对所述边缘检测信号给出延迟并产生延迟边缘检测信号；时钟分离部，构成为将所述延迟边缘检测信号分离为多个时钟信号；数据取入部，构成为与多个所述时钟信号同步地将所述混合数据列所含的数据取入到多个分离数据列的任一个；及输出时序调整部，构成为与多个所述时钟信号同步地调整多个所述分离数据列各自的输出时序，并产生多个所述输出数据列。

6.根据权利要求3到5中任一权利要求所述的信号传递装置，其中所述切换时序标志的周期比所述数据短。

7.根据权利要求1到6中任一权利要求所述的信号传递装置，其中所述数据为1位或多位。

8.根据权利要求1到7中任一权利要求所述的信号传递装置，其中多个所述绝缘传输路各自包含线圈、电容器或光学零件作为绝缘传输元件。

9.一种产业机器，其具备根据权利要求1到8中任一权利要求所述的信号传递装置。

10.一种车辆，其具备根据权利要求1到8中任一权利要求所述的信号传递装置。