WO2022196092A1 - 絶縁ゲートドライバ、トラクションインバータ、電動車 - Google Patents

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俊行 石川
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    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Definitions

  • the invention disclosed in this specification relates to an insulated gate driver, a traction inverter using the same, and an electric vehicle.
  • Insulated gate drivers are used in various sets (for example, traction inverters for electric vehicles).
  • Patent Document 1 can be cited as an example of conventional technology related to the above.
  • the invention disclosed in the present specification provides an insulated gate driver capable of achieving miniaturization and cost reduction of a set, and a traction device using the same.
  • An object of the present invention is to provide an inverter and an electric vehicle.
  • the insulated gate driver disclosed in this specification includes a switch connection terminal configured to externally attach a switch element, a nonvolatile memory in which adjustment data is written, and a nonvolatile memory that is read out from the nonvolatile memory.
  • a register configured to store the adjustment data
  • a gate drive unit configured to drive the gate of the switch element with various characteristics set based on the stored value of the register, and the non-volatile and a control logic unit for keeping the gate driver in a non-operating state until the adjustment data is read from the memory and stored in the register.
  • the insulated gate driver disclosed in this specification is configured to externally attach a switch connection terminal configured to externally attach a switch element and a nonvolatile memory in which adjustment data is written.
  • a memory connection terminal configured to store the adjustment data read from the nonvolatile memory, and gate driving of the switch element with various characteristics set based on the values stored in the register.
  • a control logic unit configured to keep the gate driver inactive until the adjustment data is read from the non-volatile memory and stored in the register.
  • the insulated gate driver disclosed in this specification includes a switch connection terminal configured to externally attach a switch element, a nonvolatile memory in which adjustment data is written, and a readout from the nonvolatile memory.
  • a register configured to store the output adjustment data;
  • a gate drive unit configured to drive the switch element with various characteristics set based on the stored value of the register;
  • an abnormality detection unit configured to detect an abnormality other than the nonvolatile memory; an error detection and correction circuit configured to perform error detection and error correction of the adjustment data written in the nonvolatile memory;
  • a first external terminal configured to externally output a result of abnormality detection; a second external terminal configured to externally output a result of error detection; and a 1-bit error detected in the adjustment data.
  • the insulated gate driver disclosed in this specification is configured to externally attach a switch connection terminal configured to externally attach a switch element and a nonvolatile memory in which adjustment data is written.
  • a register configured to store the adjustment data read from the nonvolatile memory; and gate driving of the switch element with various characteristics set based on the values stored in the register.
  • an abnormality detection unit configured to detect an abnormality other than the nonvolatile memory; and error detection and error correction of the adjustment data written in the nonvolatile memory.
  • a first external terminal configured to externally output the error detection result; and a second external terminal configured to externally output the error detection result.
  • the second external terminal is set to the output state at the time of error detection, and then the normal operation of the gate driving section is continued, and the adjustment data is adjusted to 2 bits; and a fault controller configured to forcibly stop the gate driver when any of the above errors is detected.
  • an insulated gate driver capable of reducing the size and cost of a set, and a traction inverter and an electric vehicle using the same.
  • FIG. 1 is a diagram showing the basic configuration of a signal transmission device.
  • FIG. 2 is a diagram showing the basic structure of a transformer chip.
  • FIG. 3 is a perspective view of a semiconductor device used as a two-channel transformer chip. 4 is a plan view of the semiconductor device shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which a low potential coil is formed in the semiconductor device of FIG. 3.
  • FIG. 6 is a plan view showing a layer in which a high-potential coil is formed in the semiconductor device of FIG. 3.
  • FIG. FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 8 is an enlarged view (separation structure) of region XIII shown in FIG.
  • FIG. 9 is a diagram schematically showing a layout example of a transformer chip.
  • FIG. 10 is a diagram showing the basic configuration of a traction inverter.
  • FIG. 11 illustrates a novel embodiment of an isolated gate driver.
  • FIG. 12 is a diagram showing the activation sequence of the insulated gate driver.
  • FIG. 13 is a diagram showing a first implementation example of the non-volatile memory.
  • FIG. 14 is a diagram showing a second implementation example of the non-volatile memory.
  • FIG. 15 is a diagram showing a third implementation example of the non-volatile memory.
  • FIG. 16 is a diagram showing a first operation example of fault output.
  • FIG. 17 is a diagram showing a second operation example of fault output.
  • FIG. 18 is a diagram showing a third operation example of fault output.
  • FIG. 16 is a diagram showing a first operation example of fault output.
  • FIG. 17 is a diagram showing a second operation example of fault output.
  • FIG. 18 is
  • FIG. 19 is a diagram showing a fourth operation example of fault output.
  • FIG. 20 is a diagram showing a first sharing example of the fault signal output terminal.
  • FIG. 21 is a diagram showing a second sharing example of the fault signal output terminal.
  • FIG. 22 is a diagram showing a third sharing example of the fault signal output terminal.
  • FIG. 23 is a diagram showing the appearance of an electric vehicle.
  • FIG. 1 is a diagram showing the basic configuration of a signal transmission device.
  • the signal transmission device 200 of this configuration isolates between the primary circuit system 200p (VCC1-GND1 system) and the secondary circuit system 200s (VCC2-GND2 system), and the secondary circuit system 200s from the primary circuit system 200p
  • a semiconductor integrated circuit device (a so-called insulated gate driver IC) that transmits a pulse signal to the secondary circuit system 200s and drives the gate of a switch element (not shown) provided in the secondary circuit system 200s.
  • the signal transmission device 200 is formed by sealing a controller chip 210, a driver chip 220, and a transformer chip 230 in a single package.
  • the controller chip 210 is a semiconductor chip that operates by being supplied with a power supply voltage VCC1 (for example, a maximum of 7 V based on GND1).
  • VCC1 for example, a maximum of 7 V based on GND1.
  • a pulse transmission circuit 211 and buffers 212 and 213 are integrated in the controller chip 210 .
  • the pulse transmission circuit 211 is a pulse generator that generates transmission pulse signals S11 and S21 according to the input pulse signal IN. More specifically, when the pulse transmission circuit 211 notifies that the input pulse signal IN is at a high level, the transmission pulse signal S11 is pulse-driven (single-shot or multiple-shot transmission pulse output) and the input pulse signal S11 is output. When notifying that the signal IN is at low level, the transmission pulse signal S21 is pulse-driven. That is, the pulse transmission circuit 211 pulse-drives one of the transmission pulse signals S11 and S21 according to the logic level of the input pulse signal IN.
  • the buffer 212 receives the input of the transmission pulse signal S11 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 231).
  • the buffer 213 receives the input of the transmission pulse signal S21 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 232).
  • the driver chip 220 is a semiconductor chip that operates by being supplied with a power supply voltage VCC2 (for example, 30 V maximum based on GND2). Buffers 221 and 222, a pulse receiving circuit 223, and a driver 224 are integrated in the driver chip 220, for example.
  • VCC2 power supply voltage
  • Buffers 221 and 222, a pulse receiving circuit 223, and a driver 224 are integrated in the driver chip 220, for example.
  • the buffer 221 waveform-shapes the received pulse signal S12 induced in the transformer chip 230 (specifically, the transformer 231 ) and outputs it to the pulse receiving circuit 223 .
  • the buffer 222 waveform-shapes the received pulse signal S22 induced in the transformer chip 230 (specifically, the transformer 232) and outputs it to the pulse receiving circuit 223.
  • the pulse receiving circuit 223 generates the output pulse signal OUT by driving the driver 224 according to the received pulse signals S12 and S22 input via the buffers 221 and 222. More specifically, the pulse receiving circuit 223 raises the output pulse signal OUT to a high level in response to the pulse drive of the reception pulse signal S12, and raises the output pulse signal OUT in response to the pulse drive of the reception pulse signal S22. Driver 224 is driven to fall to low level. That is, the pulse receiving circuit 223 switches the logic level of the output pulse signal OUT according to the logic level of the input pulse signal IN. As the pulse receiving circuit 223, for example, an RS flip-flop can be preferably used.
  • the driver 224 generates the output pulse signal OUT based on the driving control of the pulse receiving circuit 223.
  • the transformer chip 230 uses transformers 231 and 232 to provide DC isolation between the controller chip 210 and the driver chip 220, while transforming the transmission pulse signals S11 and S21 input from the pulse transmission circuit 211 into the reception pulse signal S12. and output to the pulse receiving circuit 223 as S22.
  • the phrase "directly insulate" means that objects to be insulated are not connected by a conductor.
  • the transformer 231 outputs the reception pulse signal S12 from the secondary coil 231s in response to the transmission pulse signal S11 input to the primary coil 231p.
  • the transformer 232 outputs a reception pulse signal S22 from the secondary coil 232s according to the transmission pulse signal S21 input to the primary coil 232p.
  • the signal transmission device 200 of this configuration example independently has a transformer chip 230 on which only the transformers 231 and 232 are mounted separately from the controller chip 210 and the driver chip 220, and these three chips are integrated into a single chip. It is sealed in a package.
  • both the controller chip 210 and the driver chip 220 can be formed by a general low-to-medium-voltage process (withstand voltage of several V to several tens of V). It is no longer necessary to use a high withstand voltage process (several kV withstand voltage), making it possible to reduce manufacturing costs.
  • the signal transmission device 200 can be suitably used, for example, as a power supply device or a motor drive device for in-vehicle equipment mounted in a vehicle.
  • the above vehicles include electric vehicles (BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV / PHV (plug-in hybrid electric vehicle / plug-in hybrid vehicle), or FCEV / FCV (xEV such as fuel cell electric vehicle/fuel cell vehicle) is also included.
  • FIG. 2 is a diagram showing the basic structure of the transformer chip 230.
  • the transformer 231 includes a primary side coil 231p and a secondary side coil 231s facing each other in the vertical direction.
  • the transformer 232 includes a primary side coil 232p and a secondary side coil 232s facing each other in the vertical direction.
  • Both the primary side coils 231p and 232p are formed on the first wiring layer (lower layer) 230a of the transformer chip 230 .
  • the secondary coils 231 s and 232 s are both formed on the second wiring layer (upper layer in this figure) 230 b of the transformer chip 230 .
  • the secondary coil 231s is arranged directly above the primary coil 231p and faces the primary coil 231p.
  • the secondary coil 232s is arranged directly above the primary coil 232p and faces the primary coil 232p.
  • the primary coil 231p is spirally laid so as to surround the internal terminal X21 in a clockwise direction, starting from the first end connected to the internal terminal X21, and the second end corresponding to the end point is the internal terminal X21. It is connected to the terminal X22.
  • the primary coil 232p is spirally laid so as to surround the internal terminal X23 in a counterclockwise direction, starting from the first end connected to the internal terminal X23, and the second coil 232p corresponds to the end point.
  • the end is connected to the internal terminal X22.
  • the internal terminals X21, X22 and X23 are linearly arranged in the order shown.
  • the internal terminal X21 is connected to the external terminal T21 of the second layer 230b via the conductive wiring Y21 and via Z21.
  • the internal terminal X22 is connected to the external terminal T22 of the second layer 230b through a conductive wiring Y22 and via Z22.
  • the internal terminal X23 is connected to the external terminal T23 of the second layer 230b through the conductive wiring Y23 and via Z23.
  • the external terminals T21 to T23 are linearly arranged and used for wire bonding with the controller chip 210.
  • the secondary coil 231s is spirally laid so as to surround the external terminal T24 in a counterclockwise direction, starting from a first end connected to the external terminal T24, and a second end corresponding to the end point of the secondary coil 231s. is connected to the external terminal T25.
  • the secondary coil 232s is spirally laid so as to surround the periphery of the external terminal T26 in a clockwise direction, starting from the first end connected to the external terminal T26. The end is connected to the external terminal T25.
  • the external terminals T24, T25 and T26 are linearly arranged in the order shown in the figure and used for wire bonding with the driver chip 220.
  • the secondary coils 231s and 232s are AC-connected to the primary coils 231p and 232p by magnetic coupling, respectively, and are DC-insulated from the primary coils 231p and 232p. That is, the driver chip 220 is AC-connected to the controller chip 210 via the transformer chip 230 and DC-insulated from the controller chip 210 by the transformer chip 230 .
  • FIG. 3 is a perspective view showing a semiconductor device 5 used as a two-channel transformer chip.
  • 4 is a plan view of the semiconductor device 5 shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which the low-potential coil 22 (corresponding to the primary side coil of the transformer) is formed in the semiconductor device 5 shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 8 is an enlarged view of region XIII shown in FIG. 7 showing isolation structure 130 .
  • a wide bandgap semiconductor consists of a semiconductor that exceeds the bandgap of silicon (approximately 1.12 eV).
  • the bandgap of the wide bandgap semiconductor is preferably 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may contain at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride) and GaAs (gallium arsenide).
  • the semiconductor chip 41 includes a semiconductor substrate made of silicon in this form.
  • the semiconductor chip 41 may be an epitaxial substrate having a laminated structure including a semiconductor substrate made of silicon and an epitaxial layer made of silicon.
  • the conductivity type of the semiconductor substrate may be n-type or p-type.
  • the epitaxial layer may be n-type or p-type.
  • the semiconductor chip 41 has a first principal surface 42 on one side, a second principal surface 43 on the other side, and chip sidewalls 44A to 44D connecting the first principal surface 42 and the second principal surface 43 together.
  • the first main surface 42 and the second main surface 43 are formed in a quadrangular shape (rectangular shape in this embodiment) in plan view (hereinafter simply referred to as "plan view") as seen from their normal direction Z. .
  • the chip sidewalls 44A-44D include a first chip sidewall 44A, a second chip sidewall 44B, a third chip sidewall 44C and a fourth chip sidewall 44D.
  • the first chip side wall 44A and the second chip side wall 44B form long sides of the semiconductor chip 41 .
  • the first chip sidewall 44A and the second chip sidewall 44B extend along the first direction X and face the second direction Y.
  • the third chip side wall 44C and the fourth chip side wall 44D form short sides of the semiconductor chip 41 .
  • the third chip side wall 44C and the fourth chip side wall 44D extend in the second direction Y and face the first direction X.
  • Chip side walls 44A-44D are ground surfaces.
  • the semiconductor device 5 further includes an insulating layer 51 formed on the first main surface 42 of the semiconductor chip 41 .
  • the insulating layer 51 has an insulating main surface 52 and insulating side walls 53A-53D.
  • the insulating main surface 52 is formed in a quadrangular shape (rectangular shape in this embodiment) matching the first main surface 42 in plan view.
  • the insulating main surface 52 extends parallel to the first main surface 42 .
  • the insulating sidewalls 53A-53D include a first insulating sidewall 53A, a second insulating sidewall 53B, a third insulating sidewall 53C and a fourth insulating sidewall 53D.
  • the insulating side walls 53A to 53D extend from the peripheral edge of the insulating main surface 52 toward the semiconductor chip 41 and connect to the chip side walls 44A to 44D. Specifically, the insulating sidewalls 53A-53D are formed flush with the chip sidewalls 44A-44D.
  • the insulating sidewalls 53A-53D form ground surfaces flush with the chip sidewalls 44A-44D.
  • the insulating layer 51 has a multi-layer insulating laminate structure including a bottom insulating layer 55 , a top insulating layer 56 and a plurality of (eleven layers in this embodiment) interlayer insulating layers 57 .
  • the bottom insulating layer 55 is an insulating layer that directly covers the first major surface 42 .
  • the top insulating layer 56 is an insulating layer that forms the insulating main surface 52 .
  • a plurality of interlayer insulating layers 57 are insulating layers interposed between the bottom insulating layer 55 and the top insulating layer 56 .
  • the bottom insulating layer 55 has a single layer structure containing silicon oxide in this embodiment.
  • the top insulating layer 56 has a single layer structure containing silicon oxide in this form.
  • the thickness of the bottom insulating layer 55 and the thickness of the top insulating layer 56 may each be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m).
  • the plurality of interlayer insulating layers 57 each have a laminated structure including a first insulating layer 58 on the bottom insulating layer 55 side and a second insulating layer 59 on the top insulating layer 56 side.
  • the first insulating layer 58 may contain silicon nitride.
  • the first insulating layer 58 is formed as an etching stopper layer for the second insulating layer 59 .
  • the thickness of the first insulating layer 58 may be 0.1 ⁇ m or more and 1 ⁇ m or less (for example, about 0.3 ⁇ m).
  • a second insulating layer 59 is formed on the first insulating layer 58 . It contains an insulating material different from the first insulating layer 58 .
  • the second insulating layer 59 may contain silicon oxide.
  • the thickness of the second insulating layer 59 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m). The thickness of the second insulating layer 59 preferably exceeds the thickness of the first insulating layer 58 .
  • the total thickness DT of the insulating layer 51 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the total thickness DT of the insulating layers 51 and the number of layers of the interlayer insulating layers 57 are arbitrary, and are adjusted according to the dielectric breakdown voltage (dielectric breakdown tolerance) to be achieved.
  • Insulating materials for the lowermost insulating layer 55, the uppermost insulating layer 56, and the interlayer insulating layer 57 are arbitrary, and are not limited to specific insulating materials.
  • the semiconductor device 5 includes a first functional device 45 formed in an insulating layer 51.
  • the first functional device 45 includes one or more (in this form, more than one) transformers 21 (corresponding to the previously mentioned transformers).
  • the semiconductor device 5 is a multi-channel device including multiple transformers 21 .
  • a plurality of transformers 21 are formed in the inner portion of the insulating layer 51 spaced apart from the insulating sidewalls 53A-53D.
  • a plurality of transformers 21 are formed at intervals in the first direction X. As shown in FIG.
  • the plurality of transformers 21 are, in plan view, a first transformer 21A, a second transformer 21B, a third transformer 21C, and a first transformer 21A, a second transformer 21B, and a A fourth transformer 21D is included.
  • a plurality of transformers 21A-21D each have a similar structure.
  • the structure of the first transformer 21A will be described below as an example. Descriptions of the structures of the second transformer 21B, the third transformer 21C, and the fourth transformer 21D are omitted because the description of the structure of the first transformer 21A applies mutatis mutandis.
  • the first transformer 21A includes a low potential coil 22 and a high potential coil 23.
  • FIG. The low potential coil 22 is formed within the insulating layer 51 .
  • the high-potential coil 23 is formed in the insulating layer 51 so as to face the low-potential coil 22 in the normal direction Z.
  • the low-potential coil 22 and the high-potential coil 23 are formed in a region sandwiched between the bottom insulating layer 55 and the top insulating layer 56 (that is, the plurality of interlayer insulating layers 57) in this embodiment.
  • the low potential coil 22 is formed on the lowermost insulating layer 55 (semiconductor chip 41 ) side within the insulating layer 51
  • the high potential coil 23 is formed on the uppermost insulating layer 56 with respect to the low potential coil 22 within the insulating layer 51 . It is formed on the (insulating main surface 52) side. That is, the high potential coil 23 faces the semiconductor chip 41 with the low potential coil 22 interposed therebetween.
  • the low-potential coil 22 and the high-potential coil 23 can be arranged at any position. Also, the high-potential coil 23 may face the low-potential coil 22 with one or more interlayer insulating layers 57 interposed therebetween.
  • the distance between the low-potential coil 22 and the high-potential coil 23 (that is, the number of layers of the interlayer insulation layers 57) is appropriately adjusted according to the withstand voltage and electric field strength between the low-potential coil 22 and the high-potential coil 23.
  • the low-potential coil 22 is formed on the third interlayer insulating layer 57 counted from the bottom insulating layer 55 side.
  • the high-potential coil 23 is formed on the first interlayer insulating layer 57 counted from the uppermost insulating layer 56 side.
  • the low-potential coil 22 is embedded through the first insulating layer 58 and the second insulating layer 59 in the interlayer insulating layer 57 .
  • the low potential coil 22 includes a first inner end 24 , a first outer end 25 and a first helix 26 helically routed between the first inner end 24 and the first outer end 25 .
  • the first spiral portion 26 is wound in a spiral shape extending in an elliptical shape (oval shape) in plan view. A portion forming the innermost peripheral edge of the first spiral portion 26 defines an elliptical first inner region 66 in plan view.
  • the number of turns of the first spiral portion 26 may be 5 or more and 30 or less.
  • the width of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the first spiral portion 26 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the first spiral portion 26 is defined by the width in the direction orthogonal to the spiral direction.
  • the first winding pitch of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first winding pitch is defined by the distance between two adjacent portions of the first helical portion 26 in a direction orthogonal to the helical direction.
  • the winding shape of the first spiral portion 26 and the planar shape of the first inner region 66 are arbitrary, and are not limited to the shapes shown in FIG. 5 and the like.
  • the first spiral portion 26 may be wound in a polygonal shape such as a triangular shape, a square shape, or a circular shape in a plan view.
  • the first inner region 66 may be divided into a polygonal shape such as a triangular shape, a quadrangular shape, or a circular shape in plan view according to the winding shape of the first spiral portion 26 .
  • the low potential coil 22 may contain at least one of titanium, titanium nitride, copper, aluminum and tungsten.
  • the low potential coil 22 may have a laminated structure including barrier layers and body layers.
  • the barrier layer defines a recess space within the interlayer insulating layer 57 .
  • the barrier layer may include at least one of titanium and titanium nitride.
  • the body layer may include at least one of copper, aluminum and tungsten.
  • the number of turns of the second spiral portion 29 may be 5 or more and 30 or less.
  • the number of turns of the second spiral portion 29 relative to the number of turns of the first spiral portion 26 is adjusted according to the voltage value to be boosted.
  • the number of turns of the second spiral portion 29 preferably exceeds the number of turns of the first spiral portion 26 .
  • the number of turns of the second spiral portion 29 may be less than the number of turns of the first spiral portion 26 or may be equal to the number of turns of the first spiral portion 26 .
  • the width of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the second spiral portion 29 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the second spiral portion 29 is defined by the width in the direction orthogonal to the spiral direction.
  • the width of the second spiral portion 29 is preferably equal to the width of the first spiral portion 26 .
  • the second winding pitch of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the second winding pitch is defined by the distance between two adjacent portions of the second helical portion 29 in a direction orthogonal to the helical direction.
  • the second winding pitch is preferably equal to the first winding pitch of the first helix 26 .
  • the high-potential coil 23 is preferably made of the same conductive material as the low-potential coil 22. That is, the high-potential coil 23 preferably includes barrier layers and body layers, similar to the low-potential coil 22 .
  • semiconductor device 5 includes a plurality of (12 in this drawing) low potential terminals 11 and a plurality of (12 in this drawing) high potential terminals 12 .
  • a plurality of low potential terminals 11 are electrically connected to low potential coils 22 of corresponding transformers 21A to 21D, respectively.
  • a plurality of high potential terminals 12 are electrically connected to high potential coils 23 of corresponding transformers 21A to 21D, respectively.
  • a plurality of low-potential terminals 11 are formed on the insulating main surface 52 of the insulating layer 51 . Specifically, the plurality of low-potential terminals 11 are formed in a region on the side of the insulating sidewall 53B at intervals in the second direction Y from the plurality of transformers 21A to 21D, and are arranged at intervals in the first direction X. It is
  • the plurality of low potential terminals 11 includes a first low potential terminal 11A, a second low potential terminal 11B, a third low potential terminal 11C, a fourth low potential terminal 11D, a fifth low potential terminal 11E and a sixth low potential terminal 11F. include.
  • Each of the plurality of low potential terminals 11A to 11F is formed two by two in this embodiment.
  • the number of the plurality of low potential terminals 11A-11F is arbitrary.
  • the first low potential terminal 11A faces the first transformer 21A in the second direction Y in plan view.
  • the second low potential terminal 11B faces the second transformer 21B in the second direction Y in plan view.
  • the third low potential terminal 11C faces the third transformer 21C in the second direction Y in plan view.
  • the fourth low potential terminal 11D faces the fourth transformer 21D in the second direction Y in plan view.
  • the fifth low potential terminal 11E is formed in a region between the first low potential terminal 11A and the second low potential terminal 11B in plan view.
  • the sixth low potential terminal 11F is formed in a region between the third low potential terminal 11C and the fourth low potential terminal 11D in plan view.
  • the first low potential terminal 11A is electrically connected to the first inner end 24 of the first transformer 21A (low potential coil 22).
  • the second low potential terminal 11B is electrically connected to the first inner end 24 of the second transformer 21B (low potential coil 22).
  • the third low potential terminal 11C is electrically connected to the first inner end 24 of the third transformer 21C (low potential coil 22).
  • the fourth low potential terminal 11D is electrically connected to the first inner end 24 of the fourth transformer 21D (low potential coil 22).
  • the fifth low potential terminal 11E is electrically connected to the first outer terminal 25 of the first transformer 21A (low potential coil 22) and the first outer terminal 25 of the second transformer 21B (low potential coil 22).
  • the sixth low potential terminal 11F is electrically connected to the first outer terminal 25 of the third transformer 21C (low potential coil 22) and the first outer terminal 25 of the fourth transformer 21D (low potential coil 22).
  • the plurality of high-potential terminals 12 are formed on the insulating main surface 52 of the insulating layer 51 at intervals from the plurality of low-potential terminals 11 . Specifically, the plurality of high-potential terminals 12 are formed in a region on the side of the insulating sidewall 53A spaced apart from the plurality of low-potential terminals 11 in the second direction Y, and are arranged in the first direction X at intervals. ing.
  • a plurality of high-potential terminals 12 are formed in regions adjacent to the corresponding transformers 21A to 21D in plan view.
  • the high potential terminal 12 being close to the transformers 21A to 21D means that the distance between the high potential terminal 12 and the transformer 21 in plan view is less than the distance between the low potential terminal 11 and the high potential terminal 12. means.
  • the plurality of high-potential terminals 12 are formed at intervals along the first direction X so as to face the plurality of transformers 21A to 21D along the first direction X in plan view. . More specifically, the plurality of high potential terminals 12 are arranged along the first direction X so as to be located in the second inner region 67 of the high potential coil 23 and the region between the adjacent high potential coils 23 in plan view. formed with a gap. As a result, the plurality of high-potential terminals 12 are arranged in line with the plurality of transformers 21A to 21D in the first direction X in plan view.
  • the plurality of high potential terminals 12 includes a first high potential terminal 12A, a second high potential terminal 12B, a third high potential terminal 12C, a fourth high potential terminal 12D, a fifth high potential terminal 12E and a sixth high potential terminal 12F. include.
  • Each of the plurality of high-potential terminals 12A to 12F is formed two by two in this embodiment.
  • the number of high potential terminals 12A to 12F is arbitrary.
  • the first high potential terminal 12A is formed in the second inner region 67 of the first transformer 21A (high potential coil 23) in plan view.
  • the second high potential terminal 12B is formed in the second inner region 67 of the second transformer 21B (high potential coil 23) in plan view.
  • the third high potential terminal 12C is formed in the second inner region 67 of the third transformer 21C (high potential coil 23) in plan view.
  • the fourth high potential terminal 12D is formed in the second inner region 67 of the fourth transformer 21D (high potential coil 23) in plan view.
  • the fifth high potential terminal 12E is formed in a region between the first transformer 21A and the second transformer 21B in plan view.
  • the sixth high potential terminal 12F is formed in a region between the third transformer 21C and the fourth transformer 21D in plan view.
  • the first high potential terminal 12A is electrically connected to the second inner end 27 of the first transformer 21A (high potential coil 23).
  • the second high potential terminal 12B is electrically connected to the second inner end 27 of the second transformer 21B (high potential coil 23).
  • the third high potential terminal 12C is electrically connected to the second inner end 27 of the third transformer 21C (high potential coil 23).
  • the fourth high potential terminal 12D is electrically connected to the second inner end 27 of the fourth transformer 21D (high potential coil 23).
  • the fifth high potential terminal 12E is electrically connected to the second outer end 28 of the first transformer 21A (high potential coil 23) and the second outer end 28 of the second transformer 21B (high potential coil 23).
  • the sixth high potential terminal 12F is electrically connected to the second outer end 28 of the third transformer 21C (high potential coil 23) and the second outer end 28 of the fourth transformer 21D (high potential coil 23).
  • semiconductor device 5 includes first low-potential wiring 31, second low-potential wiring 32, first high-potential wiring 33 and second high-potential wiring formed in insulating layer 51, respectively. 34.
  • a plurality of first low potential wirings 31, a plurality of second low potential wirings 32, a plurality of first high potential wirings 33 and a plurality of second high potential wirings 34 are formed.
  • the first low potential wiring 31 and the second low potential wiring 32 fix the low potential coil 22 of the first transformer 21A and the low potential coil 22 of the second transformer 21B to the same potential.
  • the first low potential wiring 31 and the second low potential wiring 32 fix the low potential coil 22 of the third transformer 21C and the low potential coil 22 of the fourth transformer 21D to the same potential.
  • the first low potential wiring 31 and the second low potential wiring 32 fix all the low potential coils 22 of the transformers 21A to 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the first transformer 21A and the high-potential coil 23 of the second transformer 21B to the same potential. Also, the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the third transformer 21C and the high-potential coil 23 of the fourth transformer 21D to the same potential. The first high-potential wiring 33 and the second high-potential wiring 34 fix all the high-potential coils 23 of the transformers 21A to 21D at the same potential in this form.
  • the plurality of first low potential wirings 31 are electrically connected to the corresponding low potential terminals 11A-11D and the first inner ends 24 of the corresponding transformers 21A-21D (low potential coils 22), respectively.
  • the multiple first low-potential wirings 31 have the same structure.
  • the structure of the first low-potential wiring 31 connected to the first low-potential terminal 11A and the first transformer 21A will be described below as an example.
  • the description of the structure of the other first low potential wiring 31 is omitted because the description of the structure of the first low potential wiring 31 connected to the first transformer 21A applies mutatis mutandis.
  • the first low-potential wiring 31 includes a through-wiring 71, a low-potential connection wiring 72, a lead-out wiring 73, a first connection plug electrode 74, a second connection plug electrode 75, and one or more (in this embodiment, more than one) pad plug electrodes. 76 , and one or more (in this form, more than one) substrate plug electrodes 77 .
  • the through wiring 71, the low potential connection wiring 72, the lead wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are made of the same conductive material as the low potential coil 22 and the like. It is preferable that they are formed respectively. That is, the through wiring 71, the low potential connection wiring 72, the lead wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are similar to the low potential coil 22 and the like. It preferably includes a barrier layer and a body layer, respectively.
  • the through wiring 71 penetrates the plurality of interlayer insulating layers 57 in the insulating layer 51 and extends in a columnar shape extending along the normal direction Z. As shown in FIG. Through wire 71 is formed in a region between lowermost insulating layer 55 and uppermost insulating layer 56 in insulating layer 51 in this embodiment.
  • the through wire 71 has an upper end portion on the uppermost insulating layer 56 side and a lower end portion on the lowermost insulating layer 55 side.
  • the upper end of the through wire 71 is formed in the same interlayer insulating layer 57 as the high potential coil 23 and covered with the uppermost insulating layer 56 .
  • the lower end of the through wire 71 is formed on the same interlayer insulating layer 57 as the low potential coil 22 .
  • the through wiring 71 includes a first electrode layer 78, a second electrode layer 79, and a plurality of wiring plug electrodes 80 in this embodiment.
  • the first electrode layer 78, the second electrode layer 79, and the wire plug electrode 80 are made of the same conductive material as the low potential coil 22 and the like. That is, the first electrode layer 78, the second electrode layer 79, and the wiring plug electrode 80 each include a barrier layer and a body layer, like the low-potential coil 22 and the like.
  • the first electrode layer 78 forms the upper end of the through wire 71 .
  • the second electrode layer 79 forms the lower end of the through wire 71 .
  • the first electrode layer 78 is formed in an island shape and faces the low potential terminal 11 (first low potential terminal 11A) in the normal direction Z.
  • the second electrode layer 79 is formed in an island shape and faces the first electrode layer 78 in the normal direction Z. As shown in FIG.
  • a plurality of wiring plug electrodes 80 are embedded in a plurality of interlayer insulating layers 57 positioned between the first electrode layer 78 and the second electrode layer 79, respectively.
  • a plurality of wiring plug electrodes 80 are laminated from the bottom insulating layer 55 toward the top insulating layer 56 so as to be electrically connected to each other, and electrically connect the first electrode layer 78 and the second electrode layer 79 to each other. Connected.
  • the plurality of wiring plug electrodes 80 each have a planar area less than the planar area of the first electrode layer 78 and the planar area of the second electrode layer 79 .
  • the number of lamination of the plurality of wiring plug electrodes 80 matches the number of lamination of the plurality of interlayer insulating layers 57 .
  • the number of wiring plug electrodes 80 embedded in each interlayer insulating layer 57 is arbitrary.
  • one or more wiring plug electrodes 80 may be formed penetrating the plurality of interlayer insulating layers 57 .
  • the low-potential connection wiring 72 is formed in the first inner region 66 of the first transformer 21A (low-potential coil 22) in the same interlayer insulating layer 57 as the low-potential coil 22.
  • the low-potential connection wiring 72 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z. As shown in FIG.
  • the low-potential connection wiring 72 preferably has a plane area larger than that of the wiring plug electrode 80 .
  • a low potential connecting wire 72 is electrically connected to the first inner end 24 of the low potential coil 22 .
  • the lead wiring 73 is formed in a region between the semiconductor chip 41 and the through wiring 71 within the interlayer insulating layer 57 .
  • the lead-out wiring 73 is formed in the first interlayer insulating layer 57 counted from the lowermost insulating layer 55 in this embodiment.
  • Lead wiring 73 includes a first end on one side, a second end on the other side, and a wiring portion connecting the first end and the second end.
  • a first end of lead-out wiring 73 is located in a region between semiconductor chip 41 and the lower end of through-wiring 71 .
  • a second end of the lead wire 73 is located in a region between the semiconductor chip 41 and the low potential connection wire 72 .
  • the wiring portion extends along the first main surface 42 of the semiconductor chip 41 and extends in a strip shape in a region between the first end portion and the second end portion.
  • the first connection plug electrode 74 is formed in a region between the through wire 71 and the lead wire 73 within the interlayer insulating layer 57 and is electrically connected to first ends of the through wire 71 and the lead wire 73 .
  • the second connection plug electrode 75 is formed in a region between the low-potential connection wiring 72 and the lead-out wiring 73 within the interlayer insulating layer 57 and is electrically connected to the second ends of the low-potential connection wiring 72 and the lead-out wiring 73 . It is
  • a plurality of pad plug electrodes 76 are formed in a region between the low potential terminal 11 (first low potential terminal 11A) and the through wire 71 in the uppermost insulating layer 56, and are formed at the upper ends of the low potential terminal 11 and the through wire 71. They are electrically connected to each other.
  • a plurality of substrate plug electrodes 77 are formed in a region between the semiconductor chip 41 and the lead wiring 73 within the lowermost insulating layer 55 . In this embodiment, the substrate plug electrode 77 is formed in a region between the semiconductor chip 41 and the first ends of the lead wires 73 and electrically connected to the semiconductor chip 41 and the first ends of the lead wires 73, respectively.
  • the first high-potential wiring 33 includes a high-potential connection wiring 81 and one or more (in this embodiment, more than one) pad plug electrodes 82 .
  • the high potential connection wiring 81 and the pad plug electrode 82 are preferably made of the same conductive material as the low potential coil 22 and the like. That is, the high potential connection wiring 81 and the pad plug electrode 82 preferably include a barrier layer and a body layer like the low potential coil 22 and the like.
  • the high-potential connection wiring 81 is formed in the second inner region 67 of the high-potential coil 23 in the same interlayer insulating layer 57 as the high-potential coil 23 .
  • the high-potential connection wiring 81 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • a high potential connecting wire 81 is electrically connected to the second inner end 27 of the high potential coil 23 .
  • the high-potential connection wiring 81 is spaced from the low-potential connection wiring 72 in plan view, and does not face the low-potential connection wiring 72 in the normal direction Z. As shown in FIG. As a result, the insulation distance between the low-potential connection wiring 72 and the high-potential connection wiring 81 is increased, and the withstand voltage of the insulation layer 51 is increased.
  • a plurality of pad plug electrodes 82 are formed in a region between the high potential terminal 12 (first high potential terminal 12A) and the high potential connection wiring 81 in the uppermost insulating layer 56, are electrically connected to each other.
  • Each of the plurality of pad plug electrodes 82 has a plane area smaller than the plane area of the high-potential connection wiring 81 in plan view.
  • the distance D1 between the low potential terminal 11 and the high potential terminal 12 preferably exceeds the distance D2 between the low potential coil 22 and the high potential coil 23 (D2 ⁇ D1).
  • the distance D1 preferably exceeds the total thickness DT of the plurality of interlayer insulating layers 57 (DT ⁇ D1).
  • a ratio D2/D1 of the distance D2 to the distance D1 may be 0.01 or more and 0.1 or less.
  • the distance D1 is preferably 100 ⁇ m or more and 500 ⁇ m or less.
  • the distance D2 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the distance D2 is preferably 5 ⁇ m or more and 25 ⁇ m or less.
  • the values of the distance D1 and the distance D2 are arbitrary, and are appropriately adjusted according to the dielectric breakdown voltage to be achieved.
  • semiconductor device 5 includes dummy patterns 85 embedded in insulating layer 51 so as to be positioned around transformers 21A to 21D in plan view.
  • the dummy pattern 85 is formed in a pattern (discontinuous pattern) different from that of the high-potential coil 23 and the low-potential coil 22, and is independent of the transformers 21A-21D. In other words, the dummy pattern 85 does not function as the transformers 21A-21D.
  • the dummy pattern 85 is formed as a shield conductor layer that shields the electric field between the low-potential coil 22 and the high-potential coil 23 in the transformers 21A-21D and suppresses electric field concentration on the high-potential coil 23.
  • FIG. In this form, the dummy pattern 85 is routed with a line density equal to the line density of the high-potential coil 23 per unit area.
  • the fact that the line density of the dummy patterns 85 is equal to the line density of the high-potential coil 23 means that the line density of the dummy patterns 85 is within ⁇ 20% of the line density of the high-potential coil 23 .
  • the depth position of the dummy pattern 85 inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field strength to be alleviated.
  • the dummy pattern 85 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 with respect to the normal direction Z. As shown in FIG.
  • the dummy pattern 85 being close to the high-potential coil 23 in the normal direction Z means that the distance between the dummy pattern 85 and the high-potential coil 23 in the normal direction Z is equal to the distance between the dummy pattern 85 and the low-potential coil 22 in the normal direction Z. means less than the distance of
  • Dummy pattern 85 is preferably formed in the same interlayer insulating layer 57 as high-potential coil 23 . In this case, electric field concentration on the high-potential coil 23 can be suppressed more appropriately.
  • Dummy pattern 85 includes a plurality of dummy patterns having different electrical states. The dummy pattern 85 may include a high potential dummy pattern.
  • the depth position of the high-potential dummy pattern 86 inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field strength to be alleviated.
  • the high-potential dummy pattern 86 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 with respect to the normal direction Z. As shown in FIG.
  • the high-potential dummy pattern 86 being close to the high-potential coil 23 in the normal direction Z means that the distance between the high-potential dummy pattern 86 and the high-potential coil 23 in the normal direction Z is equal to the high-potential dummy pattern 86 and the low-potential coil 23 . It means less than the distance between the coils 22 .
  • the dummy pattern 85 includes floating dummy patterns formed in an electrically floating state within the insulating layer 51 so as to be positioned around the transformers 21A to 21D.
  • the floating dummy pattern is drawn in a dense line shape so as to partially cover and partially expose the area around the high-potential coil 23 in plan view.
  • the floating dummy pattern may be formed in a shape with an end, or may be formed in a shape without an end.
  • the depth position of the floating dummy pattern inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field intensity to be relaxed.
  • the number of floating lines is arbitrary and adjusted according to the electric field to be relaxed.
  • the floating dummy pattern may consist of a plurality of floating lines.
  • semiconductor device 5 includes second functional device 60 formed on first main surface 42 of semiconductor chip 41 in device region 62 .
  • the second functional device 60 is formed using the surface layer portion of the first main surface 42 of the semiconductor chip 41 and/or the region above the first main surface 42 of the semiconductor chip 41, and includes the insulating layer 51 (lowermost It is covered by an insulating layer 55).
  • the second functional device 60 is simply indicated by the dashed line indicated on the surface layer of the first main surface 42. As shown in FIG.
  • the second functional device 60 is electrically connected to the low potential terminal 11 via the low potential wiring and electrically connected to the high potential terminal 12 via the high potential wiring.
  • the low potential wiring has the same structure as the first low potential wiring 31 (second low potential wiring 32) except that it is routed in the insulating layer 51 so as to be connected to the second functional device 60. have.
  • the high-potential wiring has the same structure as the first high-potential wiring 33 (second high-potential wiring 34) except that it is routed in the insulating layer 51 so as to be connected to the second functional device 60. have.
  • a detailed description of the low-potential wiring and high-potential wiring related to the second functional device 60 is omitted.
  • the second functional device 60 may include at least one of a passive device, a semiconductor rectifying device and a semiconductor switching device.
  • the passive device, the second functional device 60 may include a network in which any two or more of passive devices, semiconductor rectifying devices and semiconductor switching devices are selectively combined.
  • the circuitry may form part or all of an integrated circuit.
  • Passive devices may include semiconductor passive devices. Passive devices may include either or both resistors and capacitors.
  • the semiconductor rectifier device may include at least one of a pn junction diode, a PIN diode, a Zener diode, a Schottky barrier diode and a fast recovery diode.
  • the semiconductor switching device may include at least one of BJT [Bipolar Junction Transistor], MISFET [Metal Insulator Field Effect Transistor], IGBT [Insulated Gate Bipolar Junction Transistor] and JFET [Junction Field Effect Transistor].
  • the semiconductor device 5 further includes a seal conductor 61 embedded within the insulating layer 51.
  • the seal conductor 61 is embedded in the insulating layer 51 in a wall shape with a gap from the insulating side walls 53A to 53D in plan view, and partitions the insulating layer 51 into a device region 62 and an outer region 63 .
  • the seal conductor 61 suppresses entry of moisture and cracks from the outer region 63 into the device region 62 .
  • the device region 62 includes a first functional device 45 (plurality of transformers 21), a second functional device 60, a plurality of low potential terminals 11, a plurality of high potential terminals 12, a first low potential wiring 31, and a second low potential wiring. 32 , first high potential wiring 33 , second high potential wiring 34 and dummy pattern 85 .
  • the outer area 63 is an area outside the device area 62 .
  • the seal conductor 61 is electrically separated from the device region 62 .
  • the seal conductor 61 includes the first functional device 45 (the plurality of transformers 21), the second functional device 60, the plurality of low potential terminals 11, the plurality of high potential terminals 12, the first low potential wiring 31, It is electrically separated from the second low potential wiring 32 , the first high potential wiring 33 , the second high potential wiring 34 and the dummy pattern 85 . More specifically, the seal conductor 61 is fixed in an electrically floating state. Seal conductor 61 does not form a current path leading to device region 62 .
  • the seal conductor 61 is formed in a strip shape along the insulating side walls 53 to 53D in plan view.
  • the seal conductor 61 is formed in a quadrangular ring shape (specifically, a rectangular ring shape) in plan view.
  • the seal conductor 61 defines a quadrangular (specifically rectangular) device region 62 in plan view.
  • the seal conductor 61 defines an outer region 63 of a quadrangular ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in plan view.
  • the seal conductor 61 has an upper end portion on the insulating main surface 52 side, a lower end portion on the semiconductor chip 41 side, and a wall portion extending like a wall between the upper end portion and the lower end portion.
  • the upper end of the seal conductor 61 is spaced from the insulating main surface 52 toward the semiconductor chip 41 and positioned within the insulating layer 51 .
  • the upper end of the seal conductor 61 is covered with the top insulating layer 56 in this embodiment.
  • the upper ends of the seal conductors 61 may be covered by one or more interlayer insulation layers 57 .
  • the top end of the seal conductor 61 may be exposed from the top insulating layer 56 .
  • the bottom end of the seal conductor 61 is spaced from the semiconductor chip 41 toward the top end.
  • the seal conductor 61 is embedded in the insulating layer 51 so as to be located on the semiconductor chip 41 side with respect to the plurality of low potential terminals 11 and the plurality of high potential terminals 12 .
  • the seal conductor 61 includes the first functional device 45 (the plurality of transformers 21), the first low-potential wiring 31, the second low-potential wiring 32, the first high-potential wiring 33, and the second high-potential wiring within the insulating layer 51. It faces the wiring 34 and the dummy pattern 85 in a direction parallel to the insulating main surface 52 .
  • the seal conductor 61 may face a portion of the second functional device 60 in the insulating layer 51 in a direction parallel to the insulating main surface 52 .
  • the seal conductor 61 includes a plurality of seal plug conductors 64 and one or more (in this embodiment, more than one) seal via conductors 65 .
  • the number of seal via conductors 65 is arbitrary.
  • An uppermost seal plug conductor 64 of the plurality of seal plug conductors 64 forms the upper end of the seal conductor 61 .
  • a plurality of seal via conductors 65 form the lower ends of the seal conductors 61 respectively.
  • Seal plug conductor 64 and seal via conductor 65 are preferably made of the same conductive material as low potential coil 22 . That is, the seal plug conductor 64 and the seal via conductor 65 preferably include a barrier layer and a body layer like the low potential coil 22 and the like.
  • the plurality of seal plug conductors 64 are respectively embedded in the plurality of interlayer insulating layers 57 and formed in a quadrangular ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in plan view.
  • a plurality of seal plug conductors 64 are stacked from the bottom insulating layer 55 toward the top insulating layer 56 so as to be connected to each other.
  • the number of laminated seal plug conductors 64 matches the number of laminated interlayer insulating layers 57 .
  • one or more seal plug conductors 64 may be formed to penetrate the multiple interlayer insulating layers 57 .
  • an assembly of a plurality of seal plug conductors 64 forms one ring-shaped seal conductor 61, not all of the plurality of seal plug conductors 64 need to be ring-shaped.
  • at least one of the plurality of seal plug conductors 64 may be formed with ends.
  • at least one of the plurality of seal plug conductors 64 may be divided into a plurality of band-like portions with ends.
  • the plurality of seal plug conductors 64 be formed in an endless shape (annular shape).
  • a plurality of seal via conductors 65 are formed in regions between the semiconductor chip 41 and the seal plug conductors 64 in the bottom insulating layer 55 .
  • a plurality of seal via conductors 65 are formed spaced apart from the semiconductor chip 41 and connected to the seal plug conductors 64 .
  • the plurality of seal via conductors 65 have plane areas less than the plane area of the seal plug conductors 64 .
  • the single seal via conductor 65 may have a planar area equal to or larger than the planar area of the seal plug conductor 64 .
  • the width of the seal conductor 61 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the seal conductor 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the seal conductor 61 is defined by the width in the direction orthogonal to the extending direction of the seal conductor 61 .
  • the semiconductor device 5 further includes an isolation structure 130 interposed between the semiconductor chip 41 and the seal conductor 61 to electrically isolate the seal conductor 61 from the semiconductor chip 41.
  • FIG. Isolation structure 130 preferably includes an insulator.
  • the isolation structure 130 consists of the field insulating film 131 formed in the 1st main surface 42 of the semiconductor chip 41 in this form.
  • the field insulating film 131 includes at least one of an oxide film (silicon oxide film) and a nitride film (silicon nitride film).
  • the field insulating film 131 is preferably made of a LOCOS (local oxidation of silicon) film, which is an example of an oxide film formed by oxidizing the first main surface 42 of the semiconductor chip 41 .
  • the thickness of the field insulating film 131 is arbitrary as long as the semiconductor chip 41 and the seal conductor 61 can be insulated.
  • Field insulating film 131 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the isolation structure 130 is formed on the first main surface 42 of the semiconductor chip 41 and extends in a strip shape along the seal conductor 61 in plan view.
  • the separation structure 130 is formed in a quadrangular ring shape (specifically, a rectangular ring shape) in plan view.
  • the separation structure 130 has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 may form an anchor portion in which the lower end portion (seal via conductor 65 ) of the seal conductor 61 bites toward the semiconductor chip 41 side.
  • the connecting portion 132 may be formed flush with the main surface of the isolation structure 130 .
  • the isolation structure 130 includes an inner end portion 130A on the device region 62 side, an outer end portion 130B on the outer region 63 side, and a body portion 130C between the inner end portion 130A and the outer end portion 130B.
  • the inner end portion 130A defines a region in which the second functional device 60 is formed (that is, the device region 62) in plan view.
  • the inner end portion 130A may be formed integrally with an insulating film (not shown) formed on the first main surface 42 of the semiconductor chip 41 .
  • the outer end portion 130B is exposed from the chip side walls 44A to 44D of the semiconductor chip 41 and continues to the chip side walls 44A to 44D of the semiconductor chip 41. As shown in FIG. More specifically, the outer end portion 130B is formed flush with the chip sidewalls 44A to 44D of the semiconductor chip 41. As shown in FIG. The outer end portion 130B forms a flush ground surface between the chip side walls 44A to 44D of the semiconductor chip 41 and the insulating side walls 53A to 53D of the insulating layer 51. As shown in FIG. Of course, in another form, the outer end 130B may be formed in the first major surface 42 spaced apart from the chip sidewalls 44A-44D.
  • the main body portion 130C has a flat surface extending substantially parallel to the first main surface 42 of the semiconductor chip 41 .
  • the body portion 130C has a connecting portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connecting portion 132 is formed at a portion of the body portion 130C spaced apart from the inner end portion 130A and the outer end portion 130B.
  • the isolation structure 130 can take various forms other than the field insulating film 131 .
  • semiconductor device 5 further includes an inorganic insulating layer 140 formed on insulating main surface 52 of insulating layer 51 so as to cover seal conductor 61 .
  • Inorganic insulating layer 140 may be referred to as a passivation layer. The inorganic insulating layer 140 protects the insulating layer 51 and the semiconductor chip 41 from above the insulating main surface 52 .
  • the inorganic insulating layer 140 has a laminated structure including a first inorganic insulating layer 141 and a second inorganic insulating layer 142 in this form.
  • the first inorganic insulating layer 141 may contain silicon oxide.
  • the first inorganic insulating layer 141 preferably contains USG (undoped silicate glass), which is silicon oxide with no impurity added.
  • the thickness of the first inorganic insulating layer 141 may be 50 nm or more and 5000 nm or less.
  • the second inorganic insulating layer 142 may contain silicon nitride.
  • the thickness of the second inorganic insulating layer 142 may be 500 nm or more and 5000 nm or less.
  • the breakdown voltage (V/cm) of USG exceeds the breakdown voltage (V/cm) of silicon nitride. Therefore, when the inorganic insulating layer 140 is thickened, it is preferable to form the first inorganic insulating layer 141 thicker than the second inorganic insulating layer 142 .
  • the first inorganic insulating layer 141 may contain at least one of BPSG (boron doped phosphor silicate glass) and PSG (phosphorus silicate glass) as an example of silicon oxide. However, in this case, since silicon oxide contains impurities (boron or phosphorus), it is particularly preferable to form the first inorganic insulating layer 141 made of USG in order to increase the withstand voltage on the high-potential coil 23 . .
  • the inorganic insulating layer 140 may have a single layer structure consisting of either the first inorganic insulating layer 141 or the second inorganic insulating layer 142 .
  • the inorganic insulating layer 140 covers the entire area of the seal conductor 61 and has a plurality of low potential pad openings 143 and a plurality of high potential pad openings 144 formed outside the seal conductor 61 .
  • a plurality of low potential pad openings 143 expose a plurality of low potential terminals 11 respectively.
  • a plurality of high potential pad openings 144 respectively expose a plurality of high potential terminals 12 .
  • the inorganic insulating layer 140 may have an overlapping portion that runs over the peripheral portion of the low potential terminal 11 .
  • the inorganic insulating layer 140 may have an overlapping portion overlying the peripheral portion of the high potential terminal 12 .
  • the semiconductor device 5 further includes an organic insulating layer 145 formed on the inorganic insulating layer 140 .
  • the organic insulating layer 145 may contain a photosensitive resin.
  • Organic insulating layer 145 may include at least one of polyimide, polyamide, and polybenzoxazole.
  • Organic insulating layer 145 comprises polyimide in this form.
  • the thickness of the organic insulating layer 145 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the organic insulating layer 145 preferably exceeds the total thickness of the inorganic insulating layer 140 . Furthermore, the total thickness of inorganic insulating layer 140 and organic insulating layer 145 is preferably equal to or greater than distance D2 between low potential coil 22 and high potential coil 23 . In this case, the total thickness of the inorganic insulating layer 140 is preferably 2 ⁇ m or more and 10 ⁇ m or less. Also, the thickness of the organic insulating layer 145 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the laminated film of the inorganic insulating layer 140 and the organic insulating layer 145 appropriately increases the withstand voltage of the high-potential coil 23. be able to.
  • the organic insulating layer 145 includes a first portion 146 covering the low potential side region and a second portion 147 covering the high potential side region.
  • the first portion 146 covers the seal conductor 61 with the inorganic insulating layer 140 interposed therebetween.
  • the first portion 146 has a plurality of low potential terminal openings 148 exposing the plurality of low potential terminals 11 (low potential pad openings 143 ) respectively in a region outside the seal conductor 61 .
  • the first portion 146 may have an overlap portion that runs over the periphery (overlap portion) of the low potential pad opening 143 .
  • the second portion 147 collectively covers the transformers 21A to 21D and the dummy pattern 85. Specifically, the second portion 147 collectively covers the plurality of high-potential coils 23, the plurality of high-potential terminals 12, the first high-potential dummy pattern 87, the second high-potential dummy pattern 88, and the floating dummy pattern 121. is doing.
  • Embodiments of the present invention can be implemented in other forms.
  • an example in which the first functional device 45 and the second functional device 60 are formed has been described.
  • a form having only the second functional device 60 without having the first functional device 45 may be employed.
  • dummy pattern 85 may be removed.
  • the second functional device 60 can achieve the same effects as those described in the first embodiment (excluding the effects related to the dummy pattern 85).
  • the second functional device 60 is formed.
  • the second functional device 60 is not necessarily required and may be removed.
  • the dummy pattern 85 is formed.
  • the dummy pattern 85 is not necessarily required and may be removed.
  • the first functional device 45 is of a multi-channel type including a plurality of transformers 21 .
  • a single-channel first functional device 45 including a single transformer 21 may be employed.
  • FIG. 9 is a plan view (top view) schematically showing an example of a transformer arrangement in a two-channel transformer chip 300 (corresponding to the semiconductor device 5 described above).
  • the transformer chip 300 in this figure includes a first transformer 301, a second transformer 302, a third transformer 303, a fourth transformer 304, a first guard ring 305, a second guard ring 306, and pads a1 to a8. , pads b1 to b8, pads c1 to c4, and pads d1 to d4.
  • pads a1 and b1 are connected to one end of the secondary coil L1s forming the first transformer 301, and pads c1 and d1 are connected to the other end of the secondary coil L1s. ing.
  • Pads a2 and b2 are connected to one end of the secondary coil L2s forming the second transformer 302, and pads c1 and d1 are connected to the other end of the secondary coil L2s.
  • Pads a3 and b3 are connected to one end of the secondary coil L3s forming the third transformer 303, and pads c2 and d2 are connected to the other end of the secondary coil L3s.
  • Pads a4 and b4 are connected to one end of the secondary coil L4s forming the fourth transformer 304, and pads c2 and d2 are connected to the other end of the secondary coil L4s.
  • the primary side coil forming the first transformer 301, the primary side coil forming the second transformer 302, the primary side coil forming the third transformer 303, and the primary side coil forming the fourth transformer 304 are also not shown in this figure.
  • the primary side coils basically have the same configuration as the secondary side coils L1s to L4s, respectively, and face the secondary side coils L1s to L4s, respectively. located directly below each.
  • one end of the primary coil forming the first transformer 301 is connected to pads a5 and b5, and the other end of the primary coil is connected to pads c3 and d3.
  • Pads a6 and b6 are connected to one end of the primary coil forming the second transformer 302, and pads c3 and d3 are connected to the other end of the primary coil.
  • Pads a7 and b7 are connected to one end of the primary coil forming the third transformer 303, and pads c4 and d4 are connected to the other end of the primary coil.
  • Pads a8 and b8 are connected to one end of the primary coil forming the fourth transformer 304, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a5 to a8, pads b5 to b8, pads c3 and c4, and pads d3 and d4 are pulled out from the inside of the transformer chip 300 to the surface via vias (not shown).
  • pads a1 to a8 respectively correspond to first current supply pads
  • pads b1 to b8 respectively correspond to first voltage measurement pads
  • Pads c1 to c4 respectively correspond to second current supply pads
  • pads d1 to d4 respectively correspond to second voltage measurement pads.
  • the series resistance component of each coil can be accurately measured during the defective product inspection. Therefore, in addition to rejecting defective products in which each coil is disconnected, it is also necessary to appropriately reject defective products in which the resistance value of each coil is abnormal (for example, a short circuit between coils). is possible, and by extension, it becomes possible to prevent the outflow of defective products to the market.
  • the plurality of pads may be used as connection means with the primary side chip and the secondary side chip (for example, the controller chip 210 and the driver chip 220 described above). .
  • pads a1 and b1, pads a2 and b2, pads a3 and b3, and pads a4 and b4 may be connected to the signal input end or signal output end of the secondary chip, respectively.
  • Pads c1 and d1, and pads c2 and d2 may be connected to the common voltage application terminal (GND2) of the secondary chip, respectively.
  • pads a5 and b5, pads a6 and b6, pads a7 and b7, and pads a8 and b8 may be connected to the signal input end or signal output end of the primary chip, respectively.
  • Pads c3 and d3, and pads c4 and d4 may be connected to the common voltage application terminal (GND1) of the primary chip, respectively.
  • the first to fourth transformers 301 to 304 are coupled and arranged for each signal transmission direction.
  • a first transformer 301 and a second transformer 302 that transmit signals from the primary chip to the secondary chip are formed into a first pair by a first guard ring 305 .
  • a third transformer 303 and a fourth transformer 304 that transmit signals from the secondary chip to the primary chip are formed into a second pair by a second guard ring 306 .
  • the reason for such coupling is that when the primary side coils and secondary side coils forming the first to fourth transformers 301 to 304 are laminated in the vertical direction of the substrate of the transformer chip 300, This is to ensure a withstand voltage between the primary coil and the secondary coil.
  • the first guard ring 305 and the second guard ring 306 are not necessarily essential components.
  • first guard ring 305 and the second guard ring 306 may be connected to low-impedance wiring such as ground terminals via pads e1 and e2, respectively.
  • the pads c1 and d1 are shared between the secondary coil L1s and the secondary coil L2s.
  • the pads c2 and d2 are shared between the secondary coil L3s and the secondary coil L4s.
  • the pads c3 and d3 are shared between the primary coil L1p and the primary coil L2p.
  • the pads c4 and d4 are shared with the corresponding primary coils.
  • the primary coils and secondary coils forming the first to fourth transformers 301 to 304 are rectangular (or tracks with rounded corners) in plan view of the transformer chip 300 . shape). With such a configuration, the area of the portion where the primary side coil and the secondary side coil overlap becomes large, and it is possible to improve the transmission efficiency of the transformer.
  • transformer arrangement in this figure is only an example, and the number, shape, and arrangement of coils and the arrangement of pads are arbitrary. Also, the chip structure and transformer arrangement described so far can be applied to general semiconductor devices in which coils are integrated on a semiconductor chip.
  • FIG. 10 is a diagram showing a basic configuration of a traction inverter mounted on an electric vehicle.
  • the traction inverter 400 of this configuration example is a type of motor drive device that converts DC power supplied from an on-vehicle battery (not shown) into AC power to drive the motor M. unit] 2 and various discrete components (high side switch SWH, low side switch SWL, npn bipolar transistor Q1, pnp bipolar transistor Q2, resistors R1 to R3, and capacitors C1 and C2).
  • Electric vehicles equipped with the traction inverter 400 include BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV [plug-in hybrid electric vehicle]/PHV [plug-in hybrid vehicle], Also, FCEV [fuel cell electric vehicle]/FCV [fuel cell vehicle] can be cited as examples.
  • the insulated gate driver 1 insulates between the primary circuit system (VCC1-GND1) that receives power from the DC voltage source E1 and the secondary circuit system (VCC2-GND2) that receives power from the DC voltage source E2. It is a semiconductor integrated circuit device (corresponding to the signal transmission device 200 in FIG. 1, for example) that transmits a gate drive signal from a primary circuit system to a secondary circuit system.
  • the insulated gate driver 1 has a plurality of external terminals (in this figure, VCC1 terminal, IN terminal, FLT1 terminal, FLT2 terminal, GND1 terminal, VCC2 terminal, OUT terminal, CLAMP terminal, PROOUT terminal, and GND2 terminal).
  • the VCC1 terminal is the power supply terminal for the primary circuit system.
  • the IN terminal is a control input terminal.
  • the FLT1 terminal and the FLT2 terminal are fault signal output terminals, respectively.
  • a GND1 terminal is a ground terminal of the primary circuit system.
  • the VCC2 terminal is a power supply terminal for the secondary circuit system.
  • the OUT terminal is an output terminal.
  • a CLAMP terminal is a Miller clamp terminal.
  • the PROOUT terminal is a soft turn-off terminal.
  • a GND2 terminal is a ground terminal for the secondary circuit system.
  • the ECU 2 is means for performing overall electrical control of the electric vehicle, and exchanges various signals (input signal IN, external fault signals FLT1 and FLT2, etc.) with the insulated gate driver 1. .
  • a resistor R1 is connected between the VCC1 terminal and the FLT1 terminal.
  • a resistor R2 is connected between the VCC1 terminal and the FLT2 terminal.
  • a resistor R3 is connected between the CLAMP terminal and the PROOUT terminal.
  • a capacitor C1 is connected between the VCC1 terminal and the GND1 terminal.
  • a capacitor C2 is connected between the VCC2 terminal and the GND2 terminal.
  • the high-side switch SWH and the low-side switch SWL are connected between the application terminal of the first motor drive voltage VD1 and each phase input terminal of the motor M (specifically, one end of each phase motor coil), and between the motor M is connected between each phase input terminal of and the application terminal of the second motor drive voltage VD2 ( ⁇ VD1). forming.
  • an insulated gate bipolar transistor (IGBT [insulated gate bipolar transistor]) is used as each of the high-side switch SWH and the low-side switch SWL.
  • IGBT insulated gate bipolar transistor
  • MOS metal oxide semiconductor
  • SiC silicon carbide
  • MOS field effect transistor using a Si semiconductor may be employed.
  • a MOS field effect transistor using a SiC semiconductor consumes less power and has a higher heat resistance than a MOS field effect transistor using a Si semiconductor, and is therefore suitable for mounting on an electric vehicle.
  • the insulated gate driver 1 is formed by sealing a first semiconductor chip 410, a second semiconductor chip 420, and a third semiconductor chip 430 in one package.
  • the first semiconductor chip 410 is driven by a power supply voltage VCC1 (such as 5 V or 3.3 V based on GND1) from a DC voltage source E1, and a controller that generates switch control signals S1 and S2 based on an input signal IN. is an integrated controller chip.
  • Main functions of the first semiconductor chip 410 include a function of generating switch control signals S1 and S2, a function of generating external fault signals FLT1 and FLT2, and a UVLO (under voltage lock out) function.
  • the withstand voltage of the first semiconductor chip 410 may be designed to be an appropriate withstand voltage (for example, 7 [V] withstand voltage) in consideration of the power supply voltage VCC1 (GND1 standard).
  • the second semiconductor chip 420 is driven by being supplied with a power supply voltage VCC2 (10 to 30 V based on GND2) from the DC voltage source E2, and the switch control input from the first semiconductor chip 410 via the third semiconductor chip 430 It is a driver chip in which a driver is integrated for driving and controlling a high-side switch SWH, to one end of which a high voltage of several hundred volts is applied, based on signals S1 and S2.
  • Main functions of the second semiconductor chip 420 include a function of generating the output signal OUT, a function of generating the internal fault signals S3 and S4, and a UVLO function.
  • the breakdown voltage of the second semiconductor chip 420 may be designed to be an appropriate breakdown voltage (for example, 40 [V] breakdown voltage) in consideration of the power supply voltage VCC2 (GND2 standard).
  • the third semiconductor chip 430 includes a transformer for transferring the switch control signals S1 and S2 and the internal fault signals S3 and S4 while providing DC isolation between the first semiconductor chip 410 and the second semiconductor chip 420. It is an integrated transformer chip.
  • the insulated gate driver 1 of this configuration example apart from the first semiconductor chip 410 in which the controller is integrated and the second semiconductor chip 420 in which the driver is integrated, only the transformer is mounted on the third semiconductor chip.
  • the chip 430 is provided independently and is sealed in one package.
  • both the first semiconductor chip 410 and the second semiconductor chip 420 can be manufactured by a general low-voltage process (withstanding voltage of several [V] to several tens of [V]). Therefore, it becomes unnecessary to use a dedicated high withstand voltage process (several [kV] withstand voltage), and the manufacturing cost can be reduced.
  • both the first semiconductor chip 410 and the second semiconductor chip 420 can be produced by existing processes with proven results, and there is no need to conduct a new reliability test, shortening the development period. And it can contribute to the reduction of development cost.
  • the first semiconductor chip 410 includes a first transmission section 411, a second transmission section 412, a first reception section 413, a second reception section 414, a logic section 415, a first UVLO section 416, an N-channel MOS and field effect transistors Na and Nb.
  • the second semiconductor chip 420 includes a third receiving section 421, a fourth receiving section 422, a third transmitting section 423, a fourth transmitting section 424, a logic section 425, a driver section 426, and a second UVLO section 427. , a P-channel MOS field effect transistor P1, N-channel MOS field effect transistors N1 to N3, and an SR flip-flop FF.
  • the third semiconductor chip 430 has a first transformer 431 , a second transformer 432 , a third transformer 433 and a fourth transformer 434 .
  • the first transmission section 411 transmits the switch control signal S1 input from the logic section 415 to the third reception section 421 via the first transformer 431 .
  • the second transmission section 412 transmits the switch control signal S2 input from the logic section 415 to the fourth reception section 422 via the second transformer 432 .
  • the first receiving section 413 receives the internal fault signal S3 input from the third transmitting section 423 via the third transformer 433 and transmits it to the logic section 415 .
  • the second receiving section 414 receives the internal fault signal S4 input from the fourth transmitting section 424 via the fourth transformer 434 and transmits it to the logic section 415 .
  • the logic unit 415 exchanges various signals (the input signal IN and the external fault signals FLT1 and FLT2) with the ECU 2, and the first transmission unit 411, the second transmission unit 412, and the first reception unit 413. , and exchanges various signals (S1 to S4) with the second semiconductor chip 420 using the second receiver 414 .
  • the logic unit 415 generates a pulse in the switch control signal S1 so as to set the output signal OUT to a high level when the input signal IN is at a high level, and conversely, when the input signal IN is at a low level, A pulse is generated in the switch control signal S2 so as to set the output signal OUT to a low level.
  • the logic unit 415 detects a positive edge (rising edge from low level to high level) of the input signal IN to generate a pulse in the switch control signal S1, while detecting a negative edge (rising edge from high level to low level) of the input signal IN. ) is detected to generate a pulse in the switch control signal S2.
  • the drains of the transistors Na and Nb are connected to the FLT1 terminal and the FLT2 terminal, respectively.
  • Gates of the transistors Na and Nb are both connected to the logic section 415 .
  • the ECU 2 can grasp the state of the insulated gate driver 1 by monitoring the external fault signals FLT1 and FLT2. This fault output function will be described later in detail.
  • the first UVLO unit 416 monitors whether the power supply voltage VCC1 is in a low voltage state and transmits the monitoring result to the logic unit 415 .
  • the third receiving section 421 receives the switch control signal S1 input from the first transmitting section 411 via the first transformer 431 and transmits it to the set input terminal (S) of the SR flip-flop FF.
  • the fourth receiving section 422 receives the switch control signal S2 input from the second transmitting section 412 via the second transformer 432 and transmits it to the reset input terminal (R) of the SR flip-flop FF.
  • the third transmission section 423 transmits the internal fault signal S3 input from the logic section 425 to the first reception section 413 via the third transformer 433 .
  • the fourth transmission section 424 transmits the internal fault signal S4 input from the logic section 425 to the second reception section 414 via the fourth transformer 434 .
  • the SR flip-flop FF is triggered by the pulse edge of the switch control signal S1 input to the set input terminal (S) and sets the logic level of the output terminal (Q) to high level. Also, the SR flip-flop FF resets the logic level of the output terminal (Q) to low level, triggered by the pulse edge of the switch control signal S2 input to the reset input terminal (R). That is, the output signal sent from the SR flip-flop FF to the logic section 425 becomes a pulse signal having the same logic level as the input signal IN that is input from the ECU 2 to the logic section 415 .
  • the logic section 425 generates a drive signal for the driver section 426 based on the output signal of the SR flip-flop FF.
  • the logic unit 425 detects a low voltage abnormality
  • the logic unit 425 not only directly transmits the fact to the driver unit 426 but also transmits it to the logic unit 415 using the internal fault signal S3.
  • the driver section 426 can quickly perform a protective operation, and the logic section 415 can be sent to the ECU 2. It is possible to perform fault output of
  • the second semiconductor chip 420 includes an abnormality detection unit other than the second UVLO unit 427 (overvoltage detection unit OVP [over voltage protection], short circuit detection unit SCP [short circuit protection] or overheat detection unit A detection unit OTP [over temperature protection], etc.) may be provided.
  • OVP over voltage protection
  • SCP short circuit detection unit
  • a detection unit OTP over temperature protection
  • the second semiconductor chip 420 can also incorporate a non-volatile memory for setting registers.
  • a non-volatile memory for setting registers.
  • an internal fault signal S4 provided separately from the internal fault signal S3 is used to output a fault to the logic unit 415 (and thus to the ECU 2). you can go
  • the source of the transistor P1 is connected to the VCC2 terminal.
  • the drains of the transistors P1 and N1 are both connected to the OUT terminal.
  • the drain of transistor N2 is connected to the CLAMP terminal.
  • the drain of transistor N3 is connected to the PROOUT terminal.
  • the sources of the transistors N1 to N3 are all connected to the GND2 terminal. Gates of transistors P 1 and N 1 to N 3 are all connected to driver section 426 .
  • the driver section 426 performs on/off control of the transistor P1 and the transistor N1 based on the drive signal input from the logic section 425, and outputs an output signal OUT from the connection node between the transistor P1 and the transistor N1.
  • An output signal OUT is input to the high-side switch SWH through a drive circuit composed of transistors Q1 and Q2.
  • the rise/fall time (slew rate) of the output signal OUT is set so that the output signal OUT has the driving capability of the high-side switch SWH.
  • the driver unit 426 When the voltage level of the output signal OUT (referenced to GND2) becomes low, the driver unit 426 operates the transistor N2 so as to absorb charge (mirror current) from the gate of the high-side switch SWH through the CLAMP terminal. It has a function to turn on (active Miller clamp function). With such a configuration, when turning off the high side switch SWH, the gate potential of the high side switch SWH is quickly changed via the transistor N2 without depending on the slew rate set by the drive circuit. It is possible to lower to a low level.
  • the driver unit 426 determines that it is necessary to perform a protection operation based on the abnormality detection signal input from the logic unit 425, the driver unit 426 turns off the transistor P1 and the transistors N1 and N2, while turning off the transistor N3. It has a function to turn on (soft turn-off function). With such switch control, during the protection operation, the electric charge can be extracted from the gate of the high-side switch SWH through the resistor R3 more slowly than during the normal operation. By adopting such a configuration, it is possible to avoid a momentary interruption of the motor current during the protection operation, so that it is possible to suppress a surge caused by the back electromotive force of the motor coil. By appropriately selecting the resistance value of the resistor R3, the fall time during the protection operation can be arbitrarily adjusted.
  • the second UVLO unit 427 monitors whether the power supply voltage VCC2 is in a low voltage state and transmits the monitoring result to the logic unit 425.
  • the first transformer 431 is a DC insulation element for transmitting the switch control signal S1 from the first semiconductor chip 410 to the second semiconductor chip 420.
  • the second transformer 432 is a DC insulating element for transmitting the switch control signal S2 from the first semiconductor chip 410 to the second semiconductor chip 420.
  • the third transformer 433 is a DC isolation element for transmitting the internal fault signal S3 from the second semiconductor chip 420 to the first semiconductor chip 410.
  • the fourth transformer 434 is a DC isolation element for transmitting the internal fault signal S4 from the second semiconductor chip 420 to the first semiconductor chip 410.
  • the insulated gate driver 1 turns off the high-side switch SWH and sets the FLT1 terminal to a low level when the power supply voltage VCC1 becomes equal to or lower than a predetermined lower threshold voltage VUVLO1L .
  • the insulated gate driver 1 starts normal operation and sets the FLT1 terminal to a high impedance state (high level).
  • UVLO2 driver side low voltage malfunction prevention function
  • the insulated gate driver 1 turns off the high-side switch SWH and sets the FLT1 terminal to a low level when the power supply voltage VCC2 becomes equal to or lower than a predetermined lower threshold voltage VUVLO2L .
  • the insulated gate driver 1 starts normal operation and sets the FLT1 terminal to a high impedance state (high level).
  • the insulated gate driver 1 sets the PROOUT terminal to a low level and the OUT terminal to a high impedance state. Such control enables the high-side switch SWH to be turned off slowly. It should be noted that the slew rate in the OFF state can be arbitrarily adjusted by appropriately selecting the resistance value of the externally attached resistor R3.
  • the insulated gate driver 1 sets the CLAMP terminal to low level when the gate potential of the high-side switch SWH becomes equal to or lower than a predetermined threshold voltage VAMC . Such control makes it possible to reliably turn off the high-side switch SWH.
  • the characteristics of the insulated gate driver 1, such as the driving speed (slew rate) of the gate driving section, or the detection threshold value or release threshold value of the abnormality detection section, are determined according to the individual differences (manufacturing variations) of the switch elements. etc. can be arbitrarily adjusted. In the following, we propose a novel embodiment to achieve this.
  • FIG. 11 shows a novel embodiment of the isolated gate driver 1.
  • the insulated gate driver 1 of this embodiment includes a gate drive section 441, an abnormality detection/fault control section 442, a register 443, a control logic section 444, a nonvolatile memory 445, a memory control section 446, and an interface section 447. and have In the following description, it is assumed that the above components are basically integrated in the second semiconductor chip 420 (driver chip) of the insulated gate driver 1 .
  • the abnormality detection/fault control unit 442 functions as an abnormality detection unit (overvoltage detection unit OVP, short circuit detection unit SCP, overheat detection unit OTP, etc.) that detects an abnormality other than the nonvolatile memory 445, and has an FLT1 terminal and an FLT2 terminal. It also has a function as a fault control section that sends external fault signals FLT1 and FLT2 to the ECU 2 using .
  • the FLT1 terminal corresponds to a first external terminal for externally outputting the error detection result of the nonvolatile memory 445
  • the FLT2 terminal is a second external terminal for externally outputting the error detection result of the nonvolatile memory 445. Corresponds to a terminal.
  • Various characteristics of the abnormality detection/fault control unit 442 can be arbitrarily adjusted based on the value stored in the register 443 (adjustment data D2 in this figure). Examples of the above characteristics include a detection threshold value or a release threshold value for determining whether or not an abnormal state exists.
  • the abnormality detection/fault control unit 442 has, as its component, a fault signal transmission mechanism (for example, the first reception unit 413 in FIG. 10, the second receiving unit 414, third transmitting unit 423, fourth transmitting unit 424, third transformer 433, fourth transformer 434) and a fault terminal control mechanism that controls the FLT1 terminal and the FLT2 terminal (for example, the logic unit in FIG. 10 415, transistors Na and Nb). Therefore, the fault control unit 442 does not have all its components integrated in the second semiconductor chip 420, but its components are the first semiconductor chip 410, the second semiconductor chip 420 and the third semiconductor chip 430. can be understood to be distributed and integrated.
  • a fault signal transmission mechanism for example, the first reception unit 413 in FIG. 10, the second receiving unit 414, third transmitting unit 423, fourth transmitting unit 424, third transformer 433, fourth transformer 434
  • a fault terminal control mechanism that controls the FLT1 terminal and the FLT2 terminal for example, the logic unit in FIG. 10 415, transistors Na and Nb
  • the register 443 stores adjustment data read from the nonvolatile memory 445 by the control logic unit 444 (in this figure, adjustment data D1 for the gate drive unit 441 and adjustment data D2 for the abnormality detection/fault control unit 442). is volatilely stored.
  • the control logic unit 444 controls the abnormality detection/fault control unit 442 to keep the gate driving unit 441 in a non-operating state until the adjustment data D1 and D2 read from the nonvolatile memory 445 are stored in the register 443. (details will be described later).
  • the control logic unit 444 has an error detection and correction circuit ECC [error check and correct] that performs error detection and error correction for each of the adjustment data D1 and D2 written in the nonvolatile memory 445 (details will be described later). ).
  • the nonvolatile memory 445 nonvolatilely stores adjustment data for the insulated gate driver 1 (in this figure, adjustment data D1 for the gate drive unit 441 and adjustment data D2 for the abnormality detection/fault control unit 442).
  • adjustment data D1 for the gate drive unit 441 and adjustment data D2 for the abnormality detection/fault control unit 442 are built in the insulated gate driver 1 in this embodiment, the nonvolatile memory 445 may be externally attached to the insulated gate driver 1 (a specific example will be described later).
  • the nonvolatile memory 445 When the memory control unit 446 accesses the nonvolatile memory 445 from the outside of the insulated gate driver 1 via the interface unit 447 (for example, reading or writing the adjustment data D1 and D2), the nonvolatile memory 445 Performs address control, etc.
  • the interface unit 447 is a front end for accessing the nonvolatile memory 445 from outside the insulated gate driver 1 .
  • a two-wire serial interface conforming to the I2C [inter-integrated circuit] standard, which performs two-way serial communication using the data signal SDA and the clock signal SCL, may be used.
  • the gate driving unit 441 operates before finishing setting the characteristics of the gate driving unit 441 and the abnormality detection/fault control unit 442, in other words, before finishing storing the adjustment data D1 and D2 in the register 443,
  • the switching elements are driven with inappropriate characteristics that do not take individual differences (variations) of the switching elements into consideration. In such a situation, the reduction of the safety margin becomes an enemy, and there is a possibility that the switching element may malfunction.
  • the register 443 is a type of volatile memory, the series of operations of reading the adjustment data D1 and D2 from the nonvolatile memory 445 and storing them in the register 443 is performed each time the traction inverter 400 is powered on. Therefore, it is necessary to fully consider the startup sequence from power supply startup to gate drive start.
  • the UVLO of the insulated gate driver 1 is released in response to the rise of the power supply voltages VCC1 and VCC2.
  • the reading of the adjustment data D1 and D2 from the nonvolatile memory 445 has not yet started, and it is natural that the data storage in the register 443, the gate drive section 441 and the abnormality detection/fault The characteristic adjustment of each control unit 442 has not been completed either. Therefore, the gate driver 441 is maintained in a non-operating state.
  • the abnormality detection signal input from the abnormality detection/fault control section 442 to the gate driving section 441 may be maintained at the logic level at the time of abnormality detection. .
  • step #3 the control logic unit 444 reads out the adjustment data D1 and D2 from the nonvolatile memory 445 and stores them in the register 443.
  • step #3 when the data storage in the register 443 is completed, various characteristics of the gate driving section 441 and the abnormality detection/fault control section 442 are optimized, so that the switch element (for example, the high side switch SWH) is driven. be in a state where it can be done. Therefore, when the flow advances to step #5 through the YES determination in step #4, the insulated gate driver 1 enters the fault release state, and the abnormality detection signal input to the gate driving unit 441 changes from the logic level at the time of abnormality detection. It is switched to the logic level when no abnormality is detected.
  • the switch element for example, the high side switch SWH
  • the adjustment data D1 and D2 are stored in the register 443 until the respective characteristics of the gate drive section 441 and the abnormality detection/fault control section 442 are set.
  • a start-up sequence is adopted in which the gate driver 441 is maintained in a non-operating state until the storage of .
  • FIG. 13 is a diagram showing a first implementation example of the non-volatile memory 445.
  • the traction inverter 400 of the first implementation is a type of motor drive device that controls the drive of the motor M, and includes three insulated gate drivers 1H (u/v/w) and three It has an insulated gate driver 1L (u/v/w), three high side switches SWH (u/v/w), three low side switches SWL (u/v/w), and an ECU2.
  • the motor M is a three-phase motor that is driven to rotate according to three-phase drive voltages U/V/W input from three-phase (U-phase/V-phase/W-phase) half-bridge output stages. .
  • the insulated gate drivers 1H each insulate between the ECU 2 and the high-side switch SWH (u/v/w), while outputting the upper gate control signal (previously described input
  • the high-side switch SWH (u/v/w) is driven by generating an upper gate drive signal (corresponding to the output signal OUT described above) according to the signal IN).
  • the insulated gate drivers 1L respectively insulate between the ECU 2 and the low side switches SWL (u/v/w), and operate the lower gate driver 1L (u/v/w) according to the lower gate control signal input from the ECU 2.
  • the low side switch SWL (u/v/w) is driven by generating a gate drive signal.
  • the high-side switches SWH are upper power transistors that form a three-phase (U-phase/V-phase/W-phase) half-bridge output stage, and the insulated gate driver 1H (u/v /w)
  • Each switch connection terminal T1 (OUT terminal, CLAMP terminal, PROOUT terminal, GND2 terminal, etc. provided on the second semiconductor chip 420 side in FIG. 10) is externally attached to an insulated gate driver 1H (u/v /w).
  • IGBTs are used as the high side switch SWH (u/v/w) and the low side switch SWL (u/v/w). It is also possible to use MOSFETs or Si-MOSFETs.
  • the ECU 2 activates the high side switch SWH (u/v/w) and the low side switch SWL (u/v/w) via the insulated gate drivers 1H (u/v/w) and 1L (u/v/w), respectively. By driving, the rotational driving of the motor M is controlled.
  • the ECU 2 also has a function of monitoring the FLT1 and FLT2 terminals of the insulated gate drivers 1H (u/v/w) and 1L (u/v/w) to perform various safety controls.
  • the insulated gate drivers 1H (u/v/w) and 1L (u/v/w) include non-volatile memories 445 that store adjustment data D1 and D2, respectively. built into each unit. With such a configuration, the number of parts for configuring traction inverter 400 can be reduced.
  • FIG. 14 is a diagram showing a second implementation example of the nonvolatile memory 445.
  • FIG. The traction inverter 400 of the second implementation example is based on the first implementation example (FIG. 13), but the nonvolatile memory 445 is changed to be external.
  • a nonvolatile memory 445 in which data is written is externally attached to each.
  • the characteristics of the gate driving section 441 and the abnormality detection/fault control section 442 on the secondary side are controlled. can be adjusted, signal transmission from the primary side to the secondary side, that is, signal transmission from the first semiconductor chip 410 to the second semiconductor chip 420 via the third semiconductor chip 430 becomes unnecessary. Therefore, the circuit configuration of the insulated gate driver 1 can be simplified.
  • FIG. 15 is a diagram showing a third implementation example of the nonvolatile memory 445.
  • FIG. The traction inverter 400 of the third implementation example is based on the first implementation example (FIG. 13), but the nonvolatile memory 445 is changed to be external.
  • a single non-volatile memory 445 is externally attached in common. With such a configuration, the external nonvolatile memory 445 can be reduced.
  • signal transmission from the primary side to the secondary side that is, signal transmission from the first semiconductor chip 410 to the second semiconductor chip 420 via the third semiconductor chip 430 is required. Attention is required.
  • the control logic unit 444 (or the nonvolatile memory 445) should include an error detection and correction circuit ECC that performs error detection and error correction of the adjustment data D1 and D2 written in the nonvolatile memory 445. desirable.
  • FIG. 16 is a table showing a first operation example of fault output, showing the error detection result of the nonvolatile memory 445, the operability state of the gate driving unit 441, and the output states of the FLT1 terminal and the FLT2 terminal. .
  • the error detection of the nonvolatile memory 445 is performed mainly by the error detection and correction circuit ECC.
  • switching of the operation enable/disable of the gate driving unit 441 and fault output using the FLT1 terminal and the FLT2 terminal are mainly performed by the abnormality detection/fault control unit 442 .
  • both the FLT1 terminal and the FLT2 terminal are set to low level, and the gate The drive unit 441 is forcibly stopped.
  • the adjustment data D1 and D2 cannot be corrected, so it becomes impossible to correctly adjust the characteristics of the insulated gate driver 1.
  • FIG. Therefore, it is most important to ensure the safety of the electric vehicle by forcibly stopping the gate drive unit 441 .
  • the ECU 2 is informed that some serious abnormality has occurred in the insulated gate driver 1 or the high side switch SWH (in this case, an error of 2 bits or more has occurred in the nonvolatile memory 445). Therefore, it is possible to quickly notify that the gate driving unit 441 is forced to stop due to this.
  • FIG. 17 is a table showing a second operation example of the fault output. Similar to FIG. output states are shown.
  • the second operation example of this figure is basically the same as the first operation example (FIG. 16) described above, and an error of two or more bits is detected in the adjustment data D1 and D2 written in the nonvolatile memory 445.
  • the only difference is that the FLT2 terminal is set to a high impedance state when Thus, when an error of 2 bits or more is detected, the output state of the FLT2 terminal is irrelevant because the FLT1 terminal is used to output a fault to the ECU 2 .
  • FIG. 18 is a table showing a third operation example of the fault output. , and the output states of the FLT1 and FLT2 terminals.
  • the error detection of the nonvolatile memory 445 is performed mainly by the error detection and correction circuit ECC.
  • abnormality detection UVLO, OVP, SCP, OTP, etc.
  • the adjustment data D1 and D2 written in the nonvolatile memory 445 are normal.
  • the FLT1 terminal and the FLT2 terminal are set to low level, and the gate driving section 441 is forcibly stopped.
  • the gate driving unit 441 is forcibly stopped. Therefore, it is necessary to promptly inform the ECU 2 that some serious abnormality (UVLO, OVP, SCP, OTP, etc.) has occurred in the insulated gate driver 1 or the high side switch SWH while ensuring the safety of the electric vehicle. can be done.
  • the gate driving section 441 is forcibly stopped.
  • the adjustment data D1 and D2 cannot be corrected, so it becomes impossible to correctly adjust the characteristics of the insulated gate driver 1.
  • FIG. Therefore, it is most important to ensure the safety of the electric vehicle by forcibly stopping the gate drive unit 441 .
  • FIG. 19 is a table showing a fourth operation example of fault output. As with FIG. ), the operable/impossible state of the gate driver 441, and the output states of the FLT1 terminal and the FLT2 terminal.
  • the fourth operation example of the present figure is basically the same as the previously described third operation example (FIG. 18). The only difference is that the FLT2 terminal is set to a high impedance state when Thus, when an error of 2 bits or more is detected, the output state of the FLT2 terminal is irrelevant because the FLT1 terminal is used to output a fault to the ECU 2 .
  • FIG. 21 is a diagram showing a second shared example of the fault signal output terminal (here, the FLT2 terminal).
  • the fault control unit 442 fixes the FLT2 terminal to a high level when the adjustment data D1 and D2 are normal, and when a 1-bit error is detected in the adjustment data D1 and D2.
  • the FLT2 terminal may be pulse-driven between the high level and the low level, and the FLT2 terminal may be fixed at the low level when an error of 2 bits or more is detected in the adjustment data D1 and D2.
  • the result of error detection can be determined from the logic level of the FLT2 terminal and the presence or absence of pulse driving.
  • FIG. 22 is a diagram showing a third shared example of the fault signal output terminal (here, the FLT2 terminal).
  • the fault control unit 442 fixes the FLT2 terminal to a high level when the adjustment data D1 and D2 are normal, and when a 1-bit error is detected in the adjustment data D1 and D2.
  • the FLT2 terminal may be pulse-driven at the pulse frequency f1
  • the FLT2 terminal may be pulse-driven at the pulse frequency f2 (for example, f2>f1) when an error of two bits or more is detected in the adjustment data D1 and D2.
  • the result of error detection can be determined from the logic level of the FLT2 terminal and the pulse frequency.
  • the method of sharing the fault signal output terminal is not limited to the above, and the output state of the FLT2 terminal can be arbitrarily set according to the error detection result of the adjustment data D1 and D2. You can switch. For example, various parameters (pulse width, duty, modulation method, etc.) during pulse driving of the FLT2 terminal may be switched.
  • FIG. 23 is a diagram showing the appearance of an electric vehicle.
  • the insulated gate driver 1 and the traction inverter 400 using the same can be suitably used as a motor driving means for the electric vehicle X10.
  • the insulated gate driver disclosed in this specification includes a switch connection terminal configured to externally attach a switch element, a nonvolatile memory in which adjustment data is written, and a nonvolatile memory that is read out from the nonvolatile memory.
  • a register configured to store the adjustment data
  • a gate drive unit configured to drive the gate of the switch element with various characteristics set based on the stored value of the register
  • the non-volatile a control logic unit that keeps the gate drive unit in a non-operating state until the adjustment data is read from the memory and stored in the register (first configuration).
  • the insulated gate driver disclosed in this specification is configured to externally attach a switch connection terminal configured to externally attach a switch element and a nonvolatile memory in which adjustment data is written.
  • a memory connection terminal configured to store the adjustment data read from the nonvolatile memory, and gate driving of the switch element with various characteristics set based on the values stored in the register.
  • a control logic unit that maintains the gate driving unit in a non-operating state until the adjustment data is read from the nonvolatile memory and stored in the register (second 2).
  • the insulated gate driver according to the first or second configuration further includes an abnormality detection unit configured to detect an abnormality using various characteristics set based on the values stored in the register (third configuration). ).
  • the control logic unit outputs the nonvolatile memory after the UVLO is released as the power supply voltage applied to the insulated gate driver rises. starting to read the adjustment data, continuing to store data in the register while maintaining the gate driving unit in the non-operating state until data storage in the register is completed, and storing data in the register; is completed, the non-operating state of the gate drive section may be released (fourth configuration).
  • the insulated gate driver according to any one of the first, third and fourth configurations includes a first semiconductor chip in which circuit elements of the primary circuit system are integrated and a second semiconductor chip in which circuit elements of the secondary circuit system are integrated.
  • a configuration in which a semiconductor chip and a third semiconductor chip in which insulating elements for performing signal transmission while insulating between the first semiconductor chip and the second semiconductor chip are integrated are sealed in a single package. (Fifth configuration).
  • the insulated gate driver according to the second configuration includes a first semiconductor chip in which circuit elements of a primary circuit system are integrated, a second semiconductor chip in which circuit elements of a secondary circuit system are integrated, and the first semiconductor chip. and a third semiconductor chip integrated with an insulating element for performing signal transmission while insulating the chip from the second semiconductor chip, and are sealed in a single package (sixth configuration). good too.
  • both the register and the gate driver may be integrated in the second semiconductor chip (seventh configuration).
  • the traction inverter disclosed in the present specification includes an insulated gate driver having the first configuration and a gate driven by the insulated gate driver, which is externally attached to the switch connection terminal of the insulated gate driver.
  • a configuration (eighth configuration) having a switch element configured as described above may be employed.
  • the traction inverter disclosed in the present specification includes an insulated gate driver having the second configuration, and an insulated gate driver externally attached to the switch connection terminal of the insulated gate driver and gate-driven by the insulated gate driver. and the nonvolatile memory externally attached to the memory connection terminal of the insulated gate driver and configured to store the adjustment data of the insulated gate driver. (Ninth configuration).
  • the traction inverter disclosed in this specification includes a plurality of insulated gate drivers according to the sixth configuration, and a plurality of insulated gate drivers provided on the second semiconductor chip side of each of the plurality of insulated gate drivers.
  • a plurality of switch elements externally attached to each of the switch connection terminals and configured to be gate-driven by the plurality of insulated gate drivers; and a single non-volatile memory configured to store the adjustment data of each of the plurality of insulated gate drivers by being commonly connected to each of the plurality of memory connection terminals (eleventh configuration).
  • the electric vehicle disclosed in this specification may have a configuration (12th configuration) having a traction inverter according to any one of the 8th to 11th configurations.
  • the insulated gate driver disclosed in this specification includes a switch connection terminal configured to externally attach a switch element, a nonvolatile memory in which adjustment data is written, and a readout from the nonvolatile memory.
  • a register configured to store the output adjustment data;
  • a gate drive unit configured to drive the switch element with various characteristics set based on the stored value of the register;
  • an abnormality detection unit configured to detect an abnormality other than the nonvolatile memory; an error detection and correction circuit configured to perform error detection and error correction of the adjustment data written in the nonvolatile memory;
  • a first external terminal configured to externally output a result of abnormality detection; a second external terminal configured to externally output a result of error detection; and a 1-bit error detected in the adjustment data.
  • the insulated gate driver disclosed in this specification is configured to externally attach a switch connection terminal configured to externally attach a switch element and a nonvolatile memory in which adjustment data is written.
  • a register configured to store the adjustment data read from the nonvolatile memory; and gate driving of the switch element with various characteristics set based on the values stored in the register.
  • an abnormality detection unit configured to detect an abnormality other than the nonvolatile memory; and error detection and error correction of the adjustment data written in the nonvolatile memory.
  • a first external terminal configured to externally output the error detection result; and a second external terminal configured to externally output the error detection result.
  • the second external terminal is set to the output state at the time of error detection, and then the normal operation of the gate driving section is continued, and the adjustment data is adjusted to 2 bits; and a fault control unit configured to forcibly stop the gate driving unit when the above error is detected (a fourteenth configuration).
  • the fault control unit when an error of 2 bits or more is detected in the adjustment data, controls the first external error regardless of the result of the abnormality detection.
  • a configuration (a fifteenth configuration) may be employed in which the terminal is set to an output state when an abnormality is detected.
  • the fault controller controls the first external terminal regardless of the error detection result when an abnormality other than the nonvolatile memory is detected.
  • a configuration (sixteenth configuration) may be employed in which the gate driving unit is forcibly stopped after the output state at the time of abnormality detection is set.
  • the fault control section puts the second external terminal in the first output state when a 1-bit error is detected in the adjustment data, and the adjustment The second external terminal may be set to a second output state different from the first output state (seventeenth configuration) when an error of two bits or more is detected in the data.
  • the insulated gate driver according to any one of the thirteenth and fifteenth to seventeenth configurations includes a first semiconductor chip in which circuit elements of a primary circuit system are integrated and a second semiconductor chip in which circuit elements of a secondary circuit system are integrated.
  • the insulated gate driver according to the fourteenth configuration includes: a first semiconductor chip integrated with circuit elements of a primary circuit system; a second semiconductor chip integrated with circuit elements of a secondary circuit system; and a third semiconductor chip integrated with insulating elements for performing signal transmission while insulating the chip from the second semiconductor chip, and a configuration (nineteenth configuration) in which a single package is sealed. good too.
  • both the register and the gate driving section may be integrated in the second semiconductor chip (twentieth configuration).
  • the traction inverter disclosed in the present specification includes an insulated gate driver having the thirteenth configuration, and a gate driven by the insulated gate driver, which is externally attached to the switch connection terminal of the insulated gate driver. and the switch element configured as above (21st configuration).
  • the traction inverter disclosed in the present specification includes an insulated gate driver having the fourteenth configuration, and a gate driven by the insulated gate driver, which is externally attached to the switch connection terminal of the insulated gate driver. and the nonvolatile memory externally attached to the memory connection terminal of the insulated gate driver and configured to store the adjustment data of the insulated gate driver. (22nd configuration).
  • the traction inverter disclosed in this specification includes a plurality of insulated gate drivers according to the nineteenth configuration, and a plurality of insulated gate drivers provided on the second semiconductor chip side of each of the plurality of insulated gate drivers.
  • a plurality of switch elements externally attached to each of the switch connection terminals and configured to be gate-driven by the plurality of insulated gate drivers; and a plurality of non-volatile memories configured to store the adjustment data for each of the plurality of insulated gate drivers (a twenty-third configuration).
  • the traction inverter disclosed in this specification includes a plurality of insulated gate drivers according to the nineteenth configuration, and a plurality of insulated gate drivers provided on the second semiconductor chip side of each of the plurality of insulated gate drivers. a plurality of switch elements externally attached to each of the switch connection terminals and configured to be gate-driven by the plurality of insulated gate drivers; a single non-volatile memory configured to store the adjustment data of each of the plurality of insulated gate drivers by being connected in common to each of the plurality of memory connection terminals (a twenty-fourth configuration ).
  • the electric vehicle disclosed in this specification may have a configuration (25th configuration) having a traction inverter according to any one of the 21st to 24th configurations.
  • a traction inverter mounted on an electric vehicle was taken as an example of the object of application of the insulated gate driver, but the object of application of the insulated gate driver is not limited to this. It can also be widely applied to medical equipment and the like.
  • non-volatile memory and the associated novel start-up sequence and fault output, is not intended to apply only to isolated gate drivers, but to both isolated and non-isolated types. It can be widely applied to signal transmission devices in general.

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Abstract

絶縁ゲートドライバ１は、不揮発メモリ４４５から読み出された調整用データを格納するレジスタ４４３と、レジスタ４４３の格納値に基づいて設定された諸特性でスイッチ素子のゲート駆動を行うゲート駆動部４４１と、不揮発メモリ４４５以外の異常検出を行う異常検出部４４２と、不揮発メモリ４４５に書き込まれた調整用データの誤り検出及び誤り訂正を行う誤り検出訂正回路ＥＣＣと、異常検出の結果を外部出力する第１外部端子ＦＬＴ１と、誤り検出の結果を外部出力する第２外部端子ＦＬＴ２と、調整用データに１ビットの誤りが検出されたときに第２外部端子ＦＬＴ２を誤り検出時の出力状態とした上でゲート駆動部４４１の通常動作を継続し、調整用データに２ビット以上の誤りが検出されたときにゲート駆動部４４１を強制停止するフォールト制御部４４２と、を有する。

Description

絶縁ゲートドライバ、トラクションインバータ、電動車
　本明細書中に開示されている発明は、絶縁ゲートドライバ、及び、これを用いたトラクションインバータ並びに電動車に関する。
　絶縁ゲートドライバは、様々なセット（例えば電動車のトラクションインバータ）に利用されている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
国際公開第２０１１／０５５６１１号
　しかしながら、従来の絶縁ゲートドライバについては、これを搭載するセットの小型化及びコストダウンについて、さらなる検討の余地があった。
　本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、セットの小型化及びコストダウンを実現することのできる絶縁ゲートドライバ、及び、これを用いたトラクションインバータ並びに電動車を提供することを目的とする。
　例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリと、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリから前記調整用データを読み出して前記レジスタに格納し終えるまで前記ゲート駆動部を非動作状態に維持する制御ロジック部と、を有する。
　また例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリを外付けするように構成されたメモリ接続端子と、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリから前記調整用データを読み出して前記レジスタに格納し終えるまで前記ゲート駆動部を非動作状態に維持する制御ロジック部と、を有する。
　また、例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリと、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリ以外の異常検出を行うように構成された異常検出部と、前記不揮発メモリに書き込まれた前記調整用データの誤り検出及び誤り訂正を行うように構成された誤り検出訂正回路と、前記異常検出の結果を外部出力するように構成された第１外部端子と、前記誤り検出の結果を外部出力するように構成された第２外部端子と、前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を誤り検出時の出力状態とした上で前記ゲート駆動部の通常動作を継続し、前記調整用データに２ビット以上の誤りが検出されたとき前記ゲート駆動部を強制停止するように構成されたフォールト制御部を有する。
　また、例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリを外付けするように構成されたメモリ接続端子と、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリ以外の異常検出を行うように構成された異常検出部と、前記不揮発メモリに書き込まれた前記調整用データの誤り検出及び誤り訂正を行うように構成された誤り検出訂正回路と、前記異常検出の結果を外部出力するように構成された第１外部端子と、前記誤り検出の結果を外部出力するように構成された第２外部端子と、前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を誤り検出時の出力状態とした上で前記ゲート駆動部の通常動作を継続し、前記調整用データに２ビット以上の誤りが検出されたときに前記ゲート駆動部を強制停止するように構成されたフォールト制御部と、を有する。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、セットの小型化及びコストダウンを実現することのできる絶縁ゲートドライバ、及び、これを用いたトラクションインバータ並びに電動車を提供することが可能となる。
図１は、信号伝達装置の基本構成を示す図である。 図２は、トランスチップの基本構造を示す図である。 図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。 図４は、図３に示す半導体装置の平面図である。 図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。 図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。 図７は、図６に示すVIII-VIII線に沿う断面図である。 図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。 図９は、トランスチップのレイアウト例を模式的に示す図である。 図１０は、トラクションインバータの基本構成を示す図である。 図１１は、絶縁ゲートドライバの新規な実施形態を示す図である。 図１２は、絶縁ゲートドライバの起動シーケンスを示す図である。 図１３は、不揮発メモリの第１実装例を示す図である。 図１４は、不揮発メモリの第２実装例を示す図である。 図１５は、不揮発メモリの第３実装例を示す図である。 図１６は、フォールト出力の第１動作例を示す図である。 図１７は、フォールト出力の第２動作例を示す図である。 図１８は、フォールト出力の第３動作例を示す図である。 図１９は、フォールト出力の第４動作例を示す図である。 図２０は、フォールト信号出力端子の第１共用例を示す図である。 図２１は、フォールト信号出力端子の第２共用例を示す図である。 図２２は、フォールト信号出力端子の第３共用例を示す図である。 図２３は、電動車の外観を示す図である。
＜信号伝達装置（基本構成）＞
　図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
　コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
　パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
　バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
　バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
　ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
　バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
　バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
　パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
　ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
　トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
　より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
　なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
＜トランスチップ（基本構造）＞
　次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
　一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
　一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
　内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
＜トランスチップ（２チャンネル型）＞
　図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
　図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
　半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、及び、第１主面４２並びに第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
　半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
　絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
　絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
　半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
　複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
　図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
　低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
　低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
　低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
　第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
　第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
　高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
　第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
　第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
　第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
　図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
　複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
　第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
　第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
　第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
　複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
　複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
　複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
　第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
　第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
　第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
　図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
　第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
　第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
　複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
　第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
　貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
　貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
　貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
　第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
　複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
　なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
　低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
　引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
　複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
　図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
　第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
　複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
　図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
　図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。
　ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
　絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
　絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
　ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
　浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
　絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
　図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
　第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
　第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar　Junction　Transistor］、ＭＩＳＦＥＴ［Metal　Insulator　Field　Effect　Transistor］、ＩＧＢＴ［Insulated　Gate　Bipolar　Junction　Transistor］およびＪＦＥＴ［Junction　Field　Effect　Transistor］のうちの少なくとも１つを含んでいてもよい。
　図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
　デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
　シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
　シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
　シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
　このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
　シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
　複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
　シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
　図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
　フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local　oxidation　of　silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
　分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
　外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
　本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
　図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
　無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped　silicate　glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
　第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
　第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron　doped　phosphor　silicate　glass）およびＰＳＧ（phosphorus　silicate　glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
　無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
　半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
　有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
　有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
　本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
　つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
　また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
＜トランス配列＞
　図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
　トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
　また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
　なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
　すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
　また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
　ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３並びにｃ４、及び、パッドｄ３並びにｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
　上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
　従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
　なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
　具体的に述べると、パッドａ１並びにｂ１、パッドａ２並びにｂ２、パッドａ３並びにｂ３、及び、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１並びにｄ１、及び、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
　一方、パッドａ５並びにｂ５、パッドａ６並びにｂ６、パッドａ７並びにｂ７、及び、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３並びにｄ３、及び、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
　ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
　このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
　なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
　また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
　また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
　もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
＜トラクションインバータ＞
　図１０は、電動車に搭載されるトラクションインバータの基本構成を示す図である。本構成例のトラクションインバータ４００は、不図示の車載バッテリから供給される直流電力を交流電力に変換してモータＭを駆動するモータ駆動装置の一種であり、絶縁ゲートドライバ１と、ＥＣＵ［electronic　control　unit］２と、種々のディスクリート部品（ハイサイドスイッチＳＷＨ、ローサイドスイッチＳＷＬ、ｎｐｎ型バイポーラトランジスタＱ１、ｐｎｐ型バイポーラトランジスタＱ２、抵抗Ｒ１～Ｒ３、及び、キャパシタＣ１並びにＣ２）と、を有する。
　なお、トラクションインバータ４００を搭載する電動車（いわゆるｘＥＶ）としては、ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle］、ＰＨＥＶ［plug-in　hybrid　electric　vehicle］／ＰＨＶ［plug-in　hybrid　vehicle］、及び、ＦＣＥＶ［fuel　cell　electric　vehicle］／ＦＣＶ［fuel　cell　vehicle］などを例に挙げることができる。
　絶縁ゲートドライバ１は、直流電圧源Ｅ１から電力供給を受ける一次回路系（ＶＣＣ１－ＧＮＤ１）と直流電圧源Ｅ２から電力供給を受ける二次回路系（ＶＣＣ２－ＧＮＤ２）との間を絶縁しつつ、一次回路系から二次回路系にゲート駆動信号を伝達する半導体集積回路装置（例えば、図１の信号伝達装置２００に相当）である。
　絶縁ゲートドライバ１は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、ＶＣＣ１端子、ＩＮ端子、ＦＬＴ１端子、ＦＬＴ２端子、ＧＮＤ１端子、ＶＣＣ２端子、ＯＵＴ端子、ＣＬＡＭＰ端子、ＰＲＯＯＵＴ端子、及び、ＧＮＤ２端子）を有する。
　ＶＣＣ１端子は、一次回路系の電源端子である。ＩＮ端子は、制御入力端子である。ＦＬＴ１端子及びＦＬＴ２端子は、それぞれフォールト信号出力端子である。ＧＮＤ１端子は、一次回路系の接地端子である。ＶＣＣ２端子は、二次回路系の電源端子である。ＯＵＴ端子は出力端子である。ＣＬＡＭＰ端子は、ミラークランプ端子である。ＰＲＯＯＵＴ端子は、ソフトターンオフ端子である。ＧＮＤ２端子は、二次回路系の接地端子である。
　なお、絶縁ゲートドライバ１の内部構成及び動作については後ほど詳述する。
　ＥＣＵ２は、電動車の電気的な制御を統括的に行うための手段であり、絶縁ゲートドライバ１との間で各種信号（入力信号ＩＮ、及び、外部フォールト信号ＦＬＴ１並びにＦＬＴ２など）のやり取りを行う。
　ディスクリート部品の接続関係について述べる。抵抗Ｒ１は、ＶＣＣ１端子とＦＬＴ１端子との間に接続されている。抵抗Ｒ２は、ＶＣＣ１端子とＦＬＴ２端子との間に接続されている。抵抗Ｒ３は、ＣＬＡＭＰ端子とＰＲＯＯＵＴ端子との間に接続されている。キャパシタＣ１は、ＶＣＣ１端子とＧＮＤ１端子との間に接続されている。キャパシタＣ２は、ＶＣＣ２端子とＧＮＤ２端子との間に接続されている。
　トランジスタＱ１のコレクタは、ＶＣＣ２端子に接続されている。トランジスタＱ１及びＱ２それぞれのエミッタとハイサイドスイッチＳＷＨの制御端（例えばゲート）は、いずれもＣＬＡＭＰ端子に接続されている。トランジスタＱ２のコレクタは、ＧＮＤ２端子に接続されている。トランジスタＱ１及びＱ２それぞれのベースは、いずれもＯＵＴ端子に接続されている。
　ハイサイドスイッチＳＷＨ、及び、ローサイドスイッチＳＷＬは、それぞれ、第１モータ駆動電圧ＶＤ１の印加端とモータＭの各相入力端（詳細には各相モータコイルの一端）との間、及び、モータＭの各相入力端と第２モータ駆動電圧ＶＤ２（＜ＶＤ１）の印加端との間に接続されており、それぞれのオン／オフ制御に応じてモータ駆動電流の供給制御を行うハーフブリッジ出力段を形成している。
　なお、本構成例のトラクションインバータ４００では、ハイサイドスイッチＳＷＨ及びローサイドスイッチＳＷＬとして、それぞれ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ［insulated　gate　bipolar　transistor］）を用いているが、ハーフブリッジ出力段の構成はこれに限定されるものではなく、ＳｉＣ［silicon　carbide］半導体を用いたＭＯＳ［metal　oxide　semiconductor］電界効果トランジスタ、または、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタを採用しても構わない。特に、ＳｉＣ半導体を用いたＭＯＳ電界効果トランジスタは、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタよりも消費電力が小さく、耐熱温度が高いため、電動車への搭載に好適である。
　また、本図では、説明の便宜上、１相分のハーフブリッジ出力段のみを描写し、かつ、ハイサイドスイッチＳＷＨに接続される絶縁ゲートドライバ１のみを示しているが、実際には、各相のハーフブリッジ出力段を形成するハイサイドスイッチＳＷＨ及びローサイドスイッチＳＷＬそれぞれに絶縁ゲートドライバ１が接続される。従って、例えば、モータＭが３相交流モータである場合には、３相分のハーフブリッジ出力段が用意されるので、合計６つの絶縁ゲートドライバ１が必要となる。
＜絶縁ゲートドライバ（基本構成）＞
　引き続き、図１０を参照しながら絶縁ゲートドライバ１について詳細に説明する。絶縁ゲートドライバ１は、第１半導体チップ４１０と、第２半導体チップ４２０と、第３半導体チップ４３０と、を１つのパッケージに封止して成る。
　第１半導体チップ４１０は、直流電圧源Ｅ１から電源電圧ＶＣＣ１（ＧＮＤ１基準で５Ｖまたは３．３Ｖなど）の供給を受けて駆動され、入力信号ＩＮに基づいてスイッチ制御信号Ｓ１及びＳ２を生成するコントローラが集積化されたコントローラチップである。第１半導体チップ４１０の主な機能としては、スイッチ制御信号Ｓ１及びＳ２の生成機能、外部フォールト信号ＦＬＴ１及びＦＬＴ２の生成機能、及び、ＵＶＬＯ［under　voltage　lock　out］機能を挙げることができる。なお、第１半導体チップ４１０の耐圧は、電源電圧ＶＣＣ１（ＧＮＤ１基準）を考慮して適切な耐圧（例えば７［Ｖ］耐圧）に設計すればよい。
　第２半導体チップ４２０は、直流電圧源Ｅ２から電源電圧ＶＣＣ２（ＧＮＤ２基準で１０～３０Ｖ）の供給を受けて駆動され、第１半導体チップ４１０から第３半導体チップ４３０を介して入力されるスイッチ制御信号Ｓ１及びＳ２に基づいて、一端に数百Ｖの高電圧が印加されるハイサイドスイッチＳＷＨの駆動制御を行うドライバが集積化されたドライバチップである。第２半導体チップ４２０の主な機能としては、出力信号ＯＵＴの生成機能、内部フォールト信号Ｓ３及びＳ４の生成機能、及び、ＵＶＬＯ機能を挙げることができる。なお、第２半導体チップ４２０の耐圧は、電源電圧ＶＣＣ２（ＧＮＤ２基準）を考慮して適切な耐圧（例えば４０［Ｖ］耐圧）に設計すればよい。
　第３半導体チップ４３０は、第１半導体チップ４１０と第２半導体チップ４２０との間を直流的に絶縁しつつ、スイッチ制御信号Ｓ１並びにＳ２、及び、内部フォールト信号Ｓ３並びにＳ４の受け渡しを行うトランスが集積化されたトランスチップである。
　上記したように、本構成例の絶縁ゲートドライバ１は、コントローラが集積化される第１半導体チップ４１０及びドライバが集積化される第２半導体チップ４２０とは別に、トランスのみを搭載する第３半導体チップ４３０を独立に有して成り、これらを１つのパッケージに封止して成る構成とされている。
　このような構成とすることにより、第１半導体チップ４１０、及び、第２半導体チップ４２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧～数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　また、第１半導体チップ４１０、及び、第２半導体チップ４２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮及び開発コストの低減に貢献することができる。
　次に、絶縁ゲートドライバ１に内蔵された第１半導体チップ４１０、第２半導体チップ４２０、及び、第３半導体チップ４３０それぞれの内部構成について個別に詳述する。
　第１半導体チップ４１０は、第１送信部４１１と、第２送信部４１２と、第１受信部４１３と、第２受信部４１４と、ロジック部４１５と、第１ＵＶＬＯ部４１６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ及びＮｂと、を有する。
　第２半導体チップ４２０は、第３受信部４２１と、第４受信部４２２と、第３送信部４２３と、第４送信部４２４と、ロジック部４２５と、ドライバ部４２６と、第２ＵＶＬＯ部４２７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ３と、ＳＲフリップフロップＦＦと、を有する。
　第３半導体チップ４３０は、第１トランス４３１と、第２トランス４３２と、第３トランス４３３と、第４トランス４３４と、を有する。
　第１送信部４１１は、ロジック部４１５から入力されるスイッチ制御信号Ｓ１を第１トランス４３１経由で第３受信部４２１に送信する。
　第２送信部４１２は、ロジック部４１５から入力されるスイッチ制御信号Ｓ２を第２トランス４３２経由で第４受信部４２２に送信する。
　第１受信部４１３は、第３送信部４２３から第３トランス４３３経由で入力される内部フォールト信号Ｓ３を受信してロジック部４１５に伝達する。
　第２受信部４１４は、第４送信部４２４から第４トランス４３４経由で入力される内部フォールト信号Ｓ４を受信してロジック部４１５に伝達する。
　ロジック部４１５は、ＥＣＵ２との間で、各種信号（入力信号ＩＮ、及び、外部フォールト信号ＦＬＴ１並びにＦＬＴ２）のやり取りを行うとともに、第１送信部４１１、第２送信部４１２、第１受信部４１３、及び、第２受信部４１４を用いて、第２半導体チップ４２０との間で、各種信号（Ｓ１～Ｓ４）のやり取りを行う。
　なお、ロジック部４１５は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１にパルスを生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ２にパルスを生成する。例えば、ロジック部４１５は、入力信号ＩＮのポジティブエッジ（ローレベルからハイレベルへの立上がりエッジ）を検出してスイッチ制御信号Ｓ１にパルスを立てる一方、入力信号ＩＮのネガティブエッジ（ハイレベルからローレベルへの立下がりエッジ）を検出してスイッチ制御信号Ｓ２にパルスを立てる。
　また、ロジック部４１５は、絶縁ゲートドライバ１の状態に応じて、トランジスタＮａ及びＮｂをオン／オフすることにより、外部フォールト信号ＦＬＴ１及びＦＬＴ２の論理レベルを切り替える。
　なお、トランジスタＮａ及びＮｂそれぞれのドレインは、ＦＬＴ１端子及びＦＬＴ２端子にそれぞれ接続されている。トランジスタＮａ及びＮｂそれぞれのソースは、いずれも一次回路系の接地端（＝ＧＮＤ１端子）に接続されている。トランジスタＮａ及びＮｂそれぞれのゲートは、いずれもロジック部４１５に接続されている。
　例えば、絶縁ゲートドライバ１に異常が生じていないときには、トランジスタＮａ及びＮｂがいずれもオフされてＦＬＴ１端子及びＦＬＴ２端子がいずれもハイインピーダンス状態（＝抵抗Ｒ１によるプルアップ状態）とされる。このとき、外部フォールト信号ＦＬＴ１及びＦＬＴ２は、いずれもハイレベル（＝ＶＣＣ１）となる。一方、絶縁ゲートドライバ１に何らかの異常が生じているときには、トランジスタＮａ及びＮｂの少なくとも一方がオンされてＦＬＴ１端子及びＦＬＴ２端子の少なくとも一方がＧＮＤショート状態とされる。このとき、外部フォールト信号ＦＬＴ１及びＦＬＴ２の少なくとも一方がローレベル（＝ＧＮＤ１）となる。本構成によれば、ＥＣＵ２は、外部フォールト信号ＦＬＴ１及びＦＬＴ２を監視することにより、絶縁ゲートドライバ１の状態を把握することが可能となる。このフォールト出力機能については後ほど詳述する。
　第１ＵＶＬＯ部４１６は、電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、その監視結果をロジック部４１５に伝達する。
　第３受信部４２１は、第１送信部４１１から第１トランス４３１経由で入力されるスイッチ制御信号Ｓ１を受信してＳＲフリップフロップＦＦのセット入力端（Ｓ）に伝達する。
　第４受信部４２２は、第２送信部４１２から第２トランス４３２経由で入力されるスイッチ制御信号Ｓ２を受信してＳＲフリップフロップＦＦのリセット入力端（Ｒ）に伝達する。
　第３送信部４２３は、ロジック部４２５から入力される内部フォールト信号Ｓ３を第３トランス４３３経由で第１受信部４１３に送信する。
　第４送信部４２４は、ロジック部４２５から入力される内部フォールト信号Ｓ４を第４トランス４３４経由で第２受信部４１４に送信する。
　ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力されるスイッチ制御信号Ｓ１のパルスエッジをトリガとして、出力端（Ｑ）の論理レベルをハイレベルにセットする。また、ＳＲフリップフロップＦＦは、リセット入力端（Ｒ）に入力されるスイッチ制御信号Ｓ２のパルスエッジをトリガとして、出力端（Ｑ）の論理レベルをローレベルにリセットする。すなわち、ＳＲフリップフロップＦＦからロジック部４２５に送出される出力信号は、ＥＣＵ２からロジック部４１５に入力される入力信号ＩＮと同一の論理レベルを持つパルス信号となる。
　ロジック部４２５は、ＳＲフリップフロップＦＦの出力信号に基づいて、ドライバ部４２６の駆動信号を生成する。また、ロジック部４２５は、第２ＵＶＬＯ部４２７で低電圧異常が検出されたときに、その旨をドライバ部４２６に直接伝達するとともに、内部フォールト信号Ｓ３を用いてロジック部４１５にも伝達する。このような構成とすることにより、第２半導体チップ４２０で低電圧異常が生じた場合であっても、ドライバ部４２６は速やかに保護動作を行うことが可能となり、また、ロジック部４１５はＥＣＵ２へのフォールト出力を行うことが可能となる。
　なお、本図では明示していないが、第２半導体チップ４２０には、第２ＵＶＬＯ部４２７以外の異常検出部（過電圧検出部ＯＶＰ［over　voltage　protection］、短絡検出部ＳＣＰ［short　circuit　protection］または過熱検出部ＯＴＰ　[over　temperature　protection]など）を設けてもよい。その場合、第２半導体チップ４２０で何らかの異常が検出されたときに、上記と同じく、ドライバ部４２６の保護動作を行うとともに、内部フォールト信号Ｓ３を用いてロジック部４１５（延いてはＥＣＵ２）へのフォールト出力を行ってもよい。
　また、詳細は後述するが、第２半導体チップ４２０には、レジスタ設定用の不揮発メモリを内蔵することも可能である。その場合、不揮発メモリの格納データに誤りが検出されたときには、例えば上記の内部フォールト信号Ｓ３とは別に設けられた内部フォールト信号Ｓ４を用いてロジック部４１５（延いてはＥＣＵ２）へのフォールト出力を行ってもよい。
　トランジスタＰ１のソースは、ＶＣＣ２端子に接続されている。トランジスタＰ１及びＮ１それぞれのドレインは、いずれもＯＵＴ端子に接続されている。トランジスタＮ２のドレインは、ＣＬＡＭＰ端子に接続されている。トランジスタＮ３のドレインは、ＰＲＯＯＵＴ端子に接続されている。トランジスタＮ１～Ｎ３それぞれのソースは、いずれもＧＮＤ２端子に接続されている。トランジスタＰ１及びＮ１～Ｎ３それぞれのゲートは、いずれもドライバ部４２６に接続されている。
　ドライバ部４２６は、ロジック部４２５から入力される駆動信号に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する。出力信号ＯＵＴは、トランジスタＱ１及びＱ２から成る駆動回路を介して、ハイサイドスイッチＳＷＨに入力されている。上記の駆動回路では、出力信号ＯＵＴにハイサイドスイッチＳＷＨの駆動能力を持たせるべく、出力信号ＯＵＴの立上がり／立下がり時間（スルーレート）が設定される。なお、出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＳＷＨがオンされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＳＷＨがオフされる。
　なお、ドライバ部４２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がローレベルとなったとき、ハイサイドスイッチＳＷＨのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする機能（アクティブミラークランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオフする際には、上記の駆動回路で設定されるスルーレートに依ることなく、トランジスタＮ２を介してハイサイドスイッチＳＷＨのゲート電位を速やかにローレベルへ立ち下げることが可能となる。
　また、ドライバ部４２６は、ロジック部４２５から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１及びトランジスタＮ１並びにＮ２をいずれもオフとする一方、トランジスタＮ３をオンとする機能（ソフトターンオフ機能）を有している。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＳＷＨのゲートから抵抗Ｒ３を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力により生じるサージを抑制することが可能となる。なお、抵抗Ｒ３の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。
　第２ＵＶＬＯ部４２７は、電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、その監視結果をロジック部４２５に伝達する。
　第１トランス４３１は、第１半導体チップ４１０から第２半導体チップ４２０にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。
　第２トランス４３２は、第１半導体チップ４１０から第２半導体チップ４２０にスイッチ制御信号Ｓ２を伝達するための直流絶縁素子である。
　第３トランス４３３は、第２半導体チップ４２０から第１半導体チップ４１０に内部フォールト信号Ｓ３を伝達するための直流絶縁素子である。
　第４トランス４３４は、第２半導体チップ４２０から第１半導体チップ４１０に内部フォールト信号Ｓ４を伝達するための直流絶縁素子である。
　このように、第１半導体チップ４１０と第２半導体チップ４２０との間で、スイッチ制御信号Ｓ１及びＳ２だけでなく、内部フォールト信号Ｓ３及びＳ４をやり取りする構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の異常検出機能を適切に実現することが可能となる。
　本構成例の絶縁ゲートドライバ１の諸機能について、改めて説明する。
［ＵＶＬＯ１（コントローラ側低電圧時誤動作防止機能）］
　絶縁ゲートドライバ１は、電源電圧ＶＣＣ１が所定の下側閾値電圧ＶＵＶＬＯ１Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ１端子をローレベルとする。一方、絶縁ゲートドライバ１は、電源電圧ＶＣＣ１が所定の上側閾値電圧ＶＵＶＬＯ１Ｈ以上になると、通常動作を開始し、ＦＬＴ１端子をハイインピーダンス状態（ハイレベル）とする。
［ＵＶＬＯ２（ドライバ側低電圧時誤動作防止機能）］
　絶縁ゲートドライバ１は、電源電圧ＶＣＣ２が所定の下側閾値電圧ＶＵＶＬＯ２Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ１端子をローレベルとする。一方、絶縁ゲートドライバ１は、電源電圧ＶＣＣ２が所定の上側閾値電圧ＶＵＶＬＯ２Ｈ以上になると、通常動作を開始し、ＦＬＴ１端子をハイインピーダンス状態（ハイレベル）とする。
［保護動作時ソフトターンオフ］
　絶縁ゲートドライバ１は、ハイサイドスイッチＳＷＨを強制的にオフする際、ＰＲＯＯＵＴ端子をローレベルとして、ＯＵＴ端子をハイインピーダンス状態とする。このような制御により、ハイサイドスイッチＳＷＨをゆっくりとオフすることが可能となる。なお、オフ時のスルーレートは、外付けされた抵抗Ｒ３の抵抗値を適宜選択することによって任意に調整することが可能である。
［アクティブミラークランプ］
　絶縁ゲートドライバ１は、ハイサイドスイッチＳＷＨのゲート電位が所定の閾値電圧ＶＡＭＣ以下になったとき、ＣＬＡＭＰ端子をローレベルとする。このような制御により、ハイサイドスイッチＳＷＨを確実にオフすることが可能となる。
＜セットの小型化及びコストダウンに関する考察＞
　トラクションインバータ４００において、ＩＧＢＴ等を用いたスイッチ素子（例えば、ハイサイドスイッチＳＷＨ）のスイッチング特性及び異常検出部（過電圧検出部ＯＶＰ、短絡検出部ＳＣＰ、または、過熱検出部ＯＴＰなど）の動作閾値を最適化することができれば、スイッチ素子の発熱及び破壊に対する安全マージンを削減することができるので、スイッチ素子のチップサイズを縮小し、セットの小型化及びコストダウンを実現することが可能となる。
　具体的には、スイッチ素子の個体差（製造ばらつき）に応じて、絶縁ゲートドライバ１の諸特性、例えば、ゲート駆動部の駆動スピード（スルーレート）、又は、異常検出部の検出閾値若しくは解除閾値などを任意に調整することができるようにしておけばよい。以下では、これを実現するための新規な実施形態を提案する。
＜絶縁ゲートドライバ（実施形態）＞
　図１１は、絶縁ゲートドライバ１の新規な実施形態を示す図である。本実施形態の絶縁ゲートドライバ１は、ゲート駆動部４４１と、異常検出／フォールト制御部４４２と、レジスタ４４３と、制御ロジック部４４４と、不揮発メモリ４４５と、メモリ制御部４４６と、インタフェイス部４４７と、を有する。以下では、基本的に、上記の構成要素が絶縁ゲートドライバ１の第２半導体チップ４２０（ドライバチップ）に集積化されているものとして説明する。
　ゲート駆動部４４１は、図１０のドライバ部４２６に相当する回路部であり、ロジック部４２５（本図では不図示）から入力される駆動信号に基づいて出力信号ＯＵＴを生成することによりハイサイドスイッチＳＷＨのゲート駆動を行う。なお、ゲート駆動部４４１は、異常検出／フォールト制御部４４２から入力される異常検出信号に基づいて動作可否が切り替えられる。また、ゲート駆動部４４１の諸特性は、レジスタ４４３の格納値（本図では調整用データＤ１）に基づいて任意に調整することが可能である。上記の諸特性としては、ゲート駆動部４４１の駆動スピード、すなわち、出力信号ＯＵＴの立上り／立下り時間（スルーレート）を例に挙げることができる。
　異常検出／フォールト制御部４４２は、不揮発メモリ４４５以外の異常検出を行う異常検出部（過電圧検出部ＯＶＰ、短絡検出部ＳＣＰ、または、過熱検出部ＯＴＰなど）としての機能と、ＦＬＴ１端子及びＦＬＴ２端子を用いてＥＣＵ２に外部フォールト信号ＦＬＴ１及びＦＬＴ２を送出するフォールト制御部としての機能を併せ持つ。例えば、ＦＬＴ１端子は、不揮発メモリ４４５以外の異常検出の結果を外部出力するための第１外部端子に相当し、ＦＬＴ２端子は、不揮発メモリ４４５の誤り検出の結果を外部出力するための第２外部端子に相当する。なお、異常検出／フォールト制御部４４２の諸特性は、レジスタ４４３の格納値（本図では調整用データＤ２）に基づいて任意に調整することが可能である。上記の諸特性としては、異常状態であるか否かを判定するための検出閾値若しくは解除閾値を例に挙げることができる。
　ところで、異常検出／フォールト制御部４４２は、その構成要素として、第２半導体チップ４２０から第１半導体チップ４１０に異常検出結果を伝達するフォールト信号伝達機構（例えば、図１０の第１受信部４１３、第２受信部４１４、第３送信部４２３、第４送信部４２４、第３トランス４３３、第４トランス４３４）と、ＦＬＴ１端子及びＦＬＴ２端子を制御するフォールト端子制御機構（例えば、図１０のロジック部４１５、トランジスタＮａ及びＮｂ）と、を含む。従って、フォールト制御部４４２は、その構成要素の全てが第２半導体チップ４２０に集積化されているわけではなく、その構成要素が第１半導体チップ４１０、第２半導体チップ４２０及び第３半導体チップ４３０に分散して集積化されているものと理解され得る。
　レジスタ４４３は、制御ロジック部４４４により不揮発メモリ４４５から読み出された調整用データ（本図では、ゲート駆動部４４１の調整用データＤ１、及び、異常検出／フォールト制御部４４２の調整用データＤ２）を揮発的に格納する。
　制御ロジック部４４４は、トラクションインバータ４００の起動毎（＝絶縁ゲートドライバ１の電源投入毎）に、不揮発メモリ４４５から調整用データＤ１及びＤ２を読み出してレジスタ４４３に格納する。なお、制御ロジック部４４４は、不揮発メモリ４４５から読み出した調整用データＤ１及びＤ２をレジスタ４４３に格納し終えるまでゲート駆動部４４１を非動作状態に維持するように異常検出／フォールト制御部４４２を制御する機能を備えている（詳細は後述）。また、制御ロジック部４４４は、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２それぞれの誤り検出及び誤り訂正を行う誤り検出訂正回路ＥＣＣ［error　check　and　correct］が導入されている（詳細は後述）。
　不揮発メモリ４４５は、絶縁ゲートドライバ１の調整用データ（本図では、ゲート駆動部４４１の調整用データＤ１、及び、異常検出／フォールト制御部４４２の調整用データＤ２）を不揮発的に格納する。なお、本実施形態では、不揮発メモリ４４５を絶縁ゲートドライバ１に内蔵したが、不揮発メモリ４４５は、絶縁ゲートドライバ１に外付けしてもよい（具体例については後述）。
　メモリ制御部４４６は、絶縁ゲートドライバ１の外部からインタフェイス部４４７を介して不揮発メモリ４４５へのアクセス（例えば、調整用データＤ１及びＤ２のリードまたはライト）が行われるときに、不揮発メモリ４４５のアドレス制御などを行う。
　インタフェイス部４４７は、絶縁ゲートドライバ１の外部から不揮発メモリ４４５にアクセスするためのフロントエンドである。なお、インタフェイス部４４７としては、例えば、データ信号ＳＤＡとクロック信号ＳＣＬを用いて双方向シリアル通信を行うＩ２Ｃ［inter-integrated　circuit］規格の２線式シリアルインタフェイスを用いてもよい。
　本実施形態の絶縁ゲートドライバ１であれば、不揮発メモリ４４５に予め書き込んでおいた調整用データＤ１及びＤ２を読み出してレジスタ４４３に格納することにより、レジスタ４４３の格納値に基づいてゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの諸特性を最適化することができる。従って、スイッチ素子（例えばハイサイドスイッチＳＷＨ）の発熱及び破壊に対するマージンを削減することができるので、スイッチ素子のチップサイズを縮小し、セットの小型化及びコストダウンを実現することが可能となる。
　ただし、ゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの諸特性を設定し終える前、言い換えれば、レジスタ４４３に調整用データＤ１及びＤ２を格納し終える前にゲート駆動部４４１が動作すると、スイッチ素子の個体差（ばらつき）が考慮されていない不適切な諸特性でスイッチ素子を駆動してしまうことになる。このような状況では、安全マージンの削減が仇となり、スイッチ素子に不具合を生じるおそれがある。
　特に、レジスタ４４３は揮発メモリの一種なので、不揮発メモリ４４５から調整用データＤ１及びＤ２を読み出してレジスタ４４３に格納するという上記一連の作業は、トラクションインバータ４００の電源起動毎に行われる。そのため、電源起動からゲート駆動開始に至る起動シーケンスについては、十分に検討しておく必要がある。
＜起動シーケンス＞
　図１２は、絶縁ゲートドライバ１の起動シーケンスを示すフローチャートである。本フローが開始すると、ステップ＃１では、セット（＝トラクションインバータ４００）の電源が起動されて絶縁ゲートドライバ１に電源電圧ＶＣＣ１及びＶＣＣ２が投入される。
　ステップ＃２では、電源電圧ＶＣＣ１及びＶＣＣ２の上昇を受けて、絶縁ゲートドライバ１のＵＶＬＯが解除される。ただし、この時点では、不揮発メモリ４４５から調整用データＤ１及びＤ２の読み出しが開始されておらず、当然のことながら、レジスタ４４３へのデータ格納、延いては、ゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの特性調整も完了していない。従って、ゲート駆動部４４１が非動作状態に維持されている。なお、ゲート駆動部４４１を非動作状態とする手法については、例えば、異常検出／フォールト制御部４４２からゲート駆動部４４１に入力されている異常検出信号を異常検出時の論理レベルに維持すればよい。
　ステップ＃３では、制御ロジック部４４４により不揮発メモリ４４５から調整用データＤ１及びＤ２が読み出されてレジスタ４４３に格納される。
　ステップ＃４では、レジスタ４４３へのデータ格納、延いては、ゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの特性調整が完了したか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップ＃５に進められる。一方、ノー判定が下された場合には、フローがステップ＃３に戻されて、ゲート駆動部４４１を非動作状態に維持したまま、レジスタ４４３へのデータ格納が継続される。
　ステップ＃３において、レジスタ４４３へのデータ格納が完了すると、ゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの諸特性が最適化されるので、スイッチ素子（例えばハイサイドスイッチＳＷＨ）を駆動することができる状態となる。そこで、ステップ＃４でのイエス判定を経てフローがステップ＃５に進むと、絶縁ゲートドライバ１がフォールト解除状態となり、ゲート駆動部４４１に入力されている異常検出信号が異常検出時の論理レベルから異常未検出時の論理レベルに切り替えられる。
　その結果、続くステップ＃６では、ゲート駆動部４４１の非動作状態が解除されて、入力信号ＩＮに応じたスイッチ素子の駆動制御（通常動作）が開始される。
　上記一連のフローで示したように、絶縁ゲートドライバ１では、ゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの諸特性を設定し終えるまで、言い換えれば、レジスタ４４３に調整用データＤ１及びＤ２を格納し終えるまで、ゲート駆動部４４１を非動作状態に維持しておく起動シーケンスが採用されている。
　このような構成であれば、仮にゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの特性設定前にＥＣＵ２から入力信号ＩＮが入力されたとしても、スイッチ素子の個体差（ばらつき）が考慮されていない不適切な諸特性でスイッチ素子を駆動してしまうおそれがない。従って、スイッチ素子の安全マージンを削減していても、スイッチ素子に不具合を生じにくくなる。
＜不揮発メモリの実装例＞
　図１３は、不揮発メモリ４４５の第１実装例を示す図である。第１実装例のトラクションインバータ４００は、先にも述べたように、モータＭの駆動制御を行うモータ駆動装置の一種であり、３つの絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）と、３つの絶縁ゲートドライバ１Ｌ（ｕ／ｖ／ｗ）と、３つのハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）と、３つのローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）と、ＥＣＵ２を有する。
　なお、モータＭは、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段からそれぞれ入力される３相の駆動電圧Ｕ／Ｖ／Ｗに応じて回転駆動される３相モータである。
　絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）は、それぞれ、ＥＣＵ２とハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）との間を絶縁しつつ、ＥＣＵ２から入力される上側ゲート制御信号（先出の入力信号ＩＮに相当）に応じて上側ゲート駆動信号（先出の出力信号ＯＵＴに相当）を生成することにより、ハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）を駆動する。
　絶縁ゲートドライバ１Ｌ（ｕ／ｖ／ｗ）は、それぞれ、ＥＣＵ２とローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）との間を絶縁しつつ、ＥＣＵ２から入力される下側ゲート制御信号に応じて下側ゲート駆動信号を生成することにより、ローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）を駆動する。
　ハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）は、それぞれ、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段を形成する上側パワートランジスタであって、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）それぞれのスイッチ接続端子Ｔ１（図１０の第２半導体チップ４２０側に設けられるＯＵＴ端子、ＣＬＡＭＰ端子、ＰＲＯＯＵＴ端子、及び、ＧＮＤ２端子など）に外付けされて絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）によりゲート駆動される。また、ハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）は、それぞれ、パワー系電源端（＝第１モータ駆動電圧ＶＤ１の印加端）とモータＭの各相入力端との間に接続されている。
　ローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）は、それぞれ、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段を形成する下側パワートランジスタであって、絶縁ゲートドライバ１Ｌ（ｕ／ｖ／ｗ）それぞれのスイッチ接続端子Ｔ１（図１０の第２半導体チップ４２０側に設けられるＯＵＴ端子、ＣＬＡＭＰ端子、ＰＲＯＯＵＴ端子、及び、ＧＮＤ２端子など）に外付けされて絶縁ゲートドライバ１Ｌ（ｕ／ｖ／ｗ）によりゲート駆動される。また、ローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）は、それぞれ、モータＭの各相入力端とパワー系接地端（＝第２モータ駆動電圧ＶＤ２の印加端）との間に接続されている。
　なお、本図では、ハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）及びローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）としてＩＧＢＴを用いているが、先にも述べたように、ＩＧＢＴに代えてＳｉＣ－ＭＯＳＦＥＴまたはＳｉ－ＭＯＳＦＥＴを用いることも可能である。
　ＥＣＵ２は、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）を介してハイサイドスイッチＳＷＨ（ｕ／ｖ／ｗ）及びローサイドスイッチＳＷＬ（ｕ／ｖ／ｗ）をそれぞれ駆動することにより、モータＭの回転駆動を制御する。また、ＥＣＵ２は、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）それぞれのＦＬＴ１端子及びＦＬＴ２端子を監視して各種の安全制御を行う機能も備えている。
　ここで、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）としては、それぞれ、先出の絶縁ゲートドライバ１を好適に用いることができる。
　なお、第１実装例のトラクションインバータ４００において、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）には、それぞれの調整用データＤ１及びＤ２を格納する不揮発メモリ４４５が各個に内蔵されている。このような構成であれば、トラクションインバータ４００を構成するための部品点数を削減することができる。
　図１４は、不揮発メモリ４４５の第２実装例を示す図である。第２実装例のトラクションインバータ４００は、第１実装例（図１３）を基本としつつ、不揮発メモリ４４５が外付けに変更されている。
　本図に即してより具体的に述べると、第２実装例のトラクションインバータ４００において、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）それぞれの二次側（＝図１０の第２半導体チップ４２０側）に設けられたメモリ接続端子Ｔ２には、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）それぞれの調整用データＤ１及びＤ２を書き込んだ不揮発メモリ４４５が各個に外付けされている。このような構成であれば、二次側の不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２を用いて、同じく二次側のゲート駆動部４４１及び異常検出／フォールト制御部４４２それぞれの諸特性を調整することができるので、一次側から二次側への信号伝達、すなわち、第３半導体チップ４３０を介する第１半導体チップ４１０から第２半導体チップ４２０への信号伝達が不要となる。従って、絶縁ゲートドライバ１の回路構成を簡略化することが可能となる。
　図１５は、不揮発メモリ４４５の第３実装例を示す図である。第３実装例のトラクションインバータ４００は、第１実装例（図１３）を基本としつつ、不揮発メモリ４４５が外付けに変更されている。
　本図に即してより具体的に述べると、第３実装例のトラクションインバータ４００において、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）それぞれの一次側（＝図１０の第１半導体チップ４１０側）に設けられたメモリ接続端子Ｔ２には、絶縁ゲートドライバ１Ｈ（ｕ／ｖ／ｗ）及び１Ｌ（ｕ／ｖ／ｗ）それぞれの調整用データＤ１及びＤ２を書き込んだ単一の不揮発メモリ４４５が共通に外付けされている。このような構成であれば、外付けされる不揮発メモリ４４５を削減することができる。ただし、絶縁ゲートドライバ１において、一次側から二次側への信号伝達、すなわち、第３半導体チップ４３０を介する第１半導体チップ４１０から第２半導体チップ４２０への信号伝達が必要となる点には留意が必要である。
＜不揮発メモリの劣化に関する考察＞
　ところで、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２は、経年劣化などにより消失する懸念がある。このとき、複数ビットが一度に突然消失するのではなく、１ビットずつ消失する。これに備え、制御ロジック部４４４（または不揮発メモリ４４５）には、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２の誤り検出及び誤り訂正を行う誤り検出訂正回路ＥＣＣを導入しておくことが望ましい。
　上記の誤り検出訂正回路ＥＣＣが導入されている場合、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に１ビットの誤りが生じても、これを検出して訂正することができる。従って、絶縁ゲートドライバ１の特性調整を正しく実施し、電動車の走行を支障なく継続することが可能である。一方、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に２ビット以上の誤りが生じた場合には、誤り検出訂正回路ＥＣＣをもってしてもこれを訂正することができない。そのため、絶縁ゲートドライバ１の特性調整を正しく実施することが不可能となり、電動車を安全に走行させることができなくなる。
　上記考察を鑑みると、調整用データＤ１及びＤ２の誤りが１ビットのみであるか２ビット以上であるかに応じて、絶縁ゲートドライバ１のフォールト出力を切り替えることが望ましい。以下では、適切なフォールト出力の動作例を提案する。
＜フォールト出力＞
　図１６は、フォールト出力の第１動作例を示す表であり、不揮発メモリ４４５の誤り検出結果、ゲート駆動部４４１の動作可否状態、及び、ＦＬＴ１端子並びにＦＬＴ２端子それぞれの出力状態が示されている。
　なお、不揮発メモリ４４５の誤り検出は、誤り検出訂正回路ＥＣＣを主体として実施される。一方、ゲート駆動部４４１の動作可否切替とＦＬＴ１端子及びＦＬＴ２端子を用いたフォールト出力は、異常検出／フォールト制御部４４２を主体として実施される。
　１行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２が正常であるときには、ゲート駆動部４４１で通常動作が行われる。また、このとき、ＦＬＴ１端子及びＦＬＴ２端子は、いずれもハイインピーダンス状態とされるので、ＥＣＵ２に伝達される外部フォールト信号ＦＬＴ１及びＦＬＴ２は、抵抗Ｒ１及びＲ２のプルアップによりハイレベル（＝正常時の論理レベル）となる。
　２行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に１ビットの誤りが検出されたときには、ＦＬＴ２端子がローレベル（＝誤り検出時の論理レベル）とされた上でゲート駆動部４４１の通常動作が継続される。なお、ＦＬＴ１端子は、ハイインピーダンス状態のままである。このように、１ビットの誤りであれば、誤り検出訂正回路ＥＣＣでこれを検出して訂正することができるので、ゲート駆動部４４１の通常動作、延いては、電動車の走行を支障なく継続することが可能である。
　なお、調整用データＤ１及びＤ２に１ビットの誤りが検出されても、絶縁ゲートドライバ１の特性調整を正しく実施することができるので、必ずしもＥＣＵ２に対するフォールト出力（＝外部フォールト信号ＦＬＴ２のローレベル出力）を行う必要はない。ただし、やがて別のビットにも誤りを生じる前兆と捉えて上記のフォールト出力を行っておけば、電動車の運転者に故障のおそれがある旨を予め報知することが可能となる。従って、２ビットの誤りが生じたときに前触れもなく突然電動車が動かなくなるという状態を回避することができる。
　３行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときには、ＦＬＴ１端子及びＦＬＴ２端子がいずれもローレベルとされた上で、ゲート駆動部４４１が強制停止される。このように、２ビット以上の誤りが生じたときには、調整用データＤ１及びＤ２の訂正ができないので、絶縁ゲートドライバ１の特性調整を正しく実施することが不可能となる。そのため、ゲート駆動部４４１を強制停止することにより、電動車の安全を確保しておくことが最も重要となる。
　また、外部フォールト信号ＦＬＴ１をローレベルに立ち下げることにより、ＥＣＵ２に対して絶縁ゲートドライバ１またはハイサイドスイッチＳＷＨに何らかの深刻な異常（ここでは不揮発メモリ４４５に２ビット以上の誤りが生じたことに起因するゲート駆動部４４１の強制停止）が生じていることを速やかに報知することが可能となる。
　図１７は、フォールト出力の第２動作例を示す表であり、先出の図１６と同じく、不揮発メモリ４４５の誤り検出結果、ゲート駆動部４４１の動作可否状態、及び、ＦＬＴ１端子並びにＦＬＴ２端子それぞれの出力状態が示されている。
　本図の第２動作例は、先出の第１動作例（図１６）と基本的に同様であり、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときにＦＬＴ２端子がハイインピーダンス状態とされている点のみが異なる。このように、２ビット以上の誤りが検出されたときには、ＦＬＴ１端子を用いてＥＣＵ２に対するフォールト出力が行われているので、ＦＬＴ２端子の出力状態は不問である。
　図１８は、フォールト出力の第３動作例を示す表であり、不揮発メモリ４４５の誤り検出結果、不揮発メモリ４４５以外の異常検出結果（ＵＶＬＯ、ＯＶＰ、ＳＣＰ、及び、ＯＴＰなど）、ゲート駆動部４４１の動作可否状態、及び、ＦＬＴ１端子並びにＦＬＴ２端子それぞれの出力状態が示されている。
　なお、不揮発メモリ４４５の誤り検出は、誤り検出訂正回路ＥＣＣを主体として実施される。一方、不揮発メモリ４４５以外の異常検出（ＵＶＬＯ、ＯＶＰ、ＳＣＰ、及び、ＯＴＰなど）、ゲート駆動部４４１の動作可否切替、及び、ＦＬＴ１端子並びにＦＬＴ２端子を用いたフォールト出力は、異常検出／フォールト制御部４４２を主体として実施される。
　１行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２が正常であり、かつ、不揮発メモリ４４５以外の異常も未検出であるときには、ゲート駆動部４４１で通常動作が行われる。また、このとき、ＦＬＴ１端子及びＦＬＴ２端子は、いずれもハイインピーダンス状態とされるので、ＥＣＵ２に伝達される外部フォールト信号ＦＬＴ１及びＦＬＴ２は、抵抗Ｒ１及びＲ２のプルアップによりハイレベル（＝正常時の論理レベル）となる。
　２行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２は正常であるが、不揮発メモリ４４５以外の異常が検出されたときには、誤り検出の結果に依ることなくＦＬＴ１端子がローレベル（＝異常検出時の出力状態）とされた上で、ゲート駆動部４４１が強制停止される。従って、電動車の安全を確保しつつ、ＥＣＵ２に対して絶縁ゲートドライバ１またはハイサイドスイッチＳＷＨに何らかの深刻な異常（ＵＶＬＯ、ＯＶＰ、ＳＣＰまたはＯＴＰなど）が生じていることを速やかに報知することができる。なお、調整用データＤ１及びＤ２に誤りは生じていないので、ＦＬＴ２端子は、ハイインピーダンス状態のままである。
　３行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に１ビットの誤りが検出され、かつ、不揮発メモリ４４５以外の異常が未検出であるときには、ＦＬＴ２端子がローレベル（＝誤り検出時の論理レベル）とされた上でゲート駆動部４４１の通常動作が継続される。なお、ＦＬＴ１端子はハイインピーダンス状態のままである。このように、１ビットの誤りであれば、誤り検出訂正回路ＥＣＣでこれを検出して訂正することができるので、ゲート駆動部４４１の通常動作、延いては、電動車の走行を支障なく継続することができる。また、ＦＬＴ２端子がローレベルに立ち下げられるので、電動車の運転者に故障の予兆を知らせることも可能となる。
　４行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に１ビットの誤りが検出され、かつ、不揮発メモリ４４５以外にも異常が検出されたときには、ＦＬＴ１端子及びＦＬＴ２端子がいずれもローレベルとされた上で、ゲート駆動部４４１が強制停止される。このように、不揮発メモリ４４５以外の異常が検出されたときには、先の１行目と同様、誤り検出の結果に依ることなくＦＬＴ１端子がローレベル（＝異常検出時の出力状態）とされた上でゲート駆動部４４１が強制停止される。従って、電動車の安全を確保しつつ、ＥＣＵ２に対して絶縁ゲートドライバ１またはハイサイドスイッチＳＷＨに何らかの深刻な異常（ＵＶＬＯ、ＯＶＰ、ＳＣＰまたはＯＴＰなど）が生じていることを速やかに報知することができる。
　５行目で示すように、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときには、不揮発メモリ４４５以外の異常検出結果に依ることなく、ＦＬＴ１端子及びＦＬＴ２端子がいずれもローレベルとされた上で、ゲート駆動部４４１が強制停止される。このように、２ビット以上の誤りが生じた場合には、調整用データＤ１及びＤ２の訂正ができないので、絶縁ゲートドライバ１の特性調整を正しく実施することが不可能となる。そのため、ゲート駆動部４４１を強制停止することにより、電動車の安全を確保しておくことが最も重要となる。
　また、外部フォールト信号ＦＬＴ１をローレベルに立ち下げることにより、ＥＣＵ２に対して絶縁ゲートドライバ１またはハイサイドスイッチＳＷＨに何らかの深刻な異常（ここでは不揮発メモリ４４５に２ビット以上の誤りが生じたことに起因するゲート駆動部４４１の強制停止）が生じていることを速やかに報知することが可能となる。これらの点については、先に述べた第１動作例（図１６）及び第２動作例（図１７）と何ら変わらない。
　図１９は、フォールト出力の第４動作例を示す表であり、先出の図１８と同じく、不揮発メモリ４４５の誤り検出結果、不揮発メモリ４４５以外の異常検出結果（ＵＶＬＯ、ＯＶＰ、ＳＣＰ、ＯＴＰなど）、ゲート駆動部４４１の動作可否状態、及び、ＦＬＴ１端子並びにＦＬＴ２端子それぞれの出力状態が示されている。
　本図の第４動作例は、先出の第３動作例（図１８）と基本的に同様であり、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときにＦＬＴ２端子がハイインピーダンス状態とされている点のみが異なる。このように、２ビット以上の誤りが検出されたときには、ＦＬＴ１端子を用いてＥＣＵ２に対するフォールト出力が行われているので、ＦＬＴ２端子の出力状態は不問である。
＜フォールト信号出力端子の共用＞
　先に説明したフォールト出力の第１～第４動作例（図１６～図１９）では、不揮発メモリ４４５に書き込まれた調整用データＤ１及びＤ２に１ビットの誤りが検出されたときにはＦＬＴ２端子を用いてフォールト出力（＝故障予兆報知）を行い、２ビット以上の誤りが検出されたときにはＦＬＴ１端子を用いてフォールト出力（＝故障報知）を行う例を挙げたが、ＦＬＴ１端子を流用せずにＦＬＴ２端子のみを用いて上記双方のフォールト出力を行うこともできる。以下、図面を参照しながらＦＬＴ２端子の共用例を提案する。
　図２０は、フォールト信号出力端子（ここではＦＬＴ２端子）の第１共用例を示す図である。本図で示すように、フォールト制御部４４２は、調整用データＤ１及びＤ２が正常であるときにＦＬＴ２端子をハイレベル（例えばＶＣＣ１）とし、調整用データＤ１及びＤ２に１ビットの誤りが検出されたときにＦＬＴ２端子をミドルレベル（例えばＶＣＣ１／２）とし、調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときにＦＬＴ２端子をローレベル（例えばＧＮＤ１）としてもよい。本構成によれば、ＦＬＴ２端子の電圧レベルから誤り検出の結果を判別することができる。
　図２１は、フォールト信号出力端子（ここではＦＬＴ２端子）の第２共用例を示す図である。本図で示すように、フォールト制御部４４２は、調整用データＤ１及びＤ２が正常であるときにＦＬＴ２端子をハイレベルに固定し、調整用データＤ１及びＤ２に１ビットの誤りが検出されたときにＦＬＴ２端子をハイレベルとローレベルとの間でパルス駆動し、調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときにＦＬＴ２端子をローレベルに固定してもよい。本構成によれば、ＦＬＴ２端子の論理レベルとパルス駆動の有無から誤り検出の結果を判別することができる。
　図２２は、フォールト信号出力端子（ここではＦＬＴ２端子）の第３共用例を示す図である。本図で示すように、フォールト制御部４４２は、調整用データＤ１及びＤ２が正常であるときにＦＬＴ２端子をハイレベルに固定し、調整用データＤ１及びＤ２に１ビットの誤りが検出されたときにＦＬＴ２端子をパルス周波数ｆ１でパルス駆動し、調整用データＤ１及びＤ２に２ビット以上の誤りが検出されたときにＦＬＴ２端子をパルス周波数ｆ２（例えばｆ２＞ｆ１）でパルス駆動してもよい。本構成によれば、ＦＬＴ２端子の論理レベルとパルス周波数から誤り検出の結果を判別することができる。
　なお、これ以上の図示は省略するが、フォールト信号出力端子の共用手法は、上記に限定されるものではなく、調整用データＤ１及びＤ２の誤り検出結果に応じてＦＬＴ２端子の出力状態を任意に切り替えればよい。例えば、ＦＬＴ２端子のパルス駆動時における種々のパラメータ（パルス幅、デューティまたは変調方式など）を切り替えてもよい。
＜電動車への適用＞
　図２３は、電動車の外観を示す図である。これまでにも説明してきたように、先述の絶縁ゲートドライバ１及びこれを用いたトラクションインバータ４００は、電動車Ｘ１０のモータ駆動手段として好適に利用することが可能である。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリと、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリから前記調整用データを読み出して前記レジスタに格納し終えるまで前記ゲート駆動部を非動作状態に維持する制御ロジック部と、を有する構成（第１の構成）にしてもよい。
　また例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリを外付けするように構成されたメモリ接続端子と、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリから前記調整用データを読み出して前記レジスタに格納し終えるまで前記ゲート駆動部を非動作状態に維持する制御ロジック部と、を有する構成（第２の構成）にしてもよい。
　なお、上記第１または２の構成による絶縁ゲートドライバは、前記レジスタの格納値に基づいて設定された諸特性で異常検出を行うように構成された異常検出部をさらに有する構成（第３の構成）にしてもよい。
　また、上記第１～第３いずれかの構成による絶縁ゲートドライバにおいて、前記制御ロジック部は、前記絶縁ゲートドライバに投入された電源電圧の上昇に伴ってＵＶＬＯが解除された後、前記不揮発メモリから前記調整用データの読み出しを開始し、前記レジスタへのデータ格納が完了するまで前記ゲート駆動部を前記非動作状態に維持したまま前記レジスタへのデータ格納を継続する一方、前記レジスタへのデータ格納が完了すると前記ゲート駆動部の前記非動作状態を解除する構成（第４の構成）にしてもよい。
　また、上記第１、第３及び第４いずれかの構成による絶縁ゲートドライバは、一次回路系の回路素子を集積化した第１半導体チップと、二次回路系の回路素子を集積化した第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間を絶縁しつつ信号伝達を行うための絶縁素子を集積化した第３半導体チップと、を単一のパッケージに封止した構成（第５の構成）にしてもよい。
　また、上記第２の構成による絶縁ゲートドライバは、一次回路系の回路素子を集積化した第１半導体チップと、二次回路系の回路素子を集積化した第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間を絶縁しつつ信号伝達を行うための絶縁素子を集積化した第３半導体チップと、を単一のパッケージに封止した構成（第６の構成）にしてもよい。
　また、上記第５または第６の構成による絶縁ゲートドライバにおいて、前記レジスタ及び前記ゲート駆動部は、いずれも前記第２半導体チップに集積化されている構成（第７の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第１の構成による絶縁ゲートドライバと、前記絶縁ゲートドライバの前記スイッチ接続端子に外付けされて前記絶縁ゲートドライバによりゲート駆動されるように構成されたスイッチ素子と、を有する構成（第８の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第２の構成による絶縁ゲートドライバと、前記絶縁ゲートドライバの前記スイッチ接続端子に外付けされて前記絶縁ゲートドライバによりゲート駆動されるように構成された前記スイッチ素子と、前記絶縁ゲートドライバの前記メモリ接続端子に外付けされて前記絶縁ゲートドライバの前記調整用データを格納するように構成された前記不揮発メモリと、を有する構成（第９の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第６の構成による複数の絶縁ゲートドライバと、複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記スイッチ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバによりそれぞれゲート駆動されるように構成された複数の前記スイッチ素子と、前記複数の絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記メモリ接続端子それぞれに接続されて複数の前記絶縁ゲートドライバそれぞれの前記調整用データを格納するように構成された複数の前記不揮発メモリと、を有する構成（第１０の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第６の構成による複数の絶縁ゲートドライバと、複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記スイッチ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバによりそれぞれゲート駆動されるように構成された複数の前記スイッチ素子と、複数の前記絶縁ゲートドライバそれぞれの前記第１半導体チップ側に設けられた複数の前記メモリ接続端子それぞれに共通接続されて複数の前記絶縁ゲートドライバそれぞれの前記調整用データを格納するように構成された単一の前記不揮発メモリとを有する構成（第１１の構成）にしてもよい。
　また、例えば、本明細書中に開示されている電動車は、上記第８～第１１いずれかの構成によるトラクションインバータを有する構成（第１２の構成）にしてもよい。
　また、例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリと、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリ以外の異常検出を行うように構成された異常検出部と、前記不揮発メモリに書き込まれた前記調整用データの誤り検出及び誤り訂正を行うように構成された誤り検出訂正回路と、前記異常検出の結果を外部出力するように構成された第１外部端子と、前記誤り検出の結果を外部出力するように構成された第２外部端子と、前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を誤り検出時の出力状態とした上で前記ゲート駆動部の通常動作を継続し、前記調整用データに２ビット以上の誤りが検出されたとき前記ゲート駆動部を強制停止するように構成されたフォールト制御部を有する構成（第１３の構成）にしてもよい。
　また、例えば、本明細書中に開示されている絶縁ゲートドライバは、スイッチ素子を外付けするように構成されたスイッチ接続端子と、調整用データが書き込まれた不揮発メモリを外付けするように構成されたメモリ接続端子と、前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、前記不揮発メモリ以外の異常検出を行うように構成された異常検出部と、前記不揮発メモリに書き込まれた前記調整用データの誤り検出及び誤り訂正を行うように構成された誤り検出訂正回路と、前記異常検出の結果を外部出力するように構成された第１外部端子と、前記誤り検出の結果を外部出力するように構成された第２外部端子と、前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を誤り検出時の出力状態とした上で前記ゲート駆動部の通常動作を継続し、前記調整用データに２ビット以上の誤りが検出されたときに前記ゲート駆動部を強制停止するように構成されたフォールト制御部と、を有する構成（第１４の構成）にしてもよい。
　なお、上記第１３又は１４の構成による絶縁ゲートドライバにおいて、前記フォールト制御部は、前記調整用データに２ビット以上の誤りが検出されたときに前記異常検出の結果に依ることなく前記第１外部端子を異常検出時の出力状態とする構成（第１５の構成）にしてもよい。
　また、上記第１３～１５いずれかの構成による絶縁ゲートドライバにおいて、前記フォールト制御部は、前記不揮発メモリ以外の異常が検出されたときに前記誤り検出の結果に依ることなく前記第１外部端子を異常検出時の出力状態とした上で前記ゲート駆動部を強制停止する構成（第１６の構成）にしてもよい。
　或いは、上記第１３または１４の構成による絶縁ゲートドライバにおいて、前記フォールト制御部は、前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を第１出力状態とし、前記調整用データに２ビット以上の誤りが検出されたときに前記第２外部端子を前記第１出力状態とは異なる第２出力状態とする構成（第１７の構成）にしてもよい。
　また、上記第１３及び第１５～１７いずれかの構成による絶縁ゲートドライバは、一次回路系の回路素子を集積化した第１半導体チップと、二次回路系の回路素子を集積化した第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間を絶縁しつつ信号伝達を行うための絶縁素子を集積化した第３半導体チップと、を単一のパッケージに封止した構成（第１８の構成）にしてもよい。
　また、上記第１４の構成による絶縁ゲートドライバは、一次回路系の回路素子を集積化した第１半導体チップと、二次回路系の回路素子を集積化した第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間を絶縁しつつ信号伝達を行うための絶縁素子を集積化した第３半導体チップと、を単一のパッケージに封止した構成（第１９の構成）にしてもよい。
　また、上記第１８または第１９の構成による絶縁ゲートドライバにおいて、前記レジスタ及び前記ゲート駆動部は、いずれも前記第２半導体チップに集積化されている構成（第２０の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第１３の構成による絶縁ゲートドライバと、前記絶縁ゲートドライバの前記スイッチ接続端子に外付けされて前記絶縁ゲートドライバによりゲート駆動されるように構成された前記スイッチ素子と、を有する構成（第２１の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第１４の構成による絶縁ゲートドライバと、前記絶縁ゲートドライバの前記スイッチ接続端子に外付けされて前記絶縁ゲートドライバによりゲート駆動されるように構成された前記スイッチ素子と、前記絶縁ゲートドライバの前記メモリ接続端子に外付けされて前記絶縁ゲートドライバの前記調整用データを格納するように構成された前記不揮発メモリと、を有する構成（第２２の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第１９の構成による複数の絶縁ゲートドライバと、複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記スイッチ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバによりそれぞれゲート駆動されるように構成された複数の前記スイッチ素子と、複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記メモリ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバそれぞれの前記調整用データを格納するように構成された複数の前記不揮発メモリとを有する構成（第２３の構成）にしてもよい。
　また、例えば、本明細書中に開示されているトラクションインバータは、上記第１９の構成による複数の絶縁ゲートドライバと、複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記スイッチ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバによりそれぞれゲート駆動されるように構成された複数の前記スイッチ素子と、複数の前記絶縁ゲートドライバそれぞれの前記第１半導体チップ側に設けられた複数の前記メモリ接続端子それぞれに共通接続されて複数の前記絶縁ゲートドライバそれぞれの前記調整用データを格納するように構成された単一の前記不揮発メモリと、を有する構成（第２４の構成）にしてもよい。
　また、例えば、本明細書中に開示されている電動車は、上記第２１～第２４いずれかの構成によるトラクションインバータを有する構成（第２５の構成）にしてもよい。
＜その他の変形例＞
　なお、上記の実施形態では、絶縁ゲートドライバの適用対象として、電動車に搭載されるトラクションインバータを例に挙げたが、絶縁ゲートドライバの適用対象はこれに限定されるものではなく、産業機器または医療機器などにも広く適用することが可能である。
　また、不揮発メモリの実装、及び、これに関連する新規な起動シーケンス並びにフォールト出力については、絶縁ゲートドライバのみを適用対象とするものではなく、絶縁型であるか非絶縁型であるかを問わず信号伝達装置全般に広く適用することが可能である。
　このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１、１Ｈ（ｕ／ｖ／ｗ）、１Ｌ（ｕ／ｖ／ｗ）　　絶縁ゲートドライバ
　　　２　　ＥＣＵ
　　　５　　半導体装置
　　　１１、１１Ａ～１１Ｆ　　低電位端子
　　　１２、１２Ａ～１２Ｆ　　高電位端子
　　　２１、２１Ａ～２１Ｄ　　変圧器（トランス）
　　　２２　　低電位コイル（一次側コイル）
　　　２３　　高電位コイル（二次側コイル）
　　　２４　　第１内側末端
　　　２５　　第１外側末端
　　　２６　　第１螺旋部
　　　２７　　第２内側末端
　　　２８　　第２外側末端
　　　２９　　第２螺旋部
　　　３１　　第１低電位配線
　　　３２　　第２低電位配線
　　　３３　　第１高電位配線
　　　３４　　第２高電位配線
　　　４１　　半導体チップ
　　　４２　　第１主面
　　　４３　　第２主面
　　　４４Ａ～４４Ｄ　　チップ側壁
　　　４５　　第１機能デバイス
　　　５１　　絶縁層
　　　５２　　絶縁主面
　　　５３Ａ～５３Ｄ　　絶縁側壁
　　　５５　　最下絶縁層
　　　５６　　最上絶縁層
　　　５７　　層間絶縁層
　　　５８　　第１絶縁層
　　　５９　　第２絶縁層
　　　６０　　第２機能デバイス
　　　６１　　シール導体
　　　６２　　デバイス領域
　　　６３　　外側領域
　　　６４　　シールプラグ導体
　　　６５　　シールビア導体
　　　６６　　第１内側領域
　　　６７　　第２内側領域
　　　７１　　貫通配線
　　　７２　　低電位接続配線
　　　７３　　引き出し配線
　　　７４　　第１接続プラグ電極
　　　７５　　第２接続プラグ電極
　　　７６　　パッドプラグ電極
　　　７７　　基板プラグ電極
　　　７８　　第１電極層
　　　７９　　第２電極層
　　　８０　　配線プラグ電極
　　　８１　　高電位接続配線
　　　８２　　パッドプラグ電極
　　　８５　　ダミーパターン
　　　８６　　高電位ダミーパターン
　　　８７　　第１高電位ダミーパターン
　　　８８　　第２高電位ダミーパターン
　　　８９　　第１領域
　　　９０　　第２領域
　　　９１　　第３領域
　　　９２　　第１接続部
　　　９３　　第１パターン
　　　９４　　第２パターン
　　　９５　　第３パターン
　　　９６　　第１外周ライン
　　　９７　　第２外周ライン
　　　９８　　第１中間ライン
　　　９９　　第１接続ライン
　　　１００　　スリット
　　　１３０　　分離構造
　　　１４０　　無機絶縁層
　　　１４１　　第１無機絶縁層
　　　１４２　　第２無機絶縁層
　　　１４３　　低電位パッド開口
　　　１４４　　高電位パッド開口
　　　１４５　　有機絶縁層
　　　１４６　　第１部分
　　　１４７　　第２部分
　　　１４８　　低電位端子開口
　　　１４９　　高電位端子開口
　　　２００　　信号伝達装置
　　　２００ｐ　　一次回路系
　　　２００ｓ　　二次回路系
　　　２１０　　コントローラチップ（第１チップ）
　　　２１１　　パルス送信回路（パルスジェネレータ）
　　　２１２、２１３　バッファ
　　　２２０　　ドライバチップ（第２チップ）
　　　２２１、２２２　　バッファ
　　　２２３　　パルス受信回路（ＲＳフリップフロップ）
　　　２２４　　ドライバ
　　　２３０　　トランスチップ（第３チップ）
　　　２３０ａ　　第１配線層（下層）
　　　２３０ｂ　　第２配線層（上層）
　　　２３１、２３２　　トランス
　　　２３１ｐ、２３２ｐ　　一次側コイル
　　　２３１ｓ、２３２ｓ　　二次側コイル
　　　３００　　トランスチップ
　　　３０１　　第１トランス
　　　３０２　　第２トランス
　　　３０３　　第３トランス
　　　３０４　　第４トランス
　　　３０５　　第１ガードリング
　　　３０６　　第２ガードリング
　　　４００　　トラクションインバータ
　　　４１０　　第１半導体チップ（コントローラチップ）
　　　４１１　　第１送信部
　　　４１２　　第２送信部
　　　４１３　　第１受信部
　　　４１４　　第２受信部
　　　４１５　　ロジック部
　　　４１６　　第１ＵＶＬＯ部
　　　４２０　　第２半導体チップ（ドライバチップ）
　　　４２１　　第３受信部
　　　４２２　　第４受信部
　　　４２３　　第３送信部
　　　４２４　　第４送信部
　　　４２５　　ロジック部
　　　４２６　　ドライバ部
　　　４２７　　第２ＵＶＬＯ部
　　　４３０　　第３半導体チップ（トランスチップ）
　　　４３１　　第１トランス
　　　４３２　　第２トランス
　　　４３３　　第３トランス
　　　４３４　　第４トランス
　　　４４１　　ゲート駆動部
　　　４４２　　異常検出／フォールト制御部
　　　４４３　　レジスタ
　　　４４４　　制御ロジック部
　　　４４５　　不揮発メモリ
　　　４４６　　メモリ制御部
　　　４４７　　インタフェイス部
　　　ａ１～ａ８　　パッド（第１の電流供給用パッドに相当）
　　　ｂ１～ｂ８　　パッド（第１の電圧測定用パッドに相当）
　　　ｃ１～ｃ４　　パッド（第２の電流供給用パッドに相当）
　　　ｄ１～ｄ４　　パッド（第２の電圧測定用パッドに相当）
　　　ｅ１、ｅ２　　パッド
　　　Ｃ１、Ｃ２　　キャパシタ
　　　Ｅ１、Ｅ２　　直流電圧源
　　　ＥＣＣ　　誤り検出訂正回路
　　　ＦＦ　　ＳＲフリップフロップ
　　　Ｌ１ｐ、Ｌ２ｐ　　一次側コイル
　　　Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ　　二次側コイル
　　　Ｍ　　モータ
　　　Ｎａ、Ｎｂ、Ｎ１～Ｎ３　　Ｎチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｐ１　　Ｐチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｑ１　　ｎｐｎ型バイポーラトランジスタ
　　　Ｑ２　　ｐｎｐ型バイポーラトランジスタ
　　　Ｒ１～Ｒ３　　抵抗
　　　ＳＷＨ、ＳＷＨ（ｕ／ｖ／ｗ）　　ハイサイドスイッチ
　　　ＳＷＬ、ＳＷＬ（ｕ／ｖ／ｗ）　　ローサイドスイッチ
　　　Ｔ１　　スイッチ接続端子
　　　Ｔ２　　メモリ接続端子
　　　Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６　　外部端子
　　　Ｘ　　第１方向
　　　Ｘ１０　　電動車
　　　Ｘ２１、Ｘ２２、Ｘ２３　　内部端子
　　　Ｙ　　第２方向
　　　Ｙ２１、Ｙ２２、Ｙ２３　　配線
　　　Ｚ　　法線方向
　　　Ｚ２１、Ｚ２２、Ｚ２３　　ビア

Claims (13)

  1. 　スイッチ素子を外付けするように構成されたスイッチ接続端子と、
    　調整用データが書き込まれた不揮発メモリと、
    　前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、
    　前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、
    　前記不揮発メモリ以外の異常検出を行うように構成された異常検出部と、
    　前記不揮発メモリに書き込まれた前記調整用データの誤り検出及び誤り訂正を行うように構成された誤り検出訂正回路と、
    　前記異常検出の結果を外部出力するように構成された第１外部端子と、
    　前記誤り検出の結果を外部出力するように構成された第２外部端子と、
    　前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を誤り検出時の出力状態とした上で前記ゲート駆動部の通常動作を継続し、前記調整用データに２ビット以上の誤りが検出されたときに前記ゲート駆動部を強制停止するように構成されたフォールト制御部と、
    　を有する、絶縁ゲートドライバ。
  2. 　スイッチ素子を外付けするように構成されたスイッチ接続端子と、
    　調整用データが書き込まれた不揮発メモリを外付けするように構成されたメモリ接続端子と、
    　前記不揮発メモリから読み出された前記調整用データを格納するように構成されたレジスタと、
    　前記レジスタの格納値に基づいて設定された諸特性で前記スイッチ素子のゲート駆動を行うように構成されたゲート駆動部と、
    　前記不揮発メモリ以外の異常検出を行うように構成された異常検出部と、
    　前記不揮発メモリに書き込まれた前記調整用データの誤り検出及び誤り訂正を行うように構成された誤り検出訂正回路と、
    　前記異常検出の結果を外部出力するように構成された第１外部端子と、
    　前記誤り検出の結果を外部出力するように構成された第２外部端子と、
    　前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を誤り検出時の出力状態とした上で前記ゲート駆動部の通常動作を継続し、前記調整用データに２ビット以上の誤りが検出されたときに前記ゲート駆動部を強制停止するように構成されたフォールト制御部と、
    　を有する、絶縁ゲートドライバ。
  3. 　前記フォールト制御部は、前記調整用データに２ビット以上の誤りが検出されたときに前記異常検出の結果に依ることなく前記第１外部端子を異常検出時の出力状態とする、請求項１または２に記載の絶縁ゲートドライバ。
  4. 　前記フォールト制御部は、前記不揮発メモリ以外の異常が検出されたときに前記誤り検出の結果に依ることなく前記第１外部端子を異常検出時の出力状態とした上で前記ゲート駆動部を強制停止する、請求項１～３のいずれか一項に記載の絶縁ゲートドライバ。
  5. 　前記フォールト制御部は、前記調整用データに１ビットの誤りが検出されたときに前記第２外部端子を第１出力状態とし、前記調整用データに２ビット以上の誤りが検出されたときに前記第２外部端子を前記第１出力状態とは異なる第２出力状態とする、請求項１または２に記載の絶縁ゲートドライバ。
  6. 　一次回路系の回路素子を集積化した第１半導体チップと、
    　二次回路系の回路素子を集積化した第２半導体チップと、
    　前記第１半導体チップと前記第２半導体チップとの間を絶縁しつつ信号伝達を行うための絶縁素子を集積化した第３半導体チップと、
    　を単一のパッケージに封止した、請求項１及び３～５のいずれか一項に記載の絶縁ゲートドライバ。
  7. 　一次回路系の回路素子を集積化した第１半導体チップと、
    　二次回路系の回路素子を集積化した第２半導体チップと、
    　前記第１半導体チップと前記第２半導体チップとの間を絶縁しつつ信号伝達を行うための絶縁素子を集積化した第３半導体チップと、
    　を単一のパッケージに封止した、請求項２に記載の絶縁ゲートドライバ。
  8. 　前記レジスタ及び前記ゲート駆動部は、いずれも前記第２半導体チップに集積化されている、請求項６または７に記載の絶縁ゲートドライバ。
  9. 　請求項１に記載の絶縁ゲートドライバと、
    　前記絶縁ゲートドライバの前記スイッチ接続端子に外付けされて前記絶縁ゲートドライバによりゲート駆動されるように構成された前記スイッチ素子と、
    　を有する、トラクションインバータ。
  10. 　請求項２に記載の絶縁ゲートドライバと、
    　前記絶縁ゲートドライバの前記スイッチ接続端子に外付けされて前記絶縁ゲートドライバによりゲート駆動されるように構成された前記スイッチ素子と、
    　前記絶縁ゲートドライバの前記メモリ接続端子に外付けされて前記絶縁ゲートドライバの前記調整用データを格納するように構成された前記不揮発メモリと、
    　を有する、トラクションインバータ。
  11. 　請求項７に記載の複数の絶縁ゲートドライバと、
    　複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記スイッチ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバによりそれぞれゲート駆動されるように構成された複数の前記スイッチ素子と、
    　複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記メモリ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバそれぞれの前記調整用データを格納するように構成された複数の前記不揮発メモリと、
    　を有するトラクションインバータ。
  12. 　請求項７に記載の複数の絶縁ゲートドライバと、
    　複数の前記絶縁ゲートドライバそれぞれの前記第２半導体チップ側に設けられた複数の前記スイッチ接続端子それぞれに外付けされて複数の前記絶縁ゲートドライバによりそれぞれゲート駆動されるように構成された複数の前記スイッチ素子と、
    　複数の前記絶縁ゲートドライバそれぞれの前記第１半導体チップ側に設けられた複数の前記メモリ接続端子それぞれに共通接続されて複数の前記絶縁ゲートドライバそれぞれの前記調整用データを格納するように構成された単一の前記不揮発メモリと、
    　を有する、トラクションインバータ。
  13. 　請求項９～１２のいずれかに記載のトラクションインバータを有する、電動車。
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