WO2023112492A1 - 信号伝達装置、電子機器 - Google Patents

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WO2023112492A1
WO2023112492A1 PCT/JP2022/039712 JP2022039712W WO2023112492A1 WO 2023112492 A1 WO2023112492 A1 WO 2023112492A1 JP 2022039712 W JP2022039712 W JP 2022039712W WO 2023112492 A1 WO2023112492 A1 WO 2023112492A1
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logic
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pulse signal
potential
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昌彦 有村
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ローム株式会社
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    • H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines

Definitions

  • the invention disclosed in this specification relates to a signal transmission device and an electronic device using the same.
  • Patent Document 1 can be cited as an example of conventional technology related to the above.
  • the invention disclosed in the present specification provides a signal transmission device and a An object of the present invention is to provide an electronic device using this.
  • the signaling apparatus disclosed herein includes first logic configured to be provided in primary circuitry, second logic configured to be provided in secondary circuitry, and a driver provided in a secondary circuit system configured to generate a gate signal; and a driving pulse signal output from the first logic while insulating between the primary circuit system and the secondary circuit system.
  • a first transformer circuit configured to transmit to the second logic; and a feedback pulse signal output from the second logic while insulating between the primary circuit system and the secondary circuit system.
  • a second transformer circuit configured to communicate with a logic, the second logic functioning to determine the logic level of the gate signal by driving the driver in response to the drive pulse signal.
  • FIG. 1 is a diagram showing the basic configuration of a signal transmission device.
  • FIG. 2 is a diagram showing the basic structure of a transformer chip.
  • FIG. 3 is a perspective view of a semiconductor device used as a two-channel transformer chip. 4 is a plan view of the semiconductor device shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which a low potential coil is formed in the semiconductor device of FIG. 3.
  • FIG. 6 is a plan view showing a layer in which a high-potential coil is formed in the semiconductor device of FIG. 3.
  • FIG. FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 8 is an enlarged view (separation structure) of region XIII shown in FIG.
  • FIG. 9 is a diagram schematically showing a layout example of a transformer chip.
  • FIG. 10 is a diagram showing a first embodiment of a signal transmission device.
  • FIG. 11 is a diagram showing a first example (comparative example) of the feedback operation.
  • FIG. 12 is a diagram showing a second example (embodiment) of the feedback operation.
  • FIG. 13 is a diagram showing the gate-off capability selection signal and the state of each part of the device.
  • FIG. 14 is a diagram illustrating an example of a signal transmission operation;
  • FIG. 15 is a diagram showing a first example (normal time) of BIST operation.
  • FIG. 16 is a diagram showing a second example of BIST operation (at the time of abnormality).
  • FIG. 17 is a diagram showing a second embodiment of the signal transmission device.
  • FIG. 1 is a diagram showing the basic configuration of a signal transmission device.
  • the signal transmission device 200 of this configuration example isolates the primary circuit system 200p (VCC1-GND1 system) from the secondary circuit system 200s (VCC2-GND2 system), A semiconductor integrated circuit device (a so-called insulated gate driver IC) that transmits a pulse signal to the secondary circuit system 200s and drives the gate of a switch element (not shown) provided in the secondary circuit system 200s.
  • the signal transmission device 200 is formed by sealing a controller chip 210, a driver chip 220, and a transformer chip 230 in a single package.
  • the controller chip 210 is a semiconductor chip that operates by being supplied with a power supply voltage VCC1 (for example, a maximum of 7 V based on GND1).
  • VCC1 for example, a maximum of 7 V based on GND1.
  • a pulse transmission circuit 211 and buffers 212 and 213 are integrated in the controller chip 210 .
  • the pulse transmission circuit 211 is a pulse generator that generates transmission pulse signals S11 and S21 according to the input pulse signal IN. More specifically, when the pulse transmission circuit 211 notifies that the input pulse signal IN is at a high level, the transmission pulse signal S11 is pulse-driven (single-shot or multiple-shot transmission pulse output) and the input pulse signal S11 is output. When notifying that the signal IN is at low level, the transmission pulse signal S21 is pulse-driven. That is, the pulse transmission circuit 211 pulse-drives one of the transmission pulse signals S11 and S21 according to the logic level of the input pulse signal IN.
  • the buffer 212 receives the input of the transmission pulse signal S11 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 231).
  • the buffer 213 receives the input of the transmission pulse signal S21 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 232).
  • the driver chip 220 is a semiconductor chip that operates by being supplied with a power supply voltage VCC2 (for example, 30 V maximum based on GND2). Buffers 221 and 222, a pulse receiving circuit 223, and a driver 224 are integrated in the driver chip 220, for example.
  • VCC2 power supply voltage
  • Buffers 221 and 222, a pulse receiving circuit 223, and a driver 224 are integrated in the driver chip 220, for example.
  • the buffer 221 waveform-shapes the received pulse signal S12 induced in the transformer chip 230 (specifically, the transformer 231 ) and outputs it to the pulse receiving circuit 223 .
  • the buffer 222 waveform-shapes the received pulse signal S22 induced in the transformer chip 230 (specifically, the transformer 232) and outputs it to the pulse receiving circuit 223.
  • the pulse receiving circuit 223 generates the output pulse signal OUT by driving the driver 224 according to the received pulse signals S12 and S22 input via the buffers 221 and 222. More specifically, the pulse receiving circuit 223 raises the output pulse signal OUT to a high level in response to the pulse drive of the reception pulse signal S12, and raises the output pulse signal OUT in response to the pulse drive of the reception pulse signal S22. Driver 224 is driven to fall to low level. That is, the pulse receiving circuit 223 switches the logic level of the output pulse signal OUT according to the logic level of the input pulse signal IN. As the pulse receiving circuit 223, for example, an RS flip-flop can be preferably used.
  • the driver 224 generates the output pulse signal OUT based on the driving control of the pulse receiving circuit 223.
  • the transformer chip 230 uses transformers 231 and 232 to provide DC isolation between the controller chip 210 and the driver chip 220, while transforming the transmission pulse signals S11 and S21 input from the pulse transmission circuit 211 into the reception pulse signal S12. and output to the pulse receiving circuit 223 as S22.
  • the phrase "directly insulate" means that objects to be insulated are not connected by a conductor.
  • the transformer 231 outputs the reception pulse signal S12 from the secondary coil 231s in response to the transmission pulse signal S11 input to the primary coil 231p.
  • the transformer 232 outputs a reception pulse signal S22 from the secondary coil 232s according to the transmission pulse signal S21 input to the primary coil 232p.
  • the signal transmission device 200 of this configuration example independently has a transformer chip 230 on which only the transformers 231 and 232 are mounted separately from the controller chip 210 and the driver chip 220, and these three chips are integrated into a single chip. It is sealed in a package.
  • both the controller chip 210 and the driver chip 220 can be formed by a general low-to-medium-voltage process (withstand voltage of several V to several tens of V). It is no longer necessary to use a high withstand voltage process (several kV withstand voltage), making it possible to reduce manufacturing costs.
  • the signal transmission device 200 can be suitably used, for example, as a power supply device or a motor drive device for in-vehicle equipment mounted in a vehicle.
  • the above vehicles include electric vehicles (BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV / PHV (plug-in hybrid electric vehicle / plug-in hybrid vehicle), or FCEV / FCV (xEV such as fuel cell electric vehicle/fuel cell vehicle) is also included.
  • FIG. 2 is a diagram showing the basic structure of the transformer chip 230.
  • the transformer 231 includes a primary side coil 231p and a secondary side coil 231s facing each other in the vertical direction.
  • the transformer 232 includes a primary side coil 232p and a secondary side coil 232s facing each other in the vertical direction.
  • Both the primary side coils 231p and 232p are formed on the first wiring layer (lower layer) 230a of the transformer chip 230 .
  • the secondary coils 231 s and 232 s are both formed on the second wiring layer (upper layer in this figure) 230 b of the transformer chip 230 .
  • the secondary coil 231s is arranged directly above the primary coil 231p and faces the primary coil 231p.
  • the secondary coil 232s is arranged directly above the primary coil 232p and faces the primary coil 232p.
  • the primary coil 231p is spirally laid so as to surround the internal terminal X21 in a clockwise direction, starting from the first end connected to the internal terminal X21, and the second end corresponding to the end point is the internal terminal X21. It is connected to the terminal X22.
  • the primary coil 232p is spirally laid so as to surround the internal terminal X23 in a counterclockwise direction, starting from the first end connected to the internal terminal X23, and the second coil 232p corresponds to the end point.
  • the end is connected to the internal terminal X22.
  • the internal terminals X21, X22 and X23 are linearly arranged in the order shown.
  • the internal terminal X21 is connected to the external terminal T21 of the second layer 230b via the conductive wiring Y21 and via Z21.
  • the internal terminal X22 is connected to the external terminal T22 of the second layer 230b through a conductive wiring Y22 and via Z22.
  • the internal terminal X23 is connected to the external terminal T23 of the second layer 230b through the conductive wiring Y23 and via Z23.
  • the external terminals T21 to T23 are linearly arranged and used for wire bonding with the controller chip 210.
  • the secondary coil 231s is spirally laid so as to surround the external terminal T24 in a counterclockwise direction, with a first end connected to the external terminal T24 as a starting point, and a second end corresponding to the end point. is connected to the external terminal T25.
  • the secondary coil 232s is spirally laid so as to surround the periphery of the external terminal T26 clockwise, starting from the first end connected to the external terminal T26. The end is connected to the external terminal T25.
  • the external terminals T24, T25 and T26 are linearly arranged in the order shown in the figure and used for wire bonding with the driver chip 220.
  • the secondary coils 231s and 232s are AC-connected to the primary coils 231p and 232p by magnetic coupling, respectively, and are DC-insulated from the primary coils 231p and 232p. That is, the driver chip 220 is AC-connected to the controller chip 210 via the transformer chip 230 and DC-insulated from the controller chip 210 by the transformer chip 230 .
  • FIG. 3 is a perspective view showing a semiconductor device 5 used as a two-channel transformer chip.
  • 4 is a plan view of the semiconductor device 5 shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which the low-potential coil 22 (corresponding to the primary side coil of the transformer) is formed in the semiconductor device 5 shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • the semiconductor device 5 includes a semiconductor chip 41 having a rectangular parallelepiped shape.
  • Semiconductor chip 41 includes at least one of silicon, a wide bandgap semiconductor, and a compound semiconductor.
  • a wide bandgap semiconductor consists of a semiconductor that exceeds the bandgap of silicon (approximately 1.12 eV).
  • the bandgap of the wide bandgap semiconductor is preferably 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may contain at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride) and GaAs (gallium arsenide).
  • the semiconductor chip 41 includes a semiconductor substrate made of silicon in this form.
  • the semiconductor chip 41 may be an epitaxial substrate having a laminated structure including a semiconductor substrate made of silicon and an epitaxial layer made of silicon.
  • the conductivity type of the semiconductor substrate may be n-type or p-type.
  • the epitaxial layer may be n-type or p-type.
  • the semiconductor chip 41 has a first principal surface 42 on one side, a second principal surface 43 on the other side, and chip sidewalls 44A to 44D connecting the first principal surface 42 and the second principal surface 43 together.
  • the first main surface 42 and the second main surface 43 are formed in a quadrangular shape (rectangular shape in this embodiment) in plan view (hereinafter simply referred to as "plan view") as seen from their normal direction Z. .
  • the chip sidewalls 44A-44D include a first chip sidewall 44A, a second chip sidewall 44B, a third chip sidewall 44C and a fourth chip sidewall 44D.
  • the first chip side wall 44A and the second chip side wall 44B form long sides of the semiconductor chip 41 .
  • the first chip sidewall 44A and the second chip sidewall 44B extend along the first direction X and face the second direction Y.
  • the third chip side wall 44C and the fourth chip side wall 44D form short sides of the semiconductor chip 41 .
  • the third chip side wall 44C and the fourth chip side wall 44D extend in the second direction Y and face the first direction X.
  • Chip side walls 44A-44D are ground surfaces.
  • the semiconductor device 5 further includes an insulating layer 51 formed on the first main surface 42 of the semiconductor chip 41 .
  • the insulating layer 51 has an insulating main surface 52 and insulating sidewalls 53A-53D.
  • the insulating main surface 52 is formed in a quadrangular shape (rectangular shape in this embodiment) matching the first main surface 42 in plan view.
  • the insulating main surface 52 extends parallel to the first main surface 42 .
  • the insulating sidewalls 53A-53D include a first insulating sidewall 53A, a second insulating sidewall 53B, a third insulating sidewall 53C and a fourth insulating sidewall 53D.
  • the insulating side walls 53A to 53D extend from the peripheral edge of the insulating main surface 52 toward the semiconductor chip 41 and connect to the chip side walls 44A to 44D. Specifically, the insulating sidewalls 53A-53D are formed flush with the chip sidewalls 44A-44D.
  • the insulating sidewalls 53A-53D form ground surfaces flush with the chip sidewalls 44A-44D.
  • the insulating layer 51 has a multi-layer insulating laminate structure including a bottom insulating layer 55 , a top insulating layer 56 and a plurality of (eleven layers in this embodiment) interlayer insulating layers 57 .
  • the bottom insulating layer 55 is an insulating layer that directly covers the first major surface 42 .
  • the top insulating layer 56 is an insulating layer that forms the insulating main surface 52 .
  • a plurality of interlayer insulating layers 57 are insulating layers interposed between the bottom insulating layer 55 and the top insulating layer 56 .
  • the bottom insulating layer 55 has a single layer structure containing silicon oxide in this embodiment.
  • the top insulating layer 56 has a single layer structure containing silicon oxide in this form.
  • the thickness of the bottom insulating layer 55 and the thickness of the top insulating layer 56 may each be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m).
  • the plurality of interlayer insulating layers 57 each have a laminated structure including a first insulating layer 58 on the bottom insulating layer 55 side and a second insulating layer 59 on the top insulating layer 56 side.
  • the first insulating layer 58 may contain silicon nitride.
  • the first insulating layer 58 is formed as an etching stopper layer for the second insulating layer 59 .
  • the thickness of the first insulating layer 58 may be 0.1 ⁇ m or more and 1 ⁇ m or less (for example, about 0.3 ⁇ m).
  • a second insulating layer 59 is formed on the first insulating layer 58 . It contains an insulating material different from the first insulating layer 58 .
  • the second insulating layer 59 may contain silicon oxide.
  • the thickness of the second insulating layer 59 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m). The thickness of the second insulating layer 59 preferably exceeds the thickness of the first insulating layer 58 .
  • the total thickness DT of the insulating layer 51 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the total thickness DT of the insulating layers 51 and the number of layers of the interlayer insulating layers 57 are arbitrary, and are adjusted according to the dielectric breakdown voltage (dielectric breakdown tolerance) to be achieved.
  • Insulating materials for the lowermost insulating layer 55, the uppermost insulating layer 56, and the interlayer insulating layer 57 are arbitrary, and are not limited to specific insulating materials.
  • the semiconductor device 5 includes a first functional device 45 formed in an insulating layer 51.
  • the first functional device 45 includes one or more (in this form, more than one) transformers 21 (corresponding to the previously mentioned transformers).
  • the semiconductor device 5 is a multi-channel device including multiple transformers 21 .
  • a plurality of transformers 21 are formed in the inner portion of the insulating layer 51 spaced apart from the insulating sidewalls 53A-53D.
  • a plurality of transformers 21 are formed at intervals in the first direction X. As shown in FIG.
  • the plurality of transformers 21 are, in plan view, a first transformer 21A, a second transformer 21B, a third transformer 21C, and a first transformer 21A, a second transformer 21B, and a A fourth transformer 21D is included.
  • a plurality of transformers 21A-21D each have a similar structure.
  • the structure of the first transformer 21A will be described below as an example. Descriptions of the structures of the second transformer 21B, the third transformer 21C, and the fourth transformer 21D are omitted because the description of the structure of the first transformer 21A applies mutatis mutandis.
  • the first transformer 21A includes a low potential coil 22 and a high potential coil 23.
  • FIG. The low potential coil 22 is formed within the insulating layer 51 .
  • the high-potential coil 23 is formed in the insulating layer 51 so as to face the low-potential coil 22 in the normal direction Z.
  • the low-potential coil 22 and the high-potential coil 23 are formed in a region sandwiched between the bottom insulating layer 55 and the top insulating layer 56 (that is, the plurality of interlayer insulating layers 57) in this embodiment.
  • the low potential coil 22 is formed on the lowermost insulating layer 55 (semiconductor chip 41 ) side within the insulating layer 51
  • the high potential coil 23 is formed on the uppermost insulating layer 56 with respect to the low potential coil 22 within the insulating layer 51 . It is formed on the (insulating main surface 52) side. That is, the high potential coil 23 faces the semiconductor chip 41 with the low potential coil 22 interposed therebetween.
  • the low-potential coil 22 and the high-potential coil 23 can be arranged at any position. Also, the high-potential coil 23 may face the low-potential coil 22 with one or more interlayer insulating layers 57 interposed therebetween.
  • the distance between the low-potential coil 22 and the high-potential coil 23 (that is, the number of layers of the interlayer insulation layers 57) is appropriately adjusted according to the withstand voltage and electric field strength between the low-potential coil 22 and the high-potential coil 23.
  • the low-potential coil 22 is formed on the third interlayer insulating layer 57 counted from the bottom insulating layer 55 side.
  • the high-potential coil 23 is formed on the first interlayer insulating layer 57 counted from the uppermost insulating layer 56 side.
  • the low-potential coil 22 is embedded through the first insulating layer 58 and the second insulating layer 59 in the interlayer insulating layer 57 .
  • the low potential coil 22 includes a first inner end 24 , a first outer end 25 and a first helix 26 helically routed between the first inner end 24 and the first outer end 25 .
  • the first spiral portion 26 is wound in a spiral shape extending in an elliptical shape (oval shape) in plan view. A portion forming the innermost peripheral edge of the first spiral portion 26 defines an elliptical first inner region 66 in plan view.
  • the number of turns of the first spiral portion 26 may be 5 or more and 30 or less.
  • the width of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the first spiral portion 26 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the first spiral portion 26 is defined by the width in the direction orthogonal to the spiral direction.
  • the first winding pitch of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first winding pitch is defined by the distance between two adjacent portions of the first helical portion 26 in a direction orthogonal to the helical direction.
  • the winding shape of the first spiral portion 26 and the planar shape of the first inner region 66 are arbitrary, and are not limited to the shapes shown in FIG. 5 and the like.
  • the first spiral portion 26 may be wound in a polygonal shape such as a triangular shape, a square shape, or a circular shape in a plan view.
  • the first inner region 66 may be divided into a polygonal shape such as a triangular shape, a quadrangular shape, or a circular shape in plan view according to the winding shape of the first spiral portion 26 .
  • the low potential coil 22 may contain at least one of titanium, titanium nitride, copper, aluminum and tungsten.
  • the low potential coil 22 may have a laminated structure including barrier layers and body layers.
  • the barrier layer defines a recess space within the interlayer insulating layer 57 .
  • a body layer is embedded in the recessed space defined by the barrier layer.
  • the barrier layer may include at least one of titanium and titanium nitride.
  • the body layer may include at least one of copper, aluminum and tungsten.
  • the high-potential coil 23 is embedded through the first insulating layer 58 and the second insulating layer 59 in the interlayer insulating layer 57 .
  • the high potential coil 23 includes a second inner end 27 , a second outer end 28 and a second helix 29 helically routed between the second inner end 27 and the second outer end 28 .
  • the second spiral portion 29 is wound in a spiral shape extending in an elliptical shape (oval shape) in plan view.
  • the portion forming the innermost peripheral edge of the second spiral portion 29 defines an elliptical second inner region 67 in plan view.
  • the second inner region 67 of the second spiral portion 29 faces the first inner region 66 of the first spiral portion 26 in the normal direction Z. As shown in FIG.
  • the number of turns of the second spiral portion 29 may be 5 or more and 30 or less.
  • the number of turns of the second spiral portion 29 relative to the number of turns of the first spiral portion 26 is adjusted according to the voltage value to be boosted.
  • the number of turns of the second spiral portion 29 preferably exceeds the number of turns of the first spiral portion 26 .
  • the number of turns of the second spiral portion 29 may be less than the number of turns of the first spiral portion 26 or may be equal to the number of turns of the first spiral portion 26 .
  • the width of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the second spiral portion 29 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the second spiral portion 29 is defined by the width in the direction orthogonal to the spiral direction.
  • the width of the second spiral portion 29 is preferably equal to the width of the first spiral portion 26 .
  • the second winding pitch of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the second winding pitch is defined by the distance between two adjacent portions of the second helical portion 29 in a direction orthogonal to the helical direction.
  • the second winding pitch is preferably equal to the first winding pitch of the first helix 26 .
  • the winding shape of the second spiral portion 29 and the planar shape of the second inner region 67 are arbitrary, and are not limited to the shapes shown in FIG. 6 and the like.
  • the second spiral portion 29 may be wound in a polygonal shape such as a triangular shape, a square shape, or a circular shape in a plan view.
  • the second inner region 67 may be divided into a polygonal shape such as a triangular shape, a square shape, or a circular shape in plan view according to the winding shape of the second spiral portion 29 .
  • the high-potential coil 23 is preferably made of the same conductive material as the low-potential coil 22. That is, the high-potential coil 23 preferably includes barrier layers and body layers, similar to the low-potential coil 22 .
  • semiconductor device 5 includes a plurality of (12 in this drawing) low potential terminals 11 and a plurality of (12 in this drawing) high potential terminals 12 .
  • a plurality of low potential terminals 11 are electrically connected to low potential coils 22 of corresponding transformers 21A to 21D, respectively.
  • a plurality of high potential terminals 12 are electrically connected to high potential coils 23 of corresponding transformers 21A to 21D, respectively.
  • a plurality of low-potential terminals 11 are formed on the insulating main surface 52 of the insulating layer 51 . Specifically, the plurality of low-potential terminals 11 are formed in a region on the side of the insulating sidewall 53B at intervals in the second direction Y from the plurality of transformers 21A to 21D, and are arranged at intervals in the first direction X. It is
  • the plurality of low potential terminals 11 includes a first low potential terminal 11A, a second low potential terminal 11B, a third low potential terminal 11C, a fourth low potential terminal 11D, a fifth low potential terminal 11E and a sixth low potential terminal 11F. include.
  • Each of the plurality of low potential terminals 11A to 11F is formed two by two in this embodiment.
  • the number of the plurality of low potential terminals 11A-11F is arbitrary.
  • the first low potential terminal 11A faces the first transformer 21A in the second direction Y in plan view.
  • the second low potential terminal 11B faces the second transformer 21B in the second direction Y in plan view.
  • the third low potential terminal 11C faces the third transformer 21C in the second direction Y in plan view.
  • the fourth low potential terminal 11D faces the fourth transformer 21D in the second direction Y in plan view.
  • the fifth low potential terminal 11E is formed in a region between the first low potential terminal 11A and the second low potential terminal 11B in plan view.
  • the sixth low potential terminal 11F is formed in a region between the third low potential terminal 11C and the fourth low potential terminal 11D in plan view.
  • the first low potential terminal 11A is electrically connected to the first inner end 24 of the first transformer 21A (low potential coil 22).
  • the second low potential terminal 11B is electrically connected to the first inner end 24 of the second transformer 21B (low potential coil 22).
  • the third low potential terminal 11C is electrically connected to the first inner end 24 of the third transformer 21C (low potential coil 22).
  • the fourth low potential terminal 11D is electrically connected to the first inner end 24 of the fourth transformer 21D (low potential coil 22).
  • the fifth low potential terminal 11E is electrically connected to the first outer terminal 25 of the first transformer 21A (low potential coil 22) and the first outer terminal 25 of the second transformer 21B (low potential coil 22).
  • the sixth low potential terminal 11F is electrically connected to the first outer terminal 25 of the third transformer 21C (low potential coil 22) and the first outer terminal 25 of the fourth transformer 21D (low potential coil 22).
  • the plurality of high-potential terminals 12 are formed on the insulating main surface 52 of the insulating layer 51 at intervals from the plurality of low-potential terminals 11 . Specifically, the plurality of high-potential terminals 12 are formed in a region on the side of the insulating sidewall 53A spaced apart from the plurality of low-potential terminals 11 in the second direction Y, and are arranged in the first direction X at intervals. ing.
  • a plurality of high-potential terminals 12 are formed in regions adjacent to the corresponding transformers 21A to 21D in plan view.
  • the high potential terminal 12 being close to the transformers 21A to 21D means that the distance between the high potential terminal 12 and the transformer 21 in plan view is less than the distance between the low potential terminal 11 and the high potential terminal 12. means.
  • the plurality of high-potential terminals 12 are formed at intervals along the first direction X so as to face the plurality of transformers 21A to 21D along the first direction X in plan view. . More specifically, the plurality of high potential terminals 12 are arranged along the first direction X so as to be located in the second inner region 67 of the high potential coil 23 and the region between the adjacent high potential coils 23 in plan view. formed with a gap. As a result, the plurality of high-potential terminals 12 are arranged in line with the plurality of transformers 21A to 21D in the first direction X in plan view.
  • the plurality of high potential terminals 12 includes a first high potential terminal 12A, a second high potential terminal 12B, a third high potential terminal 12C, a fourth high potential terminal 12D, a fifth high potential terminal 12E and a sixth high potential terminal 12F. include.
  • Each of the plurality of high-potential terminals 12A to 12F is formed two by two in this embodiment.
  • the number of high potential terminals 12A to 12F is arbitrary.
  • the first high potential terminal 12A is formed in the second inner region 67 of the first transformer 21A (high potential coil 23) in plan view.
  • the second high potential terminal 12B is formed in the second inner region 67 of the second transformer 21B (high potential coil 23) in plan view.
  • the third high potential terminal 12C is formed in the second inner region 67 of the third transformer 21C (high potential coil 23) in plan view.
  • the fourth high potential terminal 12D is formed in the second inner region 67 of the fourth transformer 21D (high potential coil 23) in plan view.
  • the fifth high potential terminal 12E is formed in a region between the first transformer 21A and the second transformer 21B in plan view.
  • the sixth high potential terminal 12F is formed in a region between the third transformer 21C and the fourth transformer 21D in plan view.
  • the first high potential terminal 12A is electrically connected to the second inner end 27 of the first transformer 21A (high potential coil 23).
  • the second high potential terminal 12B is electrically connected to the second inner end 27 of the second transformer 21B (high potential coil 23).
  • the third high potential terminal 12C is electrically connected to the second inner end 27 of the third transformer 21C (high potential coil 23).
  • the fourth high potential terminal 12D is electrically connected to the second inner end 27 of the fourth transformer 21D (high potential coil 23).
  • the fifth high potential terminal 12E is electrically connected to the second outer end 28 of the first transformer 21A (high potential coil 23) and the second outer end 28 of the second transformer 21B (high potential coil 23).
  • the sixth high potential terminal 12F is electrically connected to the second outer end 28 of the third transformer 21C (high potential coil 23) and the second outer end 28 of the fourth transformer 21D (high potential coil 23).
  • semiconductor device 5 includes first low-potential wiring 31, second low-potential wiring 32, first high-potential wiring 33 and second high-potential wiring formed in insulating layer 51, respectively. 34.
  • a plurality of first low potential wirings 31, a plurality of second low potential wirings 32, a plurality of first high potential wirings 33 and a plurality of second high potential wirings 34 are formed.
  • the first low potential wiring 31 and the second low potential wiring 32 fix the low potential coil 22 of the first transformer 21A and the low potential coil 22 of the second transformer 21B to the same potential.
  • the first low potential wiring 31 and the second low potential wiring 32 fix the low potential coil 22 of the third transformer 21C and the low potential coil 22 of the fourth transformer 21D to the same potential.
  • the first low potential wiring 31 and the second low potential wiring 32 fix all the low potential coils 22 of the transformers 21A to 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the first transformer 21A and the high-potential coil 23 of the second transformer 21B to the same potential. Also, the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the third transformer 21C and the high-potential coil 23 of the fourth transformer 21D to the same potential. The first high-potential wiring 33 and the second high-potential wiring 34 fix all the high-potential coils 23 of the transformers 21A to 21D at the same potential in this form.
  • the plurality of first low potential wirings 31 are electrically connected to the corresponding low potential terminals 11A-11D and the first inner ends 24 of the corresponding transformers 21A-21D (low potential coils 22), respectively.
  • the multiple first low-potential wirings 31 have the same structure.
  • the structure of the first low-potential wiring 31 connected to the first low-potential terminal 11A and the first transformer 21A will be described below as an example.
  • the description of the structure of the other first low potential wiring 31 is omitted because the description of the structure of the first low potential wiring 31 connected to the first transformer 21A applies mutatis mutandis.
  • the first low-potential wiring 31 includes a through-wiring 71, a low-potential connection wiring 72, a lead-out wiring 73, a first connection plug electrode 74, a second connection plug electrode 75, and one or more (in this embodiment, more than one) pad plug electrodes. 76 , and one or more (in this form, more than one) substrate plug electrodes 77 .
  • the through wiring 71, the low potential connection wiring 72, the lead wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are made of the same conductive material as the low potential coil 22 and the like. It is preferable that they are formed respectively. That is, the through wiring 71, the low potential connection wiring 72, the lead wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are similar to the low potential coil 22 and the like. It preferably includes a barrier layer and a body layer, respectively.
  • the through wiring 71 penetrates the plurality of interlayer insulating layers 57 in the insulating layer 51 and extends in a columnar shape extending along the normal direction Z. As shown in FIG. Through wire 71 is formed in a region between lowermost insulating layer 55 and uppermost insulating layer 56 in insulating layer 51 in this embodiment.
  • the through wire 71 has an upper end portion on the uppermost insulating layer 56 side and a lower end portion on the lowermost insulating layer 55 side.
  • the upper end of the through wire 71 is formed in the same interlayer insulating layer 57 as the high potential coil 23 and covered with the uppermost insulating layer 56 .
  • the lower end of the through wire 71 is formed on the same interlayer insulating layer 57 as the low potential coil 22 .
  • the through wiring 71 includes a first electrode layer 78, a second electrode layer 79, and a plurality of wiring plug electrodes 80 in this embodiment.
  • the first electrode layer 78, the second electrode layer 79, and the wire plug electrode 80 are made of the same conductive material as the low potential coil 22 and the like. That is, the first electrode layer 78, the second electrode layer 79, and the wiring plug electrode 80 each include a barrier layer and a body layer, like the low-potential coil 22 and the like.
  • the first electrode layer 78 forms the upper end of the through wire 71 .
  • the second electrode layer 79 forms the lower end of the through wire 71 .
  • the first electrode layer 78 is formed in an island shape and faces the low potential terminal 11 (first low potential terminal 11A) in the normal direction Z.
  • the second electrode layer 79 is formed in an island shape and faces the first electrode layer 78 in the normal direction Z. As shown in FIG.
  • a plurality of wiring plug electrodes 80 are embedded in a plurality of interlayer insulating layers 57 positioned between the first electrode layer 78 and the second electrode layer 79, respectively.
  • a plurality of wiring plug electrodes 80 are laminated from the bottom insulating layer 55 toward the top insulating layer 56 so as to be electrically connected to each other, and electrically connect the first electrode layer 78 and the second electrode layer 79 to each other. Connected.
  • the plurality of wiring plug electrodes 80 each have a planar area less than the planar area of the first electrode layer 78 and the planar area of the second electrode layer 79 .
  • the number of lamination of the plurality of wiring plug electrodes 80 matches the number of lamination of the plurality of interlayer insulating layers 57 .
  • the number of wiring plug electrodes 80 embedded in each interlayer insulating layer 57 is arbitrary.
  • one or more wiring plug electrodes 80 may be formed penetrating the plurality of interlayer insulating layers 57 .
  • the low-potential connection wiring 72 is formed in the first inner region 66 of the first transformer 21A (low-potential coil 22) in the same interlayer insulating layer 57 as the low-potential coil 22.
  • the low-potential connection wiring 72 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z. As shown in FIG.
  • the low-potential connection wiring 72 preferably has a plane area larger than that of the wiring plug electrode 80 .
  • a low potential connection wire 72 is electrically connected to the first inner end 24 of the low potential coil 22 .
  • the lead wiring 73 is formed in a region between the semiconductor chip 41 and the through wiring 71 within the interlayer insulating layer 57 .
  • the lead-out wiring 73 is formed in the first interlayer insulating layer 57 counted from the lowermost insulating layer 55 in this embodiment.
  • Lead wiring 73 includes a first end on one side, a second end on the other side, and a wiring portion connecting the first end and the second end.
  • a first end of lead-out wiring 73 is located in a region between semiconductor chip 41 and the lower end of through-wiring 71 .
  • a second end of the lead wire 73 is located in a region between the semiconductor chip 41 and the low potential connection wire 72 .
  • the wiring portion extends along the first main surface 42 of the semiconductor chip 41 and extends in a strip shape in a region between the first end portion and the second end portion.
  • the first connection plug electrode 74 is formed in a region between the through wire 71 and the lead wire 73 within the interlayer insulating layer 57 and is electrically connected to first ends of the through wire 71 and the lead wire 73 .
  • the second connection plug electrode 75 is formed in a region between the low-potential connection wiring 72 and the lead-out wiring 73 within the interlayer insulating layer 57 and is electrically connected to the second ends of the low-potential connection wiring 72 and the lead-out wiring 73 . It is
  • a plurality of pad plug electrodes 76 are formed in a region between the low potential terminal 11 (first low potential terminal 11A) and the through wire 71 in the uppermost insulating layer 56, and are formed at the upper ends of the low potential terminal 11 and the through wire 71. They are electrically connected to each other.
  • a plurality of substrate plug electrodes 77 are formed in a region between the semiconductor chip 41 and the lead wiring 73 within the lowermost insulating layer 55 . In this embodiment, the substrate plug electrode 77 is formed in a region between the semiconductor chip 41 and the first ends of the lead wires 73, and is electrically connected to the semiconductor chip 41 and the first ends of the lead wires 73, respectively.
  • a plurality of first high potential wires 33 are connected to corresponding high potential terminals 12A-12D and second inner ends 27 of corresponding transformers 21A-21D (high potential coils 23), respectively. electrically connected.
  • the multiple first high-potential wirings 33 each have a similar structure.
  • the structure of the first high-potential wiring 33 connected to the first high-potential terminal 12A and the first transformer 21A will be described below as an example.
  • the description of the structure of the other first high-potential wiring 33 is omitted because the description of the structure of the first high-potential wiring 33 connected to the first transformer 21A applies mutatis mutandis.
  • the first high-potential wiring 33 includes a high-potential connection wiring 81 and one or more (in this embodiment, more than one) pad plug electrodes 82 .
  • the high potential connection wiring 81 and the pad plug electrode 82 are preferably made of the same conductive material as the low potential coil 22 and the like. That is, the high potential connection wiring 81 and the pad plug electrode 82 preferably include a barrier layer and a body layer like the low potential coil 22 and the like.
  • the high-potential connection wiring 81 is formed in the second inner region 67 of the high-potential coil 23 in the same interlayer insulating layer 57 as the high-potential coil 23 .
  • the high-potential connection wiring 81 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • a high potential connecting wire 81 is electrically connected to the second inner end 27 of the high potential coil 23 .
  • the high-potential connection wiring 81 is spaced from the low-potential connection wiring 72 in plan view, and does not face the low-potential connection wiring 72 in the normal direction Z. As shown in FIG. As a result, the insulation distance between the low-potential connection wiring 72 and the high-potential connection wiring 81 is increased, and the withstand voltage of the insulation layer 51 is increased.
  • a plurality of pad plug electrodes 82 are formed in a region between the high potential terminal 12 (first high potential terminal 12A) and the high potential connection wiring 81 in the uppermost insulating layer 56, are electrically connected to each other.
  • Each of the plurality of pad plug electrodes 82 has a plane area smaller than the plane area of the high-potential connection wiring 81 in plan view.
  • the distance D1 between the low potential terminal 11 and the high potential terminal 12 preferably exceeds the distance D2 between the low potential coil 22 and the high potential coil 23 (D2 ⁇ D1).
  • the distance D1 preferably exceeds the total thickness DT of the plurality of interlayer insulating layers 57 (DT ⁇ D1).
  • a ratio D2/D1 of the distance D2 to the distance D1 may be 0.01 or more and 0.1 or less.
  • the distance D1 is preferably 100 ⁇ m or more and 500 ⁇ m or less.
  • the distance D2 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the distance D2 is preferably 5 ⁇ m or more and 25 ⁇ m or less.
  • the values of the distance D1 and the distance D2 are arbitrary, and are appropriately adjusted according to the dielectric breakdown voltage to be achieved.
  • semiconductor device 5 includes dummy patterns 85 embedded in insulating layer 51 so as to be positioned around transformers 21A to 21D in plan view.
  • the dummy pattern 85 is formed in a pattern (discontinuous pattern) different from that of the high-potential coil 23 and the low-potential coil 22, and is independent of the transformers 21A-21D. In other words, the dummy pattern 85 does not function as the transformers 21A-21D.
  • the dummy pattern 85 is formed as a shield conductor layer that shields the electric field between the low-potential coil 22 and the high-potential coil 23 in the transformers 21A-21D and suppresses electric field concentration on the high-potential coil 23.
  • FIG. In this form, the dummy pattern 85 is routed with a line density equal to the line density of the high-potential coil 23 per unit area.
  • the fact that the line density of the dummy patterns 85 is equal to the line density of the high-potential coil 23 means that the line density of the dummy patterns 85 is within ⁇ 20% of the line density of the high-potential coil 23 .
  • the depth position of the dummy pattern 85 inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field strength to be alleviated.
  • the dummy pattern 85 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 with respect to the normal direction Z. As shown in FIG.
  • the dummy pattern 85 being close to the high-potential coil 23 in the normal direction Z means that the distance between the dummy pattern 85 and the high-potential coil 23 in the normal direction Z is equal to the distance between the dummy pattern 85 and the low-potential coil 22 in the normal direction Z. means less than the distance of
  • Dummy pattern 85 is preferably formed in the same interlayer insulating layer 57 as high-potential coil 23 . In this case, electric field concentration on the high-potential coil 23 can be suppressed more appropriately.
  • Dummy pattern 85 includes a plurality of dummy patterns having different electrical states. The dummy pattern 85 may include a high potential dummy pattern.
  • the depth position of the high-potential dummy pattern 86 inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field strength to be alleviated.
  • the high-potential dummy pattern 86 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 with respect to the normal direction Z. As shown in FIG.
  • the high-potential dummy pattern 86 being close to the high-potential coil 23 in the normal direction Z means that the distance between the high-potential dummy pattern 86 and the high-potential coil 23 in the normal direction Z is equal to the high-potential dummy pattern 86 and the low-potential coil 23 . It means less than the distance between the coils 22 .
  • the dummy pattern 85 includes floating dummy patterns formed in an electrically floating state within the insulating layer 51 so as to be positioned around the transformers 21A to 21D.
  • the floating dummy pattern is drawn in a dense line shape so as to partially cover and partially expose the area around the high-potential coil 23 in plan view.
  • the floating dummy pattern may be formed in a shape with an end, or may be formed in a shape without an end.
  • the depth position of the floating dummy pattern inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field intensity to be relaxed.
  • the number of floating lines is arbitrary and adjusted according to the electric field to be relaxed.
  • the floating dummy pattern may consist of a plurality of floating lines.
  • semiconductor device 5 includes second functional device 60 formed on first main surface 42 of semiconductor chip 41 in device region 62 .
  • the second functional device 60 is formed using the surface layer portion of the first main surface 42 of the semiconductor chip 41 and/or the region above the first main surface 42 of the semiconductor chip 41, and includes the insulating layer 51 (lowermost It is covered by an insulating layer 55).
  • the second functional device 60 is simply indicated by the dashed line indicated on the surface layer of the first main surface 42. As shown in FIG.
  • the second functional device 60 is electrically connected to the low potential terminal 11 via the low potential wiring and electrically connected to the high potential terminal 12 via the high potential wiring.
  • the low potential wiring has the same structure as the first low potential wiring 31 (second low potential wiring 32) except that it is routed in the insulating layer 51 so as to be connected to the second functional device 60. have.
  • the high-potential wiring has the same structure as the first high-potential wiring 33 (second high-potential wiring 34) except that it is routed in the insulating layer 51 so as to be connected to the second functional device 60. have.
  • a detailed description of the low-potential wiring and high-potential wiring related to the second functional device 60 is omitted.
  • the second functional device 60 may include at least one of a passive device, a semiconductor rectifying device and a semiconductor switching device.
  • the passive device, the second functional device 60 may include a network in which any two or more of passive devices, semiconductor rectifying devices and semiconductor switching devices are selectively combined.
  • the circuitry may form part or all of an integrated circuit.
  • Passive devices may include semiconductor passive devices. Passive devices may include either or both resistors and capacitors.
  • the semiconductor rectifier device may include at least one of a pn junction diode, a PIN diode, a Zener diode, a Schottky barrier diode and a fast recovery diode.
  • the semiconductor switching device may include at least one of BJT [Bipolar Junction Transistor], MISFET [Metal Insulator Field Effect Transistor], IGBT [Insulated Gate Bipolar Junction Transistor] and JFET [Junction Field Effect Transistor].
  • the semiconductor device 5 further includes a seal conductor 61 embedded within the insulating layer 51.
  • the seal conductor 61 is embedded in the insulating layer 51 in a wall shape with a gap from the insulating side walls 53A to 53D in plan view, and partitions the insulating layer 51 into a device region 62 and an outer region 63 .
  • the seal conductor 61 suppresses entry of moisture and cracks from the outer region 63 into the device region 62 .
  • the device region 62 includes a first functional device 45 (plurality of transformers 21), a second functional device 60, a plurality of low potential terminals 11, a plurality of high potential terminals 12, a first low potential wiring 31, and a second low potential wiring. 32 , first high potential wiring 33 , second high potential wiring 34 and dummy pattern 85 .
  • the outer area 63 is an area outside the device area 62 .
  • the seal conductor 61 is electrically separated from the device region 62 .
  • the seal conductor 61 includes the first functional device 45 (the plurality of transformers 21), the second functional device 60, the plurality of low potential terminals 11, the plurality of high potential terminals 12, the first low potential wiring 31, It is electrically separated from the second low potential wiring 32 , the first high potential wiring 33 , the second high potential wiring 34 and the dummy pattern 85 . More specifically, the seal conductor 61 is fixed in an electrically floating state. Seal conductor 61 does not form a current path leading to device region 62 .
  • the seal conductor 61 is formed in a strip shape along the insulating side walls 53 to 53D in plan view.
  • the seal conductor 61 is formed in a quadrangular ring shape (specifically, a rectangular ring shape) in plan view.
  • the seal conductor 61 defines a quadrangular (specifically rectangular) device region 62 in plan view.
  • the seal conductor 61 defines an outer region 63 of a quadrangular ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in plan view.
  • the seal conductor 61 has an upper end portion on the insulating main surface 52 side, a lower end portion on the semiconductor chip 41 side, and a wall portion extending like a wall between the upper end portion and the lower end portion.
  • the upper end of the seal conductor 61 is spaced from the insulating main surface 52 toward the semiconductor chip 41 and positioned within the insulating layer 51 .
  • the upper end of the seal conductor 61 is covered with the top insulating layer 56 in this embodiment.
  • the upper ends of the seal conductors 61 may be covered by one or more interlayer insulation layers 57 .
  • the top end of the seal conductor 61 may be exposed from the top insulating layer 56 .
  • the bottom end of the seal conductor 61 is spaced from the semiconductor chip 41 toward the top end.
  • the seal conductor 61 is embedded in the insulating layer 51 so as to be located on the semiconductor chip 41 side with respect to the plurality of low potential terminals 11 and the plurality of high potential terminals 12 .
  • the seal conductor 61 includes the first functional device 45 (the plurality of transformers 21), the first low-potential wiring 31, the second low-potential wiring 32, the first high-potential wiring 33, and the second high-potential wiring within the insulating layer 51. It faces the wiring 34 and the dummy pattern 85 in a direction parallel to the insulating main surface 52 .
  • the seal conductor 61 may face a portion of the second functional device 60 in the insulating layer 51 in a direction parallel to the insulating main surface 52 .
  • the seal conductor 61 includes a plurality of seal plug conductors 64 and one or more (in this embodiment, more than one) seal via conductors 65 .
  • the number of seal via conductors 65 is arbitrary.
  • An uppermost seal plug conductor 64 of the plurality of seal plug conductors 64 forms the upper end of the seal conductor 61 .
  • a plurality of seal via conductors 65 form the lower ends of the seal conductors 61 respectively.
  • Seal plug conductor 64 and seal via conductor 65 are preferably made of the same conductive material as low potential coil 22 . That is, the seal plug conductor 64 and the seal via conductor 65 preferably include a barrier layer and a body layer like the low potential coil 22 and the like.
  • the plurality of seal plug conductors 64 are respectively embedded in the plurality of interlayer insulating layers 57 and formed in a quadrangular ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in plan view.
  • a plurality of seal plug conductors 64 are stacked from the bottom insulating layer 55 toward the top insulating layer 56 so as to be connected to each other.
  • the number of laminated seal plug conductors 64 matches the number of laminated interlayer insulating layers 57 .
  • one or more seal plug conductors 64 may be formed to penetrate the multiple interlayer insulating layers 57 .
  • an assembly of a plurality of seal plug conductors 64 forms one ring-shaped seal conductor 61, not all of the plurality of seal plug conductors 64 need to be ring-shaped.
  • at least one of the plurality of seal plug conductors 64 may be formed with ends.
  • at least one of the plurality of seal plug conductors 64 may be divided into a plurality of band-like portions with ends.
  • the plurality of seal plug conductors 64 be endless (annular).
  • a plurality of seal via conductors 65 are formed in regions between the semiconductor chip 41 and the seal plug conductors 64 in the bottom insulating layer 55 .
  • a plurality of seal via conductors 65 are formed spaced apart from the semiconductor chip 41 and connected to the seal plug conductors 64 .
  • the plurality of seal via conductors 65 have plane areas less than the plane area of the seal plug conductors 64 .
  • the single seal via conductor 65 may have a planar area equal to or larger than the planar area of the seal plug conductor 64 .
  • the width of the seal conductor 61 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the seal conductor 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the seal conductor 61 is defined by the width in the direction orthogonal to the extending direction of the seal conductor 61 .
  • the semiconductor device 5 further includes an isolation structure 130 interposed between the semiconductor chip 41 and the seal conductor 61 to electrically isolate the seal conductor 61 from the semiconductor chip 41.
  • Isolation structure 130 preferably includes an insulator.
  • the isolation structure 130 consists of the field insulating film 131 formed in the 1st main surface 42 of the semiconductor chip 41 in this form.
  • the field insulating film 131 includes at least one of an oxide film (silicon oxide film) and a nitride film (silicon nitride film).
  • the field insulating film 131 is preferably made of a LOCOS (local oxidation of silicon) film, which is an example of an oxide film formed by oxidizing the first main surface 42 of the semiconductor chip 41 .
  • the thickness of the field insulating film 131 is arbitrary as long as the semiconductor chip 41 and the seal conductor 61 can be insulated.
  • Field insulating film 131 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the isolation structure 130 is formed on the first main surface 42 of the semiconductor chip 41 and extends in a strip shape along the seal conductor 61 in plan view.
  • the separation structure 130 is formed in a quadrangular ring shape (specifically, a rectangular ring shape) in plan view.
  • the separation structure 130 has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 may form an anchor portion in which the lower end portion (seal via conductor 65 ) of the seal conductor 61 bites toward the semiconductor chip 41 side.
  • the connecting portion 132 may be formed flush with the main surface of the isolation structure 130 .
  • the isolation structure 130 includes an inner end portion 130A on the device region 62 side, an outer end portion 130B on the outer region 63 side, and a body portion 130C between the inner end portion 130A and the outer end portion 130B.
  • the inner end portion 130A defines a region in which the second functional device 60 is formed (that is, the device region 62) in plan view.
  • the inner end portion 130A may be formed integrally with an insulating film (not shown) formed on the first main surface 42 of the semiconductor chip 41 .
  • the outer end portion 130B is exposed from the chip side walls 44A to 44D of the semiconductor chip 41 and continues to the chip side walls 44A to 44D of the semiconductor chip 41. As shown in FIG. More specifically, the outer end portion 130B is formed flush with the chip sidewalls 44A to 44D of the semiconductor chip 41. As shown in FIG. The outer end portion 130B forms a flush ground surface between the chip side walls 44A to 44D of the semiconductor chip 41 and the insulating side walls 53A to 53D of the insulating layer 51. As shown in FIG. Of course, in another form, the outer end 130B may be formed in the first major surface 42 spaced apart from the chip sidewalls 44A-44D.
  • the main body portion 130C has a flat surface extending substantially parallel to the first main surface 42 of the semiconductor chip 41 .
  • the body portion 130C has a connecting portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connecting portion 132 is formed at a portion of the body portion 130C spaced apart from the inner end portion 130A and the outer end portion 130B.
  • the isolation structure 130 can take various forms other than the field insulating film 131 .
  • semiconductor device 5 further includes an inorganic insulating layer 140 formed on insulating main surface 52 of insulating layer 51 so as to cover seal conductor 61 .
  • Inorganic insulating layer 140 may be referred to as a passivation layer. The inorganic insulating layer 140 protects the insulating layer 51 and the semiconductor chip 41 from above the insulating main surface 52 .
  • the inorganic insulating layer 140 has a laminated structure including a first inorganic insulating layer 141 and a second inorganic insulating layer 142 in this embodiment.
  • the first inorganic insulating layer 141 may contain silicon oxide.
  • the first inorganic insulating layer 141 preferably contains USG (undoped silicate glass), which is silicon oxide with no impurity added.
  • the thickness of the first inorganic insulating layer 141 may be 50 nm or more and 5000 nm or less.
  • the second inorganic insulating layer 142 may contain silicon nitride.
  • the thickness of the second inorganic insulating layer 142 may be 500 nm or more and 5000 nm or less.
  • the breakdown voltage (V/cm) of USG exceeds the breakdown voltage (V/cm) of silicon nitride. Therefore, when the inorganic insulating layer 140 is thickened, it is preferable to form the first inorganic insulating layer 141 thicker than the second inorganic insulating layer 142 .
  • the first inorganic insulating layer 141 may contain at least one of BPSG (boron doped phosphor silicate glass) and PSG (phosphorus silicate glass) as an example of silicon oxide. However, in this case, since silicon oxide contains impurities (boron or phosphorus), it is particularly preferable to form the first inorganic insulating layer 141 made of USG in order to increase the withstand voltage on the high-potential coil 23 . .
  • the inorganic insulating layer 140 may have a single layer structure consisting of either the first inorganic insulating layer 141 or the second inorganic insulating layer 142 .
  • the inorganic insulating layer 140 covers the entire area of the seal conductor 61 and has a plurality of low potential pad openings 143 and a plurality of high potential pad openings 144 formed outside the seal conductor 61 .
  • a plurality of low potential pad openings 143 expose a plurality of low potential terminals 11 respectively.
  • a plurality of high potential pad openings 144 respectively expose a plurality of high potential terminals 12 .
  • the inorganic insulating layer 140 may have an overlapping portion that runs over the peripheral portion of the low potential terminal 11 .
  • the inorganic insulating layer 140 may have an overlapping portion overlying the peripheral portion of the high potential terminal 12 .
  • the semiconductor device 5 further includes an organic insulating layer 145 formed on the inorganic insulating layer 140 .
  • the organic insulating layer 145 may contain a photosensitive resin.
  • Organic insulating layer 145 may include at least one of polyimide, polyamide, and polybenzoxazole.
  • Organic insulating layer 145 comprises polyimide in this form.
  • the thickness of the organic insulating layer 145 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the organic insulating layer 145 preferably exceeds the total thickness of the inorganic insulating layer 140 . Furthermore, the total thickness of inorganic insulating layer 140 and organic insulating layer 145 is preferably equal to or greater than distance D2 between low potential coil 22 and high potential coil 23 . In this case, the total thickness of the inorganic insulating layer 140 is preferably 2 ⁇ m or more and 10 ⁇ m or less. Also, the thickness of the organic insulating layer 145 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the laminated film of the inorganic insulating layer 140 and the organic insulating layer 145 appropriately increases the withstand voltage of the high-potential coil 23. be able to.
  • the organic insulating layer 145 includes a first portion 146 covering the low potential side region and a second portion 147 covering the high potential side region.
  • the first portion 146 covers the seal conductor 61 with the inorganic insulating layer 140 interposed therebetween.
  • the first portion 146 has a plurality of low potential terminal openings 148 exposing the plurality of low potential terminals 11 (low potential pad openings 143 ) respectively in a region outside the seal conductor 61 .
  • the first portion 146 may have an overlap portion that runs over the periphery (overlap portion) of the low potential pad opening 143 .
  • the second portion 147 is spaced apart from the first portion 146 and exposes the inorganic insulating layer 140 between the first portion 146 and the second portion 147 .
  • the second portion 147 has a plurality of high potential terminal openings 149 that respectively expose a plurality of high potential terminals 12 (high potential pad openings 144).
  • the second portion 147 may have an overlap portion that runs over the periphery (overlap portion) of the high potential pad opening 144 .
  • the second portion 147 collectively covers the transformers 21A to 21D and the dummy pattern 85. Specifically, the second portion 147 collectively covers the plurality of high-potential coils 23, the plurality of high-potential terminals 12, the first high-potential dummy pattern 87, the second high-potential dummy pattern 88, and the floating dummy pattern 121. are doing.
  • Embodiments of the present invention can be implemented in other forms.
  • an example in which the first functional device 45 and the second functional device 60 are formed has been described.
  • a form having only the second functional device 60 without having the first functional device 45 may be adopted.
  • dummy pattern 85 may be removed.
  • the second functional device 60 can achieve the same effects as those described in the first embodiment (excluding the effects related to the dummy pattern 85).
  • the second functional device 60 is formed.
  • the second functional device 60 is not necessarily required and may be removed.
  • the dummy pattern 85 is formed.
  • the dummy pattern 85 is not necessarily required and may be removed.
  • the first functional device 45 is of a multi-channel type including a plurality of transformers 21 .
  • a single-channel first functional device 45 including a single transformer 21 may be employed.
  • FIG. 9 is a plan view (top view) schematically showing an example of a transformer arrangement in a two-channel transformer chip 300 (corresponding to the semiconductor device 5 described above).
  • the transformer chip 300 in this figure includes a first transformer 301, a second transformer 302, a third transformer 303, a fourth transformer 304, a first guard ring 305, a second guard ring 306, and pads a1 to a8. , pads b1 to b8, pads c1 to c4, and pads d1 to d4.
  • pads a1 and b1 are connected to one end of the secondary coil L1s forming the first transformer 301, and pads c1 and d1 are connected to the other end of the secondary coil L1s. ing.
  • Pads a2 and b2 are connected to one end of the secondary coil L2s forming the second transformer 302, and pads c1 and d1 are connected to the other end of the secondary coil L2s.
  • Pads a3 and b3 are connected to one end of the secondary coil L3s forming the third transformer 303, and pads c2 and d2 are connected to the other end of the secondary coil L3s.
  • Pads a4 and b4 are connected to one end of the secondary coil L4s forming the fourth transformer 304, and pads c2 and d2 are connected to the other end of the secondary coil L4s.
  • the primary side coil forming the first transformer 301, the primary side coil forming the second transformer 302, the primary side coil forming the third transformer 303, and the primary side coil forming the fourth transformer 304 are also not shown in this figure.
  • the primary side coils basically have the same configuration as the secondary side coils L1s to L4s, respectively, and face the secondary side coils L1s to L4s, respectively. located directly below each.
  • one end of the primary coil forming the first transformer 301 is connected to pads a5 and b5, and the other end of the primary coil is connected to pads c3 and d3.
  • Pads a6 and b6 are connected to one end of the primary coil forming the second transformer 302, and pads c3 and d3 are connected to the other end of the primary coil.
  • Pads a7 and b7 are connected to one end of the primary coil forming the third transformer 303, and pads c4 and d4 are connected to the other end of the primary coil.
  • Pads a8 and b8 are connected to one end of the primary coil forming the fourth transformer 304, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a5 to a8, pads b5 to b8, pads c3 and c4, and pads d3 and d4 are pulled out from the inside of the transformer chip 300 to the surface via vias (not shown).
  • pads a1 to a8 respectively correspond to first current supply pads
  • pads b1 to b8 respectively correspond to first voltage measurement pads
  • Pads c1 to c4 respectively correspond to second current supply pads
  • pads d1 to d4 respectively correspond to second voltage measurement pads.
  • the series resistance component of each coil can be accurately measured during the defective product inspection. Therefore, in addition to rejecting defective products in which each coil is disconnected, it is also necessary to appropriately reject defective products in which the resistance value of each coil is abnormal (for example, a short circuit between coils). is possible, and by extension, it becomes possible to prevent the outflow of defective products to the market.
  • the plurality of pads may be used as connection means with the primary side chip and the secondary side chip (for example, the controller chip 210 and the driver chip 220 described above). .
  • pads a1 and b1, pads a2 and b2, pads a3 and b3, and pads a4 and b4 may be connected to the signal input end or signal output end of the secondary chip, respectively.
  • Pads c1 and d1, and pads c2 and d2 may be connected to the common voltage application terminal (GND2) of the secondary chip, respectively.
  • pads a5 and b5, pads a6 and b6, pads a7 and b7, and pads a8 and b8 may be connected to the signal input end or signal output end of the primary chip, respectively.
  • Pads c3 and d3, and pads c4 and d4 may be connected to the common voltage application terminal (GND1) of the primary chip, respectively.
  • the first to fourth transformers 301 to 304 are coupled and arranged for each signal transmission direction.
  • a first transformer 301 and a second transformer 302 that transmit signals from the primary chip to the secondary chip are formed into a first pair by a first guard ring 305 .
  • a third transformer 303 and a fourth transformer 304 that transmit signals from the secondary chip to the primary chip are formed into a second pair by a second guard ring 306 .
  • the reason for such coupling is that when the primary side coils and secondary side coils forming the first to fourth transformers 301 to 304 are laminated in the vertical direction of the substrate of the transformer chip 300, This is to ensure a withstand voltage between the primary coil and the secondary coil.
  • the first guard ring 305 and the second guard ring 306 are not necessarily essential components.
  • first guard ring 305 and the second guard ring 306 may be connected to low-impedance wiring such as ground terminals via pads e1 and e2, respectively.
  • the pads c1 and d1 are shared between the secondary coil L1s and the secondary coil L2s.
  • the pads c2 and d2 are shared between the secondary coil L3s and the secondary coil L4s.
  • the pads c3 and d3 are shared between the primary coil L1p and the primary coil L2p.
  • the pads c4 and d4 are shared with the corresponding primary coils.
  • the primary coils and secondary coils forming the first to fourth transformers 301 to 304 are rectangular (or tracks with rounded corners) in plan view of the transformer chip 300 . shape). With such a configuration, the area of the portion where the primary side coil and the secondary side coil overlap becomes large, and it is possible to improve the transmission efficiency of the transformer.
  • transformer arrangement in this figure is only an example, and the number, shape, and arrangement of coils and arrangement of pads are arbitrary. Also, the chip structure and transformer arrangement described so far can be applied to general semiconductor devices in which coils are integrated on a semiconductor chip.
  • FIG. 10 is a diagram showing a first embodiment of the signal transmission device 200. As shown in FIG. The signal transmission device 200 of the first embodiment has the basic configuration shown in FIG. 217, a second timer 218, a second logic 225, a driver 226, a first transformer circuit TR1, and a second transformer circuit TR2.
  • the first logic 214 is provided in the primary circuit system 200p, and responds to an input pulse signal IN input from the outside of the device to drive pulse signals (in this figure, an ON signal ON, a first OFF signal OFF1 and a second It has a function of generating an off signal OFF2).
  • the ON signal ON corresponds to the previously described transmission pulse signal S11.
  • the first logic 214 outputs the feedback pulse signal OSFB output from the RS flip-flop 215, the first timer signal S1 output from the first timer 217, and the second timer signal S2 output from the second timer 218. It also has a function of outputting the fail signal FV2 and the self-diagnostic signal BIST to the outside of the device in response to the above.
  • first gate-off ability (weak) and the second gate-off ability (strong) may be referred to so that the strength relationship between the first gate-off ability and the second gate-off ability can be understood.
  • the RS flip-flop 215 is provided in the primary circuit system 200p, and responds to the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL input from the second logic 225 via the second transformer circuit TR2. 1 determines the logic level of feedback pulse signal OSFB to be output to logic 214 .
  • the RS flip-flop 215 sets the feedback pulse signal OSFB to high level at the pulse generation timing of the first feedback pulse signal OSFBH input to the set end (S), and sets the second feedback pulse signal OSFB input to the reset end (R).
  • the feedback pulse signal OSFB is reset to low level at the pulse generation timing of the feedback pulse signal OSFBL.
  • the OR gate 216 is provided in the primary circuit system 200p and converts the logical sum signal S0 of the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL input from the second logic 225 via the second transformer circuit TR2. Generate.
  • the logical sum signal S0 becomes high level when at least one of the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL is high level, and both the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL are low level. becomes low level when it is level.
  • the second timer signal S2 becomes high level when the number of pulses P1 per cycle is m, and becomes low level when the number of pulses P1 per cycle is n.
  • the second logic 225 sets the gate signal VG to a high level when a pulse is generated in the on signal ON, and sets the gate signal VG to a high level when a pulse is generated in either the first off signal OFF1 or the second off signal OFF2.
  • the driver 226 is driven so that the gate signal VG becomes low level.
  • the second logic 225 periodically pulse-drives the first feedback pulse signal OSFBH when the gate signal VG is at high level, and the second feedback pulse signal OSFBL when the gate signal VG is at low level. is periodically pulse-driven.
  • the driver 226 is provided in the secondary circuit system 200s, and responds to control signals from the second logic 225 (in this figure, the upper gate signal HG, the first lower gate signal LG, and the second lower gate signal LSG). Gate signal VG is generated accordingly.
  • the driver 226 includes an upper drive transistor 226a (such as a PMOSFET) and a first lower drive transistor 226b and a second lower drive transistor 226c (such as an NMOSFET).
  • the upper drive transistor 226a is connected between the power supply terminal and the output terminal of the upper output pulse signal OUTH, and is turned on/off according to the upper gate signal HG. More specifically, the upper drive transistor 226a is turned on when the upper gate signal HG is at low level, and turned off when the upper gate signal HG is at high level.
  • the output end of the upper output pulse signal OUTH is connected to the gate of the switch element Q1 via an external resistor RH.
  • the first lower drive transistor 226b is connected between the output terminal of the first lower output pulse signal OUTL and the ground terminal, and is turned on/off according to the first lower gate signal LG. More specifically, the first lower drive transistor 226b is turned on when the first lower gate signal LG is at a high level, and turned off when the first lower gate signal LG is at a low level. becomes.
  • the output end of the first lower output pulse signal OUTL is connected to the gate of the switch element Q1 via an external resistor RL.
  • the second lower drive transistor 226c is connected between the output terminal of the second lower output pulse signal OUTLS and the ground terminal, and is turned on/off according to the second lower gate signal LSG. More specifically, the second lower drive transistor 226c is turned on when the second lower gate signal LSG is at a high level and turned off when the second lower gate signal LSG is at a low level. becomes.
  • the output end of the second lower output pulse signal OUTLS is connected to the gate of the switch element Q1 via an external resistor RLS.
  • the switch element Q1 when the switch element Q1 is turned on, the upper driving transistor 226a is turned on, and both the first lower driving transistor 226b and the second lower driving transistor 226c are turned off. As a result, the gate signal VG rises to high level, so that the switch element Q1 is turned on.
  • the switch element Q1 when the switch element Q1 is turned off, the upper driving transistor 226a is turned off, and at least one of the first lower driving transistor 226b and the second lower driving transistor 226c is turned on. As a result, the gate signal VG falls to low level, so that the switch element Q1 is turned off.
  • Such a state corresponds to a state in which the gate-off capability of the driver 226 is set to the first gate-off capability (weak).
  • the second logic 225 turns on both the first lower driving transistor 226b and the second lower driving transistor 226c. Therefore, both the first discharge path through the resistor RL and the second discharge path through the resistor RLS are conducted.
  • Such a state corresponds to a state in which the gate-off capability of the driver 226 is set to the second gate-off capability (strong).
  • the first transformer circuit TR1 includes transformers 231 to 233, isolates the primary circuit system 200p from the secondary circuit system 200s, and provides drive pulse signals (ON signal ON, first The off signal OFF 1 and the second off signal OFF 2 ) are transmitted to the second logic 225 .
  • the transformer 231 outputs the ON signal ON input from the first logic 214 to the primary coil 231p to the second logic 225 from the secondary coil 231s.
  • the transformer 232 outputs the first off signal OFF1 input from the first logic 214 to the primary coil 232p to the second logic 225 from the secondary coil 232s.
  • the transformer 233 outputs the second off signal OFF2 input from the first logic 214 to the primary coil 233p to the second logic 225 from the secondary coil 233s.
  • the second transformer circuit TR2 includes transformers 234 and 235, isolates between the primary circuit system 200p and the secondary circuit system 200s, and outputs the first feedback pulse signal OSFBH and the second feedback output from the second logic 225.
  • the pulse signal OSFBL is transmitted to the first logic 214 (more precisely, the RS flip-flop 215).
  • the transformer 234 transmits the first feedback pulse signal OSFBH, which is input from the second logic 225 to the secondary coil 234s, from the primary coil 234p to the first logic 214 (more precisely, the set end (S) of the RS flip-flop 215). output to On the other hand, the transformer 235 receives the second feedback pulse signal OSFBL, which is input from the second logic 225 to the secondary coil 235s, from the primary coil 235p to the first logic 214 (more precisely, the reset terminal (R) of the RS flip-flop 215). )).
  • Trans-chip 230 may be a single chip or a group of chips.
  • transformers 231 and 232 can be integrated into a two-channel first transformer chip
  • transformer 233 can be integrated into a one-channel second transformer chip
  • transformers 234 and 235 can be integrated into a two-channel third transformer chip. It is possible.
  • the signal transmission device 200 of the first embodiment can be incorporated in various electronic devices (power supply device, motor drive device, etc.) together with the switch element Q1 (IGBT in this figure) driven by the gate signal VG. be.
  • FIG. 10 is a diagram showing an operation example when it is assumed that there is no gate-off capability selection signal SEL, an upper gate signal HG, a first lower gate signal LG, a second lower gate signal LSG, a gate signal VG, from the top.
  • a first feedback pulse signal OSFBH and a second feedback pulse signal OSFBL are depicted.
  • Time t11 to t12 and time t13 to t14 respectively correspond to the ON period of the switch element Q1.
  • the gate signal VG rises to high level, so that the switch element Q1 is turned on.
  • the periods before time t11, times t12 to t13, and after time t14 respectively correspond to off periods of the switch element Q1.
  • the gate signal VG rises to a low level, so that the switch element Q1 is turned off.
  • the gate-off capability selection signal SEL is at high level. Therefore, during the OFF period of the switch element Q1 from time t12 to t13, both the first lower gate signal LG and the second lower gate signal LSG are at a high level. Both lower drive transistors 226c are turned on. As a result, since both the first discharge path through the resistor RL and the second discharge path through the resistor RLS are conducted, the gate-off capability of the driver 226 becomes the second gate-off capability (strong).
  • the gate-off capability selection signal SEL is at low level. Therefore, during the OFF period of the switch element Q1 after time t14, only the first lower gate signal LG is set to high level, and the second lower gate signal LSG is maintained at low level. Only transistor 226b is turned on, while the second lower driver transistor 226c remains off. As a result, only the first discharge path through the resistor RL becomes conductive, so the gate-off capability of the driver 226 becomes the first gate-off capability (weak).
  • the feedback function (especially the gate logic feedback function and the operating state feedback function) using the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL will be described.
  • the second logic 225 pulse-drives the first feedback pulse signal OSFBH by the number of pulses P2 (for example, 4 pulses at 10 MHz) at the timing when the gate signal VG switches from low level to high level. Also, as shown at times t12 and t14, the second logic 225 pulse-drives the second feedback pulse signal OSFBL by the number of pulses P2 at the timing when the gate signal VG switches from high level to low level.
  • the number of pulses P2 of each of the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL may be single or multiple, but preferably multiple from the viewpoint of preventing malfunction due to superimposition of noise.
  • the feedback pulse signal OSFB output from the RS flip-flop 215 to the first logic 214 is changed from the low level to the high level of the gate signal VG. , and becomes low level at the timing when the gate signal VG switches from high level to low level. That is, the logic level of the feedback pulse signal OSFB becomes equivalent to the logic level of the gate signal VG.
  • the second logic 225 outputs one of the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL when the secondary circuit system 200s (and thus the driver chip 220) is in a normal state. It is pulse-driven one by one at the cycle T.
  • the second logic 225 periodically drives the first feedback pulse signal OSFBH one by one when the gate signal VG is at high level, for example, so that the gate signal VG is at low level.
  • the second feedback pulse signal OSFBL is periodically pulse-driven one by one.
  • the second logic 225 outputs the first feedback pulse signal OSFBH regardless of the logic level of the gate-off capability selection signal SEL (and thus the gate-off capability of the driver 226). and one of the second feedback pulse signal OSFBL is periodically pulse-driven one by one.
  • the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL do not contain information regarding the gate-off capability of the driver 226. Therefore, even if the first logic 214 monitors the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL, the gate-off capability of the driver 226 cannot be known.
  • the gate-off capability selection signal SEL, the upper gate signal HG, the first lower gate signal LG, the second lower gate signal LSG, the gate signal VG, the first feedback pulse signal OSFBH, and the second feedback pulse signal OSFBL are depicted. ing.
  • times t21 to t24 in this diagram correspond to times t11 to t14 in FIG. 11, and the behavior of each signal is basically the same as in the first example described above. Therefore, a redundant description of the behavior similar to that of FIG. 11 will be omitted, and the following will focus on the new operation for realizing the gate-off capability feedback function using the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL. explained in detail.
  • the second logic 225 switches the number of pulses P1 generated in each cycle of the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL according to the gate-off capability of the driver 226 .
  • the first logic 214 may output the second timer signal S2 (that is, information regarding the gate-off capability of the driver 226) to a microcomputer or the like outside the device.
  • the output terminal of the self-diagnostic signal BIST instead of separately providing the output terminal of the second timer signal S2 (details will be described later).
  • the first feedback pulse signal OSFBH and the second feedback pulse signal OSFBL are three kinds of feedback information (that is, information about the logic level of the gate signal VG, secondary circuit information on whether the system 200s is in a normal state, and information on the gate-off capability of the driver 226). Therefore, it is possible to feed back three types of information from the secondary circuit system 200s to the primary circuit system 200p without causing an increase in the size of the second transformer circuit TR2.
  • FIG. 13 shows the gate-off capability selection signal SEL and the state of each part of the device (the drive pulse signal transmitted via the first transformer circuit TR1, the first lower output pulse signal OUTL, the second lower output pulse signal OUTLS, the first FIG. 4 is a diagram showing a feedback pulse signal OSFBH, a second feedback pulse signal OSFBL, and a self-diagnostic signal BIST);
  • the drive pulse signal transmitted via the first transformer circuit TR1 is the second The off signal OFF2 is pulse-driven.
  • both the first lower driving transistor 226b and the second lower driving transistor 226c are turned on. Therefore, the first lower output pulse signal OUTL and the second lower output pulse signal OUTLS are both lowered to the low level (GND), that is, the gate-off capability of the driver 226 is changed to the second gate-off capability (strong). set state.
  • the second timer signal S2 goes high, and the self-diagnostic signal BIST also goes high. be the level.
  • the first OFF signal OFF1 is pulse-driven as the driving pulse signal transmitted through the first transformer circuit TR1.
  • the first lower drive transistor 226b is turned on, while the second lower drive transistor 226c remains off. Therefore, the first lower output pulse signal OUTL is lowered to the low level (GND) and the second lower output pulse signal OUTLS is set to high impedance. Weak).
  • the second timer signal S2 becomes low level, and in response to this, the self-diagnostic signal BIST also becomes low. be the level.
  • the above self-diagnosis signal BIST is originally a signal for outputting the diagnosis result obtained by the BIST [built-in self test] operation of the signal transmission device 200 to a microcomputer or the like outside the device. Therefore, after the BIST operation is completed, basically the output terminal for the self-diagnostic signal BIST is in a non-use state. Therefore, it is possible to divert the output terminal of the self-diagnostic signal BIST as the output terminal of the second timer signal S2. Specifically, after the BIST operation is completed, the second timer signal S2 may be through-output as the self-diagnostic signal BIST.
  • the second timer signal S2 that is, information about the gate-off capability of the driver 2266
  • a microcomputer or the like outside the device without unnecessarily increasing the number of external terminals of the signal transmission device 200.
  • FIG. 14 is a diagram showing an example of signal transmission operation in the signal transmission device 200 of the first embodiment. From the top, gate-off capability selection signal SEL, self-diagnostic signal BIST, input pulse signal IN, on-signal ON, first off signal OFF1, second off signal OFF2, first feedback pulse signal OSFBH, second feedback pulse signal OSFBL, upper side output pulse signal OUTH, first lower side output pulse signal OUTL, second lower side output pulse signal OUTLS, A gating signal VG, an upper gating signal HG, a first lower gating signal LG and a second lower gating signal LSG are depicted.
  • the first feedback pulse signal OSFBH is pulse-driven for a plurality of times (for example, four times).
  • the first feedback pulse signal OSFBH is periodically pulse-driven in response to the fact that the secondary circuit system 200s is in a normal state.
  • the second logic 225 feeds back information about the operating state of the secondary circuit system 200s to the first logic 214 (here, that it is in a normal state).
  • the gate-off capability of the driver 226 is set to the second gate-off capability (strong) in response to the fact that the gate-off capability selection signal SEL is at high level. Therefore, the first feedback pulse signal OSFBH is periodically driven by two pulses according to the gate-off capability of the driver 226 . Through such pulse number switching control, information regarding the gate-off capability of the driver 226 (in this case, the second gate-off capability (strong)) is fed back from the second logic 225 to the first logic 214 .
  • the input pulse signal IN is lowered to low level while the gate-off capability selection signal SEL is at low level.
  • the first off-signal OFF1 is pulse-driven by a single shot or a plurality of shots (for example, seven shots).
  • the first lower gate signal LG becomes high level
  • the first lower output pulse signal OUTL becomes low level
  • the gate signal VG falls to low level, so that the switch element Q1 is turned off.
  • the upper gate signal HG is set to high level
  • the second feedback pulse signal OSFBL is pulse-driven for a plurality of times (for example, four times).
  • the second feedback pulse signal OSFBL is periodically pulse-driven in response to the fact that the secondary circuit system 200s is in a normal state.
  • the second logic 225 feeds back information about the operating state of the secondary circuit system 200s to the first logic 214 (here, that it is in a normal state).
  • the gate-off capability of the driver 226 is set to the first gate-off capability (weak) in response to the fact that the gate-off capability selection signal SEL is at low level. Therefore, the second feedback pulse signal OSFBL is periodically pulse-driven one by one according to the gate-off capability of the driver 226 . Through such pulse number switching control, information on the gate-off capability of the driver 226 (here, the first gate-off capability (weak)) is fed back from the second logic 225 to the first logic 214 .
  • the first feedback pulse signal OSFBH is pulse-driven for a plurality of times (for example, four times).
  • the first feedback pulse signal OSFBH is periodically pulse-driven in response to the fact that the secondary circuit system 200s is in a normal state.
  • the second logic 225 feeds back information about the operating state of the secondary circuit system 200s to the first logic 214 (here, that it is in a normal state).
  • the gate-off capability of the driver 226 is set to the first gate-off capability (weak) in response to the fact that the gate-off capability selection signal SEL is at low level. Therefore, the first feedback pulse signal OSFBH is periodically pulse-driven one by one according to the gate-off capability of the driver 226 . Through such pulse number switching control, information on the gate-off capability of the driver 226 (here, the first gate-off capability (weak)) is fed back from the second logic 225 to the first logic 214 .
  • the self-diagnostic signal BIST is at low level at time t34, there is no change in the logic level of the self-diagnostic signal BIST.
  • the input pulse signal IN is lowered to low level while the gate-off capability selection signal SEL is at high level.
  • the second off-signal OFF2 is pulse-driven by a single shot or a plurality of shots (for example, seven shots).
  • the first lower gate signal LG and the second lower gate signal LSG are both set to high level
  • the first lower output pulse signal OUTL and the second lower output pulse signal OUTLS are set to low level
  • the upper gate signal HG is set to high level.
  • the upper output pulse signal OUTH enters a high-impedance state, decreases in the same behavior as the gate signal VG, and finally reaches the first lower output pulse signal OUTL and the second lower output pulse signal OUTLS (both of which are low). level).
  • the second feedback pulse signal OSFBL is pulse-driven for a plurality of times (for example, four times).
  • the second feedback pulse signal OSFBL is periodically pulse-driven in response to the fact that the secondary circuit system 200s is in a normal state.
  • the second logic 225 feeds back information about the operating state of the secondary circuit system 200s to the first logic 214 (here, that it is in a normal state).
  • the gate-off capability of the driver 226 is set to the second gate-off capability (strong) in response to the fact that the gate-off capability selection signal SEL is at high level. Therefore, the second feedback pulse signal OSFBL is periodically pulse-driven by two pulses according to the gate-off capability of the driver 226 . Through such pulse number switching control, information regarding the gate-off capability of the driver 226 (in this case, the second gate-off capability (strong)) is fed back from the second logic 225 to the first logic 214 .
  • FIG. 15 is a diagram showing a first example (normal time) of the BIST operation by the signal transmission device 200 of the first embodiment.
  • input pulse signal IN ON signal ON, first OFF signal OFF1, second OFF signal OFF2, first feedback pulse signal OSFBH, second feedback pulse signal OSFBL, upper side output pulse signal OUTH, first lower side output pulse signal OUTL, A second lower output pulse signal OUTLS, a gating signal VG, an upper gating signal HG, a first lower gating signal LG and a second lower gating signal LSG are depicted.
  • T11 time t41 to t43, eg, 300 ⁇ s.
  • the first logic 214 sequentially pulse-drives the first off-signal OFF1 and the second off-signal OFF2 during the BIST operation period T11 described above without relying on the gate-off capability selection signal SEL (fixed at high level in this figure). .
  • the first logic 214 pulse-drives the second off-signal OFF2 at time t41, and pulse-drives the first off-signal OFF1 at subsequent time t42.
  • both the first lower gate signal LG and the second lower gate signal LSG are at high level, so the gate off capability of the driver 226 is set to the second gate off capability (strong).
  • the second feedback pulse signal OSFBL is periodically driven by two pulses according to the gate-off capability of the driver 226 .
  • the first lower gate signal LG becomes high level and the second lower gate signal LSG becomes low level, so that the gate off capability of the driver 226 is set to the first gate off capability (weak). be.
  • the second feedback pulse signal OSFBL is periodically pulse-driven one by one according to the gate-off capability of the driver 226 .
  • the first logic 214 monitors the number of pulses of the second feedback pulse signal OSFBL output from the second logic 225 (and the logic level of the second timer signal S2), thereby increasing the gate-off capability of the driver 226. It is possible to self-diagnose whether or not switching is performed correctly. Referring to this figure, since the number of pulses of the second feedback pulse signal OSFBL is changed from two to one during the BIST operation period T11, it is diagnosed that the gate-off capability switching function is working normally. can do.
  • the gate-off capability of the driver 226 should first be set to the second gate-off capability (strong) and then set to the first gate-off capability (weak).
  • the driver 226 can be driven with the first gate-off capability (weak) without requiring special control after the signal transmission device 200 shifts to normal operation. can be done. Therefore, it becomes possible to start the signal transmission device 200 more safely.
  • the output terminal for the self-diagnostic signal BIST may be used as the output terminal for the second timer signal S2 (that is, information regarding the gate-off capability of the driver 226).
  • the first feedback pulse signal OSFBH is pulse-driven for a plurality of times (for example, four times).
  • the first feedback pulse signal OSFBH is periodically pulse-driven in response to the fact that the secondary circuit system 200s is in a normal state.
  • the second logic 225 feeds back information about the operating state of the secondary circuit system 200s to the first logic 214 (here, that it is in a normal state).
  • the gate-off capability of the driver 226 is maintained at the first gate-off capability (weak). Therefore, the first feedback pulse signal OSFBH is periodically pulse-driven one by one according to the gate-off capability of the driver 226 .
  • information on the gate-off capability of the driver 226 here, the first gate-off capability (weak) is fed back from the second logic 225 to the first logic 214 .
  • the self-diagnostic signal BIST is at low level at time t43, there is no change in the logic level of the self-diagnostic signal BIST.
  • the input pulse signal IN is lowered to low level while the gate-off capability selection signal SEL is at high level.
  • the second off-signal OFF2 is pulse-driven by a single shot or a plurality of shots (for example, seven shots).
  • the first lower gate signal LG and the second lower gate signal LSG are both set to high level
  • the first lower output pulse signal OUTL and the second lower output pulse signal OUTLS are set to low level
  • the upper gate signal HG is set to high level. Therefore, the upper output pulse signal OUTH is in a high impedance state and becomes equal to the first lower output pulse signal OUTL and the second lower output pulse signal OUTLS (both of which are at low level).
  • the second feedback pulse signal OSFBL is pulse-driven for a plurality of times (for example, four times).
  • the second feedback pulse signal OSFBL is periodically pulse-driven in response to the fact that the secondary circuit system 200s is in a normal state.
  • the second logic 225 feeds back information about the operating state of the secondary circuit system 200s to the first logic 214 (here, that it is in a normal state).
  • the gate-off capability of the driver 226 is set to the second gate-off capability (strong) in response to the fact that the gate-off capability selection signal SEL is at high level. Therefore, the second feedback pulse signal OSFBL is periodically pulse-driven by two pulses according to the gate-off capability of the driver 226 . Through such pulse number switching control, information regarding the gate-off capability of the driver 226 (in this case, the second gate-off capability (strong)) is fed back from the second logic 225 to the first logic 214 .
  • FIG. 16 is a diagram showing a second example of the BIST operation (at the time of abnormality) by the signal transmission device 200 of the first embodiment. Similar to FIG. signal BIST, fail signal FV2, input pulse signal IN, ON signal ON, first OFF signal OFF1, second OFF signal OFF2, first feedback pulse signal OSFBH, second feedback pulse signal OSFBL, upper output pulse signal OUTH, first A lower output pulse signal OUTL, a second lower output pulse signal OUTLS, a gating signal VG, an upper gating signal HG, a first lower gating signal LG and a second lower gating signal LSG are depicted.
  • fail signal FV2 input pulse signal IN, ON signal ON, first OFF signal OFF1, second OFF signal OFF2, first feedback pulse signal OSFBH, second feedback pulse signal OSFBL, upper output pulse signal OUTH, first A lower output pulse signal OUTL, a second lower output pulse signal OUTLS, a gating signal VG, an upper gating signal HG,
  • times t51 to t58 in this diagram correspond to times t41 to t48 in FIG. 15, and the behavior of each signal is basically the same as in the first example described above. Therefore, redundant description of the behavior similar to that in FIG. 15 will be omitted, and the behavior when an abnormality occurs in the gate-off capability switching function (in particular, the behavior of each of the self-diagnostic signal BIST and the second lower gate signal LSG) will be described below. (see dashed line).
  • both the first lower gate signal LG and the second lower gate signal LSG should be at high level.
  • the second lower gate signal LSG is not output even if the second off-signal OFF2 is pulse-driven, as shown at times t51 to t52. May remain low.
  • the input pulse signal IN is lowered to low level while the gate-off capability selection signal SEL is at high level.
  • the second off-signal OFF2 is pulse-driven by a single shot or a plurality of shots (for example, seven shots).
  • the second lower gate signal LSG is maintained at the low level due to the failure of the gate-off capability switching function.
  • the gate-off capability of the driver 226 is fixed to the first gate-off capability (weak), so that the second feedback pulse signal OSFBL is pulse-driven only one at a time.
  • FIG. 17 is a diagram showing a second embodiment of the signal transmission device 200. As shown in FIG. The signal transmission device 200 of the second embodiment is based on the first embodiment (FIG. 10) described earlier, with some changes added to the first transformer circuit TR1.
  • the first transformer circuit TR1 includes transformers 236 and 237 in place of the previously described transformer 233, and provides insulation between the primary circuit system 200p and the secondary circuit system 200s.
  • the driving pulse signals (first ON signal ON 1 , second ON signal ON 2 , first OFF signal OFF 1 and second OFF signal OFF 2 ) output from the first logic 214 are transferred to the second logic 225 .
  • the transformer 231 outputs the first ON signal ON1 input from the first logic 214 to the primary coil 231p to the second logic 225 from the secondary coil 231s.
  • the transformer 232 outputs the first off signal OFF1 input from the first logic 214 to the primary coil 232p to the second logic 225 from the secondary coil 232s.
  • the transformer 236 outputs the second ON signal ON2 input from the first logic 214 to the primary side coil 236p to the second logic 225 from the secondary side coil 236s.
  • the transformer 237 outputs the second off signal OFF2 input from the first logic 214 to the primary coil 237p to the second logic 225 from the secondary coil 237s.
  • the transformers 231 and 232 may be integrated in a 2-channel first transformer chip, and the transformers 236 and 237 may be integrated in a 2-channel second transformer chip.
  • the first transformer circuit TR1 can be formed using a plurality of 2-channel transformer chips (for example, same lot products). Therefore, it is possible to reduce manufacturing variations for each transformer chip and match the signal transmission characteristics (such as signal delay) of the first off signal OFF1 and the second off signal OFF2 as much as possible.
  • first on-signal ON1 and the second on-signal ON2 may be used as the preceding on-signal ON, and the other may not be used.
  • redundancy may be provided by using the OR signal of the first ON signal ON1 and the second ON signal ON2 as the aforementioned ON signal ON.
  • the gate-on capability of the driver 226 may be switched depending on which of the first on-signal ON1 and the second on-signal ON2 is pulse-driven.
  • the signaling apparatus disclosed herein includes first logic configured to be provided in primary circuitry, second logic configured to be provided in secondary circuitry, and a driver provided in a secondary circuit system configured to generate a gate signal; and a driving pulse signal output from the first logic while insulating between the primary circuit system and the secondary circuit system.
  • a first transformer circuit configured to transmit to the second logic; and a feedback pulse signal output from the second logic while insulating between the primary circuit system and the secondary circuit system.
  • a configuration comprising a function of pulse-driving the feedback pulse signal by a first number of pulses at a predetermined cycle when the secondary circuit system is in a normal state, and a function of switching the first number of pulses according to the driving capability of the driver. (first configuration).
  • the feedback pulse signal includes a first feedback pulse signal and a second feedback pulse signal, and the second logic outputs the first feedback pulse signal when the gate signal is at the first logic level.
  • the first feedback pulse signal may be pulse-driven, and the second feedback pulse signal may be pulse-driven when the gate signal is at the second logic level (second configuration).
  • the second logic pulse-drives the first feedback pulse signal by a second number of pulses at the timing when the gate signal switches to the first logic level
  • the gate signal changes to the A configuration may further include a function of pulse-driving the second feedback pulse signal by the second number of pulses at the timing of switching to the second logic level.
  • the drive capability of the driver becomes the first drive capability when the selection signal is at the third logic level, and the driver has the first drive capability when the selection signal is at the fourth logic level.
  • a configuration (fourth configuration) may be employed in which the second drive capability is obtained immediately.
  • the drive pulse signal includes a first drive pulse signal and a second drive pulse signal, and the first logic outputs the signal when the selection signal is at the third logic level.
  • a configuration may be employed in which the first drive pulse signal is pulse-driven, and the second drive pulse signal is pulse-driven when the selection signal is at the fourth logic level.
  • the driver includes a first drive transistor and a second drive transistor, the second logic drives only the first drive transistor according to the first drive pulse signal,
  • a configuration may be employed in which both the first drive transistor and the second drive transistor are driven according to the second drive pulse signal.
  • the first logic sequentially pulse-drives the first drive pulse signal and the second drive pulse signal without depending on the selection signal
  • the second logic A configuration (seventh configuration) may be provided with a function of performing self-diagnosis as to whether or not the drive capability of the driver is correctly switched based on the feedback pulse signal.
  • the signal transmission device includes a first chip integrated with the first logic, a second chip integrated with the second logic and the driver, the first transformer circuit and A third chip integrated with the second transformer circuit may be sealed in a single package (eighth configuration).
  • the electronic device disclosed in this specification includes a switch element configured to be driven by the gate signal, and a signal transmission device according to any one of the first to eighth configurations ( 9th configuration).
  • the switch element may be an IGBT or an FET (tenth configuration).

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Abstract

信号伝達装置２００は、一次回路系２００ｐのロジック２１４と、二次回路系２００ｓのロジック２２５及びドライバ２２６と、一次回路系２００ｐと二次回路系２００ｓとの間を絶縁しつつロジック２１４及び２２５の相互間で駆動パルス信号（ＯＮ，ＯＦＦ１，ＯＦＦ２）と帰還パルス信号（ＯＳＦＢＨ，ＯＳＦＢＬ）を伝達するトランス回路ＴＲ１及びＴＲ２を有する。第２ロジック２２５は、駆動パルス信号（ＯＮ，ＯＦＦ１，ＯＦＦ２）に応じてドライバ２２６を駆動することによりゲート信号ＶＧの論理レベルを決定する機能と、二次回路系２００ｓが正常状態であるときに帰還パルス信号（ＯＳＦＢＨ，ＯＳＦＢＬ）を所定の周期で第１パルス数ずつパルス駆動する機能と、ドライバ２２６の駆動能力に応じて第１パルス数を切り替える機能を備える。

Description

信号伝達装置、電子機器
　本明細書に開示されている発明は、信号伝達装置及びこれを用いた電子機器に関する。
　従来、入出力間を絶縁しつつパルス信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置またはモータ駆動装置など）に用いられている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１８－０１１１０８号公報
　しかしながら、従来の信号伝達装置は、二次回路系から一次回路系へのフィードバック動作について更なる改善の余地があった。
　本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、二次回路系から一次回路系へのフィードバック動作を適切に実施することのできる信号伝達装置及びこれを用いた電子機器を提供することを目的とする。
　例えば、本明細書中に開示されている信号伝達装置は、一次回路系に設けられるように構成された第１ロジックと、二次回路系に設けられるように構成された第２ロジックと、前記二次回路系に設けられてゲート信号を生成するように構成されたドライバと、前記一次回路系と前記二次回路系との間を絶縁しつつ前記第１ロジックから出力される駆動パルス信号を前記第２ロジックに伝達するように構成された第１トランス回路と、前記一次回路系と前記二次回路系との間を絶縁しつつ前記第２ロジックから出力される帰還パルス信号を前記第１ロジックに伝達するように構成された第２トランス回路と、を有し、前記第２ロジックは、前記駆動パルス信号に応じて前記ドライバを駆動することにより前記ゲート信号の論理レベルを決定する機能と、前記二次回路系が正常状態であるときに前記帰還パルス信号を所定の周期で第１パルス数ずつパルス駆動する機能と、前記ドライバの駆動能力に応じて前記第１パルス数を切り替える機能を備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、二次回路系から一次回路系へのフィードバック動作を適切に実施することのできる信号伝達装置及びこれを用いた電子機器を提供することが可能となる。
図１は、信号伝達装置の基本構成を示す図である。 図２は、トランスチップの基本構造を示す図である。 図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。 図４は、図３に示す半導体装置の平面図である。 図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。 図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。 図７は、図６に示すVIII-VIII線に沿う断面図である。 図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。 図９は、トランスチップのレイアウト例を模式的に示す図である。 図１０は、信号伝達装置の第１実施形態を示す図である。 図１１は、フィードバック動作の第１例（比較例）を示す図である。 図１２は、フィードバック動作の第２例（実施形態）を示す図である。 図１３は、ゲートオフ能力選択信号と装置各部の状態を示す図である。 図１４は、信号伝達動作の一例を示す図である。 図１５は、ＢＩＳＴ動作の第１例（正常時）を示す図である。 図１６は、ＢＩＳＴ動作の第２例（異常時）を示す図である。 図１７は、信号伝達装置の第２実施形態を示す図である。
＜信号伝達装置（基本構成）＞
　図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
　コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
　パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
　バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
　バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
　ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
　バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
　バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
　パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
　ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
　トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
　より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
　なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
＜トランスチップ（基本構造）＞
　次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
　一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
　一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
　内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
＜トランスチップ（２チャンネル型）＞
　図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。
　図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
　半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、及び、第１主面４２並びに第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
　半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
　絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
　絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
　半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
　複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
　図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
　低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
　低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
　低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
　第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
　第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。本体層は、バリア層によって区画されたリセス空間に埋設される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
　高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
　第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
　第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
　第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
　図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
　複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
　第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
　第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
　第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
　複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
　複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
　複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
　第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
　第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
　第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
　図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
　第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
　第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
　複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
　第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
　貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
　貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
　貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
　第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
　複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
　なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
　低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
　引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
　複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
　図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
　第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
　複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
　図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
　図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。
　ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
　絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中をさらに適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は、高電位ダミーパターンを含んでもよい。
　絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
　ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
　浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されていてもよい。
　絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
　図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
　第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
　第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar　Junction　Transistor］、ＭＩＳＦＥＴ［Metal　Insulator　Field　Effect　Transistor］、ＩＧＢＴ［Insulated　Gate　Bipolar　Junction　Transistor］およびＪＦＥＴ［Junction　Field　Effect　Transistor］のうちの少なくとも１つを含んでいてもよい。
　図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
　デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
　シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
　シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
　シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
　このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
　シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
　複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
　シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
　図７及び図８を参照して、半導体装置５は、半導体チップ４１およびシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０をさらに含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
　フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local　oxidation　of　silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
　分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
　外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
　本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
　図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
　無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped　silicate　glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
　第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
　第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron　doped　phosphor　silicate　glass）およびＰＳＧ（phosphorus　silicate　glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
　無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
　半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
　有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
　有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
　本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
　つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
　また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
＜トランス配列＞
　図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
　トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
　また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
　なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
　すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
　また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
　ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３並びにｃ４、及び、パッドｄ３並びにｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
　上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
　従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
　なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
　具体的に述べると、パッドａ１並びにｂ１、パッドａ２並びにｂ２、パッドａ３並びにｂ３、及び、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１並びにｄ１、及び、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
　一方、パッドａ５並びにｂ５、パッドａ６並びにｂ６、パッドａ７並びにｂ７、及び、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３並びにｄ３、及び、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
　ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
　このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
　なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
　また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
　また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
　もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
＜信号伝達装置（第１実施形態）＞
　図１０は、信号伝達装置２００の第１実施形態を示す図である。第１実施形態の信号伝達装置２００は、先出の図１を基本構成としつつ、より具体的な構成要素として、第１ロジック２１４と、ＲＳフリップフロップ２１５と、ＯＲゲート２１６と、第１タイマ２１７と、第２タイマ２１８と、第２ロジック２２５と、ドライバ２２６と、第１トランス回路ＴＲ１と、第２トランス回路ＴＲ２と、を有する。
　第１ロジック２１４は、一次回路系２００ｐに設けられており、装置外部から入力される入力パルス信号ＩＮに応じて、駆動パルス信号（本図では、オン信号ＯＮ、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２）を生成する機能を備えている。オン信号ＯＮは、先出の送信パルス信号Ｓ１１に相当する。一方、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２（＝第１駆動パルス信号及び第２駆動パルス信号に相当）は、それぞれ、先出の送信パルス信号Ｓ２１に相当する。
　また、第１ロジック２１４は、ＲＳフリップフロップ２１５から出力される帰還パルス信号ＯＳＦＢ、第１タイマ２１７から出力される第１タイマ信号Ｓ１、及び、第２タイマ２１８から出力される第２タイマ信号Ｓ２に応じて、フェイル信号ＦＶ２及び自己診断信号ＢＩＳＴをそれぞれ装置外部に出力する機能も備えている。
　さらに、第１ロジック２１４は、装置外部から入力されるゲートオフ能力選択信号ＳＥＬに応じて、ドライバ２２６のゲートオフ能力（＝ゲート信号ＶＧをローレベルに立ち下げてスイッチ素子Ｑ１をオフ状態とするための駆動能力に相当）を切り替える機能も備えている。具体的に述べると、第１ロジック２１４は、例えば、ゲートオフ能力選択信号ＳＥＬがローレベルであるときに、第１オフ信号ＯＦＦ１をパルス駆動することにより、ドライバ２２６のゲートオフ能力を第１ゲートオフ能力（＝第１駆動能力に相当）とする。一方、第１ロジック２１４は、例えば、ゲートオフ能力選択信号ＳＥＬがハイレベルであるときに、第２オフ信号ＯＦＦ２をパルス駆動することにより、ドライバ２２６のゲートオフ能力を第１ゲートオフ能力よりも高い第２ゲートオフ能力（＝第２駆動能力に相当）とする。
　以下では、上記した第１ゲートオフ能力及び第２ゲートオフ能力の強弱関係が分かるように、第１ゲートオフ能力（弱）及び第２ゲートオフ能力（強）と呼ぶことがある。
　ＲＳフリップフロップ２１５は、一次回路系２００ｐに設けられており、第２ロジック２２５から第２トランス回路ＴＲ２を介して入力される第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬに応じて、第１ロジック２１４に出力する帰還パルス信号ＯＳＦＢの論理レベルを決定する。
　例えば、ＲＳフリップフロップ２１５は、セット端（Ｓ）に入力される第１帰還パルス信号ＯＳＦＢＨのパルス生成タイミングで帰還パルス信号ＯＳＦＢをハイレベルにセットし、リセット端（Ｒ）に入力される第２帰還パルス信号ＯＳＦＢＬのパルス生成タイミングで帰還パルス信号ＯＳＦＢをローレベルにリセットする。
　ＯＲゲート２１６は、一次回路系２００ｐに設けられており、第２ロジック２２５から第２トランス回路ＴＲ２を介して入力される第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの論理和信号Ｓ０を生成する。論理和信号Ｓ０は、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの少なくとも一方がハイレベルであるときにハイレベルとなり、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの両方がローレベルであるときにローレベルとなる。
　第１タイマ２１７は、一次回路系２００ｐに設けられており、論理和信号Ｓ０が所定の周期Ｔ（例えばＴ＝１０μｓ、ｆ＝１００ｋＨｚ（＝１／Ｔ））でパルス駆動されているか否かを検出して第１タイマ信号Ｓ１を出力する。第１タイマ信号Ｓ１は、例えば、論理和信号Ｓ０の周期的なパルス駆動が検出されているときにハイレベルとなり、論理和信号Ｓ０の周期的なパルス駆動が検出されていないときにローレベルとなる。
　第２タイマ２１８は、一次回路系２００ｐに設けられており、論理和信号Ｓ０に生成される一周期毎のパルス数Ｐ１がｍ発ずつ（例えばｍ＝２）であるのかｎ発ずつ（例えばｎ＝１）であるのかを検出して第２タイマ信号Ｓ２を出力する。第２タイマ信号Ｓ２は、例えば、一周期毎のパルス数Ｐ１がｍ発ずつであるときにハイレベルとなり、一周期毎のパルス数Ｐ１がｎ発ずつであるときにローレベルとなる。
　なお、上記の第１ロジック２１４、ＲＳフリップフロップ２１５、ＯＲゲート２１６、第１タイマ２１７及び第２タイマ２１８は、いずれもコントローラチップ２１０（＝第１チップに相当）に集積化されている。
　第２ロジック２２５は、二次回路系２００ｓに設けられており、第１ロジック２１４から第１トランス回路ＴＲ１を介して入力される駆動パルス信号（本図ではオン信号ＯＮ、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２）に応じてドライバ２２６を駆動することにより、スイッチ素子Ｑ１（例えばＩＧＢＴ又はＦＥＴ）のゲートに出力されるゲート信号ＶＧの論理レベルを決定する機能（＝ゲート駆動機能）を備えている。例えば、第２ロジック２２５は、オン信号ＯＮにパルスが生成されたときにゲート信号ＶＧをハイレベルとし、第１オフ信号ＯＦＦ１又は第２オフ信号ＯＦＦ２のいずれか一方にパルスが生成されたときにゲート信号ＶＧをローレベルとするように、ドライバ２２６を駆動する。
　また、第２ロジック２２５は、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２のいずれがパルス駆動されているかに応じて、ドライバ２２６のゲートオフ能力を切り替える機能（＝ゲートオフ能力切替機能）も備えている。具体的に述べると、第２ロジック２２５は、例えば、第１オフ信号ＯＦＦ１がパルス駆動されているときにドライバ２２６のゲートオフ能力を第１ゲートオフ能力（弱）とする。一方、第２ロジック２２５は、例えば、第２オフ信号ＯＦＦ２がパルス駆動されているときにドライバ２２６のゲートオフ能力を第２ゲートオフ能力（強）とする。
　また、第２ロジック２２５は、ゲート信号ＶＧがローレベルからハイレベルに切り替わるタイミングで第１帰還パルス信号ＯＳＦＢＨをパルス数Ｐ２（単発または複数発）だけパルス駆動し、ゲート信号ＶＧがハイレベルからローレベルに切り替わるタイミングで第２帰還パルス信号ＯＳＦＢＬをパルス数Ｐ２だけパルス駆動する機能（＝ゲート論理フィードバック機能）も備えている。
　また、第２ロジック２２５は、二次回路系２００ｓ（延いてはドライバチップ２２０）が正常状態（ＵＶＬＯ［under　voltage　locked　out］、ＴＳＤ［thermal　shut　down］、ＯＶＰ［over　voltage　protection］、ＯＣＰ［over　current　protection］、及び、ＳＣＰ［short　circuit　protection］）等の各種保護動作が発動していない状態）であるときに第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの一方を所定の周期Ｔでパルス数Ｐ１（ｍ発またはｎ発）ずつパルス駆動する機能（＝動作状態フィードバック機能）を備えている。なお、第２ロジック２２５は、例えば、ゲート信号ＶＧがハイレベルであるときに第１帰還パルス信号ＯＳＦＢＨを周期的にパルス駆動し、ゲート信号ＶＧがローレベルであるときに第２帰還パルス信号ＯＳＦＢＬを周期的にパルス駆動する。
　さらに、第２ロジック２２５は、ドライバ２２６のゲートオフ能力に応じてパルス数Ｐ１を切り替える機能（＝ゲートオフ能力フィードバック機能）を備えている。例えば、第２ロジック２２５は、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）であるときにパルス数Ｐ１をｍ発（例えばｍ＝１）とし、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）であるときにパルス数Ｐ１をｎ発（例えばｎ＝２）とする。
　ドライバ２２６は、二次回路系２００ｓに設けられており、第２ロジック２２５からの制御信号（本図では、上側ゲート信号ＨＧ、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧ）に応じてゲート信号ＶＧを生成する。本図に即して述べると、ドライバ２２６は、上側駆動トランジスタ２２６ａ（ＰＭＯＳＦＥＴなど）と、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃ（ＮＭＯＳＦＥＴなど）とを含む。
　上側駆動トランジスタ２２６ａは、電源端と上側出力パルス信号ＯＵＴＨの出力端との間に接続されており、上側ゲート信号ＨＧに応じてオン／オフされる。より具体的に述べると、上側駆動トランジスタ２２６ａは、上側ゲート信号ＨＧがローレベルであるときにオン状態となり、上側ゲート信号ＨＧがハイレベルであるときにオフ状態となる。なお、上側出力パルス信号ＯＵＴＨの出力端は、外付けの抵抗ＲＨを介してスイッチ素子Ｑ１のゲートに接続されている。
　第１下側駆動トランジスタ２２６ｂは、第１下側出力パルス信号ＯＵＴＬの出力端と接地端との間に接続されており、第１下側ゲート信号ＬＧに応じてオン／オフされる。より具体的に述べると、第１下側駆動トランジスタ２２６ｂは、第１下側ゲート信号ＬＧがハイレベルであるときにオン状態となり、第１下側ゲート信号ＬＧがローレベルであるときにオフ状態となる。なお、第１下側出力パルス信号ＯＵＴＬの出力端は、外付けの抵抗ＲＬを介してスイッチ素子Ｑ１のゲートに接続されている。
　第２下側駆動トランジスタ２２６ｃは、第２下側出力パルス信号ＯＵＴＬＳの出力端と接地端との間に接続されており、第２下側ゲート信号ＬＳＧに応じてオン／オフされる。より具体的に述べると、第２下側駆動トランジスタ２２６ｃは、第２下側ゲート信号ＬＳＧがハイレベルであるときにオン状態となり、第２下側ゲート信号ＬＳＧがローレベルであるときにオフ状態となる。なお、第２下側出力パルス信号ＯＵＴＬＳの出力端は、外付けの抵抗ＲＬＳを介してスイッチ素子Ｑ１のゲートに接続されている。
　例えば、スイッチ素子Ｑ１をオン状態とするときには、上側駆動トランジスタ２２６ａがオン状態とされて、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃの双方がオフ状態とされる。その結果、ゲート信号ＶＧがハイレベルに立ち上がるので、スイッチ素子Ｑ１がオン状態となる。
　一方、スイッチ素子Ｑ１をオフ状態とするときには、上側駆動トランジスタ２２６ａがオフ状態とされて、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃの少なくとも一方がオン状態とされる。その結果、ゲート信号ＶＧがローレベルに立ち下がるので、スイッチ素子Ｑ１がオフ状態となる。
　例えば、ゲートオフ能力選択信号ＳＥＬがローレベルであるときに、入力パルス信号ＩＮがローレベルに立ち下げられた結果、第１オフ信号ＯＦＦ１（＝第１駆動パルス信号に相当）がパルス駆動された場合、第２ロジック２２５は、第１下側駆動トランジスタ２２６ｂのみをオン状態として、第２下側駆動トランジスタ２２６ｃをオフ状態に維持する。従って、抵抗ＲＬを介する第１放電経路のみが導通する。このような状態は、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）とされている状態に相当する。
　一方、ゲートオフ能力選択信号ＳＥＬがハイレベルであるときに、入力パルス信号ＩＮがローレベルに立ち下げられた結果、第２オフ信号ＯＦＦ２（＝第２駆動パルス信号に相当）がパルス駆動された場合、第２ロジック２２５は、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃをいずれもオン状態とする。従って、抵抗ＲＬを介する第１放電経路と抵抗ＲＬＳを介する第２放電経路の双方が導通する。このような状態は、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）とされている状態に相当する。
　なお、上記の第２ロジック２２５及びドライバ２２６は、いずれもドライバチップ２２０（＝第２チップに相当）に集積化されている。
　第１トランス回路ＴＲ１は、トランス２３１～２３３を含み、一次回路系２００ｐと二次回路系２００ｓとの間を絶縁しつつ、第１ロジック２１４から出力される駆動パルス信号（オン信号ＯＮ、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２）を第２ロジック２２５に伝達する。
　トランス２３１は、第１ロジック２１４から一次側コイル２３１ｐに入力されるオン信号ＯＮを二次側コイル２３１ｓから第２ロジック２２５に出力する。一方、トランス２３２は、第１ロジック２１４から一次側コイル２３２ｐに入力される第１オフ信号ＯＦＦ１を二次側コイル２３２ｓから第２ロジック２２５に出力する。また、トランス２３３は、第１ロジック２１４から一次側コイル２３３ｐに入力される第２オフ信号ＯＦＦ２を二次側コイル２３３ｓから第２ロジック２２５に出力する。
　第２トランス回路ＴＲ２は、トランス２３４及び２３５を含み、一次回路系２００ｐと二次回路系２００ｓとの間を絶縁しつつ、第２ロジック２２５から出力される第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬを第１ロジック２１４（より正確にはＲＳフリップフロップ２１５）に伝達する。
　トランス２３４は、第２ロジック２２５から二次側コイル２３４ｓに入力される第１帰還パルス信号ＯＳＦＢＨを一次側コイル２３４ｐから第１ロジック２１４（より正確にはＲＳフリップフロップ２１５のセット端（Ｓ））に出力する。一方、トランス２３５は、第２ロジック２２５から二次側コイル２３５ｓに入力される第２帰還パルス信号ＯＳＦＢＬを一次側コイル２３５ｐから第１ロジック２１４（より正確にはＲＳフリップフロップ２１５のリセット端（Ｒ））に出力する。
　なお、上記の第１トランス回路ＴＲ１及び第２トランス回路ＴＲ２は、いずれもトランスチップ２３０（＝第３チップに相当）に集積化されている。トランスチップ２３０は、単一のチップであってもよいし、複数のチップ群であってもよい。例えば、トランス２３１及び２３２を２チャンネルの第１トランスチップに集積化し、トランス２３３を１チャンネルの第２トランスチップに集積化し、トランス２３４及び２３５を２チャンネルの第３トランスチップに集積化することも可能である。
　また、第１実施形態の信号伝達装置２００は、ゲート信号ＶＧにより駆動されるスイッチ素子Ｑ１（本図ではＩＧＢＴ）と共に、種々の電子機器（電源装置またはモータ駆動装置など）に組み込むことが可能である。
＜フィードバック動作（第１例）＞
　図１１は、第１実施形態の信号伝達装置２００によるフィードバック動作の第１例（＝後出の第２例（図１２）と対比するために、第２ロジック２２５がゲートオフ能力フィードバック機能を備えていないと仮定した場合の動作例）を示す図であり、上から順に、ゲートオフ能力選択信号ＳＥＬ、上側ゲート信号ＨＧ、第１下側ゲート信号ＬＧ、第２下側ゲート信号ＬＳＧ、ゲート信号ＶＧ、第１帰還パルス信号ＯＳＦＢＨ、及び、第２帰還パルス信号ＯＳＦＢＬが描写されている。
　時刻ｔ１１～ｔ１２及び時刻ｔ１３～ｔ１４は、それぞれ、スイッチ素子Ｑ１のオン期間に相当する。スイッチ素子Ｑ１をオン状態とするときには、上側駆動トランジスタ２２６ａがオン状態（ＨＧ＝Ｌ）とされて、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃの双方がオフ状態（ＬＧ＝ＬＳＧ＝Ｌ）とされる。その結果、ゲート信号ＶＧがハイレベルに立ち上がるので、スイッチ素子Ｑ１がオン状態となる。
　一方、時刻ｔ１１以前、時刻ｔ１２～ｔ１３、及び、時刻ｔ１４以降は、それぞれ、スイッチ素子Ｑ１のオフ期間に相当する。スイッチ素子Ｑ１をオフ状態とするときには、上側駆動トランジスタ２２６ａがオフ状態（ＨＧ＝Ｈ）とされて、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃの少なくとも一方がオン状態（ＬＧ＝ＬＳＧ＝Ｈ、または、ＬＧ＝ＨかつＬＳＧ＝Ｌ）とされる。その結果、ゲート信号ＶＧがローレベルに立ち上がるので、スイッチ素子Ｑ１がオフ状態となる。
　なお、時刻ｔ１２（＝本図における１回目のオフタイミング）では、ゲートオフ能力選択信号ＳＥＬがハイレベルとなっている。従って、時刻ｔ１２～ｔ１３におけるスイッチ素子Ｑ１のオフ期間では、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧがいずれもハイレベルとされるので、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃがいずれもオン状態となる。その結果、抵抗ＲＬを介する第１放電経路と抵抗ＲＬＳを介する第２放電経路の双方が導通するので、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）となる。
　一方、時刻ｔ１４（＝本図における２回目のオフタイミング）では、ゲートオフ能力選択信号ＳＥＬがローレベルとなっている。従って、時刻ｔ１４以降におけるスイッチ素子Ｑ１のオフ期間では、第１下側ゲート信号ＬＧのみがハイレベルとされて、第２下側ゲート信号ＬＳＧがローレベルに維持されるので、第１下側駆動トランジスタ２２６ｂのみがオン状態となり、第２下側駆動トランジスタ２２６ｃがオフ状態のままとなる。その結果、抵抗ＲＬを介する第１放電経路のみが導通するので、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）となる。
　このように、本実施形態の信号伝達装置２００は、ゲートオフ能力選択信号ＳＥＬに応じて、ドライバ２２６のゲートオフ能力を任意に切り替える機能（＝ゲートオフ能力切替機能）を備えている。従って、信号伝達装置２００が搭載される電子機器の仕様に応じて、ドライバ２２６のゲートオフ能力を適切に切り替えることにより、例えば、スイッチ素子Ｑ１のオフ遷移時におけるコレクタ電圧のオーバーシュートを未然に防止することが可能となる。
　次に、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬを用いたフィードバック機能（特にゲート論理フィードバック機能と動作状態フィードバック機能）について説明する。
　まず、ゲート論理フィードバック機能について述べる。時刻ｔ１１及びｔ１３で示すように、第２ロジック２２５は、ゲート信号ＶＧがローレベルからハイレベルに切り替わるタイミングで第１帰還パルス信号ＯＳＦＢＨをパルス数Ｐ２（例えば１０ＭＨｚで４発）だけパルス駆動する。また、時刻ｔ１２及びｔ１４で示したように、第２ロジック２２５は、ゲート信号ＶＧがハイレベルからローレベルに切り替わるタイミングで第２帰還パルス信号ＯＳＦＢＬをパルス数Ｐ２だけパルス駆動する。なお、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬそれぞれのパルス数Ｐ２は、単発でも複数発でもよいが、ノイズ重畳による誤動作防止の観点から言えば複数発とすることが望ましい。
　このような第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬそれぞれのパルス駆動により、ＲＳフリップフロップ２１５から第１ロジック２１４に出力される帰還パルス信号ＯＳＦＢは、ゲート信号ＶＧがローレベルからハイレベルに切り替わるタイミングでハイレベルとなり、ゲート信号ＶＧがハイレベルからローレベルに切り替わるタイミングでローレベルとなる。すなわち、帰還パルス信号ＯＳＦＢの論理レベルは、ゲート信号ＶＧの論理レベルと等価になる。
　従って、第１ロジック２１４は、入力パルス信号ＩＮと帰還パルス信号ＯＳＦＢそれぞれの論理レベルを比較することにより、スイッチ素子Ｑ１のゲートに出力されているゲート信号ＶＧの論理レベルが期待値と一致しているか否かを判定することができる。なお、ゲート信号ＶＧの論理レベルが期待値と一致していない場合には、例えば、フェイル信号ＦＶ２をハイレベル（＝異常検出時の論理レベル）とすることにより、装置外部のマイコン等に異常の発生を通知すればよい。
　次に、動作状態フィードバック機能について述べる。先にも説明したように、第２ロジック２２５は、二次回路系２００ｓ（延いてはドライバチップ２２０）が正常状態であるときに第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの一方を周期Ｔで１発ずつパルス駆動する。本図に即して述べると、第２ロジック２２５は、例えば、ゲート信号ＶＧがハイレベルであるときに第１帰還パルス信号ＯＳＦＢＨを周期的に１発ずつパルス駆動し、ゲート信号ＶＧがローレベルであるときに第２帰還パルス信号ＯＳＦＢＬを周期的に１発ずつパルス駆動する。
　このように、二次回路系２００ｓが正常状態であり、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬが周期的にパルス駆動されている場合には、第１タイマ２１７から第１ロジック２１４に出力される第１タイマ信号Ｓ１がローレベル（＝異常未検出時の論理レベル）となる。一方、二次回路系２００ｓに異常が生じており、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬが周期的にパルス駆動されていない場合には、第１タイマ信号Ｓ１がハイレベル（＝異常検出時の論理レベル）となる。
　従って、第１ロジック２１４は、第１タイマ信号Ｓ１の論理レベルを監視することにより、二次回路系２００ｓが正常状態であるか否かを判定することができる。なお、二次回路系２００ｓが正常状態でない場合には、例えば、フェイル信号ＦＶ２をハイレベル（＝異常検出時の論理レベル）とすることにより、装置外部のマイコン等に異常の発生を通知すればよい。
　ところで、本図におけるフィードバック動作の第１例では、後出の第２例（図１２）と対比するために、第２ロジック２２５がゲートオフ能力フィードバック機能を備えていないと仮定した場合の挙動が示されている。
　つまり、二次回路系２００ｓが正常状態である場合、第２ロジック２２５は、ゲートオフ能力選択信号ＳＥＬの論理レベル（延いてはドライバ２２６のゲートオフ能力）とは何ら無関係に、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの一方を周期的に１発ずつパルス駆動する。
　すなわち、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬには、ドライバ２２６のゲートオフ能力に関する情報が含まれていない。そのため、第１ロジック２１４で第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬを監視してもドライバ２２６のゲートオフ能力を知ることはできない。
　上記の課題に鑑み、以下では、第２ロジック２２５にゲートオフ能力フィードバック機能が組み込まれている場合の挙動について詳述する。
＜フィードバック動作（第２例）＞
　図１２は、第１実施形態の信号伝達装置２００によるフィードバック動作の第２例（＝第２ロジック２２５がゲートオフ能力フィードバック機能を備えている場合の動作例）を示す図であり、上から順番に、ゲートオフ能力選択信号ＳＥＬ、上側ゲート信号ＨＧ、第１下側ゲート信号ＬＧ、第２下側ゲート信号ＬＳＧ、ゲート信号ＶＧ、第１帰還パルス信号ＯＳＦＢＨ、及び、第２帰還パルス信号ＯＳＦＢＬが描写されている。
　なお、本図の時刻ｔ２１～ｔ２４は、図１１の時刻ｔ１１～ｔ１４に対応しており、各信号の挙動は、基本的に先述の第１例とほぼ変わらない。そこで、図１１と同様の挙動については重複した説明を省略し、以下では、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬを用いてゲートオフ能力フィードバック機能を実現するための新規な動作について重点的に説明する。
　先にも述べたように、第２ロジック２２５は、二次回路系２００ｓが正常状態である場合、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬの一方（＝ゲート信号ＶＧの論理レベルに対応する方）を所定の周期Ｔでパルス駆動する。
　このとき、第２ロジック２２５は、ドライバ２２６のゲートオフ能力に応じて、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬに生成される一周期毎のパルス数Ｐ１を切り替える。
　本図に即して述べると、時刻ｔ２２～ｔ２４で示したように、ゲートオフ能力選択信号ＳＥＬがハイレベルであることを受けて、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定されている場合、第２ロジック２２５は、一周期毎のパルス数Ｐ１をｎ発（例えば１０ＭＨｚで２発）とする。このとき、第２タイマ２１８から第１ロジック２１４に出力される第２タイマ信号Ｓ２は、ハイレベル（＝ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定されているときの論理レベル）となる。
　一方、時刻ｔ２２以前及び時刻ｔ２４以降で示したように、ゲートオフ能力選択信号ＳＥＬがローレベルであることを受けて、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定されている場合、第２ロジック２２５は、一周期毎のパルス数Ｐ１をｍ発（例えば１発）とする。このとき、第２タイマ信号Ｓ２は、ローレベル（＝ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定されているときの論理レベル）となる。
　従って、第１ロジック２１４は、例えば、ゲートオフ能力選択信号ＳＥＬと第２タイマ信号Ｓ２それぞれの論理レベルを比較することにより、ドライバ２２６のゲートオフ能力が期待値と一致しているか否かを判定することができる。なお、ドライバ２２６のゲートオフ能力が期待値と一致していない場合には、例えば、フェイル信号ＦＶ２をハイレベル（＝異常検出時の論理レベル）とすることにより、装置外部のマイコン等に異常の発生を通知すればよい。
　また、第１ロジック２１４は、第２タイマ信号Ｓ２（すなわちドライバ２２６のゲートオフ能力に関する情報）を装置外部のマイコン等に出力してもよい。この場合、第２タイマ信号Ｓ２の出力端子を別途設けるのではなく、自己診断信号ＢＩＳＴの出力端子を流用することが望ましい（詳細は後述）。
　上記したように、第１実施形態の信号伝達装置２００において、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬは、３種類のフィードバック情報（すなわちゲート信号ＶＧの論理レベルに関する情報、二次回路系２００ｓが正常状態であるか否かに関する情報、及び、ドライバ２２６のゲートオフ能力に関する情報）を併せ持つ。従って、第２トランス回路ＴＲ２の大型化を招くことなく、二次回路系２００ｓから一次回路系２００ｐに３種類の情報をフィードバックすることが可能となる。
＜ゲートオフ能力フィードバック機能（まとめ）＞
　図１３は、ゲートオフ能力選択信号ＳＥＬと装置各部の状態（第１トランス回路ＴＲ１を介して伝達される駆動パルス信号、第１下側出力パルス信号ＯＵＴＬ、第２下側出力パルス信号ＯＵＴＬＳ、第１帰還パルス信号ＯＳＦＢＨ並びに第２帰還パルス信号ＯＳＦＢＬ、及び、自己診断信号ＢＩＳＴ）を示す図である。
　これまでに説明してきた通り、ゲートオフ能力選択信号ＳＥＬがハイレベルであるときにスイッチ素子Ｑ１をオフ状態に切り替える場合には、第１トランス回路ＴＲ１を介して伝達される駆動パルス信号として、第２オフ信号ＯＦＦ２がパルス駆動される。その結果、第１下側駆動トランジスタ２２６ｂ及び第２下側駆動トランジスタ２２６ｃがいずれもオン状態とされる。従って、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳがいずれもローレベル（ＧＮＤ）に立ち下げられた状態、つまり、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定された状態となる。このとき、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬは、周期的に２発ずつパルス駆動されるので、第２タイマ信号Ｓ２がハイレベルとなり、これを受けて自己診断信号ＢＩＳＴもハイレベルとなる。
　一方、ゲートオフ能力選択信号ＳＥＬがローレベルであるときにスイッチ素子Ｑ１をオフ状態に切り替える場合には、第１トランス回路ＴＲ１を介して伝達される駆動パルス信号として、第１オフ信号ＯＦＦ１がパルス駆動される。その結果、第１下側駆動トランジスタ２２６ｂがオン状態とされる一方、第２下側駆動トランジスタ２２６ｃがオフ状態に維持される。従って、第１下側出力パルス信号ＯＵＴＬがローレベル（ＧＮＤ）に立ち下げられて第２下側出力パルス信号ＯＵＴＬＳがハイインピーダンスとされた状態、すなわち、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定された状態となる。このとき、第１帰還パルス信号ＯＳＦＢＨ及び第２帰還パルス信号ＯＳＦＢＬは、周期的に１発ずつパルス駆動されるので、第２タイマ信号Ｓ２がローレベルとなり、これを受けて自己診断信号ＢＩＳＴもローレベルとなる。
　なお、上記の自己診断信号ＢＩＳＴは、本来、信号伝達装置２００のＢＩＳＴ［built-in　self　test］動作により得られる診断結果を装置外部のマイコンなどに出力するための信号である。そのため、ＢＩＳＴ動作の完了後には、基本的に自己診断信号ＢＩＳＴの出力端子が不使用状態となる。従って、自己診断信号ＢＩＳＴの出力端子を第２タイマ信号Ｓ２の出力端子として流用することが可能である。具体的には、ＢＩＳＴ動作の完了後、自己診断信号ＢＩＳＴとして第２タイマ信号Ｓ２をスルー出力すればよい。
　本構成によれば、信号伝達装置２００の外部端子を不必要に増やすことなく、第２タイマ信号Ｓ２（すなわちドライバ２２６のゲートオフ能力に関する情報）を装置外部のマイコン等に出力することが可能となる。
＜信号伝達動作＞
　図１４は、第１実施形態の信号伝達装置２００における信号伝達動作の一例を示す図であり、上から順番に、ゲートオフ能力選択信号ＳＥＬ、自己診断信号ＢＩＳＴ、入力パルス信号ＩＮ、オン信号ＯＮ、第１オフ信号ＯＦＦ１、第２オフ信号ＯＦＦ２、第１帰還パルス信号ＯＳＦＢＨ、第２帰還パルス信号ＯＳＦＢＬ、上側出力パルス信号ＯＵＴＨ、第１下側出力パルス信号ＯＵＴＬ、第２下側出力パルス信号ＯＵＴＬＳ、ゲート信号ＶＧ、上側ゲート信号ＨＧ、第１下側ゲート信号ＬＧ、及び、第２下側ゲート信号ＬＳＧが描写されている。
　時刻ｔ３０において、入力パルス信号ＩＮがハイレベルに立ち上げられると、オン信号ＯＮが単発または複数発（例えば７発）だけパルス駆動される。その結果、上側出力パルス信号ＯＵＴＨがハイレベルとなり、ゲート信号ＶＧがハイレベルに立ち上がるので、スイッチ素子Ｑ１がオン状態となる。なお、このとき、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧは、いずれもローレベルとされる。従って、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳは、いずれもハイインピーダンス状態となり、上側出力パルス信号ＯＵＴＨ（＝ハイレベル）と等しくなる。
　時刻ｔ３１において、ゲート信号ＶＧが所定の閾値Ｖｔｈを上回ると、第１帰還パルス信号ＯＳＦＢＨが複数発（例えば４発）だけパルス駆動される。このパルス駆動により、第２ロジック２２５から第１ロジック２１４にゲート信号ＶＧの論理レベルに関する情報（ここではＶＧ＝Ｈである旨）がフィードバックされる。
　また、時刻ｔ３１～ｔ３２では、二次回路系２００ｓが正常状態であることを受けて、第１帰還パルス信号ＯＳＦＢＨが周期的にパルス駆動される。この周期的なパルス駆動により、第２ロジック２２５から第１ロジック２１４に二次回路系２００ｓの動作状態に関する情報（ここでは正常状態である旨）がフィードバックされる。
　また、時刻ｔ３０以前から、ゲートオフ能力選択信号ＳＥＬがハイレベルであることを受けて、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定されている。そこで、第１帰還パルス信号ＯＳＦＢＨは、ドライバ２２６のゲートオフ能力に応じて周期的に２発ずつパルス駆動されている。このようなパルス数切替制御により、第２ロジック２２５から第１ロジック２１４にドライバ２２６のゲートオフ能力に関する情報（ここでは第２ゲートオフ能力（強）である旨）がフィードバックされる。
　なお、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、第２タイマ信号Ｓ２（不図示）がハイレベルとなり、さらには自己診断信号ＢＩＳＴがハイレベル（＝第２ゲートオフ能力（強）であるときの論理レベル）となる。ただし、本図では、時刻ｔ３０以前に自己診断信号ＢＩＳＴがハイレベルとなっているので、自己診断信号ＢＩＳＴの論理レベルには変化がない。
　時刻ｔ３２では、ゲートオフ能力選択信号ＳＥＬがローレベルとされている状態で、入力パルス信号ＩＮがローレベルに立ち下げられている。この場合には、第１オフ信号ＯＦＦ１が単発または複数発（例えば７発）だけパルス駆動される。その結果、第１下側ゲート信号ＬＧがハイレベルとされて、第１下側出力パルス信号ＯＵＴＬがローレベルとなり、ゲート信号ＶＧがローレベルに立ち下がるので、スイッチ素子Ｑ１がオフ状態となる。なお、このとき、上側ゲート信号ＨＧはハイレベルとされ、第２下側ゲート信号ＬＳＧはローレベルとされる。従って、上側出力パルス信号ＯＵＴＨ及び第２下側出力パルス信号ＯＵＴＬＳは、いずれもハイインピーダンス状態となり、ゲート信号ＶＧと同様の挙動で低下し、最終的には第１下側出力パルス信号ＯＵＴＬ（＝ローレベル）と等しくなる。
　時刻ｔ３３において、ゲート信号ＶＧが所定の閾値Ｖｔｈを下回ると、第２帰還パルス信号ＯＳＦＢＬが複数発（例えば４発）だけパルス駆動される。このパルス駆動により、第２ロジック２２５から第１ロジック２１４にゲート信号ＶＧの論理レベルに関する情報（ここではＶＧ＝Ｌである旨）がフィードバックされる。
　また、時刻ｔ３３～ｔ３４では、二次回路系２００ｓが正常状態であることを受けて、第２帰還パルス信号ＯＳＦＢＬが周期的にパルス駆動される。この周期的なパルス駆動により、第２ロジック２２５から第１ロジック２１４に二次回路系２００ｓの動作状態に関する情報（ここでは正常状態である旨）がフィードバックされる。
　また、時刻ｔ３２以降には、ゲートオフ能力選択信号ＳＥＬがローレベルであることを受けて、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定されている。そこで、第２帰還パルス信号ＯＳＦＢＬは、ドライバ２２６のゲートオフ能力に応じて周期的に１発ずつパルス駆動されている。このようなパルス数切替制御により、第２ロジック２２５から第１ロジック２１４にドライバ２２６のゲートオフ能力に関する情報（ここでは第１ゲートオフ能力（弱）である旨）がフィードバックされる。
　なお、時刻ｔ３４では、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、第２タイマ信号Ｓ２（不図示）がローレベルとなり、さらには自己診断信号ＢＩＳＴがローレベル（＝第１ゲートオフ能力（弱）であるときの論理レベル）となる。
　時刻ｔ３５において、入力パルス信号ＩＮがハイレベルに立ち上げられると、オン信号ＯＮが単発または複数発（例えば７発）だけパルス駆動される。その結果、上側出力パルス信号ＯＵＴＨがハイレベルとなり、ゲート信号ＶＧがハイレベルに立ち上がるので、スイッチ素子Ｑ１がオン状態となる。なお、このとき、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧは、いずれもローレベルとされる。従って、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳは、いずれもハイインピーダンス状態となり、上側出力パルス信号ＯＵＴＨ（＝ハイレベル）と等しくなる。
　時刻ｔ３６において、ゲート信号ＶＧが所定の閾値Ｖｔｈを上回ると、第１帰還パルス信号ＯＳＦＢＨが複数発（例えば４発）だけパルス駆動される。このパルス駆動により、第２ロジック２２５から第１ロジック２１４にゲート信号ＶＧの論理レベルに関する情報（ここではＶＧ＝Ｈである旨）がフィードバックされる。
　また、時刻ｔ３６～ｔ３７では、二次回路系２００ｓが正常状態であることを受けて、第１帰還パルス信号ＯＳＦＢＨが周期的にパルス駆動される。この周期的なパルス駆動により、第２ロジック２２５から第１ロジック２１４に二次回路系２００ｓの動作状態に関する情報（ここでは正常状態である旨）がフィードバックされる。
　また、先出の時刻ｔ３２以降、ゲートオフ能力選択信号ＳＥＬがローレベルであることを受けて、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定されている。そこで、第１帰還パルス信号ＯＳＦＢＨは、ドライバ２２６のゲートオフ能力に応じて周期的に１発ずつパルス駆動されている。このようなパルス数切替制御により、第２ロジック２２５から第１ロジック２１４にドライバ２２６のゲートオフ能力に関する情報（ここでは第１ゲートオフ能力（弱）である旨）がフィードバックされる。
　なお、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、第２タイマ信号Ｓ２（不図示）がローレベルとなり、さらには自己診断信号ＢＩＳＴがローレベル（＝第１ゲートオフ能力（弱）であるときの論理レベル）となる。ただし、本図では、時刻ｔ３４の時点で自己診断信号ＢＩＳＴがローレベルとなっているので、自己診断信号ＢＩＳＴの論理レベルには変化がない。
　時刻ｔ３７では、ゲートオフ能力選択信号ＳＥＬがハイレベルとされている状態で、入力パルス信号ＩＮがローレベルに立ち下げられている。この場合には、第２オフ信号ＯＦＦ２が単発または複数発（例えば７発）だけパルス駆動される。その結果、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧがいずれもハイレベルとされて、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳがローレベルとなり、ゲート信号ＶＧがローレベルに立ち下がるので、スイッチ素子Ｑ１がオフ状態となる。なお、このとき、上側ゲート信号ＨＧはハイレベルとされる。従って、上側出力パルス信号ＯＵＴＨがハイインピーダンス状態となり、ゲート信号ＶＧと同様の挙動で低下し、最終的には第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳ（＝いずれもローレベル）と等しくなる。
　時刻ｔ３８において、ゲート信号ＶＧが所定の閾値Ｖｔｈを下回ると、第２帰還パルス信号ＯＳＦＢＬが複数発（例えば４発）だけパルス駆動される。このパルス駆動により、第２ロジック２２５から第１ロジック２１４にゲート信号ＶＧの論理レベルに関する情報（ここではＶＧ＝Ｌである旨）がフィードバックされる。
　また、時刻ｔ３８以降、二次回路系２００ｓが正常状態であることを受けて、第２帰還パルス信号ＯＳＦＢＬが周期的にパルス駆動される。この周期的なパルス駆動により、第２ロジック２２５から第１ロジック２１４に二次回路系２００ｓの動作状態に関する情報（ここでは正常状態である旨）がフィードバックされる。
　また、先出の時刻ｔ３７以降、ゲートオフ能力選択信号ＳＥＬがハイレベルであることを受けて、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定されている。そこで、第２帰還パルス信号ＯＳＦＢＬは、ドライバ２２６のゲートオフ能力に応じて周期的に２発ずつパルス駆動されている。このようなパルス数切替制御により、第２ロジック２２５から第１ロジック２１４にドライバ２２６のゲートオフ能力に関する情報（ここでは第２ゲートオフ能力（強）である旨）がフィードバックされる。
　なお、時刻ｔ３９では、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、第２タイマ信号Ｓ２（不図示）がハイレベルとなり、さらには自己診断信号ＢＩＳＴがハイレベル（＝第２ゲートオフ能力（強）であるときの論理レベル）となる。
　次に、ゲート信号ＶＧの立下り速度に着目する。これまで説明した通り、本実施形態の信号伝達装置２００は、ゲートオフ能力選択信号ＳＥＬに応じて、ドライバ２２６のゲートオフ能力を任意に切り替える機能（＝ゲートオフ能力切替機能）を備えている。
　本図に即して述べると、ＳＥＬ＝Ｌであるときには、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定される。従って、ゲート信号ＶＧの立ち下がりが比較的緩慢となる（例えば時刻ｔ３２を参照）。
　一方、ＳＥＬ＝Ｈであるときには、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定される。従って、ゲート信号ＶＧの立ち下がりが比較的急峻となる（例えば時刻ｔ３７を参照）。
　このようなゲートオフ能力切替機能を備えることにより、信号伝達装置２００が搭載される電子機器の仕様に応じて、ドライバ２２６のゲートオフ能力を適切に切り替えることができる。従って、例えば、スイッチ素子Ｑ１のオフ遷移時におけるコレクタ電圧のオーバーシュートを未然に防止することが可能となる。
＜ＢＩＳＴ動作＞
　図１５は、第１実施形態の信号伝達装置２００によるＢＩＳＴ動作の第１例（正常時）を示す図であり、上から順番に、ゲートオフ能力選択信号ＳＥＬ、自己診断信号ＢＩＳＴ、フェイル信号ＦＶ２、入力パルス信号ＩＮ、オン信号ＯＮ、第１オフ信号ＯＦＦ１、第２オフ信号ＯＦＦ２、第１帰還パルス信号ＯＳＦＢＨ、第２帰還パルス信号ＯＳＦＢＬ、上側出力パルス信号ＯＵＴＨ、第１下側出力パルス信号ＯＵＴＬ、第２下側出力パルス信号ＯＵＴＬＳ、ゲート信号ＶＧ、上側ゲート信号ＨＧ、第１下側ゲート信号ＬＧ、及び、第２下側ゲート信号ＬＳＧが描写されている。
　信号伝達装置２００の起動後、時刻ｔ４１以前には、信号伝達装置２００の各種保護動作（ＵＶＬＯ、ＯＶＰ、ＯＣＰ、ＴＳＤ及びＳＣＰなど）が発動しており、フェイル信号ＦＶ２がハイレベル（＝異常検出時の論理レベル）となっている。この状態では、第１下側ゲート信号ＬＧがハイレベルとされ、第１下側出力パルス信号ＯＵＴＬがローレベルとなり、ゲート信号ＶＧがローレベルとなるので、スイッチ素子Ｑ１がオフ状態となる。なお、このとき、上側ゲート信号ＨＧはハイレベルとされ、第２下側ゲート信号ＬＳＧはローレベルとされる。従って、上側出力パルス信号ＯＵＴＨ及び第２下側出力パルス信号ＯＵＴＬＳは、いずれもハイインピーダンス状態となり、第１下側出力パルス信号ＯＵＴＬ（＝ローレベル）と等しくなる。
　時刻ｔ４１において、信号伝達装置２００の各種保護動作が解除されると、フェイル信号ＦＶ２がローレベル（＝異常未検出時の論理レベル）に立ち下がる。これをトリガとして、信号伝達装置２００では、所定のＢＩＳＴ動作期間Ｔ１１（＝時刻ｔ４１～ｔ４３、例えば３００μｓ）に亘ってＢＩＳＴ動作が実施される。なお、ＢＩＳＴ動作期間Ｔ１１には、自己診断信号ＢＩＳＴがハイレベルに固定され、フェイル信号ＦＶ２がローレベルに固定される。
　例えば、第１ロジック２１４は、上記のＢＩＳＴ動作期間Ｔ１１において、ゲートオフ能力選択信号ＳＥＬ（本図ではハイレベル固定）に依ることなく、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２を順次パルス駆動する。本図に即して述べると、第１ロジック２１４は、時刻ｔ４１において第２オフ信号ＯＦＦ２をパルス駆動し、続く時刻ｔ４２において第１オフ信号ＯＦＦ１をパルス駆動する。
　従って、時刻ｔ４１～ｔ４２では、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧがいずれもハイレベルとなるので、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定される。このとき、第２帰還パルス信号ＯＳＦＢＬは、ドライバ２２６のゲートオフ能力に応じて周期的に２発ずつパルス駆動される。
　一方、時刻ｔ４２～ｔ４３では、第１下側ゲート信号ＬＧがハイレベルとなり、第２下側ゲート信号ＬＳＧがローレベルとなるので、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に設定される。このとき、第２帰還パルス信号ＯＳＦＢＬは、ドライバ２２６のゲートオフ能力に応じて周期的に１発ずつパルス駆動される。
　従って、第１ロジック２１４は、第２ロジック２２５から出力される第２帰還パルス信号ＯＳＦＢＬのパルス数（延いては第２タイマ信号Ｓ２の論理レベル）を監視することにより、ドライバ２２６のゲートオフ能力が正しく切り替えられているか否かを自己診断することができる。本図に即して述べると、上記のＢＩＳＴ動作期間Ｔ１１において、第２帰還パルス信号ＯＳＦＢＬのパルス数が２発から１発に切り替わっているので、ゲートオフ能力切替機能が正常に働いていると診断することができる。
　時刻ｔ４３において、第１ロジック２１４は、自己診断信号ＢＩＳＴをローレベル（＝異常未検出時の論理レベル）に立ち下げるとともに、フェイル信号ＦＶ２の論理レベル固定を解除する。これにより上記一連のＢＩＳＴ動作が完了し、信号伝達装置２００が通常動作モードに移行する。
　なお、ＢＩＳＴ動作では、先にも述べたように、第２オフ信号ＯＦＦ２をパルス駆動してから第１オフ信号ＯＦＦ１をパルス駆動するとよい。言い換えると、ドライバ２２６のゲートオフ能力は、まず第２ゲートオフ能力（強）に設定し、その後に第１ゲートオフ能力（弱）に設定するとよい。このような順序でＢＩＳＴ動作時のゲートオフ能力を切り替えることにより、信号伝達装置２００が通常動作に移行した後には、特段の制御を要することなくドライバ２２６を第１ゲートオフ能力（弱）で駆動することができる。従って、より安全に信号伝達装置２００を起動することが可能となる。
　また、先にも述べたように、ＢＩＳＴ動作の完了後、自己診断信号ＢＩＳＴの出力端子は、第２タイマ信号Ｓ２（すなわちドライバ２２６のゲートオフ能力に関する情報）の出力端子として流用するとよい。
　その場合、自己診断信号ＢＩＳＴの論理レベル（＝ＢＩＳＴ動作の診断結果）は、信号伝達装置２００が通常動作モードに移行した後も所定のＢＩＳＴ出力期間Ｔ１２に亘って維持することが望ましい。例えば、時刻ｔ４３で通常動作モードに移行した後、時刻ｔ４４で入力パルス信号ＩＮがハイレベルに立ち上がり、時刻ｔ４６で入力パルス信号ＩＮがローレベルに立ち下がるまでの間、ＢＩＳＴ出力期間Ｔ１２（本図ではＢＩＳＴ＝Ｌ）を維持するとよい。
　本図に即して述べると、時刻ｔ４４において、入力パルス信号ＩＮがハイレベルに立ち上げられると、オン信号ＯＮが単発または複数発（例えば７発）だけパルス駆動される。その結果、上側出力パルス信号ＯＵＴＨがハイレベルとなり、ゲート信号ＶＧがハイレベルに立ち上がるので、スイッチ素子Ｑ１がオン状態となる。このとき、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧは、いずれもローレベルとされる。従って、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳは、いずれもハイインピーダンス状態となり、上側出力パルス信号ＯＵＴＨ（＝ハイレベル）と等しくなる。
　時刻ｔ４５において、ゲート信号ＶＧが所定の閾値Ｖｔｈを上回ると、第１帰還パルス信号ＯＳＦＢＨが複数発（例えば４発）だけパルス駆動される。このパルス駆動により、第２ロジック２２５から第１ロジック２１４にゲート信号ＶＧの論理レベルに関する情報（ここではＶＧ＝Ｈである旨）がフィードバックされる。
　また、時刻ｔ４５～ｔ４６では、二次回路系２００ｓが正常状態であることを受けて、第１帰還パルス信号ＯＳＦＢＨが周期的にパルス駆動される。この周期的なパルス駆動により、第２ロジック２２５から第１ロジック２１４に二次回路系２００ｓの動作状態に関する情報（ここでは正常状態である旨）がフィードバックされる。
　また、先述のＢＩＳＴ動作で第１オフ信号ＯＦＦ１がパルス駆動されて以降、ドライバ２２６のゲートオフ能力は、第１ゲートオフ能力（弱）に維持されている。そのため、第１帰還パルス信号ＯＳＦＢＨは、ドライバ２２６のゲートオフ能力に応じて周期的に１発ずつパルス駆動されている。このようなパルス数切替制御により、第２ロジック２２５から第１ロジック２１４にドライバ２２６のゲートオフ能力に関する情報（ここでは第１ゲートオフ能力（弱）である旨）がフィードバックされる。
　なお、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、第２タイマ信号Ｓ２（不図示）がローレベルとなり、さらには自己診断信号ＢＩＳＴがローレベル（＝第１ゲートオフ能力（弱）であるときの論理レベル）となる。ただし、本図では、時刻ｔ４３の時点で自己診断信号ＢＩＳＴがローレベルとなっているので、自己診断信号ＢＩＳＴの論理レベルには変化がない。
　時刻ｔ４６では、ゲートオフ能力選択信号ＳＥＬがハイレベルとされている状態で、入力パルス信号ＩＮがローレベルに立ち下げられている。この場合には、第２オフ信号ＯＦＦ２が単発または複数発（例えば７発）だけパルス駆動される。その結果、第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧがいずれもハイレベルとされて、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳがローレベルとなり、ゲート信号ＶＧがローレベルに立ち下がるので、スイッチ素子Ｑ１がオフ状態となる。なお、このとき、上側ゲート信号ＨＧはハイレベルとされる。従って、上側出力パルス信号ＯＵＴＨがハイインピーダンス状態となり、第１下側出力パルス信号ＯＵＴＬ及び第２下側出力パルス信号ＯＵＴＬＳ（＝いずれもローレベル）と等しくなる。
　時刻ｔ４７において、ゲート信号ＶＧが所定の閾値Ｖｔｈを下回ると、第２帰還パルス信号ＯＳＦＢＬが複数発（例えば４発）だけパルス駆動される。このパルス駆動により、第２ロジック２２５から第１ロジック２１４にゲート信号ＶＧの論理レベルに関する情報（ここではＶＧ＝Ｌである旨）がフィードバックされる。
　また、時刻ｔ４７以降、二次回路系２００ｓが正常状態であることを受けて、第２帰還パルス信号ＯＳＦＢＬが周期的にパルス駆動される。この周期的なパルス駆動により、第２ロジック２２５から第１ロジック２１４に二次回路系２００ｓの動作状態に関する情報（ここでは正常状態である旨）がフィードバックされる。
　また、先出の時刻ｔ４６以降、ゲートオフ能力選択信号ＳＥＬがハイレベルであることを受けて、ドライバ２２６のゲートオフ能力が第２ゲートオフ能力（強）に設定されている。そこで、第２帰還パルス信号ＯＳＦＢＬは、ドライバ２２６のゲートオフ能力に応じて周期的に２発ずつパルス駆動されている。このようなパルス数切替制御により、第２ロジック２２５から第１ロジック２１４にドライバ２２６のゲートオフ能力に関する情報（ここでは第２ゲートオフ能力（強）である旨）がフィードバックされる。
　なお、時刻ｔ４８では、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、第２タイマ信号Ｓ２（不図示）がハイレベルとなり、さらには自己診断信号ＢＩＳＴがハイレベル（＝第２ゲートオフ能力（強）であるときの論理レベル）となる。
　図１６は、第１実施形態の信号伝達装置２００によるＢＩＳＴ動作の第２例（異常時）を示す図であり、先出の図１５と同様、上から順に、ゲートオフ能力選択信号ＳＥＬ、自己診断信号ＢＩＳＴ、フェイル信号ＦＶ２、入力パルス信号ＩＮ、オン信号ＯＮ、第１オフ信号ＯＦＦ１、第２オフ信号ＯＦＦ２、第１帰還パルス信号ＯＳＦＢＨ、第２帰還パルス信号ＯＳＦＢＬ、上側出力パルス信号ＯＵＴＨ、第１下側出力パルス信号ＯＵＴＬ、第２下側出力パルス信号ＯＵＴＬＳ、ゲート信号ＶＧ、上側ゲート信号ＨＧ、第１下側ゲート信号ＬＧ、及び、第２下側ゲート信号ＬＳＧが描写されている。
　なお、本図の時刻ｔ５１～ｔ５８は、図１５の時刻ｔ４１～ｔ４８に対応しており、各信号の挙動は、基本的に先述の第１例とほぼ変わらない。そこで、図１５と同様の挙動については重複した説明を省略し、以下では、ゲートオフ能力切替機能に異常が生じているときの挙動（特に、自己診断信号ＢＩＳＴ及び第２下側ゲート信号ＬＳＧそれぞれの破線を参照）について重点的に説明する。
　これまでにも説明してきた通り、第２オフ信号ＯＦＦ２がパルス駆動されたときには、本来ならば第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧの双方がハイレベルとなる。しかしながら、信号伝達装置２００のゲートオフ能力切替機能が故障している場合には、時刻ｔ５１～ｔ５２で示したように、第２オフ信号ＯＦＦ２をパルス駆動しても、第２下側ゲート信号ＬＳＧがローレベルに維持されるおそれがある。
　このような不具合が生じると、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に固定される。従って、ＢＩＳＴ動作期間Ｔ１１（＝時刻ｔ５１～ｔ５３）において、第２オフ信号ＯＦＦ２及び第１オフ信号ＯＦＦ１を順次パルス駆動しても、第２帰還パルス信号ＯＳＦＢＬは、常に１発ずつしかパルス駆動されなくなる。その結果、第１ロジック２１４では、ゲートオフ能力切替機能が正常に働いていないという診断結果が下される。この場合、自己診断信号ＢＩＳＴは、時刻ｔ５３でＢＩＳＴ動作が完了した後も、ハイレベル（＝異常検出時の論理レベル）に維持されたままとなる。
　なお、先にも述べたように、自己診断信号ＢＩＳＴの論理レベル（＝ＢＩＳＴ動作の診断結果）は、信号伝達装置２００が通常動作モードに移行した後も所定のＢＩＳＴ出力期間Ｔ１２に亘って維持することが望ましい。例えば、時刻ｔ５３で通常動作モードに移行した後、時刻ｔ５４で入力パルス信号ＩＮがハイレベルに立ち上がり、時刻ｔ５６で入力パルス信号ＩＮがローレベルに立ち下がるまでの間、ＢＩＳＴ出力期間Ｔ１２（本図ではＢＩＳＴ＝Ｈ）を維持するとよい。
　その後、時刻ｔ５６では、ゲートオフ能力選択信号ＳＥＬがハイレベルとされている状態で、入力パルス信号ＩＮがローレベルに立ち下げられている。この場合、第２オフ信号ＯＦＦ２が単発または複数発（例えば７発）だけパルス駆動されるので、本来ならば第１下側ゲート信号ＬＧ及び第２下側ゲート信号ＬＳＧがいずれもハイレベルとなる。しかしながら、本図では、ゲートオフ能力切替機能の故障により、第２下側ゲート信号ＬＳＧがローレベルに維持されている。その結果、ドライバ２２６のゲートオフ能力が第１ゲートオフ能力（弱）に固定されるので、第２帰還パルス信号ＯＳＦＢＬが１発ずつしかパルス駆動されない状態となる。
　なお、時刻ｔ５８では、上記のパルス駆動が複数周期（例えば３周期）に亘って継続したときに、自己診断信号ＢＩＳＴがローレベル（＝第１ゲートオフ能力（弱）であるときの論理レベル）に立ち下がる。
＜信号伝達装置（第２実施形態）＞
　図１７は、信号伝達装置２００の第２実施形態を示す図である。第２実施形態の信号伝達装置２００は、先出の第１実施形態（図１０）を基本としつつ、第１トランス回路ＴＲ１に若干の変更が加えられている。
　本図に即して述べると、第１トランス回路ＴＲ１は、先出のトランス２３３に代えて、トランス２３６及び２３７を含み、一次回路系２００ｐと二次回路系２００ｓとの間を絶縁しつつ、第１ロジック２１４から出力される駆動パルス信号（第１オン信号ＯＮ１、第２オン信号ＯＮ２、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２）を第２ロジック２２５に伝達する。
　トランス２３１は、第１ロジック２１４から一次側コイル２３１ｐに入力される第１オン信号ＯＮ１を二次側コイル２３１ｓから第２ロジック２２５に出力する。一方、トランス２３２は、第１ロジック２１４から一次側コイル２３２ｐに入力される第１オフ信号ＯＦＦ１を二次側コイル２３２ｓから第２ロジック２２５に出力する。また、トランス２３６は、第１ロジック２１４から一次側コイル２３６ｐに入力される第２オン信号ＯＮ２を二次側コイル２３６ｓから第２ロジック２２５に出力する。一方、トランス２３７は、第１ロジック２１４から一次側コイル２３７ｐに入力される第２オフ信号ＯＦＦ２を二次側コイル２３７ｓから第２ロジック２２５に出力する。
　この場合、例えば、トランス２３１及び２３２を２チャンネルの第１トランスチップに集積化し、トランス２３６及び２３７を同じく２チャンネルの第２トランスチップに集積化するとよい。
　本構成によれば、２チャンネルのトランスチップ（例えば同一ロット品）を複数用いて第１トランス回路ＴＲ１を形成することができる。従って、トランスチップ毎の製造ばらつきを低減し、第１オフ信号ＯＦＦ１及び第２オフ信号ＯＦＦ２それぞれの信号伝達特性（信号遅延など）をできるだけ一致させることが可能となる。
　なお、第１オン信号ＯＮ１及び第２オン信号ＯＮ２については、一方のみを先出のオン信号ＯＮとして使用し、他方を不使用としてもよい。または、第１オン信号ＯＮ１と第２オン信号ＯＮ２の論理和信号を先出のオン信号ＯＮとして使用することにより、冗長性を持たせてもよい。或いは、第１オン信号ＯＮ１及び第２オン信号ＯＮ２のいずれをパルス駆動するかに応じて、ドライバ２２６のゲートオン能力を切り替えるようにしてもよい。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている信号伝達装置は、一次回路系に設けられるように構成された第１ロジックと、二次回路系に設けられるように構成された第２ロジックと、前記二次回路系に設けられてゲート信号を生成するように構成されたドライバと、前記一次回路系と前記二次回路系との間を絶縁しつつ前記第１ロジックから出力される駆動パルス信号を前記第２ロジックに伝達するように構成された第１トランス回路と、前記一次回路系と前記二次回路系との間を絶縁しつつ前記第２ロジックから出力される帰還パルス信号を前記第１ロジックに伝達するように構成された第２トランス回路を有し、前記第２ロジックは、前記駆動パルス信号に応じて前記ドライバを駆動することにより前記ゲート信号の論理レベルを決定する機能と、前記二次回路系が正常状態であるときに前記帰還パルス信号を所定の周期で第１パルス数ずつパルス駆動する機能と、前記ドライバの駆動能力に応じて前記第１パルス数を切り替える機能を備える構成（第１の構成）とされている。
　第１の構成による信号伝達装置において、前記帰還パルス信号は、第１帰還パルス信号と第２帰還パルス信号を含み、前記第２ロジックは、前記ゲート信号が第１論理レベルであるときに前記第１帰還パルス信号をパルス駆動し、前記ゲート信号が第２論理レベルであるときに前記第２帰還パルス信号をパルス駆動する構成（第２の構成）にしてもよい。
　第２の構成による信号伝達装置において、前記第２ロジックは、前記ゲート信号が前記第１論理レベルに切り替わるタイミングで前記第１帰還パルス信号を第２パルス数だけパルス駆動し、前記ゲート信号が前記第２論理レベルに切り替わるタイミングで前記第２帰還パルス信号を前記第２パルス数だけパルス駆動する機能をさらに備える構成（第３の構成）にしてもよい。
　第１～第３いずれかの構成による信号伝達装置において、前記ドライバの駆動能力は、選択信号が第３論理レベルであるときに第１駆動能力となり、前記選択信号が第４論理レベルであるときに第２駆動能力となる構成（第４の構成）にしてもよい。
　第４の構成による信号伝達装置において、前記駆動パルス信号は、第１駆動パルス信号と第２駆動パルス信号を含み、前記第１ロジックは、前記選択信号が前記第３論理レベルであるときに前記第１駆動パルス信号をパルス駆動し、前記選択信号が前記第４論理レベルであるときに前記第２駆動パルス信号をパルス駆動する構成（第５の構成）でもよい。
　第５の構成による信号伝達装置において、前記ドライバは、第１駆動トランジスタと第２駆動トランジスタを含み、前記第２ロジックは、前記第１駆動パルス信号に応じて第１駆動トランジスタのみを駆動し、前記第２駆動パルス信号に応じて前記第１駆動トランジスタ及び前記第２駆動トランジスタの双方を駆動する構成（第６の構成）にしてもよい。
　第５または第６の構成による信号伝達装置において、前記第１ロジックは、前記選択信号に依ることなく前記第１駆動パルス信号及び前記第２駆動パルス信号を順次パルス駆動し、前記第２ロジックからの前記帰還パルス信号に基づいて前記ドライバの駆動能力が正しく切り替えられているか否かの自己診断を行う機能を備える構成（第７の構成）にしてもよい。
　第１～第７いずれかの構成による信号伝達装置は、前記第１ロジックを集積化した第１チップと、前記第２ロジック及び前記ドライバを集積化した第２チップと、前記第１トランス回路及び前記第２トランス回路を集積化した第３チップと、を単一のパッケージに封止した構成（第８の構成）にしてもよい。
　また、本明細書中に開示されている電子機器は、前記ゲート信号により駆動されるように構成されたスイッチ素子と、第１～第８いずれかの構成による信号伝達装置と、を有する構成（第９の構成）とされている。
　第９の構成による電子機器において、前記スイッチ素子は、ＩＧＢＴまたはＦＥＴである構成（第１０の構成）にしてもよい。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、及び、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲の記載により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　５　　半導体装置
　　　１１、１１Ａ～１１Ｆ　　低電位端子
　　　１２、１２Ａ～１２Ｆ　　高電位端子
　　　２１、２１Ａ～２１Ｄ　　変圧器（トランス）
　　　２２　　低電位コイル（一次側コイル）
　　　２３　　高電位コイル（二次側コイル）
　　　２４　　第１内側末端
　　　２５　　第１外側末端
　　　２６　　第１螺旋部
　　　２７　　第２内側末端
　　　２８　　第２外側末端
　　　２９　　第２螺旋部
　　　３１　　第１低電位配線
　　　３２　　第２低電位配線
　　　３３　　第１高電位配線
　　　３４　　第２高電位配線
　　　４１　　半導体チップ
　　　４２　　第１主面
　　　４３　　第２主面
　　　４４Ａ～４４Ｄ　　チップ側壁
　　　４５　　第１機能デバイス
　　　５１　　絶縁層
　　　５２　　絶縁主面
　　　５３Ａ～５３Ｄ　　絶縁側壁
　　　５５　　最下絶縁層
　　　５６　　最上絶縁層
　　　５７　　層間絶縁層
　　　５８　　第１絶縁層
　　　５９　　第２絶縁層
　　　６０　　第２機能デバイス
　　　６１　　シール導体
　　　６２　　デバイス領域
　　　６３　　外側領域
　　　６４　　シールプラグ導体
　　　６５　　シールビア導体
　　　６６　　第１内側領域
　　　６７　　第２内側領域
　　　７１　　貫通配線
　　　７２　　低電位接続配線
　　　７３　　引き出し配線
　　　７４　　第１接続プラグ電極
　　　７５　　第２接続プラグ電極
　　　７６　　パッドプラグ電極
　　　７７　　基板プラグ電極
　　　７８　　第１電極層
　　　７９　　第２電極層
　　　８０　　配線プラグ電極
　　　８１　　高電位接続配線
　　　８２　　パッドプラグ電極
　　　８５　　ダミーパターン
　　　８６　　高電位ダミーパターン
　　　８７　　第１高電位ダミーパターン
　　　８８　　第２高電位ダミーパターン
　　　８９　　第１領域
　　　９０　　第２領域
　　　９１　　第３領域
　　　９２　　第１接続部
　　　９３　　第１パターン
　　　９４　　第２パターン
　　　９５　　第３パターン
　　　９６　　第１外周ライン
　　　９７　　第２外周ライン
　　　９８　　第１中間ライン
　　　９９　　第１接続ライン
　　　１００　　スリット
　　　１３０　　分離構造
　　　１４０　　無機絶縁層
　　　１４１　　第１無機絶縁層
　　　１４２　　第２無機絶縁層
　　　１４３　　低電位パッド開口
　　　１４４　　高電位パッド開口
　　　１４５　　有機絶縁層
　　　１４６　　第１部分
　　　１４７　　第２部分
　　　１４８　　低電位端子開口
　　　１４９　　高電位端子開口
　　　２００　　信号伝達装置
　　　２００ｐ　　一次回路系
　　　２００ｓ　　二次回路系
　　　２１０　　コントローラチップ（第１チップ）
　　　２１１　　パルス送信回路（パルスジェネレータ）
　　　２１２、２１３　バッファ
　　　２１４　　第１ロジック
　　　２１５　　ＲＳフリップフロップ
　　　２１６　　ＯＲゲート
　　　２１７　　第１タイマ
　　　２１８　　第２タイマ
　　　２２０　　ドライバチップ（第２チップ）
　　　２２１、２２２　　バッファ
　　　２２３　　パルス受信回路（ＲＳフリップフロップ）
　　　２２４　　ドライバ
　　　２２５　　第２ロジック
　　　２２６　　ドライバ
　　　２２６ａ　　上側駆動トランジスタ（ＰＭＯＳＦＥＴ）
　　　２２６ｂ　　第１下側駆動トランジスタ（ＮＭＯＳＦＥＴ）
　　　２２６ｃ　　第２下側駆動トランジスタ（ＮＭＯＳＦＥＴ）
　　　２３０　　トランスチップ（第３チップ）
　　　２３０ａ　　第１配線層（下層）
　　　２３０ｂ　　第２配線層（上層）
　　　２３１、２３２、２３３～２３７　　トランス
　　　２３１ｐ、２３２ｐ、２３３ｐ～２３７ｐ　　一次側コイル
　　　２３１ｓ、２３２ｓ、２３３ｓ～２３７ｓ　　二次側コイル
　　　３００　　トランスチップ
　　　３０１　　第１トランス
　　　３０２　　第２トランス
　　　３０３　　第３トランス
　　　３０４　　第４トランス
　　　３０５　　第１ガードリング
　　　３０６　　第２ガードリング
　　　ａ１～ａ８　　パッド（第１の電流供給用パッドに相当）
　　　ｂ１～ｂ８　　パッド（第１の電圧測定用パッドに相当）
　　　ｃ１～ｃ４　　パッド（第２の電流供給用パッドに相当）
　　　ｄ１～ｄ４　　パッド（第２の電圧測定用パッドに相当）
　　　ｅ１、ｅ２　　パッド
　　　Ｌ１ｐ、Ｌ２ｐ　　一次側コイル
　　　Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ　　二次側コイル
　　　Ｑ１　　スイッチ素子
　　　ＲＨ、ＲＬ、ＲＬＳ　　抵抗
　　　Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６　　外部端子
　　　ＴＲ１　　第１トランス回路
　　　ＴＲ２　　第２トランス回路
　　　Ｘ　　第１方向
　　　Ｘ２１、Ｘ２２、Ｘ２３　　内部端子
　　　Ｙ　　第２方向
　　　Ｙ２１、Ｙ２２、Ｙ２３　　配線
　　　Ｚ　　法線方向
　　　Ｚ２１、Ｚ２２、Ｚ２３　　ビア

Claims (10)

  1. 　一次回路系に設けられるように構成された第１ロジックと、
    　二次回路系に設けられるように構成された第２ロジックと、
    　前記二次回路系に設けられてゲート信号を生成するように構成されたドライバと、
    　前記一次回路系と前記二次回路系との間を絶縁しつつ前記第１ロジックから出力される駆動パルス信号を前記第２ロジックに伝達するように構成された第１トランス回路と、
    　前記一次回路系と前記二次回路系との間を絶縁しつつ前記第２ロジックから出力される帰還パルス信号を前記第１ロジックに伝達するように構成された第２トランス回路と、
    　を有し、
    　前記第２ロジックは、
    　前記駆動パルス信号に応じて前記ドライバを駆動することにより前記ゲート信号の論理レベルを決定する機能と、
    　前記二次回路系が正常状態であるときに前記帰還パルス信号を所定の周期で第１パルス数ずつパルス駆動する機能と、
    　前記ドライバの駆動能力に応じて前記第１パルス数を切り替える機能と、
    　を備える、信号伝達装置。
  2. 　前記帰還パルス信号は、第１帰還パルス信号と第２帰還パルス信号を含み、
    　前記第２ロジックは、前記ゲート信号が第１論理レベルであるときに前記第１帰還パルス信号をパルス駆動し、前記ゲート信号が第２論理レベルであるときに前記第２帰還パルス信号をパルス駆動する、請求項１に記載の信号伝達装置。
  3. 　前記第２ロジックは、前記ゲート信号が前記第１論理レベルに切り替わるタイミングで前記第１帰還パルス信号を第２パルス数だけパルス駆動し、前記ゲート信号が前記第２論理レベルに切り替わるタイミングで前記第２帰還パルス信号を前記第２パルス数だけパルス駆動する機能をさらに備える、請求項２に記載の信号伝達装置。
  4. 　前記ドライバの駆動能力は、選択信号が第３論理レベルであるときに第１駆動能力となり、前記選択信号が第４論理レベルであるときに第２駆動能力となる、請求項１～３のいずれか一項に記載の信号伝達装置。
  5. 　前記駆動パルス信号は、第１駆動パルス信号と第２駆動パルス信号を含み、
    　前記第１ロジックは、前記選択信号が前記第３論理レベルであるときに前記第１駆動パルス信号をパルス駆動し、前記選択信号が前記第４論理レベルであるときに前記第２駆動パルス信号をパルス駆動する、請求項４に記載の信号伝達装置。
  6. 　前記ドライバは、第１駆動トランジスタと第２駆動トランジスタを含み、
    　前記第２ロジックは、前記第１駆動パルス信号に応じて第１駆動トランジスタのみを駆動し、前記第２駆動パルス信号に応じて前記第１駆動トランジスタ及び前記第２駆動トランジスタの双方を駆動する、請求項５に記載の信号伝達装置。
  7. 　前記第１ロジックは、前記選択信号に依ることなく前記第１駆動パルス信号及び前記第２駆動パルス信号を順次パルス駆動し、前記第２ロジックからの前記帰還パルス信号に基づいて前記ドライバの駆動能力が正しく切り替えられているか否かの自己診断を行う機能を備える、請求項５又は６に記載の信号伝達装置。
  8. 　前記第１ロジックを集積化した第１チップと、
    　前記第２ロジック及び前記ドライバを集積化した第２チップと、
    　前記第１トランス回路及び前記第２トランス回路を集積化した第３チップと、
    　を単一のパッケージに封止した、請求項１～７のいずれか一項に記載の信号伝達装置。
  9. 　前記ゲート信号により駆動されるように構成されたスイッチ素子と、
    　請求項１～８のいずれか一項に記載の信号伝達装置と、
    　を有する、電子機器。
  10. 　前記スイッチ素子は、ＩＧＢＴまたはＦＥＴである、請求項９に記載の電子機器。
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WO2011055611A1 (ja) * 2009-11-05 2011-05-12 ローム株式会社 信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置
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