CN116916739A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN116916739A
CN116916739A CN202310259674.2A CN202310259674A CN116916739A CN 116916739 A CN116916739 A CN 116916739A CN 202310259674 A CN202310259674 A CN 202310259674A CN 116916739 A CN116916739 A CN 116916739A
Authority
CN
China
Prior art keywords
wiring
pad
transformer
inductor
distance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310259674.2A
Other languages
English (en)
Inventor
中柴康隆
五十岚孝行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN116916739A publication Critical patent/CN116916739A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及半导体器件。施加有第一电位的电感器被与电感器连接的第一布线围绕，并且与施加有与第一电位不同的第二电位的第二布线连接的焊盘被设置在第二布线外部，使得第一布线被第二布线围绕。

Description

半导体器件
相关申请的交叉引用
于2022年4月14日提交的日本专利申请号2022-066689的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
背景技术
本发明涉及一种半导体器件，并且例如涉及一种适用于半导体器件的有效技术，该半导体器件能够通过使用彼此电感耦合的一对电感器在不同电位之间执行信号传输。
下面列出了公开的技术。
【专利文件1】日本未审查专利申请公开号2021-82673
专利文献1公开了用于减少数字隔离器(微隔离器)中的介电击穿的技术。
发明内容
例如，存在一种变压器(微隔离器)，该变压器能够使用彼此电感耦合的一对电感器在电气非接触状态下执行信号传输。该变压器允许在电气非接触状态下进行信号传输，从而提供了防止来自一个电路的电噪声对另一电路产生不良影响的优点。此外，在上述这样配置的变压器中，希望提高介电强度，使得在具有彼此大不相同的电位的电路之间也能够实现在电气非接触状态下的信号传输。
根据本公开的一个实施例，一种半导体器件包括多层布线层、形成在多层布线层中的下部电感器、形成在多层布线层上以在平面图中与下部电感器交叠的上部电感器、形成在多层布线层上以在平面图中围绕上部电感器的第一布线、以及形成在多层布线层上以在平面图中围绕第一布线的第二布线。这里，第一布线被配置为使得第一参考电位被施加到第一布线，并且第二布线被配置为使得与第一参考电位不同的第二参考电位被施加到第二布线。然后，第一布线包括各自在第一方向上延伸的第一边和第二边、以及各自在与第一方向相交的第二方向上延伸的第三边和第四边。此外，第二布线包括各自在第一方向上延伸的第五边和第六边、以及各自在第二方向上延伸的第七边和第八边。
根据本公开的一个实施例，半导体器件的可靠性可以得到增强。
附图说明
图1是示出驱动负载电路的驱动控制单元的配置示例的图；
图2是示出信号传输的示例的说明图；
图3是示出双芯片配置的图；
图4是示出三芯片配置的图；
图5是示出根据相关技术的半导体芯片的平面图；
图6是图5所示的半导体芯片沿A-A线的截面图；
图7是半导体芯片的平面布局；
图8是示出彼此平行的线性部分的视图；
图9是示出包括圆形的端点的部分的视图；
图10是示出根据第一修改示例的半导体芯片的视图；
图11是示出根据第三修改示例的半导体芯片的视图；
图12A是示出电感器的形状的视图；以及
图12B是示出电感器的形状的视图。
具体实施方式
在用于原则上描述实施例的所有附图中从始至终，相同组件由相同附图标记表示，并且将省略其重复描述。此外，即使在平面图中也可以使用阴影，以使图易于查看。
电路配置
图1是示出驱动诸如电机等负载电路的驱动控制单元的配置示例的图。如图1所示，驱动控制单元包括控制电路CC、变压器TR1、变压器TR2、驱动电路DR和反相器INV，并且与负载电路LOD电连接。
发射电路TX1和接收电路RX1是被配置为将从控制电路CC输出的控制信号传输到驱动电路DR的电路。相比之下，发射电路TX2和接收电路RX2是被配置为将从驱动电路DR输出的信号传输到控制电路CC的电路。控制电路CC是具有控制驱动电路DR的功能的电路。驱动电路DR是被配置为操作反相器INV的电路，反相器INV根据来自控制电路CC的控制来控制负载电路LOD。
控制电路CC被提供有电源电位VCC1，并且控制电路CC连接到地电位GND1。同时，反相器INV被提供有电源电位VCC2，并且反相器INV连接到地电位GND2。此时，例如，电源电位VCC1小于提供给反相器INV的电源电位VCC2。换言之，提供给反相器INV的电源电位VCC2大于电源电位VCC1。
在发射电路TX1与接收电路RX1之间，插置有变压器TR1，变压器TR1包括彼此电感耦合(磁耦合)的线圈(电感器)CL1a和线圈CL1b。因此，信号可以经由变压器TR1从发射电路TX1传输到接收电路RX1。结果，驱动电路DR可以经由变压器TR1接收从控制电路CC输出的控制信号。
因此，通过使用电感耦合而电隔离的变压器TR1使得能够将控制信号从控制电路CC传输到驱动电路DR，从而防止电噪声从控制电路CC传输到驱动电路DR。由此，可以防止由电噪声与控制信号的交叠引起的驱动电路DR的误动作，从而提高半导体器件的操作可靠性。
构成变压器TR1的线圈CL1a和线圈CL1b各自用作电感器。变压器TR1用作磁耦合元件，该磁耦合元件包括彼此电感耦合的线圈CL1a和线圈CL1b。
类似地，在发射电路TX2与接收电路RX2之间，插置有变压器TR2，变压器TR2包括彼此电感耦合的线圈CL2b和线圈CL2a。因此，信号可以经由变压器TR2从发射电路TX2传输到接收电路RX2。结果，控制电路CC可以经由变压器TR2接收从驱动电路DR输出的信号。
因此，通过使用电感耦合而电隔离的变压器TR2使得能够将信号从驱动电路DR传输到控制电路CC，防止电噪声从驱动电路DR传输到控制电路CC。由此，可以防止由电噪声与信号的交叠引起的控制电路CC的误动作，从而提高半导体器件的操作可靠性。
变压器TR1包括线圈CL1a和线圈CL1b，并且线圈CL1a和线圈CL1b未通过插置在其间的导体彼此连接，而是彼此磁耦合。由此，当电流流过线圈CL1a时，根据电流的变化，在线圈CL1b中生成感应电动势，并且感应电流在线圈CL1b中流动。此时，线圈CL1a是初级线圈，并且线圈CL1b是次级线圈。以这种方式，变压器TR1使用在线圈CL1a与线圈CL1b之间发生的电磁感应现象。也就是说，当信号从发射电路TX1传输到变压器TR1的线圈CL1a并且使电流流动通过线圈CL1a时，感应电流在变压器TR1的线圈CL1b中被生成并且由接收电路RX1检测，使得接收电路RX1可以接收与从发射电路TX1输出的控制信号相对应的信号。
类似地，变压器TR2包括线圈CL2a和线圈CL2b，并且线圈CL2a与线圈CL2b未通过插置在其间的导体彼此连接，而是彼此磁耦合。由此，当电流流过线圈CL2b时，根据电流的变化，感应电动势在线圈CL2a中被生成，并且感应电流在其中流动。以这种方式，当信号从发射电路TX2传输到变压器TR2的线圈CL2b并且导致电流流过线圈CL2b时，感应电流在变压器TR2的线圈CL2a中被生成并且由接收电路RX2检测，使得接收电路RX2可以接收与从发射电路TX2输出的控制信号相对应的信号。
通过从发射电路TX1通过变压器TR1到接收电路RX1的路径和从发射电路TX2通过变压器TR2到接收电路RX2的路径，在控制电路CC与驱动电路DR之间执行信号的传输和接收。也就是说，由发射电路TX1传输的信号被接收电路RX1接收，并且由发射电路TX2传输的信号被接收电路RX2接收，从而允许在控制电路CC与驱动电路DR之间传输和接收信号。如上所述，从发射电路TX1到接收电路RX1的信号传输是在变压器TR1插置在其间的情况下执行的，并且从发射电路TX2到接收电路RX2的信号传输是在变压器TR2插置在其间的情况下执行的。因此，驱动电路DR可以根据从控制电路CC传输的信号来驱动反相器INV以操作负载电路LOD。
控制电路CC和驱动电路DR的参考电位的电压电平彼此不同。也就是说，在控制电路CC中，参考电位被固定到地电位GND1，并且如图1所示，驱动电路DR与反相器INV电连接。反相器INV例如具有高侧IGBT(绝缘栅双极晶体管)和低侧IGBT。此外，驱动电路DR对反相器INV中的高侧IGBT执行导通/截止控制，并且对反相器INV中的低侧IGBT执行导通/截止控制，从而实现反相器INV对负载电路LOD的控制。特别地，对高侧IGBT的导通/截止控制通过驱动电路DR控制要施加到高侧IGBT的栅电极的电位来执行。类似地，对低侧IGBT的导通/截止控制通过驱动电路DR控制要施加到低侧IGBT的栅电极的电位来执行。
这里，例如，对低侧IGBT的导通控制通过以连接到地电位GND2的低侧IGBT的发射极电位(0V)作为参考，向低侧IGBT的栅电极施加“发射极电位(0V)+阈值电压(15V)”来实现。相反，例如，对低侧IGBT的截止控制通过以连接到地电位GND2的低侧IGBT的发射极电位(0V)作为参考，向低侧IGBT的栅电极施加“发射极电位(0V)”来实现。因此，对低侧IGBT的导通/截止控制基于以0V作为参考电位、是否要向低侧IGBT的栅电极施加阈值电压(15V)来执行。
作为对比，例如，对高侧IGBT的导通控制通过也是基于以高侧IGBT的发射极电位作为参考电位、是否要向高侧IGBT的栅电极施加“参考电位+阈值电压(15V)”来执行。然而，与低侧IGBT的发射极电位的情况不同，高侧IGBT的发射极电位不必被固定到地电位GND2。也就是说，在反相器INV中，高侧IGBT和低侧IGBT彼此串联连接在电源电位VCC2与地电位GND2之间。此外，在反相器INV中，执行控制以使得当高侧IGBT导通时低侧IGBT截止，而当高侧IGBT截止时低侧IGBT导通。因此，因为当高侧IGBT截止时低侧IGBT导通，所以高侧IGBT的发射极电位由于低侧IGBT的导通而变为地电位GND2。相反，因为当高侧IGBT导通时低侧IGBT截止，所以高侧IGBT的发射极电位变为电源电位VCC2。此时，对高侧IGBT的导通/截止控制基于是否要以高侧IGBT的发射极电位作为参考电位向高侧IGBT的栅电极施加“参考电位+阈值电压(15V)”来执行。
如上所述，高侧IGBT的发射极电位根据高侧IGBT导通的情况或高侧IGBT截止的情况而变化。也就是说，高侧IGBT的发射极电位在从地电位GND2(0V)到电源电位VCC2(例如，800V)的范围内变化。因此，为了使高侧IGBT导通，需要以高侧IGBT的发射极电位作为参考电位，向高侧IGBT的栅电极施加“参考电位(800V)+阈值电压(15V)”。鉴于此，在对高侧IGBT执行导通/截止控制的驱动电路DR中，需要掌握高侧IGBT的发射极电位。因此，驱动电路DR被配置为输入高侧IGBT的发射极电位。结果，800V的参考电位被输入到驱动电路DR，并且除向高侧IGBT的栅电极施加该800V的参考电位外，驱动电路DR还施加15V的阈值电压，从而进行控制以使得高侧IGBT导通。因此，约800V的高电位被施加到驱动电路DR。
因此，驱动控制单元具有处理低电位(几十伏)的控制电路CC和处理高电位(几百伏)的驱动电路DR。由此，需要在具有不同电位的电路之间执行控制电路CC与驱动电路DR之间的信号传输。
在这点上，由于在控制电路CC与驱动电路DR之间的信号传输是通过插置变压器TR1和变压器TR2的情况下执行的，所以可以在具有不同电位的电路之间执行信号传输。
如上所述，在变压器TR1和变压器TR2中，在初级线圈与次级线圈之间可能会产生较大的电位差。换言之，由于可能产生较大电位差，所以使用其间没有插置导体而是彼此磁耦合的初级线圈和初级线圈进行信号传输。因此，在形成变压器TR1时，从提高半导体器件的操作可靠性的观点来看，尽可能高地增加线圈CL1a与线圈CL1b之间的介电强度是很重要的。类似地，在形成变压器TR2时，从提高半导体器件的操作可靠性的观点来看，尽可能高地增加线圈CL2b与线圈CL2a之间的介电强度是很重要的。
信号传输的示例
图2是示出信号传输的示例的说明图。在图2中，发射电路TX1提取输入到发射电路TX1的方波信号SG1的边缘部分以生成具有固定脉冲宽度的信号SG2，并且将信号SG2发送给变压器TR1的线圈CL1a(初级线圈)。当由该信号SG2引起的电流流过变压器TR1的线圈CL1a(初级线圈)时，响应于由感应电动势而引起的电流，信号SG3在变压器TR1中的线圈CL1b(次级线圈)中流动。信号SG3被接收电路RX1放大并且进一步调制为方波形状，因此，方波信号SG4从接收电路RX1被输出。因此，与输入到发射电路TX1的信号SG1相对应的信号SG4可以从接收电路RX1输出。以这种方式，可以将信号从发射电路TX1传输到接收电路RX1。类似地，也可以将信号从发射电路TX2传输到接收电路RX2。
两芯片配置
上述驱动控制单元的发射电路和接收电路例如形成在两个分开的半导体芯片中。特别地，图3是示出双芯片配置的图。在图3中，半导体芯片CHP1具有形成在其中的发射电路TX1、变压器TR1和接收电路RX2。同时，半导体芯片CHP2具有形成在其中的接收电路RX1、驱动电路DR、发射电路TX2和变压器TR2。在这种双芯片配置中，例如，变压器TR1形成在其中形成有发射电路TX1和接收电路RX2的同一半导体芯片CHP1中。因此，可以实现变压器TR1、发射电路TX1和接收电路RX2的集成。类似地，变压器TR2形成在其中形成有驱动电路DR、接收电路RX1和发射电路TX2的同一半导体芯片CHP2中。因此，可以实现变压器TR2、驱动电路DR、接收电路RX1和发射电路TX2的集成。
然而，在双芯片配置中，例如，变压器TR1、发射电路TX1和接收电路RX2需要形成在一个半导体芯片中，导致半导体芯片CHP1的制造工艺变得更加复杂。类似地，在双芯片配置中，例如，变压器TR2、驱动电路DR、接收电路RX1和发射电路TX2需要形成在一个半导体芯片中，导致半导体芯片CHP2的制造工艺变得更加复杂。结果，半导体芯片CHP1和半导体芯片CHP2的制造成本增加。
三芯片配置
鉴于此，已经进行了研究以使得上述发射电路和接收电路可以不是以两芯片配置而是以三芯片配置来形成。在以下描述中，将描述新颖的三芯片配置。
图4是示出三芯片配置的图。在图4中，半导体芯片CHP1具有形成在其中的发射电路TX1和接收电路RX2。此外，半导体芯片CHP2具有形成在其中的驱动电路DR、接收电路RX1和发射电路TX2。同时，半导体芯片CHP3具有形成在其中的变压器TR1和变压器TR2。
因此，三芯片配置具有其中仅形成有变压器TR1和变压器TR2的半导体芯片CHP3。也就是说，在三芯片配置中，无论半导体芯片CHP1和半导体芯片CHP2如何配置，都可以使用半导体芯片CHP3。由此，三芯片配置提供了允许增加的可用的半导体芯片CHP1和半导体芯片CHP2的变体的优点。换言之，可以增强其中形成有变压器TR1和变压器TR2的半导体芯片CHP3的通用性。此外，由于其中形成有变压器TR1和变压器TR2的半导体芯片CHP3不包括晶体管，因此半导体芯片CHP3可以仅通过布线步骤(wiring step)形成，从而实现了制造工艺的简化。因此，根据三芯片配置，可以降低制造成本，因此可以制造具有高度竞争力的产品。
根据相关技术的半导体芯片的配置
在以下描述中，将描述根据相关技术的基于三芯片配置的半导体芯片CHP3的配置。本说明书中提到的“相关技术”不是公知的技术，而是具有本发明人发现的问题并且作为本申请的本发明的基础的技术。
图5是示出根据相关技术的半导体芯片CHP-R的平面图。
在图5中，半导体芯片CHP-R的平面形状是矩形的，并且在半导体芯片CHP-R的外围边缘部分处，设置有密封环SR。此外，在平面图中，上部电感器100和上部电感器200以被密封环SR围绕的方式设置。这里，上部电感器100具有抽头焊盘1a、与抽头焊盘1a连接的螺旋布线1b，以及与螺旋布线1b连接的变压器焊盘1c。类似地，上部电感器200具有抽头焊盘2a、与抽头焊盘2a连接的螺旋布线2b，以及与螺旋布线2b连接的变压器焊盘2c。
此外，抽头焊盘3a、变压器焊盘3c、抽头焊盘4a和变压器焊盘4c以在平面图中被密封环SR围绕的方式设置。抽头焊盘3a和变压器焊盘3c分别是形成在上部电感器100下方的下部电感器(未示出)的抽头焊盘和变压器焊盘。也就是说，与上部电感器100配对的下部电感器形成在上部电感感器100下方，并且从该下部电感器经由布线引出的抽头焊盘3a和变压器焊盘3c与上部电感器100形成在同一层中。
类似地，抽头焊盘4a和变压器焊盘4c是形成在上部电感器200下方的另一下部电感器(未示出)的抽头焊盘和变压器焊盘。也就是说，与上部电感器200配对的下部电感器形成在上部电感器200下方，并且从该下部电感器经由布线引出的抽头焊盘4a和变压器焊盘4c与上部电感器200形成在同一层中。
这里，例如，大约800V的参考电位被施加到上部电感器100和上部电感器200。相反，大约0V的参考电位被施加到下部电感器(抽头焊盘3a和变压器焊盘3c)和下部电感器(抽头焊盘4a和变压器焊盘4c)。也就是说，与施加到上部电感器100的参考电位不同的参考电位被施加到与上部电感器100配对的下部电感器。类似地，与施加到上部电感器200的参考电位不同的参考电位被施加到与上部电感器200配对的下部电感器。
接下来，图6是图5所示的半导体芯片沿A-A线的截面图。
在图6中，例如，所具有的杂质浓度高于p型半导体衬底SUB的杂质浓度的p型半导体区域PR形成在p型半导体衬底SUB的前表面上，并且多层布线层形成在该p型半导体区域PR之上。此外，多层布线层中形成有密封环SR。此外，在多层布线层中，形成具有螺旋布线3b的下部电感器300。从该下部电感器300(螺旋布线3b)引出形成在多层布线层中的布线，并且螺旋布线3b与形成在多层布线层的最上层中的变压器焊盘3c电连接。也就是说，下部电感器300经由形成在多层布线层中的布线与变压器焊盘3c和其他抽头焊盘(未示出)电连接。
此外，在多层布线层之上形成有上部电感器100。也就是说，上部电感器100形成在下部电感器300上方，并且该上部电感器100具有螺旋布线1b和变压器焊盘1c。
此外，形成钝化膜PAS和聚酰亚胺树脂膜PI以覆盖上部电感器100。钝化膜PAS和聚酰亚胺树脂膜PI具有设置在其中的开口，并且变压器焊盘3c的前表面的一部分和变压器焊盘1c的前表面的一部分被暴露在开口中。注意，钝化膜PAS包括氧化硅膜和氮化硅膜。
如上所述，根据相关技术的半导体芯片CHP-R被配置。
有待改进的空间
接下来，将描述现有技术中存在的改进空间。
在图5中，例如，大约800V的参考电位被施加到上部电感器100和上部电感器200中的每个上部电感器，并且大约0V的参考电位被施加到密封环SR和下部电感器(抽头焊盘3a、变压器焊盘3c、抽头焊盘4a和变压器焊盘4c)中的每一者。也就是说，在多层布线层之上，具有不同电位的构成元件被设置在同一层中。结果，例如，如图5中的虚线箭头所示，在施加有大约800V的参考电位的上部电感器100与施加有大约0V的参考电位的密封环SR或施加有大约0V的参考电位的抽头焊盘3a之间发生称为“沿面放电(creeping discharge)”的放电现象。因此，由这种“沿面放电”导致的介电强度的降低成为一个明显的问题。下文将进一步描述这种“沿面放电”。
在图6中，下部电感器300被设置在上部电感器100下方。大约800V的参考电位被施加到上部电感器100，并且大约0V的参考电位被施加到下部电感器300。因此，如图6中的实线箭头所示，在上部电感器100和下部电感器300彼此相对的方向上，需要关注上部电感器100与下部电感器300之间的放电。在这点上，上部电感器100与下部电感器300之间的介电强度被称为“固有介电强度”，并且该“固有介电强度”可以被控制在设计值。也就是说，层间绝缘膜的厚度被控制，使得能够确保“固有介电强度”。
相反，不仅上部电感器100，而且与下部电感器300电连接的变压器焊盘3c也形成在多层布线层之上。因此，在多层布线层之上，被施加彼此不同的电位的上部电感器100和下部电感器300的变压器焊盘3c形成在同一层中。由此，如图6中的虚线箭头所示，在施加有大约800V的参考电位的上部电感器100与施加有大约0V的参考电位的变压器焊盘3c之间发生“沿面放电”，并且关注由“沿面放电”引起的介电强度的降低。根据上部电感器100的形状和变压器焊盘3c的形状，容易发生这种“沿面放电”，并且这种“沿面排放”很难通过设置设计值来避免。
特别地，在三芯片配置中，半导体芯片CHP-R仅具有形成在其中的电感器，并且上部电感器100以及下部电感器300的抽头焊盘3a和变压器焊盘3c(其各自被施加有彼此不同的电位)在同一层中彼此靠近地设置。因此，本发明人最近发现，在三芯片配置中，很可能发生“沿面放电”，并且由“沿面放电”导致的介电强度(电流耐受电压)的降低成为一个明显的问题。
例如，“沿面放电”被定义为如下放电现象：其中当跨设置在绝缘体的表面上的一对电极而施加高电压时，电流沿着绝缘体的表面在该对电极之间流动。众所周知，绝缘体的介电常数越高，就越有可能发生这种“沿面放电”，并且在绝缘体的后表面中也存在电极的情况下，很可能发生这种“沿面放电”。引起这种“沿面放电”的触发点被称为“特异点(singular point)”。
例如，在图5中，焊盘(抽头焊盘1a或抽头焊盘2a)的拐角部分或螺旋布线(螺旋布线1b或螺旋布线2b)的弯曲部分可以是特异点。此外，具有曲率的部分(例如，圆)的端点也成为特异点。因此，在本说明书中，“特异点”被定义为是很可能引起“沿面放电”的触发点的部分，并且例如，这样的“特异点”的示例可以包括具有曲率的部分或拐角部分的端点(圆的端点等)。
如图5所示，在相关技术中，由于在其上设置有彼此具有不同电位的组成元件的多层布线层上存在上述特异点，因此很可能发生“沿面放电”，并且由“沿面放电”导致的介电强度的降低成为一个明显的问题。也就是说，在相关技术中，从防止“沿面放电”和提高介电强度的角度来看，存在改进的空间。
鉴于此，在本实施例中，试图克服现有技术中存在的改进空间。在下文中，将描述进行这种尝试的本实施例中的技术思想。
根据本实施例的基本思想
本发明人已经发现，作为一种新颖的知识，通过使具有较少特异点的形状围绕具有特异点的构成元件，可以防止在具有彼此不同的电位并且形成在同一层中的构成元件之间发生“沿面放电”，并且基于该知识，本发明人构思了一个基本思想。
也就是说，本实施例的基本思想是用基本上四边形的布线来围绕具有特异点的构成元件。特别地，根据本实施例的基本思想是，例如，第一构成元件被基本上四边形的第一布线围绕，该第一布线与第一构成元件连接并且被施加有第一电位，该第一布线被基本上四边形的第二布线围绕，该第二布线被施加有与第一电位不同的第二电位，并且与第二布线连接的第二构成元件被设置在第二布线外部。
在下文中，将描述通过使上述基本思想具体化而实现的具体化模式。
具体化模式
半导体芯片的布局
图7是半导体芯片CHP的平面布局。
在图7中，半导体芯片CHP是具有微隔离器(变压器)的半导体芯片，该微隔离器包括在平面图中彼此交叠的上部电感器和下部电感器。
该半导体芯片CHP具有矩形平面形状，如图7所示。在图7中，示出了设置在半导体芯片CHP中的多层布线层的上表面。在设置在半导体芯片CHP中的多层布线层之上，形成有上部电感器100和上部电感器200。上部电感器100具有抽头焊盘1a、与抽头焊盘1a连接的螺旋布线1b、与螺旋布线1b连接的变压器焊盘1c。类似地，上部电感器200具有抽头焊盘2a、与抽头焊盘2a连接的螺旋布线2b、与螺旋布线2b连接的变压器焊盘2c。在平面图中，上部电感器100和上部电感器200各自被形成为与对应下部电感器交叠。
此外，在设置在半导体芯片CHP中的多层布线层之上，设置有抽头焊盘3a、变压器焊盘3c、抽头焊盘4a和变压器焊盘4c。抽头焊盘3a和变压器焊盘3c分别是形成在上部电感器100下方的下部电感器(未示出)的抽头焊盘和变压器焊盘。也就是说，与上部电感器100配对的下部电感器形成在上部电感器100下方，并且从该下部电感器经由布线引出的抽头焊盘3a和变压器焊盘3c与上部电感器100形成在同一层中。类似地，抽头焊盘4a和变压器焊盘4c分别是形成在上部电感器200下方的下部电感器(未示出)的抽头焊盘和变压器焊盘。也就是说，与上部电感器200配对的下部电感器形成在上部电感器200下方，并且从该下部电感器经由布线引出的抽头焊盘4a和变压器焊盘4c与上部电感器200形成在同一层中。
此外，在设置在半导体芯片CHP中的多层布线层之上，在平面图中，布线W1被形成为围绕上部电感器100和上部电感器200。该布线W1例如被配置为使得大约800V的参考电位(第一参考电位)被施加到该布线W1并且与上部电感器100的抽头焊盘1a和上部电感器200的抽头焊盘2a电连接。具体地，经由形成在多层布线层上的连接布线，上部电感器100的抽头焊盘1a和上部电感器200的抽头焊盘2a中的每个抽头焊盘将参考电位施加到布线W1。结果，布线W1与上部电感器100和上部电感器200中的每个上部电感器电连接，并且大约800V的参考电位被施加到布线W1、上部电感器100和上部电感器200。
此外，在设置在半导体芯片CHP中的多层布线层之上，在平面图中，形成有围绕布线W1的布线W2。该布线W2例如被配置为使得大约0V的参考电位(第二参考电位)被施加到该布线W2并且与与上部电感器100配对的下部电感器的抽头焊盘3a和与上部电感器200配对的下部电感器的抽头焊盘4a电连接。具体地，经由形成在多层布线层上的连接布线，下部电感器的抽头焊盘3a和抽头焊盘4a中的每个抽头焊盘将参考电位施加到布线W2。该连接布线可以被设置在多层布线层中。特别地，抽头焊盘3a和抽头焊盘4a被设置在布线W2外部。也就是说，布线W2的一个边被设置在布线W1与抽头焊盘3a和抽头焊盘4a中的每个抽头焊盘之间。以这种方式，布线W2与与上部电感器100配对的下部电感器和与上部电感器200配对的下部电感器电连接，并且大约0V的参考电位被施加到布线W2、与上部电感器100配对的下部电感器，和与上部电感器200配对的下部电感器。
如上所述，布线W1和布线W2被设置在多层布线层上的同一层中。此外，基本思想被实现为使得与施加有大约800V的参考电位的上部电感器100和上部电感器200连接的、基本上四边形的布线W1围绕上部电感器100和上部电感器200，该布线W1被施加有大约0V的参考电位的、基本上四边形的布线W2围绕，并且与布线W2连接的抽头焊盘3a和抽头焊盘4a被设置在布线W2外部。
这里，如图7所示，布线W1具有各自沿着多层布线层的上表面在第一方向上延伸的第一内边IS1和第二内边IS2、以及各自沿着多层布线层的上表面在与第一方向相交的第二方向上延伸的第三内边IS3和第四内边IS4。这里，第一方向和第二方向优选地彼此正交。也就是说，布线W1包括第一内边IS1、平行于第一内边IS1的第二内边IS2、与第一内边IS1相交的第三内边IS3，以及平行于第三内边IS3的第四内边IS4。此外，布线W1具有在其处第一内边IS1和第三内边IS3彼此相交的交叉部分CP1、在其处第一内边IS1和第四内边IS4彼此相交的交叉部分CP2、在其处第二内边IS2和第三内边IS3彼此相交的交叉部分CP3，以及在其处第二内边IS2和第四内边IS4彼此相交的交叉部分CP4。此时，交叉部分CP1、交叉部分CP2、交叉部分CP3和交叉部分CP4中的每个交叉部分都处于具有曲率的形状。
相反，如图7所示，布线W2具有各自沿着多层布线层的上表面在第一方向上延伸的第一外边ES1和第二外边ES2，以及各自沿着多层布线层的上表面在与第一方向相交的第二方向上延伸的第三外边ES3和第四外边ES4。也就是说，布线W2包括第一外边ES1、与第一外边ES1相对的第二外边ES2、与第一外边ES1相交的第三外边ES3，以及与第三外边ES3相对的第四外边ES4。此时，第一外边ES1被设置为平行于第一内边IS1，并且第二外边ES2被设置为平行于第二内边IS2。此外，第三外边ES3被设置为平行于第三内边IS3，并且第四外边ES4被设置为平行于第四内边IS4。
例如，在图7中，在第一内边IS1与第一外边ES1之间的距离被设置为第一距离L1、第二内边IS2与第二外边ES2之间的距离被设置为第二距离L2、第三内边IS3与第三外边ES3之间的距离被设置为第三距离L3，并且第四内边IS4与第四外边ES4之间的距离被设置为第四距离L4的情况下，第一距离L1、第二距离L2、第三距离L3和第四距离L3彼此相等。例如，第一距离L1、第二距离L2、第三距离L3和第四距离L4各自约为200μm。
具体化模式的特征
接下来，将描述具体化模式的特征。
根据具体化模式的第一特征在于，例如，如图7所示，与施加有大约800V的参考电位的上部电感器100和上部电感器200连接的、基本上四边形的布线W1围绕上部电感器100和上部电感器200，并且施加有大约0V的参考电位的、基本上四边形的布线W2围绕该布线W1，与布线W2连接的抽头焊盘3a和抽头焊盘4a被设置在布线W2外部。换言之，彼此相对的布线W1的一边和布线W2的一边形成在上部电感器(上部电感器100和上部电感器200)与抽头焊盘(抽头焊盘3a和抽头焊盘4a)之间。在图7中，提供了一种布局，其中第二内边IS2和第二外边ES2形成在上部电感器与抽头焊盘之间。然而，例如，其中第一内边IS1和第一外边ES1形成在上部电感器与抽头焊盘之间的布局也可以适用。
因此，例如，大约800V的参考电位与大约0V的参考电位之间的介电强度被限定在基本上四边形的布线W1与基本上四边形的布线W2之间。也就是说，根据第一特征，可以防止由电感器(上部电感器100和上部电感器200)的形状和焊盘(抽头焊盘3a和变压器焊盘3c、抽头焊盘4a和变压器焊盘4c)的形状中包括的特异点引起的“沿面放电”。这是因为，具有特异点的电感器被基本上四边形的布线W1围绕，并且由于该布线W1被基本上四边形的布线W2围绕，因此可以防止电感器和焊盘中包括的特异点成为产生“沿面放电”的触发点。
此外，根据第一特征，基本上四边形的布线W1和围绕该布线W1的基本上四边形的布线W2使得形成彼此平行的多个部分，从而得到几乎不可能生成“沿面放电”的配置。因此，根据第一特征，可以防止由“沿面放电”导致的介电强度(电流耐受电压)的降低，从而提高了半导体器件的可靠性。
具体地，根据第一特征，可以调节布线W1与布线W2之间的距离(图7所示的第一距离L1、第二距离L2、第三距离L3和第四距离L4)，使得可以有效地防止“沿面放电”。也就是说，根据第一特征，仅防止布线W1与布线W2之间产生的“沿面放电”就足够了，而无需防止由特异点产生的“沿面放电”。结果，可以获取通过调节布线W1与布线W2之间的距离来防止“沿面放电”的优点。在这点上，例如，图7所示的第一距离L1、第二距离L2、第三距离L3和第四距离L4被设置为彼此相等，从而可以有效地防止“沿面放电”。注意，只要可以有效地防止“沿面放电”，第一距离L1、第二距离L2、第三距离L3和第四距离L4可以不设置为彼此相等。根据半导体芯片CHP的布局，第一距离L1、第二距离L2、第三距离L3和第四距离L4中的任何一个距离可以不同。如果第一距离L1、第二距离L2、第三距离L3和第四距离L4设置为彼此相等，则可以更有效地防止“沿面放电”。
此外，从有效防止“沿面放电”的角度来看，构成布线W1的边和构成布线W2的边(其彼此相对)优选地彼此平行。然而，只要可以有效地防止“沿面放电”，本实施例不限于这些边彼此平行的效果。例如，关于彼此相对的布线W1的边和布线W2的边，布线W2的该边可以向布线W1的该边倾斜。
随后，根据具体化模式的第二特征在于，例如，如图7所示，基本上四边形的布线W1的每个拐角部分是具有曲率的圆形。因此，与拐角部分具有由布线W1的两个边形成的直角形状的情况相比，可以防止以拐角部分作为触发点而由拐角部分产生的“沿面放电”。以这种方式，根据具体化模式的第二特征在于，布线W1的四个拐角部分中的每个拐角部分都是具有曲率的圆形，并且例如，如图7所示，即使在四个拐角部分中的每个拐角部分都具有圆形形状的情况下，也期望保持诸如第三内边IS3和第四内边IS4等线性部分。这是因为，例如，如图8所示，在第三内边IS3和第三外边ES3彼此相对的区域中，在彼此平行的线性部分之间最不可能发生“沿面放电”。换言之，如图9所示，在整个第三内边IS3具有圆形IR的情况下，圆形IR的端点容易用作特异点，并且与图8所示的配置相比，在图9所示的情况下更有可能发生“沿面放电”。
第一修改示例
图10是示出根据第一修改示例的半导体芯片CHP的视图。
如图10所示，半导体芯片CHP的外边缘部分具有形成在多层布线层中的密封环SR，并且布线W2和密封环SR一体形成。密封环SR被形成为围绕上部电感器100、上部电感器200、布线W1和焊盘(抽头焊盘3a、变压器焊盘3c、抽头焊盘4a和变压器焊盘4c)。密封环SR共享布线W2的任何三个边。因此，布线W2可以与密封环SR一体形成。因此，可以防止在半导体芯片CHP中生成裂纹。
第二修改示例
根据具体化模式，已经描述了被配置为使得向布线W1施加大约800V的参考电位并且向布线W2施加大约0V的参考电位的示例。在这点上，根据具体化模式的技术思想不限于该示例，并且可以被配置为使得例如向布线W1施加大约0V的参考电位并且向布线W2施加大约800V的参考电位。
第三修改示例
图11是示出根据第三修改示例的半导体芯片CHP的视图。
如图11所示，上部电感器100的抽头焊盘1a和变压器焊盘1c各自可以是具有曲率的平面形状(圆形形状)。类似地，上部电感器200的抽头焊盘2a和变压器焊盘2c各自可以是具有曲率的平面形状(圆形形状)。此外，上部电感器100的螺旋布线1b和上部电感器200的螺旋布线2b可以被配置为具有曲率。此外，抽头焊盘3a、抽头焊盘4a、变压器焊盘3c和变压器焊盘4c各自可以是具有曲率的平面形状(圆形形状)。
注意，在图11中，从有效地防止“沿面放电”的角度来看，期望交叉部分CP1至CP4中的每个交叉部分的曲率小于螺旋布线(1b和2b)、抽头焊盘(1a、2a、3a和4a)以及变压器焊盘(1c、2c、3c和4c)中的每一者的曲率。
第四修改示例
电感器可以具有能够处理差分控制的形状。具体地，电感器的平面形状可以是例如图12A和图12B所示的平面形状。更具体地，如图12A和图12B所示，电感器可以以与一对差分布线相对应的方式包括中央抽头焊盘5a、螺旋布线5b、变压器焊盘5c、螺旋布线5d和变压器焊盘5e。
在上文中，已经基于实施例具体描述了本发明的发明人所做的发明。然而，不用说，本发明不限于上述实施例，并且可以在本发明的范围内进行各种修改和改变。

Claims (9)

1.一种半导体器件，包括：
多层布线层；
下部电感器，形成在所述多层布线层中；
上部电感器，形成在所述多层布线层上以在平面图中与所述下部电感器交叠；
第一布线，形成在所述多层布线层上以在平面图中围绕所述上部电感器；以及
第二布线，形成在所述多层布线层上以在平面图中围绕所述第一布线，
其中所述第一布线被配置为使得第一参考电位被施加到所述第一布线，
其中所述第二布线被配置为使得与所述第一参考电位不同的第二参考电位被施加到所述第二布线，
其中所述第一布线包括：
第一边和第二边，各自在第一方向上延伸，以及
第三边和第四边，各自在与所述第一方向相交的第二方向上延伸，并且
其中所述第二布线包括：
第五边和第六边，各自在所述第一方向上延伸，以及
第七边和第八边，各自在所述第二方向上延伸。
2.根据权利要求1所述的半导体器件，
其中在所述第一边与所述第五边之间的距离、所述第二边与所述第六边之间的距离、所述第三边与第七边之间的距离和所述第四边与所述第八边之间的距离分别被设置为第一距离、第二距离、第三距离和第四距离的情况下，
所述第一距离、所述第二距离、所述第三距离和所述第四距离彼此相等。
3.根据权利要求1所述的半导体器件，
其中所述第一边和所述第三边的交叉部分具有曲率，
其中所述第一边和所述第四边的交叉部分具有曲率，
其中所述第二边和所述第三边的交叉部分具有曲率，并且
其中所述第二边和所述第四边的交叉部分具有曲率。
4.根据权利要求1所述的半导体器件，包括：
密封环，形成在所述多层布线层中，
其中所述第二布线与所述密封环电连接。
5.根据权利要求1所述的半导体器件，
其中所述上部电感器包括：
第一抽头焊盘，
螺旋布线，与所述第一抽头焊盘连接，以及
第一变压器焊盘，在平面图中被设置在所述螺旋布线内部并且与所述螺旋布线连接，并且
其中所述第一抽头焊盘与所述第一布线连接。
6.根据权利要求5所述的半导体器件，
其中所述第一边和所述第三边的交叉部分具有第一曲率，
其中所述第一边和所述第四边的交叉部分具有所述第一曲率，
其中所述第二边和所述第三边的交叉部分具有所述第一曲率，
其中所述第二边和所述第四边的交叉部分具有所述第一曲率，
其中所述螺旋布线所具有的平面形状具有第二曲率，并且
其中所述第一曲率小于所述第二曲率。
7.根据权利要求5所述的半导体器件，
其中所述第一抽头焊盘、所述螺旋布线和所述第一变压器焊盘中的每一者所具有的平面形状具有曲率。
8.根据权利要求1所述的半导体器件，
其中所述下部电感器经由形成在所述多层布线层中的布线与第二抽头焊盘和第二变压器焊盘电连接，所述第二抽头焊盘和所述第二变压器焊盘电被设置在所述多层布线层上，
其中所述第五边、所述第六边、所述第七边或所述第八边在平面图中被设置在所述第二抽头焊盘与所述第一布线之间，并且
其中所述第二抽头焊盘与所述第二布线电连接。
9.根据权利要求8所述的半导体器件，
其中所述第二抽头焊盘和所述第二变压器焊盘中的每个焊盘所具有的平面形状具有曲率。
CN202310259674.2A 2022-04-14 2023-03-17 半导体器件 Pending CN116916739A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-066689 2022-04-14
JP2022066689A JP2023157045A (ja) 2022-04-14 2022-04-14 半導体装置

Publications (1)

Publication Number Publication Date
CN116916739A true CN116916739A (zh) 2023-10-20

Family

ID=88191585

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310259674.2A Pending CN116916739A (zh) 2022-04-14 2023-03-17 半导体器件

Country Status (4)

Country Link
US (1) US20230335487A1 (zh)
JP (1) JP2023157045A (zh)
CN (1) CN116916739A (zh)
DE (1) DE102023202815A1 (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022066689A (ja) 2020-10-19 2022-05-02 昭和電工株式会社 炭化珪素単結晶インゴットの切断方法

Also Published As

Publication number Publication date
US20230335487A1 (en) 2023-10-19
JP2023157045A (ja) 2023-10-26
DE102023202815A1 (de) 2023-10-19

Similar Documents

Publication Publication Date Title
JP6237909B1 (ja) アイソレータおよびアイソレータの製造方法
JP5496541B2 (ja) 半導体装置
EP3441992B1 (en) Signal isolator having inductive and capacitive signal coupling
JP5435029B2 (ja) 半導体装置及び信号伝達方法
US20070081280A1 (en) Drive circuit having a transformer for a semiconductor switching element
KR20150096391A (ko) 반도체장치
US20170148732A1 (en) Semiconductor device
US10818591B2 (en) Semiconductor device with inductive coupling and method of manufacturing the same
US11569340B2 (en) Fully symmetrical laterally coupled transformer for signal and power isolation
CN116916739A (zh) 半导体器件
US9438130B2 (en) Semiconductor device, switching system, and matrix converter
JP5749366B2 (ja) 半導体装置
CN110581638B (zh) 半导体装置及电力转换系统
JP6062486B2 (ja) 半導体装置
US20240105761A1 (en) Semiconductor device
US20240162144A1 (en) Semiconductor device
US20240096788A1 (en) Semiconductor device
US11756881B2 (en) Semiconductor device
US20230022728A1 (en) Power supply device, acf converter, and ac adapter
WO2023189206A1 (ja) パルス駆動回路、信号伝達装置
US20240170463A1 (en) Electronic device
US20230411060A1 (en) Inductive coupler with magnetic material
JP2024008561A (ja) 半導体リレー
CN117895978A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication