CN106898607A - 半导体器件 - Google Patents

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桑岛照弘
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Abstract

本发明涉及一种半导体器件。实现了半导体器件的性能提高。该半导体器件包括：半导体衬底；布线结构，其形成在所述半导体衬底上方并且包括多个布线层；以及第一线圈、第二线圈、和第三线圈，其形成在所述半导体衬底上方。在位于所述第一线圈下方并且在平面图中与第一线圈重叠的区域中，设置第二线圈(CL2a)和第三线圈(CL2b)。第二线圈和第三线圈形成在相同的层中并且彼此串联电耦合。第二线圈和第三线圈中的每个和第一线圈没有经由导体彼此耦合，但彼此磁耦合。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的、于2015年11月19日提交的日本专利申请No.2015-226903的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体器件并且可适宜用于例如包括线圈的半导体器件。
背景技术
在被输入具有不同电势的电信号的两个电路之间传输电信号的技术的示例包括使用光电耦合器的技术。光电耦合器具有诸如发光二极管的发光元件和诸如光电晶体管的光接收元件。光电耦合器将输入到其的电信号转换成发光元件中的光并且将光返回成光接收元件中的电信号，因此传输电信号。
另外，已经开发出将两个电感器磁耦合(电感耦合)以因此传输电信号的技术。
日本未审专利公开No.2009-295804(专利文献1)、No.2014-123671(专利文献2)、和No.2013-115131(专利文献3)中的每个公开了与微型变压器相关的技术。
[现有技术文献]
[专利文献]
[专利文献1]日本未审专利公开No.2009-295804
[专利文献2]日本未审专利公开No.2014-123671
[专利文献3]日本未审专利公开No.2013-115131
发明内容
在被输入具有不同电势的电信号的两个电路之间传输电信号的技术的示例包括使用光电耦合器的技术。然而，由于光电耦合器具有发光元件和光接收元件，因此难以减小其大小。另外，当电信号的频率高时，光电耦合器不能跟随电信号，这样限制了光电耦合器的使用。
另一方面，在使用磁耦合的电感器来传输电信号的半导体器件中，可使用半导体器件的微制造技术来形成电感器。因此可以实现器件的大小减小并且器件的电特性优异。因此，期望促进半导体器件的发展。
结果，即使在包括电感器的这种半导体器件中，期望最大地提高其性能。
根据本说明书中的陈述和附图，本发明的其他问题和新颖特征将变得清楚。
根据实施例，一种半导体器件包括形成在半导体衬底上方的第一线圈、第二线圈和第三线圈。在位于所述第一线圈下方并且在平面图中与所述第一线圈重叠的区域中，设置所述第二线圈和所述第三线圈。所述第二线圈和所述第三线圈形成在相同的层中并且彼此串联电耦合。所述第二线圈和所述第三线圈中的每个和所述第一线圈没有经由导体彼此耦合，但彼此磁耦合。
根据该实施例，可以提高半导体器件的性能。
可供选择地，可以减小半导体器件的大小。
另外可供选择地，可以提高半导体器件的性能并且减小半导体器件的大小。
附图说明
图1是示出第一实施例中的使用半导体器件的电子器件的示例的电路图；
图2是示出信号的传输的示例的图示视图；
图3是该实施例中的半导体器件的主要部分剖视图；
图4是该实施例中的半导体器件的主要部分剖视图；
图5是第一研究例中的半导体器件的主要部分平面图；
图6是第一研究实施例中的半导体器件的主要部分平面图；
图7是第一研究例中的半导体器件的主要部分剖视图；
图8是第二研究例中的半导体器件的主要部分平面图；
图9是第二研究实施例中的半导体器件的主要部分平面图；
图10是第二研究实施例中的半导体器件的主要部分剖视图；
图11是示出第二研究例中的半导体器件中形成的变压器的电路构造的电路图；
图12是该实施例中的半导体器件的主要部分平面图；
图13是该实施例中的半导体器件的主要部分平面图；
图14是该实施例中的半导体器件的主要部分平面图；
图15是该实施例中的半导体器件的主要部分平面图；
图16是该实施例中的半导体器件的主要部分剖视图；
图17是该实施例中的半导体器件的主要部分剖视图；
图18是该实施例中的半导体器件的主要部分剖视图；
图19是该实施例中的半导体器件的主要部分剖视图；
图20是示出该实施例中的半导体器件中形成的变压器的电路构造的电路图；
图21是该实施例中的半导体器件的主要部分平面图；
图22是该实施例中的半导体器件的主要部分平面图；
图23是该实施例中的半导体器件的主要部分平面图；
图24是该实施例中的半导体器件的主要部分平面图；
图25是该实施例中的半导体器件的主要部分平面图；
图26是该实施例中的半导体器件的主要部分平面图；
图27是第一研究例中的半导体器件的主要部分平面图；
图28是第一研究例中的半导体器件的主要部分平面图；
图29是第一研究例中的半导体器件的主要部分平面图；
图30是第一研究例中的半导体器件的主要部分平面图；
图31是第一研究例中的半导体器件的主要部分剖视图；
图32是第一修改中的半导体器件的主要部分平面图；
图33是第一修改中的半导体器件的主要部分平面图；
图34是第二修改中的半导体器件的主要部分平面图；
图35是第二修改中的半导体器件的主要部分平面图；
图36是示出该实施例中的半导体封装的剖视图；
图37是示出图36中的半导体封装中嵌入的半导体芯片的芯片布局的示例的平面图；以及
图38是示出该实施例中的半导体封装的部分的剖视图。
具体实施方式
在下面的实施例中，如有需要，出于方便的缘故，可通过将实施例划分成多个部分或实施例来描述各实施例。然而，除非另外清楚明确指出，否则它们决不彼此无关，而是成为使得部分或实施例中的一个是其他的部分或全部的修改、细节、补充说明等的关系。另外，在下面的实施例中，当引用元件的数目等(包括数目、数值、数量、范围等)时，它们不限于特定数目，除非另外特别明确指出或者除非原则上清楚限于特定数目之外。元件的数目等可不小于或不大于特定数目。另外，在下面的实施例中，无须说，其部件(也包括元件、步骤等)不一定总是必要的，除非另外特别明确描述或者除非部件在原则上被认为是显然总是必要的。同样地，在下面的实施例中，如果引用部件等的形状、位置关系等时，则假设形状等包括基本上近似或类似的形状等，除非另外特别明确指出或者除非可认为它们在原则上显然不是这样。这还应用于以上的数值和范围。
下面将基于附图详细描述实施例。注意的是，在用于例证实施例的所有附图中，用相同的参考标号指定具有相同功能的构件，并且省略对其的重复描述。另外，在下面的实施例中，在原则上将不再重复对相同或类似部分的描述，除非特别必要。
在用于实施例的附图中，甚至剖视图中也可省略阴影，以提高图示的清晰度，而甚至平面图中也可带阴影，以便提高图示的清晰度。
(实施例)
<关于电路构造>
图1是示出该实施例中的使用半导体器件(半导体芯片)的电子器件(半导体器件)的示例的电路图。注意的是，在图1中，在半导体芯片CP中形成用虚线包围的部分。
图1中示出的电子器件包括半导体芯片CP。从另一个角度来看，图1中示出的电子器件包括半导体芯片CP嵌入其中的半导体封装。
如图1中所示，在半导体芯片CP中，形成控制电路CC、发送电路TX1、发送电路TX2、接收电路RX1、接收电路RX2和控制电路(驱动电路)DR。
发送电路TX1和接收电路RX1是用于将信号(控制信号)从控制电路CC传输到控制电路DR的电路。另一方面，发送电路TX2和接收电路RX2是用于将信号从控制电路DR传输到控制电路CC的电路。控制电路CC控制并且驱动控制电路DR。控制电路DR控制或驱动负载LOD。例如，控制电路DR控制或驱动负载LOD的开关(开关元件)以切换开关，因此允许负载LOD被驱动。控制电路DR还可被视为驱动电路。负载LOD设置在半导体芯片CP外部。从另一个角度来看，负载LOD设置在半导体芯片CP嵌入其中的半导体封装外部。作为负载LOD，根据其应用，存在各种负载。例如，电机等可被示出为负载LOD的示例。
半导体芯片CP具有较低电压电路区RG1和较高电压电路区RG2。也就是说，半导体芯片CP的主表面具有较低电压电路区RG1和较高电压电路区RG2，但随后将给出对其的详细描述。较低电压电路区RG1和较高电压电路区RG2通过随后描述的形成在半导体芯片CP中的隔离区2彼此电隔离。在图1中，用单点划线包围的一部分形成在较低电压电路区RG1中并且用双点划线包围的一部分形成在较高电压电路区RG2中。在控制电路CC、发送电路TX1和TX2、接收电路RX1和RX2和控制电路DR之中，控制电路CC、发送电路TX1和接收电路RX2形成在半导体芯片CP的较低电压电路区RG1中，并且控制电路DR、发送电路TX2和接收电路RX1形成在半导体芯片CP的较高电压电路区RG2中。
在发送电路TX1和接收电路RX1之间，插入包括磁耦合(电感耦合)线圈(电感器)CL11和CL12的变压器(Xformer、转换器、磁耦合元件、或电磁耦合元件)TR1。从发送电路TX1到接收电路RX1，可经由变压器TR1(即，经由磁耦合线圈CL11和CL12)传输信号。这样允许接收电路RX1接收从发送电路TX1发送的信号。结果，控制电路CC可经由发送电路TX1、变压器TR1和接收电路RX1将信号(控制信号)传输到控制电路DR。变压器TR1(线圈CL11和CL12)形成在半导体芯片CP的较高电压电路区RG2中。线圈CL11和CL12中的每个也可被视为电感器。变压器TR1也可被视为磁耦合元件。
另一方面，在发送电路TX2和接收电路RX2之间，插入包括磁耦合(电感耦合)线圈(电感器)CL21和CL22的变压器(Xformer、转换器、磁耦合元件、或电磁耦合元件)TR2。从发送电路TX2到接收电路RX2，可经由变压器TR2(即，经由磁耦合线圈CL21和CL22)传输信号。这样允许接收电路RX2接收从发送电路TX2发送的信号。结果，控制电路DR可经由发送电路TX2、变压器TR2和接收电路RX2将信号传输到控制电路CC。变压器TR2(线圈CL21和CL22)形成在半导体芯片CP的较低电压电路区RG1中。线圈CL21和CL22中的每个也可被视为电感器。变压器TR2也可被视为磁耦合元件。
变压器TR1由半导体芯片CP的较高电压电路区RG2中形成的线圈CL11和CL12形成。线圈CL11和CL12没有经由导体连接，但彼此磁耦合。结果，当电流流入线圈CL11中时，按照电流改变，在线圈CL12中生成感生电动势并且感生电流流入其中。线圈CL11是初级线圈，而线圈CL12是次级线圈。通过使用这个，信号从发送电路TX1传输到变压器TR1的线圈CL11(初级线圈)，致使电流流动。响应于此，在变压器TR1的线圈CL12(次级线圈)中生成感生电流(或感生电动势)。接收电路RX1感测(接收)所生成的感生电流，以能够接收与从发送电路TX1传输的信号对应的信号。
变压器TR2由半导体芯片CP的较低电压电路区RG1中形成的线圈CL21和CL22形成。线圈CL21和CL22没有经由导体连接，但彼此磁耦合。结果，当电流流入线圈CL21中时，按照电流改变，在线圈CL22中生成感生电动势并且感生电流流入其中。线圈CL21是初级线圈，而线圈CL22是次级线圈。通过使用这个，信号从发送电路TX2传输到变压器TR2的线圈CL21(初级线圈)，致使电流流动。响应于此，在变压器TR2的线圈CL22(次级线圈)中生成感生电流(或感生电动势)。接收电路RX2感测(接收)所生成的感生电流，以能够接收与从发送电路TX2传输的信号对应的信号。
使用从控制电路CC经由发送电路TX1、变压器TR1和接收电路RX1向控制电路DR延伸的路径和从控制电路DR经由发送电路TX2、变压器TR2和接收电路RX2向控制电路CC延伸的路径，在半导体芯片CP的较低电压电路区RG1中的控制电路CC和半导体芯片CP的较高电压电路区RG2中的控制电路DR之间发送/接收信号。也就是说，通过接收电路RX1接收从发送电路TX1发送的信号并且通过接收电路RX2接收从发送电路TX2发送的信号，可在半导体芯片CP的较低电压电路区RG1中的控制电路CC和半导体芯片CP的较高电压电路区RG2中的控制电路DR之间发送/接收信号。如上所述，经由变压器TR1(即，磁耦合线圈CL11和CL12)执行从发送电路TX1到接收电路RX1的信号传输，并且经由变压器TR2(即，磁耦合线圈CL21和CL22)执行从发送电路TX2到接收电路RX2的信号传输。控制电路DR可按照从控制电路CC发送的信号(即，从发送电路TX1经由变压器TR1发送到接收电路RX1的信号)来控制或驱动负载LOD。
半导体芯片CP的较低电压电路区RG1和较高电压电路区RG2具有不同的电压电平(参考电势)。也就是说，半导体芯片CP的较低电压电路区RG1中形成的电路(即本文中的控制电路CC、发送电路TX1和接收电路RX2)和半导体芯片CP的较高电压电路区RG2中形成的电路(即本文中的控制电路DR、发送电路TX2和接收电路RX1)具有不同的电压电平(参考电势)。
例如，控制电路DR驱动诸如电机的负载LOD。具体地，控制电路DR驱动或控制诸如电机的负载LOD的开关(开关元件)，以切换开关。因此，当待驱动的目标开关导通时，控制电路DR的参考电势(电压电平)可升高至与待驱动的目标开关的电源电压(操作电压)基本上等同的电压，该电源电压相当高(例如，大约几百伏至几千伏)。因此，在控制电路CC和DR的相应的电压电平(参考电势)之间产生大差异。具体地讲，当待驱动的目标开关导通时，比供应到控制电路CC的电源电压(例如，大约几伏至几十伏)高的电压(例如，大约几百伏至几千伏)被供应到控制电路DR。
然而，由于经由变压器TR1和TR2执行控制电路CC和DR之间的信号传输，因此可以在不同电压的电路之间进行信号传输。具体地，在控制电路CC和DR之间电传输的仅仅是经由变压器TR1进行的电磁感应所传输的信号或者仅仅是经由变压器TR2进行的电磁感应所传输的信号。因此，即使当控制电路CC的电压电平(参考电势)和控制电路DR的电压电平(参考电势)不同时，可以可靠地防止控制电路DR的电压电平(参考电势)输入控制电路CC或者防止控制电路CC的电压电平(参考电势)输入控制电路DR。也就是说，即使当待驱动的目标开关导通并且控制电路DR的参考电势(电压电平)升高至与待驱动的目标开关的电源电压(例如，大约几百伏至几千伏)基本上等同的高电压时，也可以可靠地防止高电压被输入控制电路CC。这样允许电信号可靠地在具有不同电压电平(参考电势)的控制电路CC和DR之间传输。
结果，在变压器TR1和TR2中的每个中，可在初级线圈和次级线圈之间产生大的电势差。相反地，由于可产生大电势差，因此没有经由导体连接但磁耦合的初级线圈和次级线圈被用于信号传输。因此，在半导体芯片CP中形成变压器TR1和TR2时，就提高半导体芯片CP、半导体芯片CP嵌入其中的半导体封装、或使用半导体封装的电子器件的可靠性而言，重要的是使初级线圈和次级线圈之间的介电击穿电压最大。
注意的是，在图1中示出的情况下，控制电路CC嵌入半导体芯片CP中。然而，在另一种形式中，还可以将控制电路CC嵌入除了半导体芯片CP外的半导体芯片中。在图1中示出的情况下，控制电路DR嵌入半导体芯片CP中。然而，在另一种形式中，还可以将控制电路DR嵌入除了半导体芯片CP外的半导体芯片中。
<关于信号传输的示例>
图2是示出信号传输的示例的图示视图。
发送电路TX1将输入到发送电路TX1的方波信号SG1调制成差分波信号SG2并且将差分波信号SG2送到变压器TR1的线圈CL11(初级线圈)。当由差分波信号SG2导致的电流流入变压器TR1的线圈CL11(初级线圈)中时，由于感生电动势，导致对应于该电流的信号SG3流入变压器TR1的线圈CL12(次级线圈)中。通过放大信号SG3并且将放大后的信号SG3进一步调制成接收电路RX2中的方波，从接收电路RX2输出方波信号SG4。因此，可从接收电路RX2输出与输入发送电路TX1的信号SG1对应的信号SG4。以这种方式，信号从发送电路TX1传输到接收电路RX1。还可类似地执行从发送电路TX2到接收电路RX2的信号传输。
图2示出从发送电路到接收电路的信号传输的示例，但信号传输不限于此并且可按各种方式进行修改。可酌情使用任何方法，只要该方法是经由磁耦合线圈(初级线圈和次级线圈)传输信号即可。
<关于半导体芯片的结构>
图3和图4是示出该实施例中的半导体器件(半导体芯片CP)的剖视结构的主要部分剖视图。
本实施例中的半导体器件是使用SOI(绝缘体上硅)衬底形成的并且具有较低电压电路区RG1和较高电压电路区RG2。注意的是，较低电压电路区RG1和较高电压电路区RG2对应于相同的SOI衬底1的主表面的不同二维区域。较低电压电路区RG1包括外围电路形成区RG1a和变压器形成区RG1b。较高电压电路区RG2包括外围电路形成区RG2a和变压器形成区RG2b。变压器形成区RG1b对应于较低电压电路区RG1中的形成有以上的变压器TR2的区域(二维区)。外围电路形成区RG1a对应于较低电压电路区RG1中的形成有以上的控制电路CC、以上的发送电路TX1、和以上的接收电路RX2的区域(二维区)。变压器形成区RG2b对应于较高电压电路区RG2中的形成有以上的变压器TR1的区域(二维区)。外围电路形成区RG2a对应于较高电压电路区RG2中的形成有以上的控制电路DR、以上的发送电路TX2、和以上的接收电路RX1的区域(二维区)。图3示出横贯较低电压电路区RG1的外围电路形成区RG1a和较高电压电路区RG2的变压器形成区RG2b的剖视图。图4示出横贯较低电压电路区RG1的变压器形成区RG1b和较高电压电路区RG2的外围电路形成区RG2a的剖视图。
SOI衬底1具有：衬底(半导体衬底或支承衬底)1a，其由单晶硅等制成，作为支承衬底；绝缘层(嵌入式绝缘膜、嵌入式氧化物膜、或BOS(埋入式氧化物)层)1b，其形成在衬底1a的主表面上方并且由二氧化硅等制成；以及半导体层(SOI层)1c，其形成在绝缘层1b的上表面上方并且由单晶硅等制成。衬底1a是支承绝缘层1b的支承衬底和位于其上方的结构。衬底1a、绝缘层1b和半导体层1c形成SOI衬底1。由于SOI衬底1在其最上层中具有半导体层1c并且在半导体层1c中形成诸如MISFET的半导体元件，因此SOI衬底1可被视为一种类型的半导体衬底。
如图3和图4中所示，在本实施例中的半导体器件(半导体芯片CP)中包括的SOI衬底1中，形成诸如MISFET(金属绝缘体半导体场效应晶体管)的半导体元件。半导体元件形成在外围电路形成区RG1a和外围电路形成区RG2a中。
在SOI衬底1中，形成隔离区2。隔离区2由嵌入隔离沟槽中的绝缘体(例如，二氧化硅)形成。隔离区2贯穿SOI衬底1的半导体层1c。较低电压电路区RG1中的半导体层1c和较高电压电路区RG2中的半导体层1c通过隔离区2彼此电隔离。
在外围电路形成区RG1a和RG2a中，在SOI衬底1的主表面中，形成诸如MISFET(金属绝缘体半导体场效应晶体管)3的半导体元件。MISFET 3具有经由栅绝缘膜形成在半导体层1c上方的栅电极GE。在半导体层1c的位于栅电极GE两侧的区域中，形成MISFET 3的源/漏区。
在本文中，已经使用MISFET作为形成在外围电路形成区RG1a和RG2a中的半导体元件的示例，给出了描述。然而，还可以形成容性元件、阻性元件、存储器元件、具有其他构造的晶体管等来替代外围电路形成区RG1a和RG2a中的MISFET。形成在外围电路形成区RG1a中的半导体元件形成以上的控制电路CC、发送电路TX1和接收电路RX2。形成在外围电路形成区RG2a中的半导体元件形成以上的控制电路DR、接收电路RX1和发送电路TX2。
在本文中，已经使用SOI衬底1作为半导体芯片CP中包括的半导体衬底的示例给出了描述。然而，在另一种形式中，还可以使用单晶硅衬底等作为半导体芯片CP中包括的半导体衬底。也就是说，作为SOI衬底1的替代，还可使用诸如单晶硅衬底的半导体衬底。
在SOI衬底1上方，形成包括多个布线层的布线结构(多层布线结构)。布线结构由多个层间绝缘膜和多个布线层形成。
也就是说，在SOI衬底1上方，形成多个层间绝缘膜IL1、IL2、IL3、IL4和IL5、插塞(通孔部分)V1、通孔部分V2、V3、V4和V5、和布线M1、M2、M3、M4和M5。
具体地讲，在SOI衬底1上方，形成作为绝缘膜的层间绝缘膜IL1，覆盖以上的MISFET 3。在层间绝缘膜IL1上方，形成布线M1。布线M1处于第一布线层(最下布线层)中。在层间绝缘膜IL1上方，形成作为绝缘膜的层间绝缘膜IL2，以覆盖布线M1。在层间绝缘膜IL2上方，形成布线M2。布线M2处于第二布线层中，第二布线层是第一布线层直接上方的布线层。在层间绝缘膜IL2上方，形成作为绝缘膜的层间绝缘膜IL3，以覆盖布线M2。在层间绝缘膜IL3上方，形成布线M3。布线M3处于第三布线层中，第三布线层是第二布线层直接上方的布线层。在层间绝缘膜IL3上方，形成作为绝缘膜的层间绝缘膜IL4，以覆盖布线M3。在层间绝缘膜IL4上方，形成布线M4。布线M4处于第四布线层中，第四布线层是第三布线层直接上方的布线层。在层间绝缘膜IL4上方，形成作为绝缘膜的层间绝缘膜IL5，以覆盖布线M4。在层间绝缘膜IL5上方，形成布线M5。布线M5处于第五布线层中，第五布线层是第四布线层直接上方的布线层。布线M1、M2、M3、M4和M5中的每个是半导体器件(半导体芯片CP)的内部布线。
插塞V1由导体制成并且形成在布线M1下方的层中。也就是说，插塞V1形成在层间绝缘膜IL1中，以贯穿层间绝缘膜IL1并且电耦合到布线M1，使其上表面接触布线M1的下表面。插塞V1的底部部分耦合到形成在SOI衬底1中的各种半导体区(诸如，例如，MISFET 3的源/漏区)、栅电极GE等。因此，布线M1经由插塞V1电耦合到SOI衬底1中形成的各种半导体区、栅电极GE等。
通孔部分V2由导体制成并且形成在布线M2和M1之间，即，在层间绝缘膜IL2中，以将布线M2和M1彼此耦合。通孔部分V2还可与布线M2一体地形成。通孔部分V3由导体制成并且形成在布线M3和M2之间，即，在层间绝缘膜IL3中，以将布线M3和M2彼此耦合。通孔部分V3还可与布线M3一体地形成。通孔部分V4由导体制成并且形成在布线M4和M3之间，即，在层间绝缘膜IL4中，以将布线M4和M3彼此耦合。通孔部分V4还可与布线M4一体地形成。通孔部分V5由导体制成并且形成在布线M5和M4之间，即，在层间绝缘膜IL5中，以将布线M5和M4彼此耦合。通孔部分V5还可与布线M5一体地形成。
可使用将形成在层间绝缘膜上方的导电膜图案化的方法或将导电膜嵌入层间绝缘膜中形成的沟槽的方法(所谓的大马士革镶嵌方法)来形成布线M1、M2、M3、M4和M5中的每个。
第五布线层中的布线(即，布线M5)是最上的布线。也就是说，第一布线层(布线M1)、第二布线层(布线M2)、第三布线层(布线M3)、第四布线层(布线M4)、和第五布线层(布线M5)已经实现了SOI衬底1中形成的半导体元件(例如，以上的MISFET 3)的预期布线并且允许半导体元件中的每个执行预期的操作。
焊盘(焊盘电极或键合焊盘)PD由包括最上层布线的第五布线层形成。换句话讲，焊盘PD形成在与布线M5的层相同的层中。也就是说，布线M5和焊盘PD在相同的处理步骤中由相同的导电层形成。因此，焊盘PD形成在层间绝缘膜IL5上方。焊盘PD还可被视为布线M5的部分，但相比于被保护膜PA覆盖的布线M5，焊盘PD中的每个的至少部分从保护膜PA的开口OP中的每个露出。
注意的是，在图3和图4中示出的情况下，形成在SOI衬底1上方的布线层的数目是5(总共五个层分别包括布线M1、M2、M3、M4和M5)，但布线层的数目不限于5并且可按各种方式改变。
在较高电压电路区RG2的变压器形成区RG2b中，变压器TR1的初级线圈(线圈CL11)和次级线圈(线圈CL12)形成在SOI衬底1上方。线圈CL11和CL12没有形成在相同的层中，而是形成在不同层中。在线圈CL11和CL12之间，插入一个或多个绝缘层。作为初级线圈的线圈CL11形成在作为次级线圈的线圈CL12上方。形成在较低层的线圈CL12没有接触SOI衬底1。在线圈CL12和SOI衬底1之间，插入一个或多个绝缘层。
参照图3，以下将给出对线圈CL11和CL12的更具体描述。
线圈CL11和CL12分别由形成在SOI衬底1上方的多个布线层中的任两个形成。也就是说，线圈CL11和CL12形成在与布线M1、M2、M3、M4和M5中的任两个层相同的层中。注意的是，形成有线圈CL11的布线层不同于形成有线圈CL12的布线层。由于作为初级线圈的线圈CL11形成在作为次级线圈的线圈CL12上方，因此线圈CL11由位于形成线圈CL12的布线层上方的布线层形成。
在图3中示出的情况下，线圈CL11由第五布线层形成，而线圈CL12由第一布线层和第二布线层形成。也就是说，线圈CL11形成在与布线M5的层相同的层中，而线圈CL12形成在与布线M1和M2的层相同的层中。
作为初级线圈的线圈CL11由一个布线层形成。线圈CL11还可由位于最上布线层下方的布线层形成，但更优选地由最上布线层(在本文中是第五布线层)形成。这样可增加线圈CL11和CL12之间的间距，因此增加线圈CL11和CL12之间的介电击穿电压。
作为次级线圈的线圈CL12中的每个由两个布线层形成。线圈CL12还可由第二和第三布线层或第三和第四布线层形成，但更优选地由第一和第二布线层形成。通过将线圈CL12中的每个形成为第一和第二布线层的次级线圈，可以增加线圈CL11和CL12之间的间距，因此增加线圈CL11和CL12之间的介电击穿电压。
在线圈CL11中的每个由第五布线层形成的情况下，可在形成布线M5和焊盘PD的相同的步骤中在与布线M5和焊盘PD的层相同的层中由导电层形成线圈CL11。在通过将形成在层间绝缘膜IL5上方的导电膜图案化来形成布线M5和焊盘PD的情况下，可通过将导电膜图案化来形成布线M5、焊盘PD和线圈CL11。
在线圈CL12中的每个由第一和第二布线层形成的情况下，可在形成布线M1的相同的步骤中在与布线M1的层相同的层中由导电层形成线圈CL12的由第一布线层形成的部分，可在形成布线M2的相同的步骤中在与布线M2的层相同的层中由导电层形成线圈CL12的由第二布线层形成的部分。在通过例如将形成在层间绝缘膜IL1上方的导电膜图案化来形成布线M1的情况下，可通过将导电膜图案化，形成布线M1和线圈CL12的形成在第一布线层中的部分(对应于随后描述的线圈布线CW2)。在通过将形成在层间绝缘膜IL2上方的导电膜图案化来形成布线M2的情况下，可通过将导电膜图案化，形成布线M2和线圈CL12的形成在第二布线层中的部分(对应于随后描述的线圈布线CW3)。
在线圈CL12和CL11之间，插入一个或多个绝缘层。例如，在线圈CL11均由第五布线层形成并且线圈CL12均由第一和第二布线层形成的情况下，位于第二布线层上方和第五布线层下方的层中的层间绝缘膜(即，层间绝缘膜IL3、IL4和IL5)被插入线圈CL11和CL12之间。因此，线圈CL11和CL12没有经由导体连接，而是处于电绝缘状态。然而，如上所述，线圈CL11和CL12彼此磁耦合。
在较低电压电路区RG1的变压器形成区RG1b中，变压器TR2的初级线圈(线圈CL21)和次级线圈(线圈CL22)形成在SOI衬底1上方。线圈CL21形成在与线圈CL11的层相同的层中，而线圈CL22形成在与线圈CL12的层相同的层中。在较低电压电路区RG1的变压器形成区RG1b中，线圈CL21形成在线圈CL22上方。线圈CL21和CL22的构造与线圈CL11和CL12的构造相同，不同的是，线圈CL21和CL22没有形成在较高电压电路区RG2的变压器形成区RG2b中，而形成在较低电压电路区RG1的变压器形成区RG1b中。因此，本文中省略对其的重复描述。
在半导体芯片CP的最上层中，形成绝缘保护膜(表面保护膜)PA。保护膜PA覆盖并且保护布线M5和线圈CL11和CL21。也就是说，保护膜PA形成在层间绝缘膜IL5上方，以覆盖布线M5、焊盘PD、和线圈CL11和CL21。保护膜PA可由例如诸如聚酰亚胺树脂的树脂膜形成。注意的是，焊盘PD中的每个的至少部分从保护膜PA的开口OP露出。
在半导体芯片CP的较低电压电路区RG1中，形成以上的控制电路CC、以上的发送电路TX1、以上的接收电路RX2、和线圈CL21和CL22。在半导体芯片CP的较高电压电路区RG2中，形成以上的接收电路RX1、以上的发送电路TX2、以上的控制电路DR、和线圈CL11和CL12。
半导体芯片CP中形成的发送电路TX1经由半导体芯片CP的内部布线(包括布线M5的一个或多个层中的布线)并且经由随后描述的布线BW1电耦合到线圈CL11。半导体芯片CP中形成的接收电路RX1经由半导体芯片CP的内部布线电耦合到线圈CL12。这样允许信号经由线圈CL11和CL12从发送电路TX1传输到接收电路RX1。
半导体芯片CP中形成的发送电路TX2经由半导体芯片CP的内部布线(包括布线M5的一个或多个层中的布线)和随后描述的布线BW1电耦合到线圈CL21。半导体芯片CP中形成的接收电路RX2经由半导体芯片CP的内部布线电耦合到线圈CL22。这样允许信号经由线圈CL21和CL22从发送电路TX2传输到接收电路RX2。
<关于研究例>
接下来，将给出对半导体芯片中形成的变压器的研究例的描述。
图5和图6是第一研究例中的半导体器件(半导体芯片)的主要部分平面图。图7是第一研究例中的半导体器件的主要部分剖视图。图5示出变压器TR101的初级线圈的图案。图6示出变压器TR101的次级线圈的图案。注意的是，图5和图6示出第一研究例中的半导体器件的相同的二维区，但处于不同层。图6示出位于图5中示出的层下方的层。图5和图6中的每个中的沿着A1-A1线的剖视图对应于图7。在随后描述的图7和图10中，省略了SOI衬底1的衬底1a和绝缘层1b的图示。
在图5至图7中示出的第一研究例的情况下，初级线圈由螺旋线圈CL101形成，而次级线圈由螺旋线圈CL102形成。线圈CL101(初级线圈)和设置在线圈CL101上方的线圈CL102(次级线圈)彼此磁耦合并且信号经由线圈CL101和CL 102从发送电路传输到接收电路。
当初级线圈和次级线圈中的每个由两个线圈形成(即，变压器TR1由两个变压器形成并且这两个变压器进行不同操作)时，噪声电阻增大。因此，研究并且在图8至图11中示出可进行不同操作的变压器。
图8和图9是第二研究例中的半导体器件(半导体芯片)的主要部分平面图。图10是第二研究例中的半导体器件的主要部分剖视图。图8示出变压器TR201的初级线圈的图案。图9示出变压器TR201的次级线圈的图案。注意的是，图8和图9示出第二研究例中的半导体器件的相同的二维区，但处于不同层。图9示出位于图8中示出的层下方的层。图8和图9中的每个中的沿着A2-A2线的剖视图对应于图10。图11是示出变压器TR201的电路构造的电路图。
在图8至图11中示出的第二研究例的情况下，变压器TR201的初级线圈由彼此串联耦合的两个线圈CL201a和CL201b形成，而变压器TR201的次级线圈由彼此串联耦合的两个线圈CL202a和CL202b形成。线圈CL201a、CL201b、CL202a和CL202b中的每个由螺旋线圈形成。在平面图中，线圈CL202a和CL202b形成在互不相同的二维区中。线圈CL201a设置在线圈CL202a上方，而线圈CL201b设置在线圈CL202b上方。线圈CL201a和设置在线圈CL201a上方的线圈CL202a彼此磁耦合，而线圈CL201b和设置在线圈CL201b上方的线圈CL202b彼此磁耦合。这样允许信号经由线圈CL201a、CL201b、CL202a和CL202b通过电磁感应从等同于以上发送电路TX1的发送电路传输到等同于以上接收电路RX1的接收电路。注意的是，经由内部布线(本文中未示出)向线圈CL201a和CL201b之间的耦合端子SZ202供应固定电势(地电势或电源电势)。因此，可以检测线圈CL202a中的感生电动势或感生电流和线圈CL202b中的感生电动势或感生电流并且不同地执行控制(操作)。
然而，在图8至图11中示出的第二研究例的情况下，在平面图中，线圈CL202b形成在与形成有线圈CL202a的二维区不同的二维区中。结果，需要在其中形成有变压器TR201的二维区的大小(面积)增大，使半导体器件的大小(面积)不期望地增大。例如，在图8至图11中示出的第二研究例的情况下，需要在其中形成有变压器的二维区的面积是图5至图7中示出的第一研究例中的面积的大致两倍。
因此，在图5至图7中示出的第一研究例的情况下，变压器TR101不可进行不同的操作而使得共模噪声增大。另一方面，在图8至图11中示出的第二研究例的情况下，变压器TR201可进行不同的操作，但在其中形成有变压器TR201所需的二维区的面积不期望地增大。
<关于线圈的构造>
接下来，将给出对本实施例中的半导体芯片CP中形成的变压器TR1(变压器TR1中包括的线圈)的特定构造的描述。注意的是，将给出对变压器TR1(变压器TR1中包括的线圈)的特定构造的描述，但该描述也可应用于变压器TR2(变压器TR2中包括的线圈)。
图12至图15是本实施例中的半导体器件(半导体芯片CP)的主要部分平面图。图16至图19是本实施例中的半导体器件(半导体芯片CP)的主要部分平面图。图20是示出半导体芯片CP中形成的变压器TR1的电路构造的电路图。注意的是，图12、图13、图14和图15示出半导体芯片CP中的相同的二维区(变压器形成区RG2b)，但处于不同层。图13示出位于图12中示出的层下方的层。图14示出位于图13中示出的层下方的层。图15示出位于图14中示出的层下方的层。图12至图14中的每个中示出的沿着B1-B1线的剖视图对应于图16。图12至图14中的每个中示出的沿着B2-B2线的剖视图对应于图17。图12至图14中的每个中示出的沿着B3-B3线的剖视图对应于图18。图12至图15中的每个中示出的沿着B4-B4线的剖视图对应于图19。上述图3中的变压器形成区RG2b的剖视图对应于图16中示出的剖视图，即，沿着B1-B1线的剖视图。注意的是，在图16至图19中，省略了对SOI衬底1的衬底1a和绝缘层1b的图示。
具体地讲，图12示出与变压器形成区RG2b中的布线M5的层相同的层中的图案并且示出变压器TR1的初级线圈(线圈CL1)的图案。图13示出与变压器形成区RG2b中的布线M2的层相同的层中的图案。图14示出与变压器形成区RG2b中的布线M1的层相同的层中的图案。图13和图14中的每个示出变压器TR1的次级线圈(线圈CL2)的图案。图15示出引出布线HW1的图案。为了更容易理解，在图14中，用虚线示出引出布线HW1的形成位置。另外，在图15中，用虚线示出线圈布线CW3的位置并且用点阴影示出引出布线HW1。引出布线HW1形成在线圈布线CW3下方的层中。
图21至图24是半导体芯片CP的主要部分平面图，是为了更容易理解变压器TR1中包括的线圈的图示视图。除了图13中示出的线圈布线CW2之外，图21还示出通孔V2a的位置。除了图14中示出的线圈布线CW3之外，图22还示出通孔V2a的位置。图23对应于通过将图14中示出的线圈布线CW3放置于图13中示出的线圈布线CW2上方而得到的平面图。图24对应于通过将图13中示出的线圈布线CW2和图14中示出的线圈布线CW3放置于图12中示出的线圈布线CW1和线圈焊盘PD1上方而得到的平面图。
如上所述，在半导体芯片CP中，形成变压器TR1的初级线圈和次级线圈。在初级线圈和次级线圈中，初级线圈形成在上侧，次级线圈形成在下侧。也就是说，初级线圈设置在次级线圈上方并且次级线圈设置在初级线圈下方。线圈(电感器)CL1是变压器TR1的初级线圈并且对应于以上的线圈CL11。线圈(电感器)CL2是变压器TR1的次级线圈并且对应于以上的线圈CL12。
首先，将给出对变压器TR1的初级线圈(线圈CL1)的描述。
另外，如图12和图16中所示，变压器TR1的初级线圈由一个螺旋线圈CL1形成。也就是说，线圈CL1由缠绕成螺旋形状(线圈形状或环形形状)的布线(线圈布线CW1)形成。线圈CL1形成变压器TR1的初级线圈。线圈CL1由一个布线层(本文中的第五布线层)形成。也就是说，线圈CL1在形成布线M5和焊盘PD的相同步骤中在与布线M5和焊盘PD的层相同的层中形成。
焊盘PD设置在线圈CL1的螺旋内。线圈CL1的一端耦合到焊盘PD。在本文中假定设置在线圈CL1内部并且耦合到线圈CL1的一端的焊盘PD用参考标号PD1来指代并且被称为焊盘PD1。
也就是说，一端耦合到焊盘PD1的线圈布线CW1围绕焊盘PD1缠绕多次，成为用于形成线圈CL1的螺旋形状(线圈形状或环形形状)。在形成布线M5和焊盘PD(包括焊盘PD1)的相同的步骤中，在与布线M5和焊盘PD的层相同的层中，形成线圈布线CW1。在例如通过将形成在层间绝缘膜IL5上方的导电膜图案化来形成布线M5和焊盘PD的情况下，当导电膜被图案化时，还可不仅形成布线M5和焊盘PD，而且形成线圈布线CW1和焊盘PD1。
在平面图中，线圈CL1没有彼此交叉的部分(交叉部分)。因此，线圈CL1可由形成在SOI衬底1上方的布线结构(多层布线结构)中包括的多个布线层中的一个(本文中的第五布线层)形成。
在本实施例中，线圈CL1仅由单层线圈布线CW1形成。线圈布线CW1上方的层中的布线和线圈布线CW1下方的层中的布线没有被包括在线圈CL1中。注意的是，线圈布线CW1具有没有交叉部分的螺旋(盘旋)连续图案。
注意的是，在图12中的情况下，一端耦合到焊盘PD1的线圈布线CW1在右手方向(顺时针方向)上围绕焊盘PD1缠绕，以形成线圈CL1。然而，还可存在以下情况：在另一种形式中，一端耦合到焊盘PD1的线圈布线CW1在左手方向(逆时针方向)上围绕焊盘PD1缠绕，以形成线圈CL1。
在平面图中，形成线圈CL1的线圈布线CW1没有彼此交叉的部分。结果，每当一端耦合到焊盘PD1的线圈布线CW1在右手方向(顺时针方向)上围绕焊盘PD1缠绕时，线圈布线CW1逐渐远离焊盘PD1移位。因此，在平面图中，线圈CL1的图案(形成线圈CL1的线圈布线CW1的图案)没有相对于贯穿线圈CL1的大体中心的线(重叠B4-B4的线)对称(线对称)，而是不对称的。因此，线圈CL1是不对称的线圈。注意的是，由于焊盘PD1设置在线圈CL1内部，因此线圈CL1的大体中心基本上对应于焊盘PD1的大体中心。
因此，线圈CL1(线圈布线CW1)是螺旋图案并且具有位于螺旋内部并且连接到焊盘PD1的一端部分和位于螺旋外部并且连接到布线M5的另一端部分。
线圈CL1(线圈布线CW1)的一端(螺旋内部的端部部分)耦合到焊盘PD1并且特定地一体连接到焊盘PD1。随后描述的布线BW1的一端耦合到焊盘PD1并且布线BW1的另一端耦合到半导体芯片CP的另一个焊盘PD(对应于随后描述的焊盘PD2)。注意的是，在随后描述的图36至图38中示出布线BW1。耦合到布线BW1的另一端的焊盘PD(PD2)经由半导体芯片CP的内部布线电耦合到半导体芯片CP中的发送电路TX1。因此，线圈CL1(线圈布线CW1)的一端经由焊盘PD1、布线BW1、焊盘PD2和半导体芯片CP的内部布线电耦合到半导体芯片CP中形成的发送电路TX1。
线圈CL1(线圈布线CW1)的另一端(螺旋外部的端部部分)耦合到布线M5并且特定地一体连接到布线M5。耦合到线圈CL1(线圈布线CW1)的另一端的布线M5经由位于其下方的层中的布线(M4至M1)电耦合到半导体芯片CP2中的发送电路TX1。因此，线圈CL1(线圈布线CW1)的另一端经由半导体芯片CP的内部布线(包括与线圈CL1的另一端耦合的布线M5)电耦合到半导体芯片CP中形成的发送电路TX1。
因此，线圈CL1经由半导体芯片CP的内部布线和布线BW1电耦合到半导体芯片CP中的发送电路TX1。
接下来，将给出对变压器TR1的次级线圈(线圈CL2)的描述。
如图13、图14、和图16至图18中所示，形成变压器TR1的次级线圈的线圈CL2由两个布线层形成，这两个布线层是本文中的第一布线层和第二布线层。线圈CL2由第二布线层所形成的线圈布线CW2、第一布线层所形成的线圈布线CW3、和将线圈布线CW2和CW3彼此电耦合的通孔部分V2形成。在形成布线M1的相同的步骤中在与布线M1的层相同的层中形成线圈布线CW3。在形成布线M2的相同的步骤中在与布线M2的层相同的层中形成线圈布线CW2。
在例如通过将形成在层间绝缘膜IL1上方的导电膜图案化来形成布线M1的情况下，当导电膜被图案化时，不仅可形成布线M1，而且可形成线圈布线CW3。另外，在通过将形成在层间绝缘膜IL2上方的导电膜图案化来形成布线M2的情况下，当导电膜被图案化时，不仅可形成布线M2，而且可形成线圈布线CW2。
另一方面，在例如使用大马士革镶嵌方法形成布线M1的情况下，还可使用大马士革镶嵌方法在形成布线M1的相同的步骤中形成线圈布线CW3。在这种情况下，布线M1和线圈布线CW3均由嵌入层间绝缘膜的沟槽中的导电膜(例如，含有作为主要组分的铜的导电膜)形成。另外，在使用大马士革镶嵌方法形成布线M2的情况下，还可使用大马士革镶嵌方法在形成布线M2的相同的步骤中形成线圈布线CW2。在这种情况下，布线M2和线圈布线CW2均由嵌入层间绝缘膜的沟槽中的导电膜(例如，含有作为主要组分的铜的导电膜)形成。
在本文中，假设将线圈布线CW2和CW3彼此电耦合的通孔部分V2用参考标号V2a来指代并且被称为通孔部分V2a。优选地，设置多个通孔部分V2a以将线圈布线CW2和CW3彼此电耦合。在形成外围电路形成区RG1a和RG2a中形成的通孔部分V2(即，将布线M1和M2彼此耦合的通孔部分V2)的相同的步骤中形成通孔部分V2a。
在平面图中，通孔部分V2a被设置于线圈布线CW2和CW3彼此重叠的位置处。也就是说，通孔部分V2a形成在线圈布线CW2和CW3之间，即，在层间绝缘膜IL2中，以将线圈布线CW2和CW3彼此电耦合。通孔部分V2的上表面接触线圈布线CW2并且电耦合到线圈布线CW2。通孔部分V2的下表面接触线圈布线CW3并且电耦合到线圈布线CW3。在将通孔部分V2和布线M2一体形成的情况下，通孔部分V2a与线圈布线CW2一体形成。
如图13中所示，在平面图中，线圈布线CW2彼此不交叉。另外，如图14中所示，在平面图中，线圈布线CW3彼此不交叉，但是如从图13、图14和图23中看到的，线圈布线CW2和CW3具有彼此交叉的各部分。假设彼此交叉的线圈布线CW2和CW3的各部分用参考标号CR来指代并且被称为交叉部分CR。在图23中示出交叉部分CR。在图23中的情况下，存在三个交叉部分CR。
由于线圈CL2形成在线圈CL1下方，因此线圈CL1具有耦合到焊盘PD1的一端，但线圈CL2没有耦合到焊盘PD。因此，线圈CL2经由半导体芯片CP的内部布线电耦合到半导体芯片CP中的接收电路RX1，没有延伸通过焊盘PD。
在平面图中，线圈CL2的图案(通过将线圈布线CW3放置于线圈布线CW2上而得到的对应于图23中示出的图案的二维图案)相对于延伸通过线圈CL2的大体中心的线(对称线、对称轴、或中线)SL1是基本上对称(线对称)的。因此，线圈CL2是对称线圈。线圈CL2也是差动线圈(差动螺旋电感器)，而以上的线圈CL1是非差动线圈(非差动螺旋电感器)。注意的是，在平面图中，线SL1对应于以上的B4-B4线。
以下是对线圈CL2的图案的具体描述。线圈CL2形成在端子(端子部分或端部部分)TE1和端子(端子部分或端部部分)TE2之间(参见图23)。端子TE1和TE2对应于线圈CL2的两端并且处于相对于线SL1基本上对称(线对称)的位置。也就是说，线SL1延伸通过端子TE1和TE2之间的大体中间。在平面图中，线圈CL2从端子TE1延伸并且在进行每半周之后与线SL1交叉时向内(径向向内)移位。在进行整个最内一周之后，线圈CL2在进行每半周之后与线SL1交叉时向外(径向向外)移位，到达端子TE2。在平面图中，线圈CL2径向向内移位的位置和线圈CL2径向向外移位的位置处于线SL1上。在平面图中，径向向内移位的线圈CL2的部分的图案和径向向外移位的线圈CL2的部分的图案彼此交叉，以形成线圈CL2的交叉部分CR。线圈CL2的交叉部分CR(即，在平面图中彼此交叉的线圈CL2的部分)处于线SL1上。
如可从图13、图14和图23中看到的，在线圈CL2的交叉部分CR中，在平面图中，线圈布线CW2不彼此交叉并且线圈布线CW3也不彼此交叉，但线圈布线CW2和线圈布线CW3彼此交叉。在线圈CL2的交叉部分CR中的每个中，设置断开并且不形成线圈布线CW2的位置并且设置断开并且不形成线圈布线CW3的位置。因此，在平面图中，线圈布线CW2和线圈布线CW3被致使彼此交叉。结果，在线圈CL2的交叉部分中，在平面图中，线圈布线CW2和线圈布线CW3彼此交叉，但线圈布线CW2不彼此交叉并且线圈布线CW3也不彼此交叉。
如果在平面图中线圈布线CW2彼此交叉或者线圈布线CW3彼此交叉，则线圈CL2被中途短路，因此不可成功地形成。然而，在本实施例中，在平面图中，线圈CL2不彼此交叉并且线圈布线CW3也不彼此交叉，但线圈布线CW2和线圈布线CW3彼此交叉。这样防止了线圈CL2被中途短路并且允许线圈布线CW2和CW3和将线圈布线CW2和CW3彼此电耦合的多个通孔部分V2a适宜地形成线圈CL2。
在线圈CL2中，除了在交叉部分CR中之外，线圈布线CW2和CW3在相同的二维位置形成为相同图案。也就是说，线圈CL2包括线圈布线CW2和CW3和将线圈布线CW2和CW3彼此电耦合的通孔部分V2a，除了在交叉部分CR中之外。在平面图中，线圈布线CW2和CW3彼此重叠(彼此重合)，除了在线圈CL2的交叉部分CR中之外。
在线圈CL1和CL2之间，即，在形成线圈CL1的线圈布线CW1和形成线圈CL2的线圈布线CW2之间，插入一个或多个绝缘层。具体地讲，插入层间绝缘膜IL3、IL4和IL5。因此，线圈CL1和CL2经由导体连接，但处于电隔离状态。然而，线圈CL1和CL2彼此磁耦合。可以使用插入线圈布线CW1和CW2之间的层间绝缘膜IL3、IL4和IL5来确保线圈CL1和线圈CL2(线圈CL2a和CL2b)之间的击穿电压。
另外，在平面图中，端子(端子部分)TE3设置在线圈CL2的大体中心处和线SL1上的位置。引出布线HW1经由插塞V1(V1a)电耦合到端子TE3(参见图15、图19和图23)。在本文中假设位于线圈布线CW3和引出布线HW1之间的将线圈布线CW3电耦合到引出布线HW1的插塞V1用参考标号V1a来指代并且被称为插塞(通孔部分)V1a。在平面图中，插塞V1a设置在线圈布线CW3和引出布线HW1彼此重叠的位置。端子TE3对应于与插塞V1a耦合的线圈布线CW3的一部分(部分)。注意的是，插塞V1和V1a还可被视为通孔部分。
引出布线HW1是线圈布线CW3下方的层中的布线(导体图案)。引出布线HW1在与栅电极GE的层相同的层中在其中形成导体图案(例如，掺杂多晶硅图案)。通过将诸如掺杂多晶硅膜的导体膜图案化来形成栅电极GE，并且当导体膜被图案化时，也可同时形成引出布线HW1。在这种情况下，引出布线HW1经由绝缘膜ZM1形成在SOI衬底1的半导体层1c上方。绝缘膜ZM1在与以上MISFET 3的栅绝缘膜的层相同的层中并且在形成以上MISFET 3的栅绝缘膜的相同的步骤中形成。
因此，线圈CL2具有以下构造：形成在端子TE1和TE3之间的线圈(电感器)CL2a和形成在端子TE3和TE2之间的线圈(电感器)CL2b彼此串联耦合。也就是说，从端子TE1延伸到端子TE3的线圈布线CW2和CW3(和通孔部分V2a)形成线圈CL2a并且从端子TE3延伸到端子TE2的线圈布线CW2和CW3(和通孔部分V2a)形成线圈CL2b。这两个串联耦合的线圈CL2a和CL2b对应于线圈CL2。线圈CL2a和CL2b彼此耦合的部分对应于端子TE3。线圈CL2a和CL2b形成在相同的层中。
由于线圈CL2被对分并且被用作串联耦合的线圈CL2a和CL2b，因此线圈CL2a和CL2b设置在相同的二维区中。也就是说，设置在线圈CL1(对称的初级线圈)下方的线圈CL2(对称的次级线圈)被对分并且被用作串联耦合的线圈CL2a和CL2b。这样允许次级线圈进行不同的操作，而没有增大设置线圈所需的二维大小。
图25是示出线圈CL2a的图案的平面图。图26是示出线圈CL2b的图案的平面图。注意的是，为了更容易理解，在图25和图26中的每个中，用虚线示出引出布线HW1的形成位置。通过将图26中示出的线圈CL2b的图案放置在图25中示出的线圈CL2a的图案上方，得到图23中示出的线圈CL2的图案。
如可从图23、图25和图26看到的，在右手方向(顺时针方向)上从螺旋(端子TE1)的外部向着螺旋(端子TE3)的内部缠绕的线圈CL2a和在右手方向(顺时针方向)上从螺旋(端子TE3)的内部向着螺旋(端子TE2)的外部缠绕的线圈CL2b设置在相同的二维区中并且彼此串联耦合，以形成差动线圈CL2。换句话讲，在左手方向(逆时针方向)上从螺旋(端子TE2)的外部向着螺旋(端子TE3)的内部缠绕的线圈CL2b和在左手方向(逆时针方向)上从螺旋(端子TE3)的内部向着螺旋(端子TE1)的外部缠绕的线圈CL2a设置在相同的二维区中并且彼此串联耦合，以形成差动线圈CL2。在平面图中，线圈CL2a和CL2b中的每个具有线圈CL2a或CL2b缠绕成螺旋形状(线圈形状或环形形状)的图案。然而，线圈CL2a和CL2b在相反的方向上缠绕。
具体地讲，线圈CL2具有以下结构：线圈CL2a的内端部部分(螺旋的内端部部分)和线圈CL2b的内端部部分(螺旋的内端部部分)相连接。引出布线HW1经由插塞V1a电耦合到线圈CL2a和CL2b的连接部分(耦合的部分)。从另一个角度来看，通过将引出布线HW1经由插塞V1a耦合到线圈CL2的大体中心，线圈CL2在两个线圈CL2a和CL2b的耦合的部分(其与插塞V1a耦合的部分)处被划分成线圈CL2a和CL2b。因此，与插塞V1a耦合的一部分对应于线圈CL2a和CL2b的耦合的部分(连接部分)。也就是说，线圈CL2与引出布线HW1耦合的一部分，更具体地讲，线圈CL2与插塞V1a耦合的一部分对应于线圈CL2a的内端部部分并且还对应于线圈CL2b的内端部部分。
注意的是，设置在线圈CL1下方的层中的线圈CL2a和CL2b形成在相同的层中。线圈CL2a和CL2b设置在相同的二维区中。具体地讲，在平面图中，线圈CL2a和CL2b都被设置成重叠线圈CL1。结果，在平面图中，线圈CL2a和CL2b在交叉部分CR中彼此重叠，在除了交叉部分CR外的部分中没有彼此重叠。
线圈CL2a和CL2b在相反的方向上缠绕。在本文中假设，当提及线圈或线圈布线缠绕的方向(其螺旋方向)时，该方向指示当从上方(从半导体芯片CP的顶表面)观察线圈或线圈布线时从螺旋外部向着螺旋内部缠绕的方向。当从上方观察时好像从螺旋外部向着螺旋内部顺时针缠绕的线圈或线圈布线被称为“右手”线圈或线圈布线。当从上方观察时好像从螺旋外部向着螺旋内部逆时针缠绕的线圈或线圈布线被称为“左手”线圈或线圈布线。在图25和图26中的情况下，线圈CL2a是右手的并且线圈CL2b是左手的。在图12中的情况下，线圈CL1是左手的，但也可以是右手的。
由于线圈CL2是对称的，因此线圈CL2a和CL2b具有彼此对称(线对称)的二维形状(二维图案)。从另一个角度来看，在平面图中，线圈CL2a和CL2b其间具有镜像关系。因此，线圈CL2a和CL2b在相反的方向上缠绕，但线圈CL2a的绕组的数目(转数或匝数)与线圈CL2b的绕组的数目(转数或匝数)相同。在本文中被例证为示例的情况下，线圈CL2a的绕组的数目和线圈CL2b的绕组的数目是2。然而，线圈CL2a的绕组的数目和线圈CL2b的绕组的数目不限于此，可按各种方式改变。然而，线圈CL2a的绕组的数目和线圈CL2b的绕组的数目优选地是复数。
优选地，线圈CL2a的自电感与线圈CL2b的自电感基本上相同。另外，磁耦合的线圈CL1和LC2a之间的互电感优选地与磁耦合的线圈CL1和LC2b之间的互电感基本上相同。另外，在平面图中，形成有线圈CL1的二维区的大小(面积)优选地与形成有线圈CL2的二维区的大小(面积)基本上相同。
在不同方向上缠绕的两个串联耦合的线圈CL2a和CL2b设置在相同的二维区的情况下，在平面图中，线圈CL2a和CL2b具有各交叉部分CR。也就是说，上述的交叉部分CR对应于在平面图中彼此交叉的线圈CL2a和CL2b的各部分。线圈CL2a和CL2b中的每个由两个布线层形成，即，由线圈布线CW2和CW3形成。交叉部分CR中的每个具有在接下来描述的第一情况和第二情况中的任一个下的结构。
在第一情况下，在交叉部分CR中的每个中，针对线圈CL2a形成线圈布线CW2但不形成线圈布线CW3，而针对线圈CL2b形成线圈布线CW3但不形成线圈布线CW2。在第一情况下，在交叉部分CR中的每个中，线圈CL2b的线圈布线CW3可穿过线圈CL2a的其中没有形成线圈布线CW3的一部分(线圈布线CW3的断开部分)。另外，在交叉部分CR中的每个中，线圈CL2a的线圈布线CW2可穿过线圈CL2b的其中没有形成线圈布线CW2的一部分(线圈布线CW2的断开部分)。这样可防止交叉部分CR中的每个中的线圈CL2a和CL2b之间的短路。
在第二情况下，在交叉部分CR中的每个中，针对线圈CL2a形成线圈布线CW3但不形成线圈布线CW2，而针对线圈CL2b形成线圈布线CW2但不形成线圈布线CW3。在第二情况下，在交叉部分CR中的每个中，线圈CL2b的线圈布线CW2可穿过线圈CL2a的其中没有形成线圈布线CW2的一部分(线圈布线CW2的断开部分)。另外，在交叉部分CR中的每个中，线圈CL2a的线圈布线CW3可穿过线圈CL2b的其中没有形成线圈布线CW3的一部分(线圈布线CW3的断开部分)。这样可防止交叉部分CR中的每个中的线圈CL2a和CL2b之间的短路。
因此，在本实施例中，线圈CL2a和CL2b彼此串联耦合并且还设置在相同的二维区中。结果，线圈CL2a和CL2b具有彼此交叉的交叉部分CR。然而，在交叉部分CR中的每个中，针对线圈CL2a只形成线圈布线CW2和CW3中的一个，而针对线圈CL2b只形成线圈布线CW2和CW3中的另一个。结果，在交叉部分CR中的任一个中，没有出现线圈CL2a和CL2b之间的短路。
作为线圈CL2a的一端(螺旋的外端部部分)的端子TE1电耦合到布线M2。具体地讲，形成对应于端子TE1的线圈CL2a的线圈布线CW2的端部部分一体连接到布线M2。耦合到线圈CL2a的一端的布线M2经由半导体芯片CP的内部布线电耦合到半导体芯片CP中的接收电路RX1。
作为线圈CL2b的一端(螺旋的外端部部分)的端子TE2电耦合到布线M2。具体地讲，形成对应于端子TE2的线圈CL2b的线圈布线CW2的端部部分一体连接到布线M2。耦合到线圈CL2b的一端的布线M2经由半导体芯片CP的内部布线电耦合到半导体芯片CP中的接收电路RX1。
在另一种形式中，还可以有可能的是，作为线圈CL2a的一端的端子TE1没有电耦合到布线M2，而是耦合到布线M1，或者可供选择地，端子TE1电耦合到布线M1和M2二者。同样地，还可以有可能的是，作为线圈CL2b的一端的端子TE2没有电耦合到布线M2，而是耦合到布线M1，或者可供选择地，端子TE2电耦合到布线M1和M2二者。
作为线圈CL2a和CL2b的各耦合的部分的端子TE3(线圈布线CW3的形成端子TE3的一部分)经由插塞V1a电耦合到引出布线HW1。引出布线HW1经由插塞V1中的另一个电耦合到布线M1(参见图19)。结果，作为线圈CL2a和CL2b的耦合的部分的端子TE3经由插塞V1a电耦合到引出布线HW1，还经由插塞V1(将引出布线HW1和布线M1彼此耦合的插塞V1)电耦合到布线M1，并且还经由包括布线M1的内部布线(半导体芯片CP的内部布线)电耦合到半导体芯片CP中的接收电路RX1。经由半导体芯片CP的内部布线、引出布线HW1和插塞V1a向作为线圈CL2a和CL2b的耦合的部分的端子T3供应固定电势(诸如，地电势或电源电势)。
因此，线圈CL2a和CL2b经由半导体芯片CP的内部布线和引出布线HW1电耦合到半导体芯片CP中的接收电路RX1。注意的是，优选地，布线M3和M4没有设置在形成线圈CL1的线圈布线CW1和形成线圈CL2的线圈布线CW2之间。
当次级线圈由两个线圈(CL2a和CL2b)形成(即，变压器TR1由两个变压器形成并且这两个变压器进行不同的操作)时，噪声电阻增大。
因此，本实施例使用以下构造：变压器TR1的次级线圈(等同于以上的线圈CL11)由串联耦合的线圈CL2a和CL2b形成并且变压器TR1的初级线圈(等同于以上的线圈CL12)由公共线圈CL1形成。在平面图中在位于线圈CL1下方并且与线圈CL1重叠的区域中，设置串联耦合的线圈CL2a和CL2b。在这种情况下，线圈CL2a和CL2b中的每个与线圈CL1磁耦合(电感耦合)。具体地讲，线圈CL2a和CL1彼此磁耦合(电感耦合)，而线圈CL2b和CL1彼此磁耦合(电感耦合)。换句话讲，线圈CL2a和CL1没有经由导体连接，而是彼此磁耦合，而线圈CL2b和CL1没有经由导体连接，而是彼此磁耦合。另一方面，线圈CL2a和CL2b经由导体连接并且彼此串联电耦合。
线圈CL1电耦合到发送电路TX1。串联耦合的线圈CL2a和CL2b电耦合到接收电路RX1。因此，当从发送电路TX1向作为初级线圈的线圈CL1发送发送信号致使电流流入半导体芯片CP中时，按照流入线圈CL1中的电流的改变，在作为次级线圈的线圈CL2a和CL2b中的每个中生成感生电动势，使得感生电流流入其中。由半导体芯片CP中的接收电路RX1经由半导体芯片CP的内部布线来感测线圈CL2a和CL2b中的每个中生成的感生电动势或感生电流。这样允许信号经由线圈CL1、CL2a、和CL2b通过电磁感应从半导体芯片CP的发送电路TX1传输到半导体芯片CP的接收电路RX1。向串联耦合的线圈CL2a和CL2b之间的端子TE3供应固定电势(诸如，地电势或电源电势)。因此，可以检测线圈CL2a中的感生电动势或感生电流和线圈CL2b中的感生电动势或感生电流并且不同地控制(操作)线圈CL2a和CL2b。
半导体芯片CP的以上变压器TR2还可具有与半导体芯片CP的变压器TR1的构造相同的构造。因此，可以形成作为以上线圈CL21的以上线圈CL1并且形成作为以上线圈CL22的以上线圈CL2(即，串联耦合的线圈CL2a和CL2b)。然而，本文中省略了对其的重复描述。
在本文中示出的情况下，形成在SOI衬底1上方的布线层的数目是5(总共五个层分别包括布线M1、M2、M3、M4和M5)，布线层的数目不限于5并且可按各种方式改变。然而，布线层的数目优选地不小于3。因此，可以形成三个或更多个布线层中的两个的线圈CL2并且形成三个或更多个布线层中的一个的线圈CL1。
<关于半导体器件(半导体芯片)的主要特性特征和效果>
在本实施例中，半导体器件(半导体芯片)具有：作为半导体衬底的SOI衬底1；布线结构，其形成在SOI衬底1上方并且包括多个布线层；以及线圈CL1(第一线圈)、线圈CL2a(第二线圈)和线圈CL2b(第三线圈)，其形成在SOI衬底1上方。在在平面图中位于线圈CL1下方并且与线圈CL1重叠的区域中，设置线圈CL2a和CL2b。线圈CL2a和CL2b形成在相同的层中并且彼此串联电耦合。线圈CL2a和CL2b中的每个没有经由导体耦合到线圈CL1，但是与线圈CL1磁耦合。
本实施例的主要特性特征中的一个是，形成在相同的层中并且彼此串联电耦合的线圈CL2a和CL2b设置在位于线圈CL1下方并且在平面图中与线圈CL1重叠的区域中。线圈CL2a和CL2b中的每个与线圈CL1磁耦合。
在上述的图5至图7中示出的第一研究例中的情况下，一个线圈CL102设置在CL101下方并且线圈CL101和CL102彼此磁耦合。然而，在这种情况下，不可执行不同的操作，使得抗诸如共模噪声的抗噪减小。这样导致半导体器件的性能降低。
另一方面，在上述的图8至图11中示出的第二研究例中的情况下，在彼此串联耦合并且在平面图中设置在不同位置的两个线圈CL201a和CL201b下方，设置彼此串联耦合并且在平面图中设置在不同位置的两个线圈CL202a和CL202b。线圈CL201a和CL201b彼此磁耦合，而线圈CL202a和CL202b彼此磁耦合。在平面图中，线圈CL201a和CL201b设置在不同位置。在平面图中，线圈CL202a设置在位于线圈CL201a下方并且与线圈CL201a重叠的区域中。在平面图中，线圈CL202b设置在位于线圈CL201b下方并且与线圈CL201b重叠的区域中。
在上述的图8至图11中示出的第二研究例中的情况下，初级线圈和次级线圈中的每个由两个串联耦合的线圈形成，使得可以进行不同操作。因此，可以增强抗诸如共模噪声的抗噪。然而，在上述的图8至图11中示出的第二研究例中的情况下，线圈CL202a和CL202b形成在不同的二维区中。线圈CL202a形成在线圈CL201a下方，而线圈CL202b形成在线圈CL201b下方。这样不期望地增加了形成变压器所需的二维区的大小(面积)，使半导体器件的二维大小(面积)增大。
相比之下，在本实施例中，在一个线圈CL1下方，在平面图中，形成在相同的层中并且彼此串联电耦合的两个线圈CL2a和CL2b设置在与线圈CL1重叠的区域中。由于这两个线圈CL2a和CL2b彼此串联耦合，因此可以进行不同的操作并且可增强抗诸如共模噪声的抗噪。这样允许提高半导体器件的性能。另外，在本实施例中，彼此串联耦合的两个线圈CL2a和CL2b设置在位于线圈CL1下方并且在平面图中与线圈CL1重叠的区域中。因此，可以减小形成变压器所需的二维区的大小(面积)。例如，本实施例中的形成变压器TR1所需的二维区的大小(面积)可减小至基本上等于形成以上第一研究例中的变压器TR101所需的二维区的大小(面积)并且还可减小至大约形成以上第二研究例中的变压器TR201所需的二维区的大小(面积)的一半。因此，可以减小半导体器件的二维大小(面积)并且减小半导体器件的大小(面积)。
因此，在本实施例中，可以同时实现由噪声电阻改进而导致的半导体器件的性能提高和由形成变压器所需的二维区减小而导致的半导体器件的大小减小。
另外，在本实施例中，如上所述，相比于以上第二研究例中的情况，可实现变压器总面积的进一步减小。这样还允许共模噪声减小。也就是说，共模噪声还取决于初级线圈和次级线圈之间的电容并且当初级线圈和次级线圈之间的电容增大时往往会增大。在本实施例中，相比于以上第二研究例中的情况，可实现变压器总面积的进一步减小。结果，还可得到初级线圈和次级线圈之间的电容减小和共模噪声减小的效果。这样允许半导体器件的性能提高。
变压器的增益(信号传播性质)还取决于初级线圈的电阻。当初级线圈的电阻减小时，增益往往会增大。本文中提到的增益是通过将次级线圈的输出电压除以次级线圈的输入电压而得到的值。为了提高半导体器件的性能，增益优选地较大。在上述的第二研究例中的情况下，初级线圈具有如下构造：两个线圈CL201a和CL201b彼此串联耦合，使得初级线圈的电阻增大。相比之下，在本实施例中，使用一个线圈CL1作为初级线圈。因此，相比于以上第二研究例中，本实施例中的初级线圈的电阻可减小至更低。因此，在本实施例中，相比于以上第二研究例，可进一步提高变压器的增益(信号传播性质)。这样允许半导体器件的性能提高。
在以上第二研究例中，作为变压器的初级线圈，两个螺旋线圈(CL201a和CL201b)被设置成串联耦合构造并且加以使用。然而，在本实施例中，作为变压器的初级线圈，只使用一个螺旋线圈(CL1)，并且在一个螺旋线圈(CL1)下方，两个串联耦合的线圈CL2a和CL2b被设置为变压器的次级线圈。如上所述，这样允许半导体器件的性能提高。这样还允许半导体器件的大小减小。
将给出对本实施例的其他特性特征的进一步描述。
在本实施例中，在SOI衬底1上方，形成包括多个布线层的布线结构(多层布线结构)并且线圈CL1由布线结构中包括的多个布线层中的一个形成。由于线圈CL1没有在平面图中彼此交叉的部分(交叉部分)，因此线圈CL1可由布线层中的一个形成。通过形成布线层中的一个的线圈CL1，可以增大线圈CL1和线圈CL2a和CL2b中的每个之间的距离(间距)并且增大插入线圈CL1和线圈CL2a和CL2b中的每个之间的绝缘层的厚度。这样可增大线圈CL1和线圈CL2a和CL2b中的每个之间的击穿电压。将参照第三研究例给出对其的详细描述。
图27至图30是第三研究例中的半导体器件(半导体芯片)的主要部分平面图。图31是第三研究例中的半导体器件(半导体芯片)的主要部分剖视图。图27、图28、图29和图30示出半导体器件中的相同的二维区，但处于不同层。图28示出位于图27中示出的层下方的层。图29示出位于图28中示出的层下方的层。图30示出位于图29中示出的层下方的层。图27至图30中示出的沿着A3-A3线的剖视图对应于图31。注意的是，在图31中，省略了SOI衬底1的衬底1a和绝缘层1b的图示。
具体地讲，图27示出在与布线M5的层相同的层中的变压器形成区中的图案。图28示出在与布线M4的层相同的层中的变压器形成区中的图案。图27和图28中的每个示出变压器TR301的初级线圈(线圈CL301)的图案。图29示出在与布线M2的层相同的层中的变压器形成区中的图案。图30示出在与布线M1的层相同的层中的变压器形成区中的图案。图29和图30中的每个示出变压器TR301的次级线圈(线圈CL302)的图案。
在第三研究例中的情况下，变压器TR301的次级线圈CL302由第二布线层所形成的线圈布线CW302、第一布线层所形成的线圈布线CW303、和将线圈布线CW302和CW303彼此电耦合的通孔部分V2形成。在本文中要注意，线圈CL302的构造与以上线圈CL2的构造基本上相同，线圈布线CW302具有与以上线圈布线CW2的图案相同的图案，并且线圈布线CW303具有与以上线圈布线CW3的图案相同的图案。因此，本文中省略对线圈CL302的描述。
在第三研究例中的情况下，变压器TR301的主线圈CL301由两个布线层形成。具体地讲，主线圈CL301由第五布线层所形成的线圈布线CW301a、第四布线层所形成的线圈布线CW301b、和将线圈布线CW301a和CW301b彼此电耦合的通孔部分V5形成。在平面图中，在线圈CL301内部，设置与线圈CL301的一端耦合的焊盘PD101。
在第三研究例中的情况下，初级线圈的线圈布线CW301a的图案与次级线圈的线圈布线CW302的图案基本上相同，并且初级线圈的线圈布线CW301b的图案与次级线圈的线圈布线CW303的图案基本上相同。因此，主线圈CL301具有差动线圈的构造，类似于次级线圈CL302。
在第三研究例中的情况下，在平面图中，不仅次级线圈CL302，而且主线圈CL301具有交叉部分。结果，必须形成两个布线层(本文中的第一布线层和第二布线层)的次级线圈CL302并且还形成布线层中的另两个(本文中的第五布线层和第四布线层)的主线圈CL301。这是因为，在在平面图中线圈具有交叉部分的情况下，当线圈仅由一个布线层形成时，线圈被中途短路并且不可形成线圈。
因此，在第三研究例中的情况下，必须形成两个布线层的主线圈CL301和次级线圈CL302中的每个。结果，主线圈CL301和次级线圈CL302之间的距离(厚度方向上的间距)减小并且插入线圈CL301和CL302之间的绝缘层的厚度减小。这样减小了线圈CL301和CL302之间的击穿电压。
相比之下，在本实施例中，线圈CL1没有在平面图中彼此交叉的部分(交叉部分)，因此可由一个布线层形成。因此，相比于线圈CL301由两个布线层形成的第三研究例中的情况，在线圈CL1由一个布线层形成的本实施例中，初级线圈和次级线圈之间的距离(厚度方向上的间距)可增大至更大。这样可增大插入初级线圈和次级线圈之间的绝缘层的厚度(总厚度)，因此进一步增大初级线圈和次级线圈之间的击穿电压。
例如，在第三研究例中的情况下，如可从图31看到的，使用插入初级线圈和次级线圈之间的层间绝缘膜IL3和IL4，确保初级线圈和次级线圈之间的击穿电压。然而，在本实施例中的情况下，如可从图16看到的，使用插入初级线圈和次级线圈之间的层间绝缘膜IL3、IL4和IL5，确保初级线圈和次级线圈之间的击穿电压。相比于图31中的第三研究例，在图16的本实施例中，由于层间绝缘膜IL5，导致初级线圈和次级线圈之间的击穿电压因此可增大至更高。
另外，在本实施例中，线圈CL1由一个布线层形成并且没有交叉部分。因此，针对线圈CL1，不可执行不同的操作。然而，为了提高噪声电阻，次级线圈需要进行不同的操作并且初级线圈需要进行不同的操作。因此，在本实施例中，串联耦合的线圈CL2a和CL2b被用作次级线圈，以能够进行不同的操作，因此允许提高噪声电阻。另一方面，不针对初级线圈使用不同的操作，但噪声电阻没有由此而减小。因此，可使用由一个布线层形成并且没有交叉部分的一个线圈CL1作为初级线圈。这样允许得到以上提到的增大初级线圈(CL1)和次级线圈(CL2a和CL2b)之间的击穿电压的效果。
另外，在本实施例中，线圈CL1优选地由布线结构中包括的多个布线层中的最上布线层(本文中的第五布线层)形成。这样可增大线圈CL1和线圈CL2a和CL2b中的每个之间的距离(厚度方向上的间距)并且增大插入线圈CL1和线圈CL2a和CL2b中的每个之间的绝缘层的厚度(总厚度)。因此，线圈CL1和线圈CL2a和CL2b中的每个之间的击穿电压可增大。另外，最上布线层(本文中的第五布线层)比位于其下方的布线层(本文中的第一布线层至第四布线层)厚。因此，通过形成最上布线层的线圈CL1，可以增大线圈CL1的厚度，因此减小线圈CL1的电阻。
如上所述，为了增大变压器的增益，有效的是减小初级线圈的电阻。在本实施例中，通过形成最上布线层(本文中的第五布线层)的初级线圈(CL1)，可以增大初级线圈(CL1)的厚度并且减小初级线圈(CL1)的电阻。这样允许提高增益(信号传播性质)。
另外，在本实施例中，在平面图中，与线圈CL1的一端耦合的焊盘(焊盘电极或键合焊盘)PD1优选地设置在线圈CL1(线圈布线CW1)内部。
在不同于本实施例的焊盘PD1没有设置在线圈CL1(线圈布线CW1)内部的情况下，在位于线圈CL1(线圈布线CW1)下方的层中设置用于引出线圈CL1(线圈布线CW1)的内端部部分的引出布线(在平面图中，横贯线圈布线CW1)的需求增加。然而，当形成此引出布线时，引出布线和线圈CL2(线圈布线CW2)之间的介电击穿电压变成变压器的击穿电压的主导，这样可减小变压器的击穿电压。
相比之下，在本实施例中，焊盘PD1设置在线圈CL1(线圈布线CW1)内部。结果，可以在不形成引出布线(用于引出线圈CL1的内端部部分的引出布线)的情况下将线圈CL1(线圈布线CW1)的内端部部分耦合到焊盘PD1。还可以经由与焊盘PD1耦合的(对应于随后描述的布线BW1的)耦合构件将线圈CL1(线圈布线CW1)的内端部部分电耦合到发送电路TX1。这样不再需要在线圈CL1(线圈布线CW1)和线圈CL2(线圈布线CW2)之间形成引出布线。结果，线圈CL1(线圈布线CW1)和线圈CL2(线圈布线CW2)之间的介电击穿电压变成变压器的介电击穿电压的主导，以允许提高变压器的击穿电压。
另外，在本实施例中，在SOI衬底1上方，形成包括多个布线层的布线结构(多层布线结构)。线圈CL2a和CL2b中的每个由布线结构中包括的多个布线层中的两个形成。线圈CL2a和CL2b具有在平面图中彼此交叉的交叉部分CR，但由于线圈CL2a和CL2b中的每个由两个布线层形成，因此两个串联耦合的线圈CL2a和CL2b可在中途没有短路的情况下适宜地形成。
具体地讲，线圈CL2a和CL2b的交叉部分CR中的每个中，线圈CL2a仅由两个布线层(线圈布线CW2和CW3)中的一个形成，而线圈CL2b仅由这两个布线层(线圈布线CW2和CW3)中的另一个形成。以此方式，两个串联耦合的线圈CL2a和CL2b可在中途没有短路的情况下适宜地形成。
因此，在本实施例中，不需要进行不同操作的初级线圈由一个布线层形成，没有交叉部分，这样增加了初级线圈(CL1)和次级线圈(CL2a和CL2b)中的每个之间的距离(厚度方向上的间距)，因此提高了初级线圈(CL1)和次级线圈(CL2a和CL2b)中的每个之间的击穿电压。另一方面，优选地进行不同操作的次级线圈由两个布线层形成，具有在平面图中彼此交叉的交叉部分(CR)。因此，串联耦合的两个线圈CL2a和CL2b设置在相同的二维区中，能够进行不同的操作，而形成变压器所需的二维区减小。这样既可实现半导体器件性能的提高，又可实现其大小的减小。
优选地，线圈CL2a和CL2b在相反的方向上缠绕并且具有在平面图中彼此线对称的二维形状。这样允许线圈CL2a和CL2b具有大致相等的自电感并且允许磁耦合的线圈CL1和CL2a和磁耦合的线圈CL1和CL2b在其间具有基本上相等的互电感。结果，可更适宜地执行不同的操作。
共模噪声还取决于次级线圈的电阻。随着次级线圈的电阻减小，共模噪声往往会减小。在本实施例中，通过形成两个布线层的次级线圈(CL2a和CL2b)，还可得到减小次级线圈(CL2a和CL2b)的电阻和减小共模噪声的效果。线圈CL2a和CL2b的交叉部分CR中的每个由布线层中的一个(即，线圈布线CW2和CW3中的一个)形成，但线圈CL2a和CL2b的除了交叉部分CR外的部分中的每个优选地由两个布线层(即，线圈布线CW2和CW3二者)形成。因此，可以进一步减小次级线圈(CL2a和CL2b)的电阻并且进一步减小共模噪声。
另外，在本实施例中，位于形成线圈CL2a和CL2b的两个布线层下方的层中的引出布线HW1电耦合到线圈CL2a和CL2b的耦合的部分(即，端子TE3)。
在引出布线HW1形成在位于形成线圈CL2a和CL2b的两个布线层上方的层中的情况下，具体地讲，在引出布线HW1形成在位于线圈布线CW2上方的层中的情况下，引出布线HW1和线圈CL1(线圈布线CW1)之间的介电击穿电压变成变压器的击穿电压的主导。相比之下，在本实施例中，引出布线HW1形成在形成线圈CL2a和CL2b中的每个的两个布线层下方的层中。结果，线圈CL1(线圈布线CW1)和线圈CL2(线圈布线CW2)之间的介电击穿电压变成变压器的击穿电压的主导。这样可提高变压器的击穿电压。
另外，将固定电势从引出布线HW1供应到线圈CL2a和CL2b的耦合的部分(即，TE3)，允许适宜地执行不同的操作。
在本实施例中，由于线圈CL2(线圈CL2a和CL2b)由最下布线层(第一布线层)和位于其直接上方的布线层(第二布线层)形成，因此引出布线HW1形成在第一布线层下方的层中。在另一种形式中线圈CL2由第二和第三布线层形成的情况下，即，在线圈布线CW3形成在与布线M2的层相同的层中并且线圈布线CW2形成在与布线M3的层相同的层中的情况下，引出布线HW1还可由第一布线层(布线M1)形成。在这种情况下，以上的插塞V1a用作在形成通孔部分V2的相同的步骤中在与以上的通孔部分V2的层相同的层中形成的通孔部分。在又一种形式中线圈CL2由第三和第四布线层形成的情况下，引出布线HW1还可由第二布线层(布线M2)形成。在这种情况下，以上的插塞V1a用作在形成通孔部分V3的相同的步骤中在与以上的通孔部分V3的层相同的层中形成的通孔部分。然而，在如本实施例中一样线圈CL2由第一和第二布线层形成的情况下，可以增大线圈CL1和CL2(线圈CL2a和CL2b)之间的距离(厚度方向上的间距)并且增大插入线圈CL1和CL2之间的绝缘层的厚度(总厚度)。这样可进一步增大线圈CL1和CL2之间的击穿电压。
在线圈CL2(线圈CL2a和CL2b)由最下布线层(第一布线层)和位于其直接上方的布线层(第二布线层)形成的情况下，引出布线HW1可在MISFET 3的栅电极GE的层相同的层中由导电图案(导体图案)形成。也就是说，可在形成栅电极GE的相同的步骤中在与MISFET 3的栅电极GE的层相同的层中形成引出布线HW1。这样可减少半导体器件制造处理中的步骤的数目。
线圈CL2a和CL2b的各耦合的部分(即，端子TE3)经由通孔部分(本文中的插塞V1a)电耦合到引出布线HW1。这样允许固定电势经由通孔部分(本文中的插塞V1a)从引出布线HW1供应到线圈CL2a和CL2b的耦合的部分(即，端子TE3)。
参照图14、图15、和图32至图35，现在将对将线圈CL2a和CL2b的各耦合的部分(即，端子TE3)电耦合到引出布线HW1的插塞V1a(通孔部分)的位置进行进一步描述。
图32和图33是第一修改中的半导体器件(半导体芯片CP)的主要部分平面图。图34和图35是第二修改中的半导体器件(半导体芯片CP)的主要部分平面图。图32和图34对应于上述的图14。图33和图35对应于上述的图15。因此，在图32和图34中，以与上述图14中相同的方式，线圈布线CW3用实线示出并且带有斜线阴影并且引出布线HW1的形成位置用虚线示出。另外，在图33和图35中，以与上述图15中相同的方式，引出布线HW1用实线示出并且带有点状阴影并且线圈布线CW3的形成位置用虚线示出。在图15、图33和图35中示出插塞V1a的位置。
图32和图33中示出的第一修改的半导体器件与上述图12至图26中示出的半导体器件的不同之处在于引出布线HW1和插塞V1a的各位置。图34和图35中示出的第二修改的半导体器件与上述图12至图26中示出的半导体器件的不同之处在于引出布线HW1和插塞V1a的各位置。图32和图33中示出的第一修改的半导体器件和图34和图35中示出的第二修改的半导体器件具有另外与上述的图12至图26中示出的半导体器件的构造基本上相同的构造。
在上述图14和图15中的情况下，在平面图中，插塞V1a设置在延伸通过包括串联耦合的线圈CL2a和CL2b的线圈图案(即，线圈CL2)的中心的中线(对应于以上的线SL1)上。
注意的是，插塞V1a对应于将线圈(CL2a和CL2b)的各耦合的部分(即，端子TE3)电耦合到引出布线HW1的通孔部分。另外，延伸通过包括串联耦合的线圈CL2a和CL2b的线圈图案(即，线圈CL2)的中线对应于以上的线SL1(参见上述的图23)。在图32至图35中的每个中，线SL1被示出为点划线。在平面图中，图14和图15中的每个中的B4-B4线对应于线SL1。
在串联耦合的线圈CL2a和CL2b设置有在平面图中彼此线对称的二维形状的情况下，通过如图14和图15中一样在线SL1上(即，B4-B4线上)设置将线圈布线CW3电耦合到引出布线HW1的插塞V1a，可以允许线圈CL2a和CL1之间的电容(耦合电容)和线圈CL2b和CL1之间的电容(耦合电容)具有基本上相等的值。这样允许更适宜地执行不同的操作。
在图32和图33中的第一修改中的情况下和在图34和图35中的第二修改中的情况下，在平面图中，插塞V1a(通孔部分)设置在相对于延伸通过包括串联耦合的线圈CL2a和CL2b的线圈图案(即，线圈CL2)的中心的中线(对应于线SL1)移位的位置。
还可存在以下情况：为了允许线圈CL2a和CL1之间的电容和线圈CL2b和CL1之间的电容具有基本上相等的值，取决于线圈CL2a和CL2b的各二维形状，将线圈布线CW3电耦合到引出布线HW1的插塞V1a的位置应该从线SL1移位。在这种情况下，例如，引出布线HW1和插塞V1a的各位置可如图32和图33中的第一修改中一样向线SL1的左侧(向图32和图33中的左侧)移位或者如图34和图35中的第二修改中一样向线SL1的右侧(向图34和图35中的右侧)移位。这样允许线圈CL2a和CL1之间的电容(耦合电容)和线圈CL2b和CL1之间的电容(耦合电容)具有基本上相等的值并且允许更适宜地执行不同的操作。
<关于半导体封装的构造的示例>
接下来，将给出对本实施例中的使用半导体器件(半导体芯片CP)的半导体封装的构造示例的描述。半导体芯片CP可被视为半导体器件。可供选择地，半导体芯片嵌入其中的半导体封装也可被视为半导体器件。
图36是示出本实施例中的半导体封装(半导体器件)PKG的剖视图。图37是示出半导体封装PKG中嵌入的以上半导体芯片CP的芯片布局的示例的平面图。注意的是，为了提高图示的清晰度，在图37中示出的变压器TR1和TR2中的每个中，主线圈CL1和次级线圈CL2(CL2a和CL2b)彼此移位。然而，在实际情形下，在变压器TR1和TR2中的每个中，在平面图中，主线圈CL1和次级线圈CL2(CL2a和CL2b)彼此重叠。另外，在图37中，示出随后描述的布线BW1，但未示出随后描述的布线BW2。
图36中示出的半导体封装PKG包括以上的半导体芯片CP。下面将具体描述半导体封装PKG的构造。
图36中示出的半导体封装PKG具有：半导体芯片CP；晶粒焊盘DP，在其上安装半导体芯片CP；多个引线LD，其由导体制成；作为导电耦合构件的多个键合布线(下文中被称为布线)BW；以及密封树脂部分MR，其密封半导体芯片CP、晶粒焊盘DP、引线LD、和键合布线BW。
密封树脂部分(密封部分、密封树脂、或密封主体)MR由诸如(例如)热固性树脂材料的树脂材料制成并且还可包括填料等。通过密封树脂部分MR，密封并且电和机械地保护半导体芯片CP、晶粒焊盘DP、多个引线LD、和多个布线BW。其厚度交叉的密封树脂部分MR的二维形状(外部形状)可以是例如矩形(四边形)。
在作为形成有元件的半导体芯片CP的主表面的半导体芯片CP的顶表面上方，形成多个焊盘(焊盘电极或键合焊盘)PD。半导体芯片CP的焊盘PD中的每个电耦合到半导体芯片CP中形成的电路或元件。注意的是，半导体芯片CP的形成有焊盘PD的主表面被称为半导体芯片CP的顶表面并且半导体芯片CP的与顶表面相反的主表面被称为半导体芯片CP的后表面。
半导体芯片CP的多个焊盘PD包括焊盘PD1、PD2和PD3。半导体芯片CP具有用于变压器TR1的焊盘D1、用于变压器TR2的焊盘PD1、用于发送电路TX1的焊盘PD2、用于发送电路TX2的焊盘PD2、和多个焊盘PD3。
在半导体芯片CP中，用于变压器TR1的焊盘PD1设置在用于变压器TR1的以上线圈CL1内部并且电耦合到用于变压器TR1的以上线圈CL1的一端。另外，在半导体芯片CP中，用于变压器TR2的焊盘PD1设置在用于变压器TR2的以上线圈CL1内部并且电耦合到用于变压器TR2的以上线圈CL1的一端。
用于发送电路TX1的焊盘PD2经由半导体芯片CP的内部布线电耦合到以上的发送电路TX1。另外，用于发送电路TX2的焊盘PD2经由半导体芯片CP的内部布线电耦合到以上的发送电路TX2。
半导体芯片CP的多个焊盘PD3中的每个经由半导体芯片CP的内部布线电耦合到以上的控制电路CC或以上的控制电路DR。
半导体芯片CP安装(安放)在作为芯片安装部分的晶粒焊盘DP的上表面上方，使得半导体芯片CP的顶表面面向上。半导体芯片CP的背表面经由晶粒键合材料(粘合剂)DB键合并且固定到晶粒焊盘DP的上表面。
引线LD由导体形成并且优选地由诸如铜(Cu)或铜合金的金属材料制成。引线LD中的每个包括内引线部分和外引线部分，内引线部分是引线LD位于密封树脂部分MR中的一部分，外引线部分是引线LD位于密封树脂部分MR外部的一部分。引线LD的外引线部分从密封树脂部分MR的侧表面向密封树脂部分MR的外部伸出。相邻引线LD的各内引线部分之间的间距被填充有形成密封树脂部分MR的材料。引线LD的各外引线部分可用作半导体封装PKG的外部耦合端子(外部端子)。引线LD的各外引线部分弯曲，使得在其端部部分附近的外引线部分的下表面的位置略低于密封树脂部分MR的下表面。
半导体芯片CP的焊盘PD3中的每个经由布线BW中的任一个电耦合到引线LD中的任一个的内引线部分。也就是说，布线BW的一端耦合到焊盘PD3中的每个，而布线BW的另一端耦合到引线LD的内引线部分。
半导体芯片CP的用于变压器TR1的焊盘PD1经由布线BW电耦合到用于发送电路TX1的焊盘PD2。也就是说，布线BW的一端耦合到用于变压器TR1的焊盘PD1，而布线BW的另一端耦合到用于发送电路TX1的焊盘PD2。
另外，半导体芯片CP的用于变压器TR2的焊盘PD1经由布线BW电耦合到用于发送电路TX2的焊盘PD2。也就是说，布线BW的一端耦合到用于变压器TR2的焊盘PD1，而布线BW的另一端耦合到用于发送电路TX2的焊盘PD2。
注意的是，将焊盘PD1和PD2彼此电耦合的布线BW用参考标号BW1来指代并且被称为布线BW1并且将焊盘PD3电耦合到引线LD的布线BW用参考标号BW2来指代并且被称为布线BW2。
因此，半导体封装PKG中包括的多个布线BW包括将多个焊盘PD3电耦合到多个引线LD的多个布线BW2、将用于变压器TR1的焊盘PD1电耦合到用于发送电路TX1的焊盘PD2的布线BW1、和将用于变压器TR2的焊盘PD1电耦合到用于发送电路TX2的焊盘PD2的布线BW1。
图38是示出半导体封装PKG的部分的剖视图，示出对应于上述图3的剖视图。在图38中，示出半导体芯片CP和布线BW1，但省略了晶粒键合材料DB、晶粒焊盘DP和密封树脂部分MR的图示。图38示出以下状态：设置在线圈CL1内部的焊盘PD1经由布线BW1电耦合到经由内部布线电耦合到发送电路的焊盘PD2。
布线BW中的每个是导电耦合构件。更具体地讲，布线BW是导电布线并且由诸如(例如)金(Au)布线或铜(Cu)布线的薄金属布线制成。布线BW被密封在密封树脂部分MR中并且没有从密封树脂部分MR露出。
注意的是，如上所述，发送电路TX1和变压器TR2设置在以上的较低电压电路区RG1中，而发送电路TX2和变压器TR1设置在以上的较高电压电路区RG2中。结果，在半导体芯片CP中，用于发送电路TX1的焊盘PD2设置在以上的较低电压电路区RG1中，用于变压器TR1的焊盘PD1设置在以上的较高电压电路区RG2中，用于发送电路TX2的焊盘PD2设置在以上的较高电压电路区RG2中，用于变压器TR2的焊盘PD1设置在以上的较低电压电路区RG1中。
因此，变压器TR1的初级线圈(线圈CL1)的一端经由将用于变压器TR1的焊盘PD1耦合到用于发送电路TX1的焊盘PD2的布线BW1并且经由将用于发送电路TX1的焊盘PD2耦合到发送电路TX1的内部布线电耦合到发送电路TX1。变压器TR1的初级线圈(线圈CL1)的另一端经由半导体芯片CP的内部布线电耦合到发送电路TX1。另外，变压器TR1的次级线圈(线圈CL2a或CL2b)经由半导体芯片CP的内部布线电耦合到接收电路RX1。
另一方面，变压器TR2的初级线圈(线圈CL1)的一端经由将用于变压器TR2的焊盘PD1耦合到用于发送电路TX2的焊盘PD2的布线BW1并且经由将用于发送电路TX2的焊盘PD2耦合到发送电路TX2的内部布线电耦合到发送电路TX2。变压器TR2的初级线圈(线圈CL1)的另一端经由半导体芯片CP的内部布线电耦合到发送电路TX2。另外，变压器TR2的次级线圈(线圈CL2a和CL2b)经由半导体芯片CP的内部布线电耦合到接收电路RX2。
例如，可如下地制造半导体封装PKG。具体地讲，首先，设置引线框架，在引线框架中，晶粒焊盘DP和多个引线LD连接到框架主体。通过执行晶粒键合步骤，经由将与半导体芯片CP键合的晶粒键合材料DB，将半导体芯片CP安装在引线框架的晶粒焊盘DP上方。然后，执行布线键合步骤。因此，半导体芯片CP的多个焊盘PD3经由多个布线BW电键合到多个引线LD。另外，半导体芯片的焊盘PD1中的每个经由对应的布线BW电耦合到对应的焊盘PD2。然后，通过执行树脂密封步骤，形成密封树脂部分MR来密封半导体芯片CP、晶粒焊盘DP、多个引线LD和多个布线BW。随后，切割具有密封在密封树脂部分MR中的各内引线部分的多个引线LD并且将其与引线框架的框架主体分离。然后，使多个引线LD的外引线部分经受弯曲。以这种方式，可制造出半导体封装PKG。
本文中，将对安装有半导体封装PKG的产品的应用的示例给出描述。这些应用的示例包括汽车或家用电器(诸如，洗衣机、开关电源、照明控制器、太阳能发电控制器、移动电话、移动通信装置等)的电机控制器。
例如，在汽车应用中，供应到半导体芯片CP的较低电压电路区RG1中的电路(控制电路CC)的电源电压是大约5V。另一方面，针对将被控制电路(驱动电路)DR驱动的目标开关的电源电压是例如600V至1000V或更高的高电压。当开关导通时，高电压可被供应到半导体芯片CP的较高电压电路区RG2。
自此已经给出了对半导体封装PKG的封装形式是SOP(小外形封装)的情况的描述。然而，本发明还可应用于除了SOP外的半导体封装。
虽然自此已经基于本发明人实现的本发明的实施例具体描述了本发明，但本发明不限于以上的实施例。应该理解，可在不脱离本发明主旨的范围内在本发明中进行各种改变和修改。

Claims (18)

1.一种半导体器件，包括：
半导体衬底；
布线结构，所述布线结构形成在所述半导体衬底上方并且包括多个布线层；以及
第一线圈、第二线圈和第三线圈，所述第一线圈、所述第二线圈和所述第三线圈形成在所述半导体衬底上方，
其中，在位于所述第一线圈下方并且在平面图中与所述第一线圈重叠的区域中，设置有所述第二线圈和所述第三线圈，
其中，所述第二线圈和所述第三线圈形成在相同的层中并且彼此串联电耦合，以及
其中，所述第二线圈和所述第三线圈中的每个和所述第一线圈没有经由导体彼此耦合，但彼此磁耦合。
2.根据权利要求1所述的半导体器件，
其中，所述第一线圈由所述布线层中的一个形成。
3.根据权利要求2所述的半导体器件，
其中，所述第一线圈在平面图中没有彼此交叉的部分。
4.根据权利要求3所述的半导体器件，
其中，所述第一线圈由所述布线层中的最上布线层形成。
5.根据权利要求4所述的半导体器件，
其中，在平面图中在所述第一线圈内部，设置有与所述第一线圈的一端耦合的焊盘电极。
6.根据权利要求2所述的半导体器件，
其中，所述第二线圈和所述第三线圈中的每个由所述布线层中的两个形成。
7.根据权利要求6所述的半导体器件，
其中，所述第二线圈和所述第三线圈在平面图中具有彼此交叉的各交叉部分。
8.根据权利要求7所述的半导体器件，
其中，在所述交叉部分中，所述第二线圈仅由所述两个布线层中的一个形成并且所述第三线圈仅由所述两个布线层中的另一个形成。
9.根据权利要求7所述的半导体器件，
其中，所述第二线圈和所述第三线圈在相反的方向上缠绕。
10.根据权利要求7所述的半导体器件，
其中，所述第二线圈和所述第三线圈在平面图中具有彼此线对称的二维形状。
11.根据权利要求6所述的半导体器件，
其中，在位于所述两个布线层下方的层中的引出布线被电耦合到所述第二线圈和所述第三线圈的彼此耦合的各部分。
12.根据权利要求11所述的半导体器件，
其中，固定电势被从所述引出布线供应到所述耦合的部分。
13.根据权利要求11所述的半导体器件，
其中，所述第二线圈和所述第三线圈分别由所述布线层中的最下布线层和所述布线层中的位于所述最下布线层直接上方的布线层形成。
14.根据权利要求13所述的半导体器件，还包括：
MISFET，所述MISFET形成在所述半导体衬底上方，
其中，所述引出布线由与所述MISFET的栅电极的层相同的层中的导电图案制成。
15.根据权利要求11所述的半导体器件，
其中，所述耦合的部分经由通孔部分电耦合到所述引出布线。
16.根据权利要求15所述的半导体器件，
其中，在平面图中，所述通孔部分设置在延伸通过包括彼此串联耦合的所述第二线圈和所述第三线圈的线圈图案的中心的中线上。
17.根据权利要求15所述的半导体器件，
其中，在平面图中，所述通孔部分设置在从延伸通过包括彼此串联耦合的所述第二线圈和所述第三线圈的线圈图案的中心的中线移位的位置。
18.根据权利要求1所述的半导体器件，
其中，所述第一线圈是初级线圈并且所述第二线圈和所述第三线圈中的每个是次级线圈。
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Application publication date: 20170627

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