JPWO2012104902A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JPWO2012104902A1
JPWO2012104902A1 JP2012555554A JP2012555554A JPWO2012104902A1 JP WO2012104902 A1 JPWO2012104902 A1 JP WO2012104902A1 JP 2012555554 A JP2012555554 A JP 2012555554A JP 2012555554 A JP2012555554 A JP 2012555554A JP WO2012104902 A1 JPWO2012104902 A1 JP WO2012104902A1
Authority
JP
Japan
Prior art keywords
semiconductor device
gate electrode
film
substrate
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012555554A
Other languages
English (en)
Inventor
大見　忠弘
忠弘 大見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Publication of JPWO2012104902A1 publication Critical patent/JPWO2012104902A1/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Abstract

半導体装置は、基板上に設けられたＡｌおよびＺｒを含むゲート電極と、前記ゲート電極の少なくとも上面を覆うように設けられたＡｌおよびＺｒを含むゲート絶縁膜と、前記ゲート電極を取り囲むように前記基板上に設けられた絶縁体層とを含む。

Description

本発明は、半導体装置及びその製造方法に関する。
一般に、液晶表示装置、有機ＥＬ装置、無機ＥＬ装置等の表示装置は、平坦な一主面を有する基板上に、配線パターン、電極パターン等の導電パターンを順次、成膜、パターニングすることによって形成されている。そして電極膜、表示装置を構成する素子に必要な各種の膜等を順次成膜、パターニングすることによって、表示装置が製作されている。
特開２００７−４３１３１号公報
特許文献１には、絶縁基板上に樹脂膜を形成する工程と、該樹脂膜をパターニングすることで電極もしくは配線が収容される凹部を形成する工程と、該凹部に触媒を付与する工程と、該樹脂膜を加熱硬化する工程と、該凹部にめっき法により導電性材料を形成する工程と、を含む製造方法が開示されている。ゲート電極は、たとえば、Ｃｕ層は、無電解めっき法により形成され、その上にＣｕ拡散抑止層として選択的ＣＶＤ法によりＷ層を形成するか、無電解めっき法によりＮｉ層を形成することによって構成される。
しかしながら、この方法では、ゲート電極の表面が粗く、ゲート電極上に形成されるゲート絶縁層の平坦性が悪いことが分かった。いずれにしても、ゲート絶縁層をごく薄くすることは困難で、ＴＦＴの電流駆動能力の低下を招いていた。
本発明は、薄くかつ電気的特性の良好なゲート絶縁層を有する半導体装置およびその製造方法を提供するものである。
本発明の第１の側面は、半導体装置に係り、該半導体装置は、基板上に設けられたＡｌおよびＺｒを含むゲート電極と、前記ゲート電極の少なくとも上面を覆うように設けられたＡｌおよびＺｒを含むゲート絶縁膜と、前記ゲート電極を取り囲むように前記基板上に設けられた絶縁体層とを含む。
ゲート絶縁膜の厚さは、２０ｎｍ以上かつ８０ｎｍ以下であることが好ましい。ここで、半導体装置あるいはトランジスタの電流駆動能力はゲート絶縁膜の逆数に比例するので、ゲート絶縁膜の厚さは、電流駆動能力の向上の観点では薄い方が良く、よって、８０ｎｍ以下であることが好ましい。一方、ゲート絶縁膜の絶縁耐圧はゲート絶縁膜の厚さに依存し、この観点では、ゲート絶縁膜の厚さは２０ｎｍ以上であることが好ましい。なお、ＡｌおよびＺｒを含むゲート絶縁膜については知られていない。
ゲート電極は、Ｍｇの濃度が質量％で１％以下であることが好ましく、０．１％以下であることが更に好ましく、０．０１％以下であることが更に好ましく、検出限界以下（検出方法によるが、例えば、０．０１％以下）あるいは０であることが更に好ましい。これは、ゲート電極の配線抵抗を小さくし、配線遅延を小さくするために有利である。また、ゲート絶縁膜は、例えば、非水溶液を用いてゲート電極を陽極酸化することによって形成することができ、この陽極酸化において高品質のゲート絶縁膜を形成するためには、Ｍｇの濃度が質量％で０．０１％以下であることが好ましい。陽極酸化は、例えばｐＨ＝６〜９の範囲において実施され、この範囲ではＭｇが非水溶液に溶け出す（Ｍｇは、ｐＨ＝１１．５以下では非水溶液に溶け出す。）。非水溶液中にＭｇが溶け出すと、陽極酸化によって形成されるゲート絶縁膜の品質（例えば、絶縁性、表面平坦性）が悪くなりうる。
他の観点において、ゲート電極は、Ｍｇの濃度が質量％で１％以下であり、かつ、Ｚｒの濃度が質量％で０．０１％超かつ０．１５％以下であることが好ましい（Ｍｇの濃度は、質量％で０．１％以下であることが更に好ましく、０．０１％以下であることが更に好ましい。）。ここで、Ｚｒの濃度が質量％で０．０５％超かつ０．１５％以下であることが好ましく、質量％で０．１％超かつ０．１５％以下であることが最も好ましい。Ｍｇの濃度が質量％で０．０１％以下であることが好ましい理由は前述のとおりである。Ｚｒの濃度の上限（０．１５％）は、Ａｌへの最大固溶量によって定まる。ＡｌへのＺｒの添加は、Ａｌの結晶粒の大型化を抑え、製造プロセス時の熱履歴による応力の発生を抑えるために効果的である。

ゲート電極は、更にＣｅを含んでもよい。その他、ゲート電極は、不可避不純物を含み、不可避不純物の元素は、それぞれ０．０１％以下でありうる。不可避不純物の元素は、主としてＳｉ、Ｆｅ、Ｃｕであり、その他、Ｍｎ、Ｃｒ、Ｚｎ等が合金の溶製時の原料地金、スクラップ、工具等から不可避的に混入する。Ｍｇを意図的に添加せず、Ｍｇの濃度を最小化したい場合には、Ｍｇもまた不可避不純物として理解することができる。不可避不純物がそれぞれ０．０１％以下の合金を得るには、例えば、偏析法あるいは三層電解法等によって得られるＡｌ純度９９．９８質量％以上の高純度Ａｌからなる地金を用いて溶製したものを用いるのが好ましい。
不可避不純物は、通常、汎用のＡｌ合金には０．数％程度混入しているが、それでは陽極酸化処理によって生成した皮膜の均一性を損なう等の悪影響を及ぼすので、０．０１％以下にすることが好ましい。アルミニウム合金の陽極酸化皮膜、特に後で述べる非水溶液による陽極酸化で形成された酸化アルミニウム皮膜は熱安定性が高く、緻密でボイドやガス溜まり等は形成されず、薬品やハロゲンガス、特に塩素ガスに対する耐腐食性が極めて優れており、従って、絶縁強度が大きくリーク電流が小さい等電気的特性に優れている。また０．１μｍ程度の極めて薄い皮膜とすることができるので、トランジスタの電流駆動能力が大幅に向上する。
ゲート絶縁膜は、前述のように、非水溶液を用いた陽極酸化によって形成されうる。このような陽極酸化によって形成されるゲート絶縁膜は、無孔質の陽極酸化膜でありうる。
前記基板は実質的に透明な絶縁体基板であって、前記絶縁体層は実質的に透明な樹脂層でありうる。
前記樹脂層は、アクリル系樹脂、シリコーン系樹脂、フッ素系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、脂環式オレフィン系樹脂、およびエポキシ系樹脂からなる群から選ばれた一種以上の樹脂でありうる。
前記樹脂層は、アルカリ可溶性脂環式オレフィン系樹脂組成物で形成されうる。
前記基板は、アルカリガラスと、その上に形成されたアルカリ拡散防止膜とを含んで構成されうる。前記アルカリ拡散防止膜は、実質的に透明な絶縁体塗布膜でありうる。前記絶縁体塗布膜は、金属有機化合物および金属無機化合物の少なくとも一方と溶媒とを含む液体状の塗布膜を乾燥、焼成して得た膜でありうる。
本発明の第２の側面は、半導体装置の製造方法に係り、基板上にＡｌおよびＺｒを含むゲート電極を形成する工程と、非水溶液を用いた陽極酸化法によって、前記ゲート電極の表面を陽極酸化してゲート絶縁膜を形成する工程と、前記ゲート電極を取り囲むように絶縁体層を前記基板上に形成する工程とを有する。
前記ゲート絶縁膜を形成する工程では、２０ｎｍ以上かつ８０ｎｍ以下の厚さを有するゲート絶縁膜を形成することが好ましい。前記ゲート電極を形成する工程では、Ｍｇの濃度が質量％で０．０１％以下であり、ＡｌおよびＺｒを含むゲート電極を形成することが好ましい。前記ゲート電極を形成する工程では、Ｍｇの濃度が質量％で０．０１％以下であり、かつ、Ｚｒの濃度が質量％で０．０１％超かつ０．１５％以下であり、かつ、ＡｌおよびＺｒを含むゲート電極を形成することが好ましい。 化成液として非水溶液を用いた陽極酸化法によって陽極酸化する工程は、好ましくは、誘電率が水よりも小さく、かつ、水を溶解する有機溶媒を含む化成液中で陽極酸化して無孔性非晶質膜アルミニウム酸化物不動態膜を形成する工程を含む。水の誘電率は約８０であるが、物質の結合エネルギーは誘電率の二乗に逆比例するので、これより高い誘電率、例えば、誘電率が８３のＨＦ溶液では水は０℃でも解離してしまう。
そこで、水の分解を防ぎ、成長したアルミニウム酸化膜がエッチングされるのを防ぐためには、誘電率が水よりも小さく、かつ、水を溶解する、蒸気圧の低い有機溶媒を含む化成液中で陽極酸化すればよい。その結果、無孔性非晶質膜アルミニウム酸化物不動態膜を形成することができる。
このような有機溶媒の例として、エチレングリコールは誘電率が３９であり、ジエチレングリコールは誘電率が３３、トリエチレングリコールは誘電率が２４、テトラエチレングリコールは誘電率が２０である。よって、これらの有機溶媒を用いれば、効果的に誘電率を下げ、水の電気分解を起こさずに高電圧を印加することができる。例えば、エチレングリコールを用いれば、水の電気分解を起こさずに最大２００Ｖまで陽極酸化電圧を印加でき、厚さが０．３μｍの無孔性非晶質膜のアルミニウム酸化物不動態膜を形成することができる。ジエチレングリコールを用いれば水の電気分解を起こさずに最大３００Ｖまで陽極酸化電圧を印加でき、厚さが０．４μｍの無孔性非晶質膜のアルミニウム酸化物不動態膜を形成することができる。
化成液としての非水溶液には該非水溶液を電気伝導性にする電解質を添加するが、その結果、化成液が酸性になってしまっては、アルミニウム部材が腐食されてしまう。よって、化成液の電気伝導性を高めつつｐＨが６〜９、好ましくは５．５〜８．５、より好ましくは６〜８として、アルミニウムの腐食を防止できるような電解質、例えば、アジピン酸塩を用いる。その含有量は０．１〜１０重量％、好ましくは１％程度であるのがよい。典型例では、有機溶媒７９％、水２０％、電解質１％の化成液が用いられる。
ここで、化成液のｐＨは、４以上、好ましくは５以上、より好ましくは６以上がよい。また通常１０以下、好ましくは９以下、より好ましくは８以下がよい。陽極酸化により生成した金属酸化物膜が化成液に溶解しにくいよう、ｐＨは中性に近いことが望ましい。
化成液は、化成中の各種物質の濃度変動を緩衝してｐＨを所定範囲に保つためにも、ｐＨが６〜９の範囲で緩衝作用を示すことが好ましい。このため緩衝作用を示す酸や塩などの化合物を含むことが望ましい。このような化合物の種類は特に限定されないが、化成液への溶解性が高く溶解安定性もよい点で、好ましくは硼酸、燐酸及び有機カルボン酸並びにそれらの塩よりなる群から選ばれる少なくとも一種である。より好ましくは陽極酸化膜中に硼素、燐元素の残留がほとんどない有機カルボン酸又はその塩である。
陽極酸化処理により生成される酸化物膜には、溶質成分が極微量ながら取り込まれるが、溶質として有機カルボン酸又はその塩を用いることにより、酸化物膜から硼素、燐元素が溶出する可能性が皆無となり、形成した薄膜の品質及びこれを用いたデバイス等の性能安定化、向上が望める。溶液安定性、安全性、良好な緩衝作用等の理由で酒石酸、クエン酸、アジピン酸が特に好ましい。このうち１種を用いてもよいし２種以上を組み合わせて用いてもよい。
これら化合物の濃度は、化成液全体に対して、通常０．０１質量％以上とし、好ましくは０．１質量％以上とし、より好ましくは１質量％以上とする。電気伝導率を上げ酸化物膜の形成を十分に行うためには多くすることが望ましい。ただし、化合物の濃度は、通常、３０質量％以下とし、好ましくは１５質量％以下とし、より好ましくは１０質量％以下とする。酸化物膜の性能を高く保ち、またコストを抑えるためにはこれ以下が望ましい。
陽極酸化物膜の形成に用いる化成液の非水溶媒として、特に好ましいのは、先に述べたようにエチレングリコール、プロピレングリコール、又はジエチレングリコールであり、これらを単独又は組み合わせて用いてもよい。また非水溶媒を含有していれば、水を含有していてもよい。
非水溶媒は、化成液全体に対して通常１０質量％以上、好ましくは３０質量％以上、さらに好ましくは５０質量％以上、特に好ましくは５５質量％以上含む。ただし、非水溶媒は、通常９５質量％以下、好ましくは９０質量％以下、特に好ましくは８５質量％以下含む。
化成液が非水溶媒に加えて水を含む場合、その含有量は化成液全体に対して、通常１質量％以上、好ましくは５質量％以上、さらに好ましくは１０質量％以上、特に好ましくは１５質量％以上であり、通常８５質量％以下、好ましくは５０質量％以下、特に好ましくは４０質量％以下である。
非水溶媒に対する水の割合は、好ましくは１質量％以上、好ましくは５質量％以上、さらに好ましくは７質量％以上、特に好ましくは１０質量％以上であり、通常９０質量％以下、好ましくは６０質量％以下、さらに好ましくは５０質量％以下、特に好ましくは４０質量％以下である。
非水溶液を用いた陽極酸化法によって陽極酸化する工程は、あらかじめ定められた化成電圧Ｖｆまで定電流で化成し、化成電圧Ｖｆに達した後にその電圧Ｖｆに一定時間保持して陽極酸化を行う工程を含むことが好ましい。
この際、効率的に酸化膜を形成する為に、電流密度は、通常０．００１ｍＡ／ｃｍ２以上とし、好ましくは０．０１ｍＡ／ｃｍ２以上とする。ただし表面平坦性の良好な酸化膜を得る為に、電流密度は、通常１００ｍＡ／ｃｍ２以下とし、好ましくは１０ｍＡ／ｃｍ２以下とする。
また、化成電圧Ｖｆは通常３Ｖ以上とし、好ましくは１０Ｖ以上、より好ましくは２０Ｖ以上とする。得られる酸化膜厚は化成電圧Ｖｆと関連するので、酸化物膜に一定の厚みを付与するために、前記電圧以上を印加することが好ましい。ただし通常１０００Ｖ以下とし、好ましくは７００Ｖ以下とし、より好ましくは５００Ｖ以下とする。得られる酸化物膜は高絶縁性を有するので、絶縁破壊を起こすことなく、良質な酸化膜を形成する為には、前記の電圧以下で行うことが好ましい。
前記絶縁体層を前記基板上に設ける工程は、前記絶縁体層を構成する材料を前記基板上から前記ゲート電極上を延在するように形成する工程と、前記絶縁体層を構成する材料の表面を、酸素を含むプラズマを用いて除去する工程とを含みうる。
前記ゲート絶縁膜を前記プラズマを用いて除去する工程は、前記ゲート絶縁膜を露出させる工程と、露出した前記ゲート絶縁膜を前記プラズマによって改質する工程とを含みうる。
本発明によれば、薄くかつ電気的特性の良好なゲート絶縁層を有する半導体装置およびその製造方法が提供される。
本発明の実施例１に係る薄膜トランジスタの構造を示す断面図である。 （ａ）〜（ｇ）は本発明の実施例１に係る薄膜トランジスタの製造方法の一例を工程順に説明する断面図である。 （ａ）〜（ｈ）は本発明の実施例１に係る薄膜トランジスタの製造方法の他の例を工程順に説明する断面図である。 本発明の実施例１に係る薄膜トランジスタの製造方法において、図２または図３の工程の後の工程を説明する断面図である。 本発明の実施例２に係る薄膜トランジスタの構造を示す断面図である。 Ｚｒ添加Ａｌ合金の陽極酸化被膜ＳＩＭＳ分析を示す図である。 本発明の実施例による薄膜トランジスタのゲート絶縁膜の特性を示す図である。
本発明の実施例１について図を用いて説明する。
図１は本発明の薄膜トランジスタ（ＴＦＴ）の構造の一例を示す断面図であり、ガラス基板（絶縁基板）１０上に形成されたＮａ拡散防止膜１１と、Ｎａ拡散防止膜１１上に所定のパターンで形成されたＡｌまたはＡｌ合金のゲート電極１２（図にはゲート電極の部分を示す）および配線層と、ゲート電極１２の表面に非水溶液を用いた陽極酸化で形成された緻密な陽極酸化膜１３と、ゲート電極１２の周囲を取り囲むように配置され、ゲート電極１２の上面の上における陽極酸化膜１３の上面と略同一の高さを有し、陽極酸化膜１３の上面と略同一平面をなす透明樹脂層１４と、ゲート電極１上にゲート絶縁膜１３を介して形成された半導体層１５と、半導体層１５の電極接続領域１６に接続されたソース電極１７とドレイン電極１８とを有している。
次に、上記のような本実施例の薄膜トランジスタの形成方法について図を用いて説明する。図２（ａ）〜（ｇ）は本薄膜トランジスタの製造方法の一例を工程順に示す模式図である。まず、図２（ａ）を参照すると、基板として安価なソーダガラスまたはアルカリガラスの基板１０を用意する。このガラス基板１０としては３０インチ以上の大型画面を形成できるような大型の基板でも良い。このガラス基板１０を０．５体積％のフッ酸水溶液で１０秒間処理し、純水で水洗して表面の汚染をリフトオフ除去する。次に、図２（ｂ）に示すように、ソーダガラス基板１０の表面に、（（ＣＨ３）ＳｉＯ３／２）ｘ（ＳｉＯ２）１−ｘ（但し、０＜ｘ≦１．０）組成物を有機溶剤に溶かした溶液を、スリットコーターを用いて塗布する。そして、減圧下で加熱させて溶媒を完全に除去する。具体的には、１〜５Ｔｏｒｒ（１３３〜６６５Ｐａ）の減圧下において４００℃で加熱する。このようにして形成された厚さ０．２μｍの透明なアルカリ拡散防止層１１の絶縁特性は、１ＭＶ／ｃｍで電流密度１×１０−１０Ａ／ｃｍ２、３ＭＶ／ｃｍで電流密度１×１０−９Ａ／ｃｍ２、５ＭＶ／ｃｍでも電流密度１×１０−８Ａ／ｃｍ２、という優れた値を示す。そして、この塗布型アルカリ拡散防止膜１１のナトリウム拡散防止性能は、膜厚が１５０〜３００ｎｍの範囲で、ナトリウムを含有するガラス基板１０からの当該膜１１へのナトリウム拡散は焼成後とアニール後で殆ど差が無く、ナトリウムの拡散が完全に防止できていることが確認された。
次に、図２（ｃ）を参照すると、基板のアルカリ拡散防止膜１１上にＡｌ合金層１２’をスパッタによって２〜３μｍの厚さに形成する。ついで、図２（ｄ）に示すようにその上にホトレジスト２０’を塗り、図２（ｅ）に示すように公知の露光・現像によって所定のパターン２０にレジストを残し、それをマスクにしたドライエッチングによってＡｌ合金層１２’を所定のゲート電極・配線パターン１２とする。次に、レジスト２０を除去し、図２（ｆ）に示すように、Ａｌ合金１２の表面に、先に述べた非水溶液による陽極酸化を施し、陽極酸化膜１３を形成する。
ここで、本実施例におけるＡｌ合金層１２’の成膜において、スパッタのターゲットに用いるＡｌ合金は、質量％で、Ｍｇ濃度が０．０１％以下、Ｚｒ濃度が０．０１％超かつ０．１５％以下、残部がＡｌおよび不可避不純物からなり、前記不可避不純物の元素がそれぞれ０．０１％以下であるＡｌ合金である。この実施例において、前記不可避不純物の元素は、主としてＳｉ、Ｆｅ、Ｃｕであり、その他、Ｍｎ、Ｃｒ、Ｚｎ等が合金の溶製時の原料地金、スクラップ、工具等から不可避的に混入する。このような純度の合金を得るには、例えば、偏析法あるいは三層電解法等によって得られるＡｌ純度９９．９８質量％以上の高純度Ａｌからなる地金を用いて溶製したものを用いるのが好ましい。前記不可避不純物は、通常、汎用のＡｌ合金には０．数％程度混入しているが、それでは陽極酸化処理によって生成した皮膜の均一性を損なう等の悪影響を及ぼすので、０．０１％以下にする必要がある。
質量％で０．０１％超かつ０．１５％以下の範囲内でＺｒをＡｌに添加することにより、３５０℃程度の熱処理を行っても粒成長が抑えられ機械的強度が保たれる。更に、本発明において必須ではないが、Ｃｅを０．０１％超かつ１５．０％以下の範囲内でＡｌに添加することで、ビッカース硬度が向上する。なお、Ｃｅ添加量が５．０％を超えると部材に空隙が入るので、Ｃｅ添加量は５．０％以下が好ましいが、空隙はＨＩＰ（Ｈｏｔ Ｉｓｏｓｔａｔｉｃ Ｐｒｅｓｓｉｎｇ：熱間静水圧圧縮成形）処理で除くこともできる。
本実施例では、Ｚｒ添加Ａｌ合金層１２の表面に、非水溶液（ｎｏｎ−ａｑｕｅｏｕｓ ｓｏｌｕｔｉｏｎ）を用いた陽極酸化により、陽極酸化皮膜１３として非晶質のＺｒ添加Ａｌ２Ｏ３膜を０．１μｍ〜０．６μｍ程度設ける。用いた非水溶液は、エチレングリコール又はジエチレングリコールを溶媒として含み、純水及びアジピン酸を溶質として含むものである。ゲート絶縁膜としてはなるべく薄い方が好ましいので、陽極酸化皮膜１３の厚さは０．１μｍとした。
次に、図２（ｇ）に示すように、アクリル系樹脂、シリコーン系樹脂、フッ素系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、脂環式オレフィン系樹脂、およびエポキシ系樹脂からなる群から選ばれた一種以上の樹脂を溶媒に溶かした溶液をスリットコーターでゲート電極・配線層１２の周囲に、該ゲート電極１２およびその上面陽極酸化膜１３と略同一の高さ程度まで塗布・乾燥し、上面陽極酸化膜１３と略同一平面をなす透明樹脂層１４を設ける。なお、樹脂としては、アルカリ可溶性脂環式オレフィン系樹脂組成物を用いるのが好ましい。
次に、図３（ａ）〜（ｈ）を参照して、本発明に係る薄膜トランジスタの製造方法の他の実施例を説明する。なお、図３（ａ）〜（ｆ）の工程は図２（ａ）〜（ｆ）の工程とそれぞれ同じ工程であるため説明を省略する。図３（ｇ）を参照すると、ここでは、透明絶縁膜１４’をゲート電極・配線１２およびその上面のゲート絶縁膜１３の高さを超えて成膜する。ついで、透明絶縁膜１４’まで形成した基板１０をマイクロ波励起式プラズマ処理装置に設置し、装置内にクリプトンガスおよび酸素ガスを導入し、さらに装置内にマイクロ波を導入してプラズマを発生させ、図３（ｈ）に示すように、透明絶縁膜１４’の表面をエッチバックによって除去し、ゲート絶縁膜１３表面を露出させる。このとき、露出したゲート絶縁膜１３表面は上記プラズマによって発生した酸素ラジカルに曝されて酸化が進行し、膜質が改善される。
次に、図４を参照すると、図２（ｇ）の工程または図３（ｈ）の工程に引き続いて、金属表面マイクロ波励起プラズマ処理装置（ＭＳＥＰ）にてゲート絶縁膜１３を介してゲート電極１２を覆うようにＰＥＣＶＤ法によりアモルファスシリコン膜１５及びｎ＋型アモルファスシリコン膜１６を連続的に堆積し、フォトリソグラフィー法および公知のＲＩＥ法によりゲート電極１２上およびその周辺部以外のアモルファスシリコン膜１５、１６を一部除去した。
続いて、図１に示されているように、公知のスパッタ法などにより、ソース電極およびドレイン電極とすべく、Ｔｉ、Ａｌ、Ｔｉの順で成膜を行い、フォトリソグラフィー法でパターニングを行うことによって、ソース電極１７およびドレイン電極１８を形成した。次に、形成されたソース電極１７およびドレイン電極１８をマスクとして、公知の手法によりｎ＋型アモルファスシリコン膜１６をエッチングすることで、ソース領域とドレイン領域の分離を行った。次に、公知のＰＥＣＶＤ法により、保護膜としてシリコン窒化膜（図示せず）を形成して、本実施例の薄膜トランジスタを完成した。
次に、図５を参照して、本発明の実施例２の構造と製造方法について説明する。本発明の実施例２に係る薄膜トランジスタ（ＴＦＴ）２００は、ソーダガラスの基板１００上に形成されたＮａ拡散防止膜１１０と、Ｎａ拡散防止膜１１０上に所定のパターンで形成された下層１２１がＡｌ、上層１２２がＡｌ−Ｚｒ合金からなるゲート電極兼ゲート駆動配線層１２０（図にはゲート電極の部分を示す）と、ゲート電極１２０の表面に非水溶液を用いた陽極酸化で形成された緻密な陽極酸化膜１３０とを備えている。更に、図示されたＴＦＴ２００は、ゲート電極・配線層１２０の周囲を取り囲むように配置され、ゲート電極１２０の上面における陽極酸化膜１３０の上面と略同一の高さまで形成され、上面陽極酸化膜１３０と略同一平面をなす透明樹脂層１４０と、該ゲート電極１２０上に該ゲート絶縁膜１３０を介して形成されたイントリンシックのアモルファスシリコン（ｉ−ａＳｉ）層１５０と、を有している。ｉ−ａＳｉ層１５０には、ソース及びドレインの電極接続領域が設けられている。
このうち、ソース電極接続領域においては、高濃度ｎ型のアモルファスシリコン（ｎ＋−ａＳｉ）層１６０が設けられ、同層１６０表面にコンタクトするように、Ｚｒによって形成された下層１７１と、Ａｌによって形成された上層１７２とを含むソース電極１７０を有している。一方、ドレイン電極接続領域においても、高濃度ｎ型のアモルファスシリコン（ｎ＋−ａＳｉ）層１６０が設けられ、同層１６０表面にコンタクトするように、Ｚｒによって形成された下層１８１とＡｌからなる上層１８２とを含むドレイン電極１８０を有している。ソース電極１７０、ドレイン電極１８０、及び、ｉ−ａＳｉ層１５０の露出部分はＳｉＣＮ保護膜１９０によって覆われており、ＳｉＣＮ保護膜１９０は装置の上面を覆っている。
次に、上記のような本実施例の薄膜トランジスタの形成方法について図５を用いて説明する。まず、基板として安価なソーダガラスの基板１００を用意する。このガラス基板１００を０．５体積％のフッ酸水溶液で１０秒間処理し、純水で水洗して表面の汚染をリフトオフ除去する。次に、ソーダガラス基板１００の表面に、（（ＣＨ３）ＳｉＯ３／２）ｘ（ＳｉＯ２）１−ｘ（但し、０＜ｘ≦１．０）組成物を有機溶剤に溶かした溶液を、スリットコーターを用いて塗布する。そして、減圧下で加熱させて溶媒を完全に除去する。具体的には、５Ｔｏｒｒ（６６５Ｐａ）の減圧下において４００℃で加熱する。このようにして厚さ０．２μｍ〜０．３μｍの透明なアルカリ拡散防止層１１０を形成する。次に、基板のアルカリ拡散防止膜１１０上にＡｌ層１２１をスパッタによって１．５〜２．０μｍの厚さに形成し、その上にＡｌ合金層（質量％でＺｒ：０．１％を含み、残余がＡｌ（Ｍｇは検出限界以下あるいは０．０１％以下））１２２をスパッタによって０．５〜１．５μｍの厚さに成膜し、その上にホトレジスト（図示せず）’を塗り、公知の露光・現像によって所定のパターン（ゲート電極およびゲート駆動配線のパターン）にレジストを残し、それをマスクにしたドライエッチングによってＡｌ層１２１およびＡｌ合金層１２２を所定のゲート電極・配線パターン１２０とする。次に、レジストを除去し、ゲート電極・配線層１２０の表面に、非水溶液による陽極酸化を施し、陽極酸化膜１３０を形成する。
なお、本実施例におけるＡｌ層１２１およびＡｌ合金層１２２は、先に述べたと同様に、Ｓｉ、Ｆｅ、Ｃｕ、Ｍｎ、Ｃｒ、Ｚｎ等の不可避不純物の元素を質量％でそれぞれ０．０１％以下含みうる。またＡｌ合金層１２２は、さきに述べたと同様に、質量％で、Ｍｇ濃度が０．０１以下、Ｃｅ濃度が０．０１％以下、Ｚｒ濃度が０．０１％超で０．１５％以下、残部がＡｌおよび不可避不純物からなるものがよい。
本実施例では、Ａｌ層１２１およびＡｌ合金層１２２の表面に、非水溶液（ｎｏｎ−ａｑｕｅｏｕｓ ｓｏｌｕｔｉｏｎ）を用いた陽極酸化により、陽極酸化皮膜１３０としてＡｌ２Ｏ３膜（Ａｌ合金層１２２の表面に形成された部分ではＺｒが添加されている）を０．０５μｍ〜０．１μｍの厚さに設ける。これは、ゲート絶縁膜としては、ＥＯＴで０．０２５μｍ〜０．０５μｍに相当する。用いた非水溶液は、溶媒としてエチレングリコール７９％、溶質として純水２０％およびアジピン酸１．０％（体積比）、又はジエチレングリコール７９．５％、純水２０％及びアジピン酸０．５％からなるものである。前者を用いた場合は室温で、後者の場合は５０℃で、まず電流密度０．１ｍＡ／ｃｍ２〜０．２ｍＡ／ｃｍ２の定電流モードで陽極酸化を行い、次いで電圧６０Ｖ〜３０Ｖの定電圧モードで陽極酸化を行う。そして、窒素ガスおよび酸素ガスの雰囲気で、３００℃で１時間程度、陽極酸化膜の熱処理を行う。
次に、アルカリ可溶性脂環式オレフィン系樹脂組成物を溶媒に溶かした溶液をスリットコーターでゲート電極・配線層１２０の周囲に、該ゲート電極１２０上面の陽極酸化膜１３０の高さを超えて成膜し透明有機絶縁膜を形成する。次いで、マイクロ波励起式プラズマ処理装置において、装置内にクリプトンガスおよび酸素ガスを導入し、さらに装置内にマイクロ波を導入してプラズマを発生させ、透明有機絶縁膜の全表面をエッチングして、ゲート絶縁膜１３０表面を露出させる。このとき、露出したゲート絶縁膜１３０表面は上記プラズマによって発生した酸素ラジカルに曝されて酸化が進行し、膜質が改善される。こうして、ゲート絶縁膜１３０表面と同一高さの透明有機絶縁膜１４０が形成される。
前述したように、フラットになったゲート絶縁膜１３０表面および透明有機絶縁膜１４０表面上に、マイクロ波励起プラズマ処理装置にてＰＥＣＶＤ法により、イントリンシックなアモルファスシリコン膜を０．０２〜０．１μｍ形成し、さらにその上にｎ＋型アモルファスシリコン膜を０．０５〜０．１μｍ連続的に堆積する。さらにその上に、Ｚｒを０．１〜０．２μｍ、その上にＡｌを０．５μｍ連続的に堆積する。そして、フォトリソグラフィー法および公知のＲＩＥ法により、Ａｌ／Ｚｒ／ｎ＋型アモルファスシリコン膜／イントリンシックなアモルファスシリコン膜を所定パターン（ゲート電極１２０上およびその周辺部）を残してそれ以外を全て除去する。こうして、所定パターン（ゲート電極１２０上およびその周辺部）のイントリンシックなアモルファスシリコン膜１５０が形成される。続いて、Ａｌ／Ｚｒ／ｎ＋型アモルファスシリコン膜を、ソース・ドレインが分離されるように、それ以外の部分をエッチング除去して、ソース領域およびドレイン領域のｎ＋型アモルファスシリコン膜１６０、Ａｌ／Ｚｒソース電極１７０、Ａｌ／Ｚｒドレイン電極１８０が形成される。次に、ＰＥＣＶＤ法により、保護膜としてＳｉＣＮ膜１９０を形成する。
なお、ソース・ドレイン電極１７０、１８０への配線コンタクトは、ＳｉＣＮ保護膜１９０にスルーホールを設けて行う。
実施例２によって得られたＴＦＴ２００は、ゲート電極１２０の上層に、Ｚｒ含有Ａｌ合金層１２２を設けている。このように、Ｚｒ含有Ａｌ層１２２は、Ａｌ層１２１だけの場合に比較して、緻密かつ良質な陽極酸化膜が形成できる。このため、Ｚｒ含有Ａｌ層１２２上に形成されるＺｒ添加陽極酸化膜１３０も緻密かつ良質（薄くても絶縁性能がよく、高耐圧）に形成できると言う利点がある。
上記に本発明の例示的な実施例およびその製造工程を示したが、本発明はこれに限定されず、例えば、必要に応じて上面の陽極酸化絶縁膜１３、１３０表面に窒化シリコン膜等をＣＶＤ形成して複合ゲート絶縁膜としてもよい。また、ゲート電極・配線も、実施例ではＺｒ添加Ａｌ合金を用いたが、その内部または下部に他の材料の電極を用いても良い。要はゲート電極又は配線の少なくとも上面をＺｒ添加Ａｌで構成し、その表面を非水溶液の陽極酸化で酸化してＺｒ添加Ａｌ２Ｏ３膜を形成し、それをゲート絶縁膜の少なくとも一部に用いればよい。
図６には、Ｚｒを０．１％含有するＡｌの表面を上述した非水溶液による陽極酸化し、これによって３００ｎｍの厚さの陽極酸化膜を形成した場合のＳＩＳＭ分析結果が示されている。図６から明らかなように、Ｚｒを添加したＡｌの表面に非水溶液による陽極酸化によって形成した陽極酸化膜には、Ｚｒが添加されていることが確認された。
次に図７を参照すると、Ｚｒを０．１％添加したＡｌ膜をスパッタで形成し、その表面に非水溶液による陽極酸化によって形成した厚さ８０ｎｍの陽極酸化膜について電界強度Ｅ（ＭＶ／ｃｍ）（横軸）とリーク電流Ｊ（Ａ／ｃｍ２）（縦軸）とを測定した結果（図７において「本発明」）が示されている。比較例として、Ｍｇを４．５％、Ｃｅを１．０％、Ｚｒを０．１％添加したＡｌ膜をスパッタで形成し、その表面に非水溶液による陽極酸化によって形成した厚さ８０ｎｍの陽極酸化膜についての値も示した。陽極酸化膜は、７９％ＥＧ／２０％Ｈ２Ｏ／１％ＡＤＡの溶液を用い、５０Ｖの定電圧のあと０．５μＡ／ｃｍ２の定電流での陽極酸化を２３℃で２時間行い、その後窒素中で減圧熱処理・酸素中常圧で３００℃１時間熱処理して形成した。図７に示されるように、Ｚｒのみを添加した陽極酸化膜の方（図７において「本発明」）が比較例よりも、リーク電流が低く、かつブレークダウン電圧が高くなっており、優れたゲート絶縁膜であることが明らかになった。
本発明は液晶表示装置、有機ＥＬ装置、無機ＥＬ装置等の表示装置に適用して、これら表示装置を大型化することができると共に、表示装置以外の配線にも適用できる。
１０、１００：透明基板
１１、１１０：Ｎａ拡散防止層
１２、１２０：ゲート電極・配線層
１３、１３０：陽極酸化膜
１４、１４０：透明樹脂膜
１５：半導体層
１６：電極コンタクト層
１７：ソース配線層
１８：ドレイン配線層

Claims (18)

  1. 基板上に設けられたＡｌおよびＺｒを含むゲート電極と、
    前記ゲート電極の少なくとも上面を覆うように設けられたＡｌおよびＺｒを含むゲート絶縁膜と、
    前記ゲート電極を取り囲むように前記基板上に設けられた絶縁体層と、
    を含むことを特徴とする半導体装置。
  2. 前記ゲート絶縁膜の厚さが、２０ｎｍ以上かつ８０ｎｍ以下である、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、Ｍｇの濃度が質量％で０．０１％以下である、
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ゲート電極は、Ｍｇの濃度が質量％で０．０１％以下であり、かつ、Ｚｒの濃度が質量％で０．０１％超かつ０．１５％以下である、
    ことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記ゲート絶縁膜が、非水溶液を用いた陽極酸化によって形成された無孔質の陽極酸化膜である、
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記基板は実質的に透明な絶縁体基板であって、前記絶縁体層は実質的に透明な樹脂層である、
    ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記樹脂層が、アクリル系樹脂、シリコーン系樹脂、フッ素系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、脂環式オレフィン系樹脂、およびエポキシ系樹脂からなる群から選ばれた一種以上の樹脂を含む、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記樹脂層がアルカリ可溶性脂環式オレフィン系樹脂組成物で形成されたものである、
    ことを特徴とする請求項６に記載の半導体装置。
  9. 前記基板が、アルカリガラスと、その上に形成されたアルカリ拡散防止膜とを含んで構成されている、
    ことを特徴とする請求項６に記載の半導体装置。
  10. 前記アルカリ拡散防止膜が、実質的に透明な絶縁体塗布膜である、
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記絶縁体塗布膜が、金属有機化合物および金属無機化合物の少なくとも一方と溶媒とを含む液体状の塗布膜を乾燥、焼成して得た膜である、
    ことを特徴とする請求項１０に記載の半導体装置。
  12. 基板上にＡｌおよびＺｒを含むゲート電極を形成する工程と、
    非水溶液を用いた陽極酸化法によって、前記ゲート電極の表面を陽極酸化してゲート絶縁膜を形成する工程と、
    前記ゲート電極を取り囲むように絶縁体層を前記基板上に形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  13. 前記ゲート絶縁膜を形成する工程では、２０ｎｍ以上かつ８０ｎｍ以下の厚さを有するゲート絶縁膜を形成する、
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記ゲート電極を形成する工程では、Ｍｇの濃度が質量％で０．０１％以下であり、ＡｌおよびＺｒを含むゲート電極を形成する、
    ことを特徴する請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記ゲート電極を形成する工程では、Ｍｇの濃度が質量％で０．０１％以下であり、かつ、Ｚｒの濃度が質量％で０．０１％超かつ０．１５％以下であり、かつ、ＡｌおよびＺｒを含むゲート電極を形成する、
    ことを特徴する請求項１２又は１３に記載の半導体装置の製造方法。
  16. 前記絶縁体層を前記基板上に設ける工程は、
    前記絶縁体層を構成する材料を前記基板上から前記ゲート電極上を延在するように形成する工程と、
    前記絶縁体層を構成する材料の表面を、酸素を含むプラズマを用いて除去する工程と、
    を含むことを特徴とする請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記絶縁体層を構成する材料の表面を前記プラズマを用いて除去する工程は、
    前記ゲート絶縁膜を露出させる工程と、
    露出した前記ゲート酸化膜を前記プラズマによって改質する工程と、
    を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 請求項１乃至１１のいずれか１項に記載の半導体装置を含むことを特徴とする表示装置。
JP2012555554A 2011-01-31 2011-01-31 半導体装置及びその製造方法 Pending JPWO2012104902A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/000530 WO2012104902A1 (ja) 2011-01-31 2011-01-31 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPWO2012104902A1 true JPWO2012104902A1 (ja) 2014-07-03

Family

ID=46602156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012555554A Pending JPWO2012104902A1 (ja) 2011-01-31 2011-01-31 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8941091B2 (ja)
JP (1) JPWO2012104902A1 (ja)
WO (1) WO2012104902A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9719175B2 (en) 2014-09-30 2017-08-01 Kennametal Inc. Multilayer structured coatings for cutting tools
KR102652258B1 (ko) * 2016-07-12 2024-03-28 에이비엠 주식회사 금속부품 및 그 제조 방법 및 금속부품을 구비한 공정챔버
JP6810410B2 (ja) * 2017-02-27 2021-01-06 地方独立行政法人大阪産業技術研究所 有機絶縁性薄膜、有機トランジスタ、キャパシタおよび有機絶縁性薄膜の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0285826A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 表示パネル
JPH06326130A (ja) * 1993-05-17 1994-11-25 Matsushita Electric Ind Co Ltd 平坦化方法と平坦化素子
JPH07245434A (ja) * 1994-03-02 1995-09-19 Seiko Epson Corp 配線膜の製造方法及び非線形抵抗素子の製造方法及び薄膜トランジスタの製造方法及び半導体装置の製造方法及び配線膜及び非線形抵抗素子及び薄膜トランジスタ及び液晶表示装置及び半導体装置
JPH10319441A (ja) * 1997-03-14 1998-12-04 Fujitsu Ltd 薄膜装置の製造方法及び薄膜装置
JPH1152415A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 液晶表示素子
JP2006210477A (ja) * 2005-01-26 2006-08-10 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法並びに薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタを用いた液晶表示装置及び有機ｅｌ表示装置並びに透明導電積層基板
JP2007043131A (ja) * 2005-07-05 2007-02-15 Tohoku Univ 薄膜トランジスタ、配線板、及びそれらの製造方法
JP2009021621A (ja) * 2001-10-30 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1955396B2 (de) * 1968-11-05 1971-09-30 Elektrolytkondensator und verfahren zu seiner herstellung
US20080217617A1 (en) 2005-07-05 2008-09-11 Zeon Corporation Thin Film Transistor, Wiring Board and Methods of Manufacturing the Same
US20080207077A1 (en) * 2007-02-26 2008-08-28 3M Innovative Properties Company Fabrication of backplanes allowing relaxed alignment tolerance
CN102473644A (zh) 2009-07-31 2012-05-23 国立大学法人东北大学 半导体装置、半导体装置的制造方法、以及显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0285826A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 表示パネル
JPH06326130A (ja) * 1993-05-17 1994-11-25 Matsushita Electric Ind Co Ltd 平坦化方法と平坦化素子
JPH07245434A (ja) * 1994-03-02 1995-09-19 Seiko Epson Corp 配線膜の製造方法及び非線形抵抗素子の製造方法及び薄膜トランジスタの製造方法及び半導体装置の製造方法及び配線膜及び非線形抵抗素子及び薄膜トランジスタ及び液晶表示装置及び半導体装置
JPH10319441A (ja) * 1997-03-14 1998-12-04 Fujitsu Ltd 薄膜装置の製造方法及び薄膜装置
JPH1152415A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 液晶表示素子
JP2009021621A (ja) * 2001-10-30 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2006210477A (ja) * 2005-01-26 2006-08-10 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法並びに薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタを用いた液晶表示装置及び有機ｅｌ表示装置並びに透明導電積層基板
JP2007043131A (ja) * 2005-07-05 2007-02-15 Tohoku Univ 薄膜トランジスタ、配線板、及びそれらの製造方法

Also Published As

Publication number Publication date
WO2012104902A1 (ja) 2012-08-09
US20130307092A1 (en) 2013-11-21
US8941091B2 (en) 2015-01-27

Similar Documents

Publication Publication Date Title
WO2011013600A1 (ja) 半導体装置、半導体装置の製造方法、及び表示装置
US9476137B2 (en) Metal oxide film, laminate, metal member and process for producing the same
JP4289682B2 (ja) エッチング組成物、及び液晶表示装置用アレイ基板の製造方法
TW201425540A (zh) 刻蝕劑組合物、金屬圖案的形成方法和陣列基板的製法
JP2009177102A (ja) 半導体装置の電極の製造方法
JP4199206B2 (ja) 半導体装置の製造方法
TWI611483B (zh) 薄膜電晶體製造方法及薄膜電晶體
WO2012104902A1 (ja) 半導体装置及びその製造方法
US6727138B2 (en) Process for fabricating an electronic component incorporating an inductive microcomponent
US11248306B2 (en) Anodic-oxidation equipment, anodic-oxidation method, and method for producing cathode of anodic-oxidation equipment
TW201843357A (zh) 化學品液、含有鋁之基材之化學處理方法、化學處理完畢之基材、鋁電解電容器用電極材及電容器
CN104332330A (zh) 一种介质层为阳极氧化膜的薄膜电容器的制造方法
JP2017069585A (ja) 酸化物半導体層を含む薄膜トランジスタ
KR101737034B1 (ko) 박막트랜지스터 제조 방법 및 박막트랜지스터
KR102247235B1 (ko) 티타늄막 식각액 조성물
KR20140082419A (ko) 박막 트랜지스터의 어레이 형성 방법
KR102092338B1 (ko) 액정 표시 장치용 어레이 기판의 제조 방법
US20030098767A1 (en) Process for fabricating an electronic component incorporating an inductive microcomponent
KR20130051239A (ko) 식각액 조성물, 금속 패턴의 형성 방법 및 표시 기판의 제조 방법
JP2006186389A (ja) 半導体装置およびその作製方法
JP2021064655A (ja) 配線構造及びターゲット材
JPH11312677A (ja) アルミニウム含有金属の酸化物皮膜形成用化成液
JPH08286209A (ja) 液晶表示装置の製造方法
KR20130016067A (ko) 액정표시장치용 어레이 기판의 제조방법
JP2016066636A (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140519

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141020