JP2006190836A - 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 172
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 11
- 238000002425 crystallisation Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 6
- 230000008025 crystallization Effects 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 197
- 238000000034 method Methods 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 239000010409 thin film Substances 0.000 description 11
- 239000011159 matrix material Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000155 melt Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010453 quartz Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WTKKCYNZRWIVKL-UHFFFAOYSA-N tantalum Chemical compound [Ta+5] WTKKCYNZRWIVKL-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/02162—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors
- H01L31/02164—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers, cold shields for infrared detectors
Abstract
【課題】 本発明は、半導体膜が略平坦に形成されることよって電気特性が改善された半導体素子を含む半導体装置を提供することを目的とする。
【解決手段】 本発明は、第１の主面（１０ａ）と第２の主面（１０ｂ）とを備えた基板と、第１の主面（１０ａ）に形成された溝に配置された遮光膜（１２）と、半導体膜を含む半導体素子（１）と、を備え、遮光膜（１２）は前記第２の主面（１０ｂ）と半導体膜との間に配置されていること、を特徴とする半導体装置を提供するものである。
【選択図】 図１
【解決手段】 本発明は、第１の主面（１０ａ）と第２の主面（１０ｂ）とを備えた基板と、第１の主面（１０ａ）に形成された溝に配置された遮光膜（１２）と、半導体膜を含む半導体素子（１）と、を備え、遮光膜（１２）は前記第２の主面（１０ｂ）と半導体膜との間に配置されていること、を特徴とする半導体装置を提供するものである。
【選択図】 図１
Description
本発明は、半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法に関する。
石英やガラス等の絶縁性の基板上に薄膜半導体装置等のアクティブ素子が形成されたアクティブマトリクス基板を利用して、該半導体装置を画素の駆動に用いるアクティブマトリクス型液晶表示装置やイメージセンサ、ビデオプロジェクタに用いられるライトバルブ等が知られている。
ライトバルブに用いられる薄膜半導体装置には投射光が入射するが、この投射光が直接又は間接的に薄膜半導体装置のチャネル形成領域となる半導体膜に入射すると、この領域において光電変換効果により光リーク電流が発生してしまい、薄膜半導体装置の特性が劣化してしまう。また、画素領域周辺部に光が入射すると、金属配線等でこの光が反射され、画素領域周辺部の回路パターン等が投影表示に映りこんでしまうといった現象が起こることがある。
特開平１１−１９４３６０号公報（特許文献１）には、このような現象を防ぐために、基板と半導体膜との間に遮光膜を形成し、半導体膜や画素周辺領域部への光の入射を防ぐ方法が開示されている。
特開平１１−１９４３６０号公報
しかしながら、基板上に遮光膜を形成すると、上記特許文献１の図６等に示されるように、基板表面と遮光膜表面に段差が生じるので、ここに絶縁膜及び半導体膜を積層すると、これらの膜にも段差が生じてしまう。
このような半導体膜を用いて薄膜半導体装置を形成すると、チャネル形成領域に段差のある素子と、チャネル形成領域が平坦に形成される素子が生じる。チャネル形成領域に段差のある半導体素子は、半導体膜厚、ゲート絶縁膜厚、電界のかかり方等が、平坦な半導体膜を有する半導体素子と異なるため、電気特性も異なってくる。従って、同一基板内に形成された複数の半導体素子間に電気特性のばらつきが生じてしまう。
さらに、半導体膜が平坦に形成されないと、熱処理等を行って溶融化させる場合に、材料が低いところに流れてしまい、半導体膜の厚さが一様でなくなって膜厚の薄い部分が損傷を受けやすくなるという不都合がある。また、このように段差のある構成では、得られた半導体装置を使用してライトバルブ等を製造する場合に光学透過率等の特性が低下するおそれもある。
そこで、本発明の一つは、半導体膜が略平坦に形成されることよって、電気特性が改善された半導体素子を含む半導体装置を提供することである。
上記のような課題を解決するために、本発明に係る半導体装置は、第１の主面と第２の主面とを備えた基板と、前記第１の主面に形成された溝に配置された遮光膜と、半導体膜を含む半導体素子と、を備え、前記遮光膜が前記第２の主面と前記半導体膜との間に配置されていること、を特徴とする。
このような構成によれば、遮光膜は、第１の主面上に積層形成されるのではなく、第１の主面に形成された溝に配置されるので、第１の主面と遮光膜表面に段差が生じるのを防ぐことができる。従って、遮光膜の上方に積層される絶縁膜や半導体膜も段差が生じないように形成することができ、半導体素子の電気特性を向上させることが可能となる。
また、本発明に係る半導体装置は、上記遮光膜の上に形成された絶縁層を備え、この絶縁層が上記第１の主面の一部と接していることが好ましい。これによって、遮光膜と半導体素子とが導通するのを防ぐことができる。なお、このような構成によれば、遮光膜の上に形成された絶縁層が第１の主面の一部と接しても、当該遮光膜が第１の主面に形成された溝に配置されているので、絶縁膜に段差が生じるのを防ぐことができる。
また、本発明に係る半導体装置において、上記遮光膜は、上記第２の主面から入射する光の少なくとも一部を吸収又は反射できるものとすることが好ましい。このような構成によれば、本発明に係る半導体装置をライトバルブ等に用いた場合にも、半導体膜のチャネル形成領域に光が入射するのを防いで、光電変換効果により光リーク電流が発生するのを防止することができる。
また、本発明に係る半導体装置においては、第一の主面のうち絶縁層と接する部分と、絶縁層及び遮光膜の界面との間には略段差がないことが好ましい。このような構成によれば、遮光膜及び第１の主面の両方に跨って形成される絶縁層を、略平坦にすることができる。
上記遮光膜は、半導体膜の全体を覆うように形成されていることが好ましい。このような構成とすれば、遮光膜によって、半導体膜全体を投射光や反射光から遮光することができ、光電変換効果により光リーク電流が発生するのを防ぐことができる。
遮光膜の材料や作製方法によって、広い面積の遮光膜を作製するとクラックが入り易い等の事情がある場合は、上記遮光膜が、少なくとも半導体膜のチャネル形成領域を覆うように形成されていると良い。このような構成によっても、光電変換効果が生じるのを効率よく防ぐことが可能である。
また、本発明は、上述のような本発明に係る半導体装置を備える液晶装置、及び本発明に係る半導体装置を備える電子装置をも提供する。これらは、半導体膜が平坦に形成されることによって優れた特性を得た半導体装置を備える高性能な電気光学装置及び電子装置ある。
本発明に係る半導体装置は、基板の第１の主面に溝を形成する第一工程と、前記溝に遮光膜を形成する第二工程と、前記遮光膜の上方に半導体素子を形成する第三工程と、を含む、半導体装置の製造方法により製造することができる。
このような製造方法によれば、遮光膜は第１の主面上に積層形成されるのではなく、第１の主面に形成された溝の中に配置されるので、第１の主面と遮光膜表面とに段差が生じるのを防ぐことができる。従って、基板及び遮光膜を覆う絶縁膜、それに積層する半導体膜にも、段差を生じるのを防止することが可能となる。
また、本発明に係る半導体装置の製造方法は、さらに、遮光膜の上に前記第１の主面の一部と接する絶縁膜を形成する第四工程を含むことが好ましい。この際、遮光膜及び絶縁層の界面と、第１の主面のうち絶縁層と接している部分との間には、略段差がないことが好ましい。
遮光膜及び絶縁膜の界面と、第１の主面とに略段差がない構成は、例えば、第二工程において、遮光膜の表面と第１の主面との間に略段差がないように形成することにより実現される。
そこで、第二工程は、前記溝、及びその周囲の第１の主面上に遮光膜を形成する工程と、前記溝の周囲において前記第１の主面が露出するまで、前記遮光膜を平坦化する工程と、を含むことが好ましい。このような方法によれば、遮光膜の上面と第１の主面とをより平坦に形成することが可能となる。
また、本発明に係る半導体装置の製造方法では、第一工程が、第１の主面上の溝を形成すべき領域上に開口を有するエッチングマスクを形成する工程と、前記エッチングマスクを介して前記基板をエッチングする工程と、を含み、第二工程が、第一工程において、前記基板に形成された溝内及び前記基板上に残留させた前記エッチングマスク上に遮光膜を形成する工程と、前記エッチングマスクを除去する工程と、を含むことも好ましい。このような方法によれば、いわゆるリフトオフ法によって、レジスト膜とレジスト膜上に形成された遮光膜を容易に除去し、溝内にのみ遮光膜を形成することができる。
また、第三工程の前に、第１の主面と前期遮光膜表面とを略平坦にする第五工程を行えば、絶縁膜及び半導体膜を一層平坦に形成することが可能となって好ましい。
さらに、本発明に係る製造方法によれば、絶縁膜や半導体膜に段差が生じないので、熱処理、特にレーザ光を照射することによって溶融結晶化する処理を行っても、半導体材料が低い方へ流れてしまうことがない。そのため、溶融結晶化させて欠陥が少なく結晶性の良い多結晶珪素膜を半導体膜として得ることができ、半導体素子の電気特性も向上させることができる。
以下、本発明に係る実施の形態について図面を参照しながら説明する。
図１は、本発明の第一の実施形態に係る半導体装置における半導体素子の断面図を示す。本実施形態では、基板上に半導体素子として薄膜トランジスタ（ＴＦＴ）１が配置されたアクティブマトリクス方式の透過型液晶表示装置を例に挙げて説明する。
図１に示すように、ＴＦＴ１は、基板１０上に形成されている。基板１０は、第１の主面１０ａと第２の主面１０ｂとを備え、第１の主面１０ａに形成された溝に遮光膜１２が形成され、遮光膜１２は、第２の主面１０ｂとＴＦＴ１との間に配置されている。遮光膜１２は、第２の主面１０ｂ側（図中の矢印の方向）から入射する光を吸収又は反射して、当該光がＴＦＴ１の半導体膜に照射されるのを防止する。
基板１０としては、例えば、石英、ガラス、シリコン基板等を用いることができるが、光透過性の高い石英が特に好ましい。また、遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｄ等の金属や、金属シリサイド等の金属合金により形成することができる。
本実施形態において、ＴＦＴ１は、第１の主面１０ａ及び遮光膜１２を覆うように形成された絶縁膜１４を介して基板１０上に配置されている。遮光膜１２と絶縁膜１４の界面１５と、第１の主面１０ａとの間には略段差がなく、絶縁膜１４は、略平坦に形成されている。
ＴＦＴ１は、ソース／ドレイン領域２０とチャネル形成領域２１とからなる半導体膜と、これに積層された酸化シリコン膜等からなる絶縁膜１６と、絶縁膜１６上に形成されたゲート電極１８と、絶縁膜１６及びゲート電極１８を覆うように形成された絶縁膜２２と、絶縁膜１６及び２２を貫通するコンタクトホール内に形成されたソース／ドレイン電極２４とから構成されている。
本実施形態においては、遮光膜１２の面積はＴＦＴ１の半導体膜の面積より大きく形成されており、半導体膜の全体に光が入射するのを防ぐことができる。
図２は、本発明の第二の実施形態に係る半導体装置における半導体素子の断面図を示す。本実施形態では、遮光膜３２の面積がＴＦＴ２の半導体膜のチャネル形成領域４１よりわずかに大きく形成されている点を除き、上述した第一の実施形態と同様である。
本実施形態では、半導体膜の一部には光が入射するが、チャネル形成領域４１に光が入射するのを防ぐことができるので、光電変換効果により光リーク電流が発生するのを防止することが可能である。遮光膜の材料によっては、面積が広いとクラックが入りやすくなるので、このような場合には、チャネル形成領域４１のみを光から遮蔽するような上述の構成が有利となる。
次に、本発明に係る半導体装置の製造方法を説明する。製造方法については、第一の実施形態及び第二の実施形態について、略同一の方法とすることができるので、便宜的に第一の実施形態で用いた符号を使用して説明する。
（溝及び遮光膜の形成）
まず、図３（Ａ）に示すように、基板１０の第１の主面１０ａ上にフォトレジスト膜１３を形成する。フォトレジスト膜１３は、遮光膜１２を成膜するための溝を形成すべき領域を含む、より広い領域に形成する。続いて、同図（Ｂ）に示すように、上記溝を形成すべき領域についてフォトレジスト膜１３を除去し開口を形成する。フォトレジスト膜１３の開口の形状は、基板１０側の断面がやや小さくなっている逆テーパー型が好ましい。次に、同図（Ｃ）に示すように、エッチング法によって基板１０に溝を形成する。溝の深さを、遮光膜を形成しやすい厚さ（例えば１００ｎｍ〜５００ｎｍ）と同程度にしておくことによって、第１の主面と遮光膜表面とを平坦に形成しやすくなる。
まず、図３（Ａ）に示すように、基板１０の第１の主面１０ａ上にフォトレジスト膜１３を形成する。フォトレジスト膜１３は、遮光膜１２を成膜するための溝を形成すべき領域を含む、より広い領域に形成する。続いて、同図（Ｂ）に示すように、上記溝を形成すべき領域についてフォトレジスト膜１３を除去し開口を形成する。フォトレジスト膜１３の開口の形状は、基板１０側の断面がやや小さくなっている逆テーパー型が好ましい。次に、同図（Ｃ）に示すように、エッチング法によって基板１０に溝を形成する。溝の深さを、遮光膜を形成しやすい厚さ（例えば１００ｎｍ〜５００ｎｍ）と同程度にしておくことによって、第１の主面と遮光膜表面とを平坦に形成しやすくなる。
溝の形成後、同図（Ｄ）に示すように、溝及びフォトレジスト膜１３上に遮光膜１２を形成する。遮光膜１２としては、例えば、スパッタリング等の方法により形成された、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等を含む金属膜、或いは金属シリサイド等の金属合金膜を用いることができる。続いて、フォトレジスト膜１３を剥離すると、フォトレジスト膜１３上に形成された遮光膜１２もフォトレジスト膜と一緒に除去することができる。いわゆるリフトオフ法である。この結果、図３（Ｅ）に示されるように、基板に形成された溝内の遮光膜１２だけが残される。開口後のフォトレジスト膜１３の形状が逆テーパー型であれば、溝及びフォトレジスト膜１３上に形成された遮光膜が繋がり難いので、リフトオフ法が行い易くなる。
溝の深さと遮光膜の厚さとの差は小さいほど良く、好ましくは５０ｎｍ以下、より好ましくは１０ｎｍ以下、最も好ましくは１ｎｍ以下であり、１ｎｍ以下であれば、半導体膜は略平坦に形成される。溝の深さや遮光膜の膜厚を制御するのが困難で、基板の溝の深さより遮光膜の方が厚く形成されると、フォトレジスト膜を除去した際、第１の主面１０ａと遮光膜１２とに若干段差が生じる。このような場合は、エッチバック法、ＣＭＰ（Chemical Mechanical Polishing）法等によって、表面を平坦化することにより、平坦な半導体膜を形成することが可能となる。
尚、溝及び遮光膜の形成は、図４を参照して以下に説明する方法によっても行うことができる。
まず、図４（Ａ）〜（Ｃ）に示されるように、図３に示す方法と同様の方法で基板１０の第１の主面１０ａに溝を形成する。その後、図４（Ｄ）に示すように、フォトレジスト膜１３を除去する。
次に、溝及び基板１０の全体を覆うように遮光膜１２を形成した後、エッチバック法やＣＭＰ法等の平坦化技術により、溝以外の部分に形成された遮光膜を除去して、基板１０の第１の主面１０ａを露出させる。こうして、同図（Ｅ）に示すように、第１の主面１０ａと略段差無く、基板１０に埋め込まれるように遮光膜１２が形成される。
（半導体素子の形成）
次に、再度図１を参照して、半導体素子形成工程を説明する。
次に、再度図１を参照して、半導体素子形成工程を説明する。
まず、遮光膜１２が埋め込まれるように形成された基板１０に、絶縁膜１４として酸化シリコン膜を形成する。酸化シリコン膜は、例えば、プラズマ化学気相堆積法（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、あるいはスパッタリング法等の物理気相堆積法により形成し、厚さ数１００ｎｍ程度とする。
続いて、半導体膜として非晶質シリコン膜を形成する。さらに、この非晶質シリコン膜を結晶化させることによって、半導体装置の電気特性を向上させることが可能である。結晶化の方法としては、例えば固相成長法や溶融結晶化法が挙げられる。固相成長法は、窒素などの不活性ガス雰囲気中で５００℃〜７００℃程度の温度で数時間のアニールを行う方法であり、半導体膜は固相のまま結晶化される。しかしながら、一般に固相成長法により結晶化されたシリコン膜は欠陥が多く、本発明においては溶融結晶化法を用いることが好ましい。
溶融結晶化法は、半導体膜を溶融・固化させて結晶化する方法であり、レーザ光を照射して溶融するレーザアニール法が一般的である。上述したように、従来法、すなわち基板上に遮光膜を積層する方法（図７（Ａ）参照）によると、遮光膜７２は基板７０の第１の主面７０ａ上に形成されるので、遮光膜７２及び絶縁膜７４の界面７５と、第１の主面７０ａとの間には段差が生じる。この状態で半導体膜７６にレーザ光を照射すると、溶融された半導体膜が低い方に流れて固化するため、半導体膜の膜厚が場所によって異なるという現象が生じていた（図７（Ｂ）参照）。また、一般的なレーザアニール法では、半導体膜にレーザ光を繰り返し照射する。一度目の照射で半導体膜に膜厚薄い部分が生じると、その部分への二度目の照射は最適条件からずれた条件で行うことになり、半導体膜が損傷してしまう場合がある。また、レーザ光照射条件を予め薄い膜厚に最適化しておくと、厚い部分において結晶化が不十分になる。
これに対し、本発明に係る方法によれば、絶縁膜１４及び半導体膜は略平坦に形成されるためこのような現象が起こらず、均質かつ高性能な半導体膜を得ることができる。
半導体膜に照射するレーザ光としては、パルスレーザ光が好ましく、具体的には光の波長約２４８ｎｍのＫｒＦエキシマレーザ光、波長約３０８ｎｍのＸｅＣｌエキシマレーザ光、波長約５３２ｎｍのＮｄ：ＹＡＧレーザ光の第二高調波とＮｄ：ＹＶＯ4レーザ光の第二高調波、波長約２６６ｎｍのＮｄ：ＹＡＧレーザ光の第四高調波とＮｄ：ＹＶＯ4レーザ光の第四高調波等を用い、例えばパルス幅３０ｎｓｅｃ、エネルギー密度０．４〜１．５Ｊ／ｃｍ2として、照射するとよい。これらの光を半導体膜に照射すると、半導体膜は溶融・固化し、結晶化する。
半導体膜を結晶化した後、パターニングし、ＴＦＴの形成に不要となる部分を除去する。こうして必要な形状に成型された半導体膜を得ることができる。
次に、絶縁膜１４及び半導体膜の上に酸化シリコン膜１６を形成する。酸化シリコン膜１６は、例えばシリコン膜を熱酸化又はプラズマ酸化して形成できる。これらの方法を用いれば、半導体膜と酸化シリコン膜の界面準位密度を低くできるが、半導体膜が薄くなったり、酸化レートが低い為に酸化シリコン膜を厚く形成できなかったりする。酸化シリコン膜１６は、電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＣＶＤ法）又はＰＥＣＶＤ法によっても形成できる。熱酸化やプラズマ酸化を行った後に、ＣＶＤ法によって酸化シリコン膜を形成すれば、半導体膜と酸化シリコン膜の界面準位密度を低くでき、且つ酸化シリコン膜厚を所望の膜厚に形成できる。この酸化シリコン膜１６はＴＦＴのゲート絶縁膜として機能するものである。半導体膜が平坦であるので、その上に形成されるゲート絶縁膜としての酸化シリコン膜１６も平坦になる。よって、遮光膜の有無に関わらず、ゲート絶縁膜を平坦に形成できる。
続いて、酸化シリコン膜１６上にタンタル又はアルミニウムの金属薄膜をスパッタリング法により形成した後、パターニングすることによって、ゲート電極１８を形成する。ゲート電極形成後のプロセス最高温度が１０００℃程度で、ゲート電極に金属薄膜が使えない場合には、不純物イオンが注入された多結晶シリコン膜を用いてゲート電極を形成する。半導体膜とゲート絶縁膜が平坦であるので、その上に形成されるゲート電極１８も平坦になる。よって、遮光膜の有無に関わらず、ゲート電極を平坦に形成できる。
次に、このゲート電極１８をマスクとしてドナー又はアクセプターとなる不純物イオンを打ち込み、ソース／ドレイン領域２０とチャネル形成領域２１をゲート電極１８に対して自己整合的に作製する。ＮＭＯＳトランジスタを作製する場合、例えば、不純物元素としてリン（Ｐ）を１×１０16ｃｍ-2の濃度でソース／ドレイン領域２０に打ち込む。その後、ＸｅＣｌエキシマレーザを照射エネルギー密度４００ｍＪ／ｃｍ2程度で照射するか、２５０℃〜１０００℃程度の温度で熱処理することにより不純物元素の活性化を行う。
次に、酸化シリコン膜１６及びゲート電極１８の上面に、酸化シリコン膜２２を形成する。酸化シリコン膜２２は、例えば、ＰＥＣＶＤ法で約５００ｎｍの膜厚として形成することができる。次に、ソース／ドレイン領域２０に至るコンタクトホールを酸化シリコン膜１６、２２に開けて、コンタクトホール内及び酸化シリコン膜２２上のコンタクトホールの周縁部にソース／ドレイン電極２４を形成する。ソース／ドレイン電極２４は、例えばスパッタリング法によりアルミニウムを堆積して形成するとよい。また、ゲート電極１８に至るコンタクトホールを酸化シリコン膜２２に開けて、ゲート電極１８用の端子電極を形成する（図示せず）。以上で、本発明に係る半導体素子としてＴＦＴ１が形成される。
（液晶装置）
図５に、本発明に係る液晶装置の例として液晶表示装置１００を示す。
図５に、本発明に係る液晶装置の例として液晶表示装置１００を示す。
図５に示すように、液晶装置１００は、ＴＦＴ１が形成された側の素子基板５２と対向基板５３とが対向配置され、これらの素子基板（アクティブマトリクス基板）５２と対向基板５３との間に誘電率異方性が正の液晶からなる液晶層（図示省略）が封入されている。
液晶表示装置１００は、互いに交差してなる多数のソース線（走査線）５４及び多数のゲート線（データ線）５５を有する画素回路が形成された表示画素領域と、これらソース線５４及びゲート線５５に駆動信号をそれぞれ供給するための駆動回路が形成された駆動回路領域とから構成されている。
素子基板５２の内面側に配された各ソース線５４と各ゲート線５５の交差部には、対応する各画素電極５７（負荷）のスイッチング動作を行うＴＦＴ１が形成されている。別言すると、マトリクス状に配置された各画素に１つのＴＦＴ１と１つの画素電極５７とが設けられている。また、対向基板５３の内面側全面には、多数の画素がマトリクス状に配列されてなる表示画素領域の全体にわたって一つの共通電極５８が形成されている。
一方、ＴＦＴ１に接続された画素の駆動を制御する駆動回路（ソースドライバ）６０、６１は、ＴＦＴ１と同様に素子基板５２の内面側に形成されており、図示せぬ多数のＴＦＴを含んで構成されている。この駆動回路６０、６１には、制御回路（図示略）から制御信号が供給されており、この制御信号に基づいて各ＴＦＴ１を駆動するための駆動信号（走査信号）を生成する。また、ＴＦＴ１に接続された画素の駆動を制御するためのもう一つの駆動回路（ゲートドライバ）６２、６３も駆動回路６０、６１と同様、多数のＴＦＴを含んで構成され、供給される制御信号から各ＴＦＴ１を駆動するための駆動信号（データ信号）を生成する。
（電子機器）
図６は、本発明に係る電子機器の例を示す図である。本発明に係る電子機器は、上述のようにＴＦＴを形成して得られた、本発明に係る半導体装置であるアクティブマトリクス基板を備えることを特徴とする。
図６は、本発明に係る電子機器の例を示す図である。本発明に係る電子機器は、上述のようにＴＦＴを形成して得られた、本発明に係る半導体装置であるアクティブマトリクス基板を備えることを特徴とする。
図６（ａ）は本発明の製造方法によって製造される半導体装置等が搭載された携帯電話の例であり、当該携帯電話２３０は、液晶表示装置（表示パネル）１００、アンテナ部２３１、音声出力部２３２、音声入力部２３３及び操作部２３４を備えている。本発明の半導体装置の製造方法は、例えば表示パネル１００や内蔵される集積回路に設けられる半導体装置の製造に適用される。図６（ｂ）は本発明の製造方法によって製造される半導体装置等が搭載されたビデオカメラの例であり、当該ビデオカメラ２４０は、電気光学装置（表示パネル）１００、受像部２４１、操作部２４２及び音声入力部２４３を備えている。本発明の半導体装置の製造方法は、例えば表示パネル１００や内蔵される集積回路に設けられる半導体装置の製造に適用される。
図６（ｃ）は本発明の製造方法によって製造される半導体装置等が搭載された携帯型パーソナルコンピュータの例であり、当該コンピュータ２５０は、電気光学装置（表示パネル）１００、カメラ部２５１及び操作部２５２を備えている。本発明の半導体装置の製造方法は、例えば表示パネル１００や内蔵される集積回路に設けられる半導体装置の製造に適用される。図６（ｄ）は本発明の製造方法によって製造される半導体装置等が搭載されたヘッドマウントディスプレイの例であり、当該ヘッドマウントディスプレイ２６０は、電気光学装置（表示パネル）１００、バンド部２６１及び光学系収納部２６２を備えている。本発明の半導体装置の製造方法は、例えば表示パネル１００や内蔵される集積回路に設けられる半導体装置の製造に適用される。
図６（ｅ）は本発明の製造方法によって製造される半導体装置等が搭載されたリア型プロジェクターの例であり、当該プロジェクター２７０は、電気光学装置（光変調器）１００、光源２７２、合成光学系２７３、ミラー２７４、２７５を筐体２７１内に備えている。本発明の半導体装置の製造方法は、例えば光変調器１００や内蔵される回路に設けられる半導体装置の製造に適用される。図６（ｆ）は本発明の製造方法によって製造される半導体装置等が搭載されたフロント型プロジェクターの例であり、当該プロジェクター２８０は、電気光学装置（画像表示源）１００及び光学系２８１を筐体２８２内に備え、画像をスクリーン２８３に表示可能になっている。本発明の半導体装置の製造方法は、例えば画像表示源１００や内蔵される集積回路に設けられる半導体装置の製造に適用される。
上記例に限らず本発明に係る半導体装置の製造方法は、あらゆる電子機器の製造に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。
なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々に変形、変更実施が可能である。例えば、上述した実施形態では、半導体膜の一例として珪素膜を採り上げて説明していたが、半導体膜はこれに限定されるものではない。また、上述した実施形態では、本発明に係る半導体装置の一例として、ＴＦＴ（半導体素子）を備えるアクティブマトリクス基板を採り上げて説明していたが、半導体装置はこれに限定されるものではなく、他の素子（例えば、薄膜ダイオード等）を備えるものであってもよい。また、ＴＦＴとして、トップゲート型の構造を例示したが、ボトムゲート型のＴＦＴも同様に用いることができる。
１０、３０、７０…基板、１０ａ、３０ａ、７０ａ…第１の主面、１０ｂ、３０ｂ、７０ｂ…第２の主面、１２、３２、７２…遮光膜、１４、１６、２２、３４、３６、４２、７４…絶縁膜、１５、７５…界面、１８、３８…ゲート電極、２０、４０…ソース／ドレイン領域、２１、４１…チャネル形成領域、７６…半導体膜、２４、４４…ソース／ドレイン電極、１３…フォトレジスト膜、５２…素子基板、５３…対向基板、５４…走査線、５５…ゲート線、５８…共通電極、６０、６１、６２、６３…駆動回路
Claims (17)
- 第１の主面と第２の主面とを備えた基板と、
前記第１の主面に形成された溝に配置された遮光膜と、
半導体膜を含む半導体素子と、を備え、
前記遮光膜は前記第２の主面と前記半導体膜との間に配置されていること、
を特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
さらに前記遮光膜の上に形成された絶縁層を備え、
前記絶縁層は前記第１の主面の一部と接していること、
を特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記遮光膜は前記第２の主面から入射する光の少なくとも一部を吸収又は反射すること、
を特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記第１の主面の前記一部と、前記絶縁層及び前記遮光膜の界面との間には略段差がないこと、
を特徴とする半導体装置。 - 請求項１から４のいずれか１項に記載の半導体装置において、
前記遮光膜が、前記半導体膜の全体を覆うように形成されていること、
を特徴とする半導体装置。 - 請求項１から４のいずれか１項に記載の半導体装置において、
前記遮光膜が、少なくとも前記半導体膜のチャネル形成領域を覆うように形成されていること、
を特徴とする半導体装置。 - 請求項１から６のいずれか１項に記載の半導体装置を備える液晶装置。
- 請求項１から６のいずれか１項に記載の半導体装置を備える電子装置。
- 基板の第１の主面に溝を形成する第一工程と、
前記溝に遮光膜を形成する第二工程と、
前記遮光膜の上方に半導体素子を形成する第三工程と、を含む、半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記遮光膜の上に前記第１の主面の一部と接する絶縁層を形成する第四工程を含み、
前記遮光膜及び前記絶縁層の界面と、前記第１の主面の前記一部との間には略段差がないこと、
を特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記第二工程では、前記遮光膜を、その表面と前記第１の主面との間に略段差がないように形成すること、
を特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記第二工程は、
前記溝、及びその周囲の第１の主面上に遮光膜を形成する工程と、
前記溝の周囲において前記第１の主面が露出するまで、前記遮光膜を平坦化する工程と、を含むこと、
を特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記第一工程は、
前記第１の主面の前記溝を形成すべき領域上に開口を有するエッチングマスクを形成する工程と、
前記エッチングマスクを介して前記基板をエッチングする工程と、を含み、
前記第二工程は、
前記第一工程において、前記基板に形成された溝内及び前記基板上に残留させた前記エッチングマスク上に遮光膜を形成する工程と、
前記エッチングマスクを除去する工程と、を含むこと、
を特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記第三工程の前に、前記第１の主面と前記遮光膜表面とを略平坦にする第五工程をさらに含むこと、
を特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記第三工程は、
前記基板及び前記遮光膜上に半導体膜を形成する工程と、
熱処理によって前記半導体膜を改質する工程と、を含むこと、
を特徴とする半導体装置の製造方法。 - 請求項１５に記載の半導体装置の製造方法において、
前記半導体膜を改質する工程は、熱処理によって前記半導体膜を溶融結晶化する工程であること、
を特徴とする半導体装置の製造方法。 - 請求項１５に記載の半導体装置の製造方法において、
前記熱処理は、前記半導体膜にレーザ光を照射することによって行われること、
を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005001796A JP4433404B2 (ja) | 2005-01-06 | 2005-01-06 | 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法 |
| US11/296,407 US20060145281A1 (en) | 2005-01-06 | 2005-12-08 | Semiconductor device, liquid crystal device, electronic apparatus, and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005001796A JP4433404B2 (ja) | 2005-01-06 | 2005-01-06 | 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006190836A true JP2006190836A (ja) | 2006-07-20 |
| JP4433404B2 JP4433404B2 (ja) | 2010-03-17 |
Family
ID=36639442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005001796A Expired - Fee Related JP4433404B2 (ja) | 2005-01-06 | 2005-01-06 | 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060145281A1 (ja) |
| JP (1) | JP4433404B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019219531A (ja) * | 2018-06-20 | 2019-12-26 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP2020126250A (ja) * | 2020-03-30 | 2020-08-20 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP2020134611A (ja) * | 2019-02-15 | 2020-08-31 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| JP2021071513A (ja) * | 2019-10-29 | 2021-05-06 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法および電子機器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080081605A (ko) * | 2007-03-06 | 2008-09-10 | 삼성전자주식회사 | 절연 모기판에 얼라인 마크를 형성하는 단계를 포함하는액정 표시 장치의 제조 방법 |
| KR20160028587A (ko) * | 2014-09-03 | 2016-03-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치 |
| CN107342375B (zh) * | 2017-08-21 | 2019-05-31 | 深圳市华星光电半导体显示技术有限公司 | 柔性显示面板的制作方法及柔性显示面板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042855A (ja) * | 1983-08-19 | 1985-03-07 | Hitachi Ltd | 半導体装置 |
| JPH0777264B2 (ja) * | 1986-04-02 | 1995-08-16 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
-
2005
- 2005-01-06 JP JP2005001796A patent/JP4433404B2/ja not_active Expired - Fee Related
- 2005-12-08 US US11/296,407 patent/US20060145281A1/en not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019219531A (ja) * | 2018-06-20 | 2019-12-26 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| US10838263B2 (en) | 2018-06-20 | 2020-11-17 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US11126039B2 (en) | 2018-06-20 | 2021-09-21 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP2020134611A (ja) * | 2019-02-15 | 2020-08-31 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| US10948786B2 (en) | 2019-02-15 | 2021-03-16 | Seiko Epson Corporation | Electro-optical device, electronic apparatus, and method for manufacturing electro-optical device |
| JP2021071513A (ja) * | 2019-10-29 | 2021-05-06 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法および電子機器 |
| JP2020126250A (ja) * | 2020-03-30 | 2020-08-20 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4433404B2 (ja) | 2010-03-17 |
| US20060145281A1 (en) | 2006-07-06 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080630 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090610 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091204 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140108 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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