KR100360873B1 - 박막트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터(이하, TFT라 한다) 제조방법에 관한 것으로, 반도체 기판 상에 반도체 섬을 형성하는 공정과; 상기 반도체 섬을 포함한 기판 전면에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막 상에 T형 게이트를 형성하는 공정과; 상기 T형 게이트를 마스크로 상기 반도체 섬 내에 이온주입영역을 형성하는 공정과; 상기 T형 게이트가 형성된 패턴 전면에 층간절연막을 형성한 후, 이를 선택식각하여 상기 이온주입영역의 소정부분 드러나도록 콘택 홀을 형성하는 공정 및; 상기 콘택 홀에 소오스/드레인 전극을 형성하는 공정을 구비하여 소자 제조를 완료함으로써, 감광막 패턴 형성 공정 없이도 자기정렬에 의해 오프-셋(off-set) 구조의 박막트랜지스터를 제조할 수 있게 되어 소자 제조에 있어서의 정밀도를 향상시킬 수 있을 뿐 아니라 동시에 종래 오프-셋 구조에서 정렬(allign) 불량으로 인해 야기되던 소오스/드레인의 비대칭 구조를 방지할 수 있으며, 또한 상기 공정을 액정표시장치의 픽셀(pixel) 구동을 TFT에도 적용할 수 있는 잇점을 가진다.
Description
본 발명은 박막트랜지스터(thin film transistor:이하, TFT라 한다) 제조방법에 관한 것으로, 특히 자기정렬(self align) 방식으로 제조된 오프-셋(off-set) 구조의 TFT 제조방법에 관한 것이다.
제1도의 (가) 내지 (마)에는 종래 일반적으로 사용되어 오던 감광막 패터닝(patterning) 공정을 이용하는 오프-셋 구조의 TFT 제조방법을 나타낸 공정수순도가 도시되어 있다.
상기 공정수순도를 참조하여 그 제조공정을 간략하게 살펴보면, 먼저 제1도의 (가)에 도시된 바와 같이 석영기판(10) 상에 반도체막을 증착한 뒤 소정 패턴을 가지도록 식각처리하여 반도체 섬(12)을 형성하고, 제1도의 (나)에 도시된 바와 같이 상기 반도체 섬(12)을 포함한 석영기판(10) 상에 게이트 절연막(14)을 증착한다.
그후, 제1도의 (다)에 도시된 바와 같이 상기 게이트 절연막(14) 상에 소정 패턴의 게이트 전극(16)을 형성한다.
이어서, 상기 게이트 전극(16)을 포함한 게이트 절연막(14) 상에 이온주입시 마스크로 사용될 감광막을 증착한 후 이를 소정 패턴으로 식각처리하여 제1도의 (라)에 도시된 바와 같은 감광막 패턴(18)을 형성하고, 상기 감광막 패턴(18)을 마스크로 n형 혹은 p형 도판트인 인 또는 보론을 이온주입하여 반도체 섬(12) 내에 n형 또는 p형 영역(20)을 형성한 뒤, 상기 감광막 패턴(18)을 제거한다.
그 다음, 제1도의 (마)에 도시된 바와 같이 게이트 전극(16)을 포함한 상기 게이트 절연막(14) 상에 층간절연막(22)을 증착한 후 게이트 절연막(14)의 표면 일부가 드러나도록 상기 층간절연막(22)을 제거하여 콘택 홀(contact hole)을 형성한다. 이어, 상기 패턴 전면에 소오스/드레인 금속막을 증착하고, 이를 소정 패턴으로 식각하여 소오스/드레인 전극(24)을 형성함으로써 TFT 제조를 완료한다.
그러나, 상기 공정에 의해 제조된 TFT는 언급된 바와 같이 감광막 패턴을 이용하여 오프-셋 구조를 형성함에 따라 게이트 전극과 이온주입 마스크인 감광막 패턴의 정렬(align)이 정확하게 이루어지지 않을 경우, 소오스와 드레인이 비대칭하게 형성되는 문제점이 발생하게 된다.
이를 보완하기 위해서는 정렬자(aligner)의 정밀성(accuracy)을 고려하여 오프-셋 길이를 늘려 주어야 하는데, 이러한 경우에는 또한 온-전류(on-current)가 낮아지는 문제점이 야기된다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 감광막 패턴 형성공정 없이도 T형 게이트를 이용한 자기정렬에 의해 오프-셋 구조의 TFT를 제조할 수 있게 한 TFT 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 TFT 제조방법은 반도체기판 상에 반도체 섬을 형성하는 공정과; 상기 반도체 성을 포함한 기판 전면에 게이트 절연막을 형성하는 공정과: 상기 게이트 절연막 상에 T형 게이트를 형성하는 공정과; 상기 T형 게이트를 마스크로 상기 반도체 섬 내에 이온주입영역을 형성하는 공정과; 상기 T형 게이트가 형성된 패턴 전면에 층간절연막을 형성한 후, 이를 선택 식각하여 상기 이온주입영역의 소정부분이 드러나도록 콘택 홀을 형성하는 공정과; 상기 콘택 홀에 소오스/드레인 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2도의 (가) 내지 (바)는 T형 게이트를 이용한 본 발명에 따른 오프-셋 구조의 TFT 제조방법을 나타낸 공정수순도를 도시한 것으로, 자기정렬 방식에 의해 소자를 제조하는데 그 촛점을 두고 있다.
상기 도면을 이용하여 그 제조공정을 보다 상세히 살펴보면, 다음과 같다.
먼저, 제2도의 (가)에 도시된 바와 같이 석영이나 유리와 같은 절연성 투명기판(100) 위에 화학기상증착(CVD)법을 이용하여 반도체막을 증착하고, 이를 소정 패턴을 가지도록 식각하여 반도체 섬(102)을 형성한 후, 그 위에 제2도의 (나)에 도시된 바와 같이 게이트 절연막(104)을 형성한다.
그후, 제2도의 (다)에 도시된 바와 같이 상기 게이트 절연막(104) 상에 도프드-Si막(106), 예컨대, n+다결정 Si막을 화학기상증착법을 이용하여 2500Å 두께로 형성한 다음, 상기 도프드-Si막(106) 상에 스퍼터법으로 WSi2.2막(108)을 1500Å 두께로 형성한다.
이어서, SF6와 Cl2가스를 이용하여 상기 WSi2.2막(108) 및 도프드-Si막(106)을 건식식각하여 제2도의 (라)에 도시된 바와 같은 T형 게이트를 형성하고, 상기 T형 게이트를 마스크로 n형 또는 p형 도판트를 4*10-15cm-2이상의 높은 도우즈(dose)로 이온주입하여 상기 반도체 섬(102) 내에 n형 영역 또는 p형 영역(110)을 형성한후, 상기 기판(100) 상의 게이트 절연막(104)을 식각한다.
이때 상기 WSi막의 경우, 인 이온의 Rp(projection range)는 Si막의 Rp값의 1/2 이하이므로 120 KeV 이하에서 충분히 마스크 역할을 할 수 있다.
그 다음, 제2도의 (마)에 도시된 바와 같이 상기 패턴 상에 층간절연막(112)을 증착하고, 상기 n형 영역 또는 p형 영역(110)의 표면 일부가 드러나도록 상기 층간 절연막(112)을 선택식각하여 콘택 홀을 형성한다.
이후, 상기 콘택 홀을 포함한 층간절연막(112) 전면에 소오스/드레인 금속막을 증착하고, 이를 제2도의 (바)에 도시된 바와 같이 식각하여 상기 콘택 홀에 소오스/드레인 전극(114)을 형성함으로써 오프-셋 구조의 TFT 제조를 완료한다.
한편, 제3도에는 상기 제조공정의 결과로서, SF6와 Cl2가스를 이용하여 상기 WSi2.2막(108) 및 도프트-Si막(106)을 식각했을 때의 WSi/n+폴리 실리콘/산화막의 단면 SEM 사진이 도시되어 있다.
상술한 바와 같이 본 발명에 의하면, 감광막 패턴 형성 공정 없이도 자기정렬에 의해 오프-셋(off-set) 구조의 박막트랜지스터를 제조할 수 있게 되어 소자 제조에 있어서의 정밀도를 향상시킬 수 있을 뿐 아니라 동시에 종래 오프-셋 구조에서 정렬(align) 불량으로 인해 야기되던 소오스/드레인의 비대칭 구조를 방지할 수 있으며, 또한 상기 공정을 액정표시장치의 픽셀(pixel) 구동용 TFT에도 적용할 수 있는 이점을 가진다.
제1도의 (가) 내지 (마)는 종래 기술에 따른 박막트랜지스터 제조방법을 도시한 공정수순도,
제2도의 (가) 내지 (바)는 본 발명에 따른 박막트랜지스터 제조방법을 도시한 공정수순도,
제3도는 본 발명에 따른 박막트랜지스터의 WSi/n+폴리 실리콘 /산화막의 식각 단면을 도시한 SEM 사진.
****** 도면의 주요부분에 대한 부호의 설명 ******
100; 반도체기판 102: 반도체 섬
104; 게이트 절연막 106; 도프드-Si막
108; WSi2.2막 110; n형 또는 p형 영역
112; 층간절연막 114; 소오스/드레인 전극
Claims (5)
- 반도체기판 상에 반도체 섬을 형성하는 공정과; 상기 반도체 섬을 포함한 기판 전면에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막 상에 도프드-Si막 및 WSi2.2막의 T형 게이트를 형성하는 공정과; 상기 T형 게이트를 마스크로 상기 반도체 섬 내에 이온주입영역을 형성하는 공정과; 상기 T형 게이트가 형성된 패턴 전면에 층간절연막을 형성한 후, 그 층간절연막을 선택식각하여 상기 이온주입영역의 소정부분이 드러나도록 콘택 홀을 형성하는 공정과: 상기 콘택 홀에 소오스/드레인 전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 T형 게이트는 상기 게이트 절연막 상에 화학기상증착법으로 도프드- Si막을 증착하는 공정과; 상기 도프드-Si막 상에 스퍼터법으로 WSi2.2막을 증착하는 공정과; SF6및 Cl2가스를 이용하여 상기 도프드-Si 막 및 WSi2.2막을 건식식각하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 도프드-Si막은 2500Å 두께로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 WSi2.2막은 1500Å 두께로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 도프드-Si막은 n+다결정 Si으로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
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| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
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