JPH0818065A

JPH0818065A - 絶縁ゲイト型半導体装置の作製方法

Info

Publication number: JPH0818065A
Application number: JP19127595A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Yasuhiko Takemura; 保彦竹村; Kouyuu Chiyou; 宏勇張
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-07-03
Filing date: 1995-07-03
Publication date: 1996-01-19

Abstract

(57)【要約】【目的】ＯＦＦ電流を低減するための構造を有する薄
膜状絶縁ゲイト型半導体装置を作製する。【構成】絶縁基板上の絶縁被膜中にリンまたはホウ素
の不純物を含ませ、熱処理により、絶縁被膜上のチャネ
ルとなる半導体層中へリンまたはホウ素の不純物を拡散
させる方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＯＮ電流とＯＦＦ電流
の比率（ＯＮ／ＯＦＦ比）が大きく、特にＯＦＦ電流が
少ない薄膜状絶縁ゲイト半導体装置、特に薄膜トランジ
スタ（ＴＦＴ）に関する。

【０００２】

【従来の技術】最近、絶縁基板上に、薄膜状のチャネル
領域を有する絶縁ゲイト型の半導体装置の研究がなされ
ている。特に、薄膜状の絶縁ゲイトトランジスタ、いわ
ゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されてい
る。これらは、液晶等の表示装置において、マトリクス
構造を有するものの各画素の制御用に利用することが目
的であり、利用する半導体の材料・結晶状態によって、
アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴと
いうように区別されている。もっとも、最近では多結晶
シリコンとアモルファスの中間的な状態を呈する材料も
利用する研究がなされている。これは、セミアモルファ
スといわれ、アモルファス状の組織に小さな結晶が浮か
んだ状態であると考えられている。

【０００３】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが
用いられており、これは、例えば高集積度ＳＲＡＭにお
いて、負荷トランジスタとして使用される。この場合に
は、アモルファスシリコンＴＦＴを用いることはほとん
どない。

【０００４】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＴＦＴ）を作製することができず、した
がって、Ｎチャネル型ＴＦＴ（ＮＴＦＴ）と組み合わせ
て、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することが
できない。

【０００５】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶のアクティブマトリクスのトランジス
タのように、それほどの高速動作が要求されず、一方の
導電型だけで十分であり、かつ、電荷保持能力の高いＴ
ＦＴが必要とされる用途に利用されている。

【０００６】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ²／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ²／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。

【０００７】また、多結晶シリコンでは、ＮＴＦＴだけ
でなく、ＰＴＦＴも同様に得られるのでＣＭＯＳ回路を
形成することが可能で、例えば、アクティブマトリクス
方式の液晶表示装置においては、アクティブマトリクス
部分のみならず、周辺回路（ドライバー等）をもＣＭＯ
Ｓの多結晶ＴＦＴで構成する、いわゆるモノリシック構
造を有するものが知られている。

【０００８】前述のＳＲＡＭに使用されるＴＦＴもこの
点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、
これを負荷トランジスタとして用いている。

【０００９】しかしながら、一般に多結晶ＴＦＴはアモ
ルファスＴＦＴに比べて、電界移動度が大きな分だけ、
ＯＦＦ電流が大きく、アクティブマトリクスの画素の電
荷を保持する能力には劣っていた。従来は画素の大きさ
が数１００μｍ角で、画素容量が大きかったために特に
問題となることはなかったが、最近では、高精細化とと
もに画素の微細化が進み、画素容量が小さくなり、安定
なスタティック表示をおこなうのに不十分となってい
る。また、ＳＲＡＭに用いる場合においても、ＯＦＦ電
流が大きい場合には消費電力が大きくなった。

【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
多結晶ＴＦＴはセルフアラインプロセスが採用できるた
め、寄生容量が著しく抑えられるという特徴を持つ。

【００１１】すなわち、従来の多結晶ＴＦＴは図２に示
すように、ほぼ同じ厚さのソース領域２０４とドレイン
領域２０２、チャネル領域２０３が基板２０１上に形成
され、セルフアラインプロセスを採用して作製されたＴ
ＦＴでは、チャネル領域（活性層）２０３はゲイト電極
２０５とほぼ同じ形状に形成された。図において、２０
６は層間絶縁物であり、２０７、２０８はそれぞれドレ
イン電極、ソース電極である。

【００１２】

【発明が解決しようとする課題】このような多結晶ＴＦ
Ｔの利点に対して、いくつかの問題点も指摘されてい
る。そのうちの一つである、ＯＦＦ電流の問題に対して
は、いくつかの解決法が提案されている。その一つは、
活性化領域を薄くする方法である。こうすることによっ
て、ＯＦＦ電流が小さくなることが報告されている。例
えば、チャネル領域の厚さを２５ｎｍとすることによっ
て、ＯＦＦ電流が１０^-13Ａ以下にできることが知られ
ている。しかしながら、薄い半導体膜を結晶化させるこ
とは非常に難しく、容易に結晶化しないことが知られて
いる。すなわち、十分な結晶度を得て、実用に耐える電
界移動度を有する活性化領域（チャネル領域）を形成す
るには高温でアニールするか、長時間のアニールをおこ
なうかという方法が必要とされる。高温アニールを採用
する場合には、基板としては石英のような耐熱性のある
材料が求められる。しかしながら、石英基板は、特に大
面積のものは非常に高価であり、コスト的に問題があ
る。また、長時間のアニールをおこなうこともスループ
ットの低下をもたらし、やはりコスト的に難がある。

【００１３】一方、活性層を薄くすることはソース／ド
レイン領域も薄くすることにつながる。すなわち、通常
の作製方法ではソース／ドレインも活性領域も同時に作
製された半導体膜から形成され、同じ厚さを有するから
である。このことはソース／ドレイン領域の抵抗が大き
くなることにつながる。

【００１４】そのためには、ソース／ドレイン領域の大
部分を厚くなるように別に形成する方法が採用される
が、そのことはマスクプロセスを余分に追加することで
あり、歩留りの点から好ましくない。

【００１５】また、本発明人等の知見によると、活性層
が５０ｎｍ以下のＴＦＴでは、ＭＯＳしきい値電圧の絶
対値が小さく、したがって、このようなＴＦＴでＣＭＯ
Ｓを作製すると、動作が極めて不安定となる。

【００１６】一方、活性化層を厚くするとＯＦＦ電流が
大きくなるが、その大きさは活性層の厚さに比例するも
のでなく、したがって、何らかの要因によってＯＦＦ電
流が非線型的に大きくなるものと考えられる。活性層の
厚さが１００ｎｍであるＴＦＴの特性の例を図３（Ａ）
に示す。これは、ゲイト酸化膜の厚さが１５０ｎｍであ
り、活性層は減圧ＣＶＤ（ＬＰＣＶＤ）法によって形成
され、６００℃で２４時間アニールされたものである。
ソース／ドレイン間の電圧は１Ｖである。図に示すよう
にＯＮ電流は大きいが、ＯＦＦ電流も大きい。しかも、
ゲイト電極に逆バイアスを印加するとコブ状の異常な特
性を示す。

【００１７】活性層が厚い場合には、活性層の結晶性は
良く、電界移動度の大きなＴＦＴが得られる。特別な高
温や長時間のアニールが必要とされることはない。本発
明人等の研究の結果、活性層の厚いＴＦＴのＯＦＦ電流
の大部分は、図２に矢印２０９で示されるように活性層
の基板側の部分を経由してバイパス的に流れることが明
らかにされた。理想的なＯＦＦ電流をＩ_OFF、ＯＮ電流
をＩ_ONとした場合には、ＴＦＴのＯＮ／ＯＦＦ比はＩ_ON
／Ｉ_OFFで表される。しかしながら、もし、ゲイト電圧
にほとんど反応しないバイパス的なリーク電流Ｉ_LKが流
れていた場合には、ＯＮ／ＯＦＦ比は、（Ｉ_ON＋Ｉ_LK）
／（Ｉ_OFF＋Ｉ_LK）で表される。実際にはＩ_LKはＩ_OFF
に比べると非常に大きく、しかし、Ｉ_ONよりかは小さい
ものと推定されるので、みかけのＯＮ／ＯＦＦ比は、Ｉ
_ON／Ｉ_LKで表される。このため、ＴＦＴの特性の重要な
指標であるＯＮ／ＯＦＦ比が著しく小さくなっているよ
うに見えるものと考えられる。

【００１８】このようなリーク電流の原因としては２つ
のことが考えられる。１つは、活性層の基板側の結晶度
が良くないためである。すなわち、あまりに粒界が多い
ため、そこに多くのトラップ準位ができ、このトラップ
準位をホッピングして電荷が移動するためである。この
トラップ準位はゲイトの電圧にかかわらず存在するた
め、常にオフセット的な電流の源となる。この場合には
結晶成長の条件の最適化によって克服できるはずである
が、それは非常に困難であることが予想される。

【００１９】もう一つは、基板側からナトリウム等の可
動イオンが活性層に侵入し、基板側の部分を導通化する
ためである。これはプロセスの清浄度を高めることによ
って克服される。

【００２０】しかしながら、いずれの方法によって解決
するにしても、チャネル層（活性層）が厚い場合にはオ
ーム的にＯＦＦ電流が大きくなる。一方、ソース／ドレ
インの厚さは十分であるので、その部分の抵抗は十分に
小さい。

【００２１】理想的なＴＦＴとしては電界移動度は大き
いことが望まれる。また、ソース／ドレインの抵抗も小
さいことが望まれる。一方、ＯＦＦ電流は小さいことが
望まれる。もちろん、作製に複雑なプロセスを導入する
ことは避けるべきである。このような現状を踏まえ、本
発明は、以上のような問題点の一部、もしくは全部を解
決し、理想的なＴＦＴに近いＴＦＴを提供せんとして成
されたものである。

【００２２】

【問題を解決する方法】以上の問題点を解決する方法と
して、本発明では、活性層のうち、結晶性がよくない、
あるいは可動イオンが残存している等の理由のため、特
性のよくない基板側の部分をチャネルとして使用しない
ＴＦＴを提案する。そのためには、本発明では基板側の
活性層の部分に不純物を添加し、ソース／ドレイン領域
とは逆の導電性をもたせることによって、該部分を実質
的にチャネルとして機能させないようにする。

【００２３】本発明によるＴＦＴの概念図を図１に示
す。図１はゲイト電極１０５下の活性層領域の下部領域
１０９にソース領域１０４、ドレイン領域１０２とは逆
の導電型の不純物半導体領域を形成したものである。活
性層の上部領域１０３は従来どおり、チャネルとして機
能するが、基板１０１側の特性の劣る下部領域１０９
は、添加された不純物のためにチャネルとしては機能し
ない。このような領域１０９に添加する不純物の濃度と
しては、ソース／ドレインに添加される不純物の濃度の
１０分の１〜１００分の１であっても十分である。なぜ
ならば、このとき必要とされる領域１０９の導電型はチ
ャネル領域１０３に比べて十分に異なる導電型を有して
いる、あるいはチャネル１０３と領域１０９の界面にお
ける伝導帯（価電子帯）のギャップが十分に大きければ
よいからである。伝導（価電子）帯の準位は、不純物が
少ない半導体においては、非常にわずかの不純物添加に
よって劇的に変化することが知られている。仮に、ソー
ス／ドレインに添加される不純物の濃度が１０²⁰ｃｍ^-3
で、チャネル領域１０３の実効的な不純物濃度が１０¹⁶
ｃｍ^-3であれば、領域１０９の不純物濃度は１０¹⁸ｃｍ
^-3もあれば十分である。もちろん、領域１０９に添加さ
れる不純物の導電型はソース／ドレインと逆になるよう
に選ばれなければならない。

【００２４】このような領域１０９を形成しようとすれ
ば、不純物濃度の異なる２層の半導体膜を形成する必要
がある。そのためには、２層の不純物濃度の異なる半導
体膜を多層に形成する方法や、基板にあらかじめ不純物
を添加しておいて、半導体膜を形成したのち、基板から
不純物を拡散させてもよい。例えば、領域１０９の不純
物濃度がソース／ドレインの不純物濃度の１０分の１で
あるとすれば、のちにセルフアラインプロセスによっ
て、ソース／ドレインが形成された場合に、先に形成さ
れた被膜のうち、領域１０９とはならない部分はのちの
不純物導入によって、簡単にソース／ドレインと同じ導
電型に変換されてしまう。それは不純物濃度が小さいか
らである。したがって、チャネル領域は薄く、ソース／
ドレイン領域は厚いという本発明の理想とするＴＦＴが
得られる。

【００２５】もし、領域１０９の不純物濃度がソース／
ドレインの不純物濃度と同程度あるいはそれ以上であれ
ば、のちのソース／ドレイン形成の際にもその導電型を
換えることができず、結局、チャネルも薄いがソース／
ドレインも薄いという形状になってしまう。もちろん、
このような形状であっても、特性のよくない基板側の活
性層をチャネルとして使用しないという本発明の技術思
想に反するものではない。

【００２６】図１では、チャネル領域１０３とその下の
領域１０９の間には明確な境界があるように記述されて
いるが、本発明の趣旨からして、そのような明確な境界
が存在しなければならない必要は全く無く、なだらかに
不純物や組成元素が変化しているような材料であっても
構わないことは明らかであろう。

【００２７】また、本発明ではソース／ドレイン領域が
厚さ方向にわたって、抵抗率等の電気特性が均一である
場合には、実質的なソース／ドレインの厚さがチャネル
の厚さよりも小さく、チャネルは薄く、なおかつソース
／ドレインの抵抗（シート抵抗）は大きいという理想的
なＴＦＴとなる。

【００２８】本発明では、図３（Ｂ）に示すようなバン
ドギャップが形成されていると推測される。すなわち、
図３（Ｂ）は、図１で記述された構造を有するＴＦＴの
ソース／ドレインとチャネル、およびその下の部分のバ
ンド図である。この図では、ＰＴＦＴを示しているが、
ＮＴＦＴであっても同様である。このようなバンド図か
ら明らかなように、価電子帯のホール（ＮＴＦＴでは伝
導帯の電子）は、チャネルの下の導電型の異なる領域１
０９には入り込むことが困難であり、結果として、その
部分を介して電流がリークすることが少ない。

【００２９】本発明は、そのまま従来のＴＦＴに適用し
ても構わないが、本発明人らの発明である特願平３−２
３１１８８、あるいは特願平３−２３８７１３に記述さ
れるようなオフセット領域を有するＴＦＴに対して適用
すると、より一層の効果がもたらされる。いずれの発明
もＯＦＦ電流を低下させ、特にゲイト電極に逆電圧を印
加した場合の逆方向リークを改善することには効果があ
ったが、ＯＦＦ電流の絶対値を減らすうえでは効果が薄
かった。しかしながら、本発明とこれらの発明を併用す
ることにより、逆方向リークを抑えるとともに、ＯＦＦ
電流の絶対値を小さくし、よってＯＮ／ＯＦＦ比を大き
くすることができた。

【００３０】その効果の例を図３（Ａ）に示す。図にお
いて、（ｃ）は従来のＴＦＴ（ＮＴＦＴ）の特性を示し
ている。（ｂ）は、従来のＴＦＴに本発明を適用したも
のであり、具体的には、チャネル領域をＩ型多結晶シリ
コン、その下の部分を不純物として２×１０¹⁹ｃｍ^-3の
ボロンが添加された弱いＰ型多結晶シリコンで形成した
ものである。ソース／ドレインには、不純物としてリン
を１．１×１０²⁰ｃｍ^-3だけ添加して強いＮ型とした。
すなわち、ＮＴＦＴである。ゲイトはシリコンゲイトで
ある。この場合には、ゲイト電圧が０のときのＯＦＦ電
流は、従来例に比べて著しく削減されるが、逆方向リー
ク電流は依然大きい。これは負のゲイト電圧によってチ
ャネルがＰ型となり、ソース／ドレイン（Ｎ型）とチャ
ネル（Ｐ型）のバンド構造がブロークン（Ｂｒｏｋｅ
ｎ）状態となり、多結晶半導体のような結晶性のよくな
い半導体では、この境界に存在する準位を経由してホッ
ピング電流が流れるためであると考えられる。

【００３１】そこで、例えば特願平３−２３１１８８に
記述されるようなオフセット領域を有するＴＦＴ（アル
ミニウムゲイト）に本発明を適用すれば、このような逆
方向リークは抑えられ、（ａ）に示すような良好な特性
が得られる。この図において、ゲイト電極以外は、先に
示した（ｂ）のものと同じである。特に、特願平３−２
３１１８８、あるいは特願平３−２３８７１３に記述さ
れるようなオフセット領域をＴＦＴに設ける場合におい
ても、結晶間の特性（粒界等）が良くないものには効果
が薄い。これは、逆方向リークの原因が先に説明したよ
うに粒界に存在する準位によるためであるから、粒界の
性質のよくない半導体にいくらオフセット領域を設けて
もあまり意味を成さないのである。

【００３２】すなわち、前記特願平３−２３１１８８、
あるいは特願平３−２３８７１３に記述されるようなオ
フセット領域を設けるという発明を実施するには半導体
の特性については充分に注意を払わなければならない。
その意味で、本発明のように、特性の良くない部分（基
板側の活性層部分）を実質的にチャネルとして機能しな
いようにする方法を併せて実施することは相乗効果をも
たらす。

【００３３】以上の記述では、ＴＦＴとしては単純なソ
ース／ドレインを有するもの、あるいはオフセット領域
を有するもののみが扱われたが、公知の低濃度ドレイン
（ＬＤＤ）構造を有するものであってもよい。さらに、
このＬＤＤ構造も、通常の方法で作製される以外に、例
えば、本発明人等の発明である、特願平３−２３８７１
０乃至３−２３８７１２で記述される方法によって形成
されるものであってもよい。以下に実施例を示し、さら
に本発明を説明する。

【００３４】

【実施例】

〔実施例１〕図４に本発明を用いたＣＭＯＳの作製実
施例を説明する。本実施例では基板４０１としてコーニ
ング社の７０５９番ガラス基板を使用した。基板４０１
上には基板からの可動イオンの侵入を阻止する目的で、
厚さ２０〜１００ｎｍ、例えば５０ｎｍの窒化珪素膜４
０２をＲＦプラズマＣＶＤ法で形成した。さらに、窒化
珪素膜上に、ＲＦプラズマＣＶＤ法によって、厚さ２０
〜１００ｎｍ、例えば５０ｎｍの酸化珪素膜４０３を形
成した。これらの皮膜の膜厚は、可動イオンの侵入の程
度、あるいは活性層への影響にに応じて設計される。

【００３５】例えば、窒化珪素被膜４０２の質が良くな
く、電荷のトラップが多いと、酸化珪素膜を通して、上
の半導体層に影響を及ぼすので、その場合には酸化珪素
膜を厚くする必要がある。

【００３６】これらの被膜の形成には、上記のようなプ
ラズマＣＶＤ法だけでなく、減圧ＣＶＤ法やスパッタ法
等の方法によって形成してもよい。それらの手段の選択
は投資規模や量産性等を考慮して決定すればよい。これ
らの被膜は連続的に成膜されてもよいことはいうまでも
ない。

【００３７】さらにフォトレジスト４０４を塗布し、こ
れをマスクとしてＰ型領域４０６とＮ型領域４０５を形
成した。Ｐ型不純物としては、ボロンを用い、５×１０
¹²〜１×１０¹⁴ｃｍ^-2、例えば２×１０¹³ｃｍ^-2だけ、
イオンドープ法によって注入した。加速電圧は１０ｋｅ
Ｖとした。また、Ｎ型不純物としては、リンを用い、５
×１０¹²〜１×１０¹⁴ｃｍ^-2、例えば５×１０¹³ｃｍ^-2
だけ、イオンドープ法によって注入した。加速電圧は１
０ｋｅＶとした。これらの加速電圧、ドーズ量は、酸化
珪素膜４０３の膜厚やその後の熱処理による各不純物の
拡散係数等を考慮して決定される。本実施例では、いわ
ゆるスルーインプラではないので、加速電圧は低くても
よかった。こうして図４（Ａ）の状態を得た。

【００３８】その後、減圧ＣＶＤ法によって、厚さ２０
〜２００ｎｍ、例えば１００ｎｍのアモルファスシリコ
ン膜を形成した。原料はモノシランを使用し、基板温度
は５５０℃とした。基板温度は後の結晶化の際に重要な
影響を与えることが本発明人等の研究の結果、明らかに
された。例えば、モノシランを原料とし、４８０℃以下
で成膜したものは結晶化させることが難しかった。一
方、ジシランを原料として成膜したものは基板温度４８
０℃で成膜したものでも、６００℃のアニールで十分に
結晶化した。このようにして得られたアモルファスシリ
コン膜は、６００℃で２４時間熱アニールして、結晶化
させ、いわゆるセミアモルファスシリコンと言われる結
晶性シリコンを得た。このとき、酸化珪素膜４０３に注
入された各不純物（ボロン、リン）は、熱的にシリコン
層に拡散した。本発明人等の研究では、上記のアニール
によって、結晶性シリコン層の下側の約３０ｎｍの部分
に拡散した不純物領域が形成された。

【００３９】また、結晶化を促進するために、シリコン
膜中の炭素、窒素、酸素の濃度は７×１０¹⁹ｃｍ^-3以下
が望ましい。本実施例では、ＳＩＭＳ分析によって１×
１０¹⁷ｃｍ^-3以下であることを確認した。

【００４０】従来のＴＦＴにおいては、酸化珪素膜４０
３の上には半導体皮膜の活性層が形成されるため、その
作製には細心の注意が必要であった。例えば、酸化珪素
膜４０３に可動イオンが存在することは絶対にあっては
ならないことであったが、それにもまして、トラップ準
位が存在することは致命的であった。可動イオンの侵入
はプロセスの清浄化によってある程度は解決できるもの
であったが、トラップ準位の問題はプロセスの制約から
ある一定以上の改善は不可能であった。特に酸化珪素膜
とその上の半導体活性層間の界面準位密度はそのＴＦＴ
の特性を左右する重要なファクターであった。通常の単
結晶半導体のＭＯＳＩＣで使用される熱酸化のゲイト酸
化膜（酸化珪素）と単結晶半導体の界面の準位密度は１
０¹⁰ｃｍ^-2程度であったが、例えば本実施例のようなプ
ラズマＣＶＤ法あるいは大気圧ＣＶＤ法（ＡＰＣＶＤ
法）や減圧ＣＶＤ法（ＬＰＣＶＤ法）によって作製した
酸化珪素膜とその上の多結晶シリコン膜との界面準位密
度は１０¹²ｃｍ^-2以上であり、とても実用に耐えるもの
ではなかった。

【００４１】すなわち、このように界面準位密度が大き
いと、様々な電荷がトラップされ、これらの電荷によっ
て活性層の導電型が、ゲイト電圧に依存しないで決定さ
れてしまい、リーク電流の増加を招いた。このため、従
来はこのような下地の酸化膜であってもゲイト酸化膜と
同じだけの高い品位が要求された。熱酸化方式が採用で
きない低温プロセスや中温プロセスにあっては、スパッ
タ法やＥＣＲプラズマＣＶＤ法が採用されたが、これら
の方法によって得られる界面での準位密度は、熱酸化法
よりも１桁程度大きなものであった。

【００４２】しかしながら、本発明では後のプロセスに
おいて、酸化珪素膜４０３上の半導体膜のうち、酸化珪
素膜に接する部分は不純物添加によってソース／ドレイ
ン領域と異なった導電型とするので、従来に問題とされ
たようなことはほとんど生じない。すなわち、酸化珪素
膜４０３にどのようなトラップ準位が存在して、どのよ
うな電荷がトラップされたとしても、半導体皮膜には不
純物が導入され、予め導電型が決定されてしまっている
ので、電荷のトラップによって、半導体膜の導電型が依
存することはない。本発明人等の研究によると、熱アニ
ールの際の拡散によって形成された不純物領域の不純物
濃度が１０¹⁸ｃｍ^-3であれば、酸化珪素膜４０３とその
上の結晶性シリコン膜との界面準位密度は５×１０¹²ｃ
ｍ^-2程度まで問題がないことがわかった。酸化珪素膜４
０３上に形成する結晶性シリコン膜の不純物濃度は、後
に形成するソース／ドレイン領域の不純物濃度との兼ね
合いで決まるが、本発明人等の研究では、酸化珪素膜４
０３上の該半導体領域の不純物濃度は大きければ大きい
ほど、界面準位密度に対する条件もゆるやかなものとな
る。ソース／ドレイン領域の不純物濃度としては１０²⁰
ｃｍ^-3まで可能であるので、該半導体濃度の不純物濃度
としては、１０¹⁹ｃｍ^-3程度まで可能である。この場合
には、計算上は１０¹³ｃｍ^-3の界面密度まで許される。

【００４３】したがって、先のようなＲＦプラズマＣＶ
Ｄ法やその他の簡便なＣＶＤ法によって酸化珪素膜を形
成することができる。ＲＦプラズマＣＶＤ法やＬＰＣＶ
Ｄ法、ＡＰＣＶＤ法は、スパッタ法やＥＣＲプラズマＣ
ＶＤ法に比べて量産性に優れた方法である。すなわち、
スパッタ法ではバッチ方式が採用できず、量産性に欠け
る上、ターゲットに可動イオンが付着しないように細心
の注意を払わなくてはならない。また、ターゲットのサ
イズをむやみに大きくできないので大面積化には不適当
である。ＥＣＲプラズマＣＶＤ法は、装置に対する投資
が巨額となり、また、一度に処理できる基板の枚数や大
きさも大きな制約を受ける。

【００４４】さて、アモルファスシリコン膜を熱アニー
ルによって、結晶性シリコン膜としたのち、これを適当
なパターンにエッチングして、ＮＴＦＴ用の島状半導体
領域４０８とＰＴＦＴ用の島状半導体領域４０７とを形
成する。このときには、すでに熱アニールの際の不純物
の拡散によって、各半導体領域の下部にはＰ型領域４１
０とＮ型領域４０９が形成されている。各島状半導体領
域の上部は実質的に真性であった。

【００４５】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜（酸化
珪素）４１１を厚さ１００〜２００ｎｍ、例えば１５０
ｎｍだけ形成した。この厚さは、ＴＦＴの動作条件等に
よって決定される。

【００４６】次にスパッタ法によって、アルミニウム皮
膜を厚さ５００ｎｍだけ形成し、これを混酸（５％の硝
酸を添加した燐酸溶液）によってパターニングし、ゲイ
ト電極・配線４１３および４１２を形成した。エッチン
グレートは、エッチングの温度を４０℃としたときに２
２５ｎｍ／分であった。このようにして、ＴＦＴの外形
を整えた。このときのチャネルの大きさは、いずれも長
さ８μｍ、幅２０μｍとした。チャネルの大きさも素子
の動作特性に応じて設計すれなよい。このときの状態を
図４（Ｂ）に示す。

【００４７】さらに、陽極酸化法によってアルミニウム
配線の表面に酸化アルミニウムを形成した。陽極酸化の
方法としては、本発明人等の発明である特願平３−２３
１１８８もしくは特願平３−２３８７１３に記述される
方法を用いた。詳細な実施の様態については、目的とす
る素子の特性やプロセス条件、投資規模等によって変更
を加えればよい。本実施例では、陽極酸化によって、厚
さ３５０ｎｍの酸化アルミニウム皮膜４１５および４１
４を形成した。

【００４８】その後、ゲイト酸化膜を通したイオン注入
法によって、公知のＣＭＯＳ作製技術を援用し、Ｎ型ソ
ース／ドレイン領域４１７とＰ型ソース／ドレイン領域
４１６を形成した。いずれも不純物濃度は８×１０¹⁹ｃ
ｍ^-3となるようにした。イオン源としては、Ｐ型はフッ
化ホウ素イオンを、Ｎ型はリンイオンを用い、前者は加
速電圧８０ｋｅＶで、後者は加速電圧１１０ｋｅＶで注
入した。加速電圧はゲイト酸化膜の厚さや半導体領域４
０７、４０８の厚さを考慮して設定される。イオン注入
法のかわりに、イオンドーピング法を用いてもよい。イ
オン注入法では注入されるイオンは質量によって分離さ
れるので、不必要なイオンは注入されることがないが、
イオン注入装置で処理できる基板の大きさは限定され
る。一方、イオンドーピング法では、比較的大きな基板
（例えば対角３０インチ角以上）も処理する能力を有す
るが、水素イオンやその他不必要なイオンまで同時に加
速されて注入されるので、基板が加熱されやすい。この
場合にはイオン注入法で使用するようなフォトレジスト
をマスクとした選択的な不純物注入は難しい。

【００４９】このようにして、オフセット領域を有する
ＴＦＴが作製された。その様子を図４（Ｃ）に示す。最
後に、レーザーアニール法によって、ゲイト電極部をマ
スクとしてソース／ドレイン領域の再結晶化をおこなっ
た。レーアーアニールの条件は、例えば特願平３−２３
１１８８や同３−２３８７１３に記述されている方法を
使用した。そして層間絶縁物４２０として、酸化珪素を
ＲＦプラズマＣＶＤ法で形成し、これに電極形成用の穴
を開け、アルミニウム配線４２１〜４２３を形成して、
素子を完成させた。

【００５０】本実施例では最初に酸化珪素膜４０３から
拡散した不純物によって形成された不純物領域４０９、
４１０の不純物濃度が１０¹⁸ｃｍ^-3程度であるが、その
後、ソース／ドレインの形成のために注入された不純物
の濃度はその８０倍であったので、図に示すように初期
の不純物領域４０９、４１０はチャネルの下の部分、す
なわち図４（Ｄ）の領域４１８、４１９以外は全てソー
ス／ドレインとおなじ導電型に変換されてしまった。そ
の結果、ソース／ドレインの厚さは島状半導体領域４０
８、４０８と実質的に同じとなった。しかしながら、実
質的なチャネルの厚さは図から明らかなように、約７０
ｎｍというようにソース／ドレイン領域よりも薄かっ
た。その結果、ソース／ドレインのシート抵抗は小さ
く、また、チャネルが薄い分だけＯＦＦ電流が少ないと
いう優れた特性を示すことができた。

【００５１】〔実施例２〕図５に本発明を用いたＮＴ
ＦＴとＰＴＦＴの作製実施例を示す。本実施例では基板
５０１として日本電気硝子社のＮ−０ガラス基板を使用
した。Ｎ−０ガラス基板は、実施例１で使用したコーニ
ング７０５９にくらべて、ガラス転移点が１５０℃程度
高く、６５０℃〜７５０℃のアニールに対しても有効で
ある。しかし、基板中に含まれる可動イオンの量が多い
ので、それに対する対策を十分に講じなければならな
い。基板５０１上には基板からの可動イオンの侵入を阻
止する目的で、厚さ５０ｎｍの窒化珪素膜５０２をＲＦ
プラズマＣＶＤ法で形成した。さらに、窒化珪素膜上
に、ＲＦプラズマＣＶＤ法によって、厚さ１００ｎｍの
酸化珪素膜５０３を形成した。

【００５２】さらに、減圧ＣＶＤ法によってボロンを２
×１０¹⁸ｃｍ^-3だけ含有するアモルファスシリコン膜５
０４を厚さ１０〜５０ｎｍ、例えば３０ｎｍだけ形成し
た。そして、フォトレジスト５０６を塗布し、これをマ
スクとしてリンを、例えば５×１０¹⁸ｃｍ^-2だけイオン
ドープ法で注入し、Ｎ型領域５０５を形成した。すなわ
ち、最初はボロンが２×１０¹⁸ｃｍ^-3だけ含まれていた
が、リンのドープによって、その効果は打ち消され、領
域５０５はＮ型に転換する。なお、このときの加速電圧
は１０ｋｅＶとした。こうして図５（Ａ）の状態を得
た。

【００５３】その後、減圧ＣＶＤ法によって、厚さ１０
〜１５０ｎｍ、例えば１０ｎｍの不純物を含まないアモ
ルファスシリコン膜を形成した。基板温度は５５０℃と
した。先のアモルファスシリコン膜５０４のときのそう
であったが、不純物の侵入には十分な注意が必要であ
る。いずれのアモルファスシリコン膜においても、膜中
の炭素、窒素、酸素の濃度は７×１０¹⁹ｃｍ^-3以下であ
ることが望ましく、本実施例では１×１０¹⁷ｃｍ^-3以下
であることを確認した。このようにして得られた２層の
アモルファスシリコン膜は、６００℃で２４時間熱アニ
ールして、結晶化させ、いわゆるセミアモルファスシリ
コンと言われる結晶性シリコンを得た。

【００５４】さて、アモルファスシリコン膜を熱アニー
ルによって、結晶性シリコン膜としたのち、これを適当
なパターンにエッチングして、ＮＴＦＴ用の島状半導体
領域５０７とＰＴＦＴ用の島状半導体領域５０８とを形
成する。各島状半導体領域の上部は実質的に真性であっ
た。

【００５５】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜（酸化
珪素）５０９を厚さ１５０ｎｍだけ形成した。この厚さ
は、ＴＦＴの動作条件等によって決定される。

【００５６】次に減圧ＣＶＤ法によって、リンを１．２
×１０²⁰ｃｍ^-3含有するシリコン膜を厚さ５００ｎｍだ
け形成し、これをパターニングし、ゲイト電極・配線５
１０および５１１を形成した。このようにして、ＴＦＴ
の外形を整えた。このときのチャネルの大きさは、いず
れも長さ８μｍ、幅２０μｍとした。このときの状態を
図５（Ｂ）に示す。

【００５７】その後、図５（Ｃ）に示すようにゲイト酸
化膜を通したイオン注入法によって、ボロンを注入し
た。このときの加速電圧は、１００ｋｅＶとし、ボロン
の濃度は５×１０¹⁹ｃｍ^-2とした。このようにして、図
の左側のＰＴＦＴのソース／ドレイン領域５１２を形成
した。このとき、同時に、チャネル領域５１４とその下
のＮ型領域５１５も形成される。一方、図の右側のＮＴ
ＦＴにもソース／ドレインにはボロンがドープされる。
しかし、この段階ではＴＦＴとして機能するような不純
物領域は形成されない。

【００５８】さらに、フォトレジスト５１３を塗布し、
これによって、ＰＴＦＴだけを選択的に被覆し（図５
（Ｄ））、この状態で今度はリンをイオン注入した。加
速電圧は１００ｋｅＶであった。このようにしてＮＴＦ
Ｔのソース／ドレイン領域５１６が形成された。リンの
濃度は１．１×１０²⁰ｃｍ^-3となるようにした。同時
に、チャネル領域５１７とその下のＰ型領域５１８も形
成される。

【００５９】その後、６００℃で２４時間アニールをお
こない、イオン注入によって与えられたダメージを回復
させた。このようにして得られたＴＦＴにおいては、例
えばＰＴＦＴの領域５０５がその後、どのように変化し
たかに注目すると、最初は５×１０¹⁸ｃｍ^-3のリンが含
まれてＮ型であったが、その後、それよりも１桁多い、
ボロンが注入されたのでＰ型に転換した。一方、ＮＴＦ
Ｔのチャネルの下の領域に注目すると、最初は２×１０
¹⁸ｃｍ^-3のボロンを含有するＰ型であった。その後、さ
らに図５（Ｃ）のボロン注入によって、ボロンの濃度は
５×１０¹⁹ｃｍ^-3と増加した。しかしながら、図５
（Ｄ）のリン注入によって、ボロンの濃度の倍以上のリ
ンが注入され、Ｎ型に転換した。本実施例では、図から
明らかなように、ソース／ドレインの厚さは４０ｎｍで
あるのに対し、チャネル部分の厚さは１０ｎｍであっ
た。また、不純物領域５１５と５１８はチャネルとして
は機能しない。したがって、理想的なＴＦＴを形成する
ことができた。

【００６０】また、本実施例では、用いたマスクの枚数
は、領域５０５形成、島状領域５０７、５０８の形
成、ゲイト電極・配線５１０、５１１の形成、フォ
トレジスト５１３のパターニングの４枚であり、その
後、金属配線を形成するためにさらにマスクが使用され
る。

【００６１】一方、実施例１の方法では、本実施例と同
じ段階、すなわち、ソース／ドレイン領域の形成までに
使用されるマスクの枚数は、領域４０５の形成、領
域４０６の形成、島状領域４０７、４０８の形成、
ゲイト電極・配線４１２、４１３の形成、ソース／ド
レイン４１６（あるいは４１７）の形成、ソース／ド
レイン４１７（あるいは４１６）の形成の６枚のマスク
が必要である。このように、本実施例はプロセスの簡略
化と、それによる歩留りの向上に有効である。

【００６２】〔実施例３〕本実施例では、本発明を単
結晶半導体基板に形成された半導体集積回路上に形成さ
れるＴＦＴに対して適用した例を示す。半導体集積回路
の高集積化とともに、従来のような半導体基板の平面に
回路を展開するだけでなく、垂直方向にも回路を展開し
た立体集積回路（３次元集積回路）が要求されるように
なった。現在、実用化されているものは、例えば、完全
ＣＭＯＳ型のＳＲＡＭのように、フリップ・フロップ回
路のトランジスタのうち、ＰＭＯＳのみをＴＦＴとした
２層トランジスタ構造に限定されているが、今後、半導
体集積回路の高集積化が進展するにつれ、より多層な構
造が利用される。それとともに、ＴＦＴも特性の改善が
求められる。

【００６３】本実施例では、単結晶シリコン基板上に第
１のトランジスタ（ＮＭＯＳ）を形成して、その上に第
２のトランジスタ（ＰＭＯＳ）をＴＦＴによって形成し
た場合について説明する。

【００６４】図６（Ａ）は、そのような構造を有する半
導体回路である。簡略のために、金属配線は図中には記
述されていない。図において、基板６０１上にソース領
域６０２、ドレイン領域６０３（ともにＮ型）が設けら
れ、さらに、第１のトランジスタのゲイト電極６０４が
形成されている。また、これらを覆って層間絶縁物６０
５が形成されている。従来は、この層間絶縁物としては
リンガラスやリンボロンガラスのような比較的融点の低
いガラス材料が使用され、リフローすることによって、
配線の形成によって生じた凹凸を減らすことがおこなわ
れていた。

【００６５】ＴＦＴはこのような層間絶縁物の上に形成
される。すなわち、層間絶縁物６０５上にソース領域
（Ｐ型）６０６、ドレイン領域（Ｐ型）６０７、チャネ
ル領域６０８を有する多結晶シリコン被膜を形成する。
さらにこの多結晶シリコン膜の上にゲイト絶縁膜を形成
し、第２のトランジスタのゲイト電極６０９を形成す
る。最後に素子全体を絶縁膜６１０で被覆する。

【００６６】このような構造のＴＦＴにおいて、もし、
層間絶縁物を従来のようなリンガラスやリンボロンガラ
スのような材料で構成すると、第１のトランジスタのゲ
イト電極６０４に印加された電圧によって層間絶縁物６
０５に電荷がトラップされたり、層間絶縁物が分極を起
こす可能性がある。例えば、このような効果によって電
荷６１２が、第１のゲイト電極６０４の上面、チャネル
領域６０８の下面にトラップされたものとすると、チャ
ネル領域６０８の下部にＰ型の反転層６１１が形成さ
れ、その部分を経由して、ソースからドレインにリーク
電流が流れることとなる。

【００６７】このためリンガラスやリンボロンガラスの
ような材料の上に直接、チャネル領域を形成することは
避けなければならなかった。理想的には純粋な酸化珪素
被膜で層間絶縁物を形成し、さらにその上に熱酸化によ
って高品位な酸化珪素膜を形成することが要求された。
しかしながら、その場合には、高融点材料である酸化珪
素を層間絶縁物とするのでリフローは困難であった。そ
こで、リフローをおこなうに適したガラス材料を用いて
層間絶縁物を形成し、その上に、スパッタ法やＥＣＲプ
ラズマＣＶＤ法のような低温成膜技術によって酸化膜を
形成することが要求される。いずれの方式を採用する場
合においても、成膜工程が２倍になることでスループッ
トの低下につながる。特に、低品位な酸化珪素やリンガ
ラス等は量産性のよい減圧ＣＶＤ法によって形成される
のであるが、スパッタ法やＥＣＲプラズマＣＶＤ法は量
産性に劣る。特に、下部の絶縁物の電荷の影響を十分小
さくするには、高品位な酸化珪素の膜の厚さは３００ｎ
ｍ以上は必要である。これだけの厚さの酸化珪素膜をス
パッタ法やＥＣＲプラズマＣＶＤ法によって形成するに
は非常に長い時間がかかる。

【００６８】本発明を適用することによってこの問題は
解決される。本発明の実施例は図６（Ｂ）に示される。
図において、基板６５１上にソース領域６５２、ドレイ
ン領域６５３（ともにＮ型）が設けられ、さらに、第１
のトランジスタのゲイト電極６５４が形成されている。
また、これらを覆って層間絶縁物６５５が形成されてい
る。これは、低品位な酸化珪素でも、あるいはリンガラ
スやリンボロンガラスのような材料であってもよい。

【００６９】ＴＦＴはこのような層間絶縁物の上に形成
される。すなわち、層間絶縁物６５５上にソース領域
（Ｐ型）６５６、ドレイン領域（Ｐ型）６５７が形成さ
れる。このソース／ドレイン間には従来はチャネル領域
が形成されていたのであるが、本発明では、下側にＮ型
の領域６６１が形成され、その上にチャネル領域６５８
が形成される。これらはいずれも多結晶シリコン被膜で
ある。さらにこの多結晶シリコン膜の上にゲイト絶縁膜
を形成し、第２のトランジスタのゲイト電極６５９を形
成する。最後に素子全体を絶縁膜６６０で被覆する。

【００７０】層間絶縁物６５５の材料を耐熱性に優れた
酸化珪素とするか、あるいはリフローが可能なガラス系
の材料とするかは、素子の特性に応じて選択しなければ
ならない。すなわち、ガラス系材料を採用した場合に
は、第２のトランジスタのゲイト酸化膜を熱酸化によっ
て形成することは困難である。したがって、特性はあま
りよくない。

【００７１】本発明の特徴であるＮ型領域６６１の不純
物濃度は、ソース／ドレインの不純物濃度とチャネル領
域の不純物濃度、および下にある層間絶縁物の特性等を
考慮して決定されるが、代表的には１×１０¹⁷〜５×１
０¹⁹ｃｍ^-3である。例えば、チャネル領域には３×１０
¹⁶ｃｍ^-3のＮ型不純物がドープされ、ソース／ドレイン
には、６×１０¹⁹ｃｍ^-3のＰ型不純物がドープされてい
て、層間絶縁物の界面準位密度が２×１０¹²ｃｍ^-2の場
合には、１×１０¹⁸〜３×１０¹⁹ｃｍ^-3が適当である。

【００７２】Ｎ型領域６６１の厚さは、その不純物濃度
と下にある層間絶縁物の特性（特に界面準位密度）とを
考慮して決定されるが、Ｎ型領域によって層間絶縁物の
表面に存在する電荷が遮蔽されるので、先に示したよう
な層間絶縁物の上にじかにチャネルを形成する場合より
薄くてもよい。典型的には１０ｎｍ以上あれば問題な
い。例えば、Ｎ型領域６６１の不純物濃度が３×１０¹⁹
ｃｍ^-3で、層間絶縁物の表面に２×１０¹²ｃｍ^-2の電荷
がトラップされている場合には、厚さは７ｎｍで十分で
ある。しかしながら、あまりに薄い場合には、膜厚の不
均質性などの他の要因によって信頼性が低下する。

【００７３】一方、あまりに厚い場合には成膜に長時間
を有する。以上のことを考慮すれば、１０〜１００ｎｍ
が適当である。このような領域を形成するにあたって
は、実施例２で示した方法を採用することが望ましい。

【００７４】すなわち、層間絶縁物６５５の上に、Ｎ型
のシリコン膜を形成し、その後、Ｉ型あるいはＮ^-型の
シリコン膜を形成する。この成膜は、いわゆるマルチチ
ャンバー方式によって、連続的におこなってもよい。そ
して、ゲイト絶縁膜とゲイト電極を形成し、セルフアラ
インプロセスによってソース６０６、ドレイン６０７を
形成する。

【００７５】

【発明の効果】本発明によって、ゲイトに逆の電圧が印
加された場合のＯＦＦ電流の極めて少ない良好なＴＦＴ
を作製することができた。本発明は他の発明と組み合わ
せるとより一層、効果的である。例えば、実施例にも示
したように本発明人等の発明である特願平３−２３１１
８８や特願平３−２３８７１３と組み合わせることによ
って、より一層の効果を示す。また、本発明において
は、実施例にも示した通り、ソース／ドレインの厚みを
増して、そのシート抵抗を減らすことができる。これに
よってＴＦＴ回路の高速動作を実現することができた。

【００７６】従来、特に液晶表示装置のアクティブマト
リクスのような目的に対しては多結晶ＴＦＴはＯＮ／Ｏ
ＦＦ比が低く、実用化にはさまざまな困難があったが、
本発明によってそのような問題はほぼ解決されたと思わ
れる。また、単結晶半導体集積回路の立体化においても
本発明が利用できることは実施例３に示したとおりであ
る。このように本発明は産業上、極めて有益な発明であ
ると考えられる。

【図面の簡単な説明】

【図１】本発明のＴＦＴの概念図を示す。

【図２】従来のＴＦＴの概念図を示す。

【図３】本発明および従来のＴＦＴの特性の例、および
本発明のＴＦＴの予想されるエネルギーバンド図を示
す。

【図４】本発明のＴＦＴの作製工程を示す。

【図５】本発明のＴＦＴの作製工程を示す。

【図６】本発明の利用例を示す。

【符号の説明】

１０１・・・基板１０２・・・ドレイン領域１０３・・・チャネル領域１０４・・・ソース領域１０５・・・ゲイト電極１０６・・・層間絶縁物１０７・・・ドレイン電極・配線１０８・・・ソース電極・配線１０９・・・不純物領域

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に、リンまたはホウソを含有
する絶縁被膜を形成する工程と、該絶縁被膜上に少なく
とも５００℃以上の熱処理工程を有する、半導体被膜を
形成する工程と、その後、ゲイト電極を設ける工程とを
有することを特徴とする絶縁ゲイト型半導体装置の作製
方法。
【請求項２】絶縁基板上に、Ｎ型もしくはＰ型の第１
の半導体被膜を形成する工程と、実質的に真性な導電型
を示す第２の半導体被膜を形成する工程と、その後、ゲ
イト電極を設ける工程とを有することを特徴とする絶縁
ゲイト型半導体装置の作製方法。