TWI287257B - Semiconductor integrated circuit device and process of the same - Google Patents

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TWI287257B
TWI287257B TW090124713A TW90124713A TWI287257B TW I287257 B TWI287257 B TW I287257B TW 090124713 A TW090124713 A TW 090124713A TW 90124713 A TW90124713 A TW 90124713A TW I287257 B TWI287257 B TW I287257B
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semiconductor integrated
circuit device
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Masashi Sahara
Fumiaki Endo
Masanori Kojima
Katsuhiro Uchimura
Hideaki Kanazawa
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Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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Description

1287257 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） 1 【發明領域】 本發明係關於半導體積體電路裝置及其製造技術，特 別是關於適用於低消耗電流的半導體積體電路裝置，例如 S R A Μ (靜態隨機存取記憶體，Static Random Access Memory )之有效技術。 【發明背景】 【習知技藝之說明】 在個人電腦或工作站用的快取記憶體（Cache memory ) 使用六個Μ I S F E T (金屬一絕緣體一半導體場效電晶 體，Metal Insulator Semiconductor Field Effect Transistor)構 成記憶胞（Memory cell)的S R A M被使用。 即以記憶一位元（B i t )資訊的正反器（Flip-flop) 電路與兩個資訊轉送用Μ I S F ET構成，此正反器電路 例如以一對驅動用Μ I S F E T與一對負荷用 Μ I S F Ε Τ 構成。 在這些MI SFET的源極/汲極區.域上爲了降低源 極/汲極區域的電阻或降低與形成於源極/汲極區域上的 插塞（P 1 u g )的接觸電阻，形成金屬矽化物（Silicide )層。而且，也在這些Μ I S F E 丁的閘電極（Gate electrode)上，爲了降低閘電極（配線）的電阻形成金屬矽 化物層。 此金屬矽化物層係在源極/汲極區域或閘電極上沉積 金屬層，在源極/汲極區域（矽基板）與金屬層的接觸部 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 - 1287257 經濟部智慧財產局員工消費合作社印製 A7 _________B7 _五、發明説明（） 2 以及閘電極（矽層）與金屬層的接觸部中，藉由引起金屬 矽化反應而形成。 此時，採用藉由利用蝕刻除去源極/汲極區域（矽基 板）或閘電極（矽層）表面上的自然氧化膜等，防止金屬 石夕化物層的凝聚（Coagulation )，抑制金屬砂化物層的薄 層電阻（Sheet resistance )於低値的技術。 例如日本特開平9 一 3 2 0 9 8 7號公報揭示在鈾刻 除去3 nm〜5 nm左右的矽基板1 1表面後，形成金屬 膜2 1形成止金屬矽化物層的技術。 而且，日本特開平7 - 1 6 1 6 6 0號公報揭示在藉 由使用惰性氣體的離子之濺鍍鈾刻（Sputter etch )除去矽 基板1或閘極多晶矽3表面的自然氧化膜5後形成T i膜 6，藉由進行熱處理形成T i矽化物膜7的技術。 【發明槪要】 但是，隨著伴隨著記憶胞的高積集化的微細化，閘極 (G a t e )寬度變小，而且，源極/汲極區域的接合深 度（Junction depth)也越來越小。 而且，行動電話或筆記型電腦等所謂的移動式（Mobile )製品所使用的半導體積體電路裝置因係藉由電池驅動半 導體積體電路裝置，故低消耗功率化的要求變大。 因此，僅適用習知技術如隨後詳細說明的，深深地形 成源極/汲極區域上的金屬矽化物層，源極/汲極區域與 半導體基板之間的遺漏電流（Leakage current)變大。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -5 - (請先閲讀背面之注意事項再填寫本頁) 1287257 A7 __ B7 五、發明説明（） 3 其結果維持時的電流（維持電流（Standby current)) 超過其基準値，製品的良率（Yield)變小。而且，維持電 流即使在基準値內，組裝維持電流大的半導體積體電路裝 置的電池驅動移動式製品其可使用的時間變短。 本發明的目的係提供藉由防止半導體積體電路裝置例 如S R A Μ的記憶胞的遺漏電流，可謀求維持電流的降低 之技術。 ) 本發明的其他目的係提供降低半導體積體電路裝置例 如S R A Μ的記憶胞的消耗電流之技術。 本發明的前述以及其他目的與新穎的特徵可由本說明 書的記述以及添付圖面而明瞭。 在本案中所揭示的發明之中，若簡單地說明代表的發 明槪要的話如以下所示。 (1)、本發明的半導體積體電路裝置的製造方法， 具有形成於半導體基板主表面的MI SFET，在90°c 的動作測試時的維持電流爲5 // A以下，包含： (a )、在該半導體基板上形成閘極絕緣膜之工程； (b )、在該閘極絕緣膜上形成矽膜，藉由形成圖案 形成閘電極之工程； (c )、在該閘電極兩側的半導體基被中，藉由植入 雜質形成源極/汲極區域之工程； (d )、該源極/汲極區域的上部，自其表面濺鍍鈾 刻2 · 5 n m以下的區域之工程； .(e)、在與該濺鍍蝕刻同一裝置內於真空下，在該 本紙張尺度適用中國國家標準（CNS ) A4規格（210X^97公董) ' (請先閱讀背面之注意事項再填寫本頁)
1T 經濟部智慧財產局員工消費合作社印製 -6- 1287257 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） 4 源極/汲極區域上形成金屬膜之工程； (f )、對該半導體基板實施熱處理，藉由該源極/ 汲極區域與金屬膜的接觸部中的金屬矽化物化反應，形成 金屬矽化物層之工程；以及 (g )、除去未反應的該金屬膜之工程。 (2) 、本發明的半導體積體電路裝置的製造方法， 具有形成於半導體基板主表面的Μ I S F E T，使用狀態 的維持電流爲1 . 5 // Α以下，包含： (a )、在該半導體基板上形成閘極絕緣膜之工程； (b )、在該閘極絕緣膜上形成矽膜，藉由形成圖案 形成閘電極之工程； (c )、在該閘電極兩側的半導體基板中，藉由植入 雜質形成源極/汲極區域之工程； (d )、該源極/汲極區域的上部，自其表面濺鍍蝕 刻2 . 5 n m以下的區域之工程； (e)、在與該濺鍍蝕刻同一裝置內於真空下，在該 源極/汲極區域上形成金屬膜之工程； (f )、對該半導體基板實施熱處理，藉由該源極/ 汲極區域與金屬膜的接觸部中的金屬矽化物化反應，形成 金屬矽化物層之工程；以及 (g)、除去未反應的該金屬膜之工程。 (3) 、本發明的半導體積體電路裝置的製造方法， 具有形成於半導體基板主表面的Μ I S F E T，藉由電池 驅動.，包含： 本紙張尺度適财關家縣（CNS ) Α4規格（21GX297公釐） (請先閱讀背面之注意事項再填寫本頁) 1287257 A7 ___ B7 五、發明説明（） 5 (a )、在該半導體基板上形成閘極絕緣膜之工程； (請先閲讀背面之注意事項再填寫本頁) (b )、在該閘極絕緣膜上形成矽膜，藉由形成圖案 形成閘電極之工程； (c )、在該閘電極兩側的半導體基板中，藉由植入 雜質形成源極/汲極區域之工程； (d )、該源極/汲極區域的上部，自其表面濺鍍蝕 刻2 · 5 n m以下的區域之工程； (e )、在與該濺鍍蝕刻同一裝置內於真空下，在該 源極/汲極區域上形成金屬膜之工程； (f )、對該半導體基板實施熱處理，藉由該源極/ 汲極區域與金屬膜的接觸部中的金屬矽化物化反應，形成 金屬矽化物層之工程；以及 (g )、除去未反應的該金屬膜之工程。 (4)、本發明的半導體積體電路裝置的製造方法， 具有形成於半導體基板主表面的MI SFET，包含： (a )、在該半導體基板上形成閘極絕緣膜之工程； 經濟部智慧財產局員工消費合作社印製 (b )、在該閘極絕緣膜上形成矽膜，藉由形成圖案 形成其寬度爲0 . 1 8 // m以下的閘電極之工程； (c )、在該閘電極兩側的半導體基板中，藉由植入 雜質形成源極/汲極區域之工程； (d )、該源極/汲極區域的上部，自其表面濺鍍餓 刻2 · 5 n m以下的區域之工程； (e )、在與該濺鍍蝕刻同一裝置內於真空下，在該 源極/汲極區域上形成金屬膜之工程； 本紙張尺度適用中關家標準（〇叫八4規格（21(^297公釐) -8- 1287257 A7
五、發明説明（） 6 (f)、對該半導體基板實施熱處理，藉由該源極/ 汲極區域與金屬膜的接觸部中的金屬矽化物化反應，形成 其膜厚爲2 0 n m以上4 0 n m以下的金屬砂化物層之工 程；以及 (g )、除去未反應的該金屬膜之工程。 (5)、本發明的半導體積體電路裝置的製造方法， 具有形成於半導體基板主表面的Μ I S F ET，包含： (a )、在該半導體基板上形成閘極絕緣膜之工程； (b )、在該閘極絕緣膜上形成矽膜，藉由形成圖案 形成其寬度爲0 · 18/zm以下的閘電極之工程； (c )、在該閘電極兩側的半導體基板中，藉由植入 雜質形成源極/汲極區域之工程； (d )、該源極/汲極區域的上部，自其表面濺鍍餓 刻2 . 5 n m以下的區域之工程； (e )、在與該濺鍍蝕刻同一裝置內於真空下，在該 源極/汲極區域上形成金屬膜之工程； (f )、對該半導體基板實施熱處理，藉由該源極/ 汲極區域與金屬膜的接觸部中的金屬矽化物化反應，形成 其薄層電阻爲5 Ω/□以上、1 2 Ω/□以下的金屬矽化 物層之工程；以及 (g )、除去未反應的該金屬膜之工程。 如果依照這種手段，在前述源極/汲極區域的上部， 在自其表面濺鍍蝕刻2 · 5 n m以下的區域後因形成金屬 矽化物層，故可形成可抑制遺漏電流於低値的半導體積體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --_ ·ν·I *1 I— -a I— II— :1 I (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -.^n ϋ_ι ϋ n -9 - 1287257 A7 B7 五、發明説明（） " ~~ 7 電路裝置。 而且，即使在閘電極的上部，在自其表面濺鍍蝕刻2 .5 n m以下的區域後，若形成金屬矽化物層的話，可防 止閘電極上的金屬矽化物層的斷線。 【圖式之簡單說明】 圖1係顯示本發明的實施形態之S R A Μ的記憶胞之 等價電路圖。 圖2係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖3係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖4係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖5係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖6係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖7係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖8係顯示本發明的實施形態之半導體積體電路裝置 的製造方法之半導體基板的主要部位剖面圖。 圖9係顯示濺鍍蝕刻量與良率的關係圖。 .圖1 0係顯示濺鍍鈾刻量爲0的情形的維持電流與晶 本紙張尺度適用中國國家標準（ CNS〉Α4規格（210X297公釐） ' ' --*-— (請先閱讀背面之注意事項再填寫本頁) -訂 經濟部智慧財產局員工消費合作社印製 —^ϋ m_i ill·— -10- 1287257 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（） 8 片數的關係圖。 圖1 1係顯示濺鍍蝕刻量爲1 n m的情形的維持電流 與晶片數的關係圖。 圖1 2係顯示濺鍍鈾刻量爲2 . 5 n m的情形的維持 電流與晶片數的關係圖。 圖1 3係顯示濺鍍蝕刻量爲3 n m的情形的維持電流 與晶片數的關係圖。 圖1 4係用以說明本發明的功效圖。 圖1 5係用以說明本發明的功效圖。 圖1 6係用以說明本發明的功效圖。 圖1 7係用以說明本發明的功效圖。 【符號說明】 1 :半導體基板 2 :元件隔離 3 : p型井 4 : η型井 G :閘電極 9 a :多晶矽膜 13: η —型半導體區域 1 6 :氧化矽膜 1 6 s :側壁間隙壁 17:η+型半導體區域 .1 8 : Ρ+型半導體區域 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -11 - 1287257 A7 B7 五、發明説明（） 9 1 9 : c 0 膜 1 9 a : C 〇 S i 2 層 (請先閱讀背面之注意事項再填寫本頁) W L :字線
D L、/ D L :資料線 Qt 1、Qt2 ··轉送用 MI SFET Qdl、Qd2:驅動用 MISFET Qpl、Qp2··負荷用MISFET V c c :電源電壓 V s s :基準電壓 INV1、INV2 :反相器 M C :記憶胞 A、Β :儲存節點 a :區域 s :層差 【較佳實施例之詳細說明】 經濟部智慧財產局員工消費合作社印製 以下根據圖示詳細說明本發明的實施形態。此外’在 用以說明實施形態的全圖中，對具有相同功能的構件附加 相同的符號，省略其重複說明。 圖1係顯示本實施形態之S R A Μ的記憶胞之等價電 路圖。如圖示此記憶胞M C係配置於一對互補性資料線（ 資料線D L、/ D L )與字線W L的交叉部，由一對驅動 用MI SFETQdl、Qd2、一對負荷用 Ml SFETQpl、Qp2以及一對轉送用 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- T287257 五、發明説明（） 10 (請先閱讀背面之注意事項再填寫本頁)
MlSFETQtl、Qt2所構成。驅動用 MlSFETQdl、Qd2以及轉送用
MlSFETQt1、Qt2係由η通道型MISFET 所構成，負荷用MI SFETQpl、QP2係由Ρ通道 型MISFET所構成。 構成記憶胞M C的上述六個Μ I S F E T之中驅動用 Mi SFETQdl以及負荷用MI SFETQpl構成 CMOS 反相器（Inver ter) INV1 ’ 驅動用 MISFETQd2以及負荷用MISFETQp2構成 CMOS反相器I NV2。這些一對CMOS反相器 INV1、INV2的互相的輸入輸出端子（儲存節點A 、B )係交叉結合，構成當作記憶1位兀資訊的資訊儲存 部的正反器電路。而且，此正反器電路的一方的輸入輸出 端子（儲存節點A )係連接於轉送用Μ I S F E T Q t 1 的源極/汲極區域的一方’他方的輸入輸出端子（儲存節 點B )係連接於轉送用Μ I S F E T Q t 2的源極/汲極 區域的一方。 經濟部智慧財產局員工消費合作社印製 再者，轉送用MISFETQt1的源極/汲極區域 的他方係連接於資料線D L，轉送用Μ I S F E T Q t 2 的源極/汲極區域的他方係連接於資料線/ D L。而且， 正反器電路的一端（負荷用MI SFETQp 1、QP2 的各源極區域）係連接於電源電壓（V c c )，他端（驅 動用MISFETQdl、Qd2的各源極區域）係連接 於基準電壓（V s s )。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 1287257 經濟部智慧財產局員工消費合作社印製 五、發明説明（） 11 若說明上述電路的動作，當一方的CM〇S反相器 I N V 1的儲存節點A爲高電位（“ Η ” ）時，因驅動用 MI SFETQd2爲〇Ν，故他方的CMOS反相器 I. N V 2的儲存節點B爲低電位（“ L ” ）。因此，驅動 用MI SFETQdl爲OFF，儲存節點A的高電位（ “ Η ” ）被保持。即藉由使一對C Μ〇S反相器I Ν V 1 、I Ν V 2交叉結合的閂鎖電路（Latch circuit)保持互相 的儲存節點A、B的狀態，在被施加電源電壓間保存資訊 〇 在轉送用MI SFETQ t 1、Q t 2的每一個的閘 電極連接字線W L，藉由此字線W L控制轉送用 Μ I S F E T Q t 1、Q t 2的導通、非導通。即當字線 WL爲高電位（“H” ）時，轉送用MISFETQtl 、Q t 2爲0 N，因正反器電路與互補性資料線（資料線 D L、/ D L )電性連接，故儲存節點A、B的電位狀態 (“ Η ”或” L ” ）顯現於資料線D L、/ D L ,作爲記 憶胞M C的資訊被讀出。 對於對記憶胞M C寫入資訊，令字線W L爲“ Η ”電 位位準（Level )、轉送用MISFETQtl、Qt2爲 〇N狀態，將資料線d L、/ D L的資訊傳達給儲存節點 A、B 〇 其次，使用圖2〜圖8說明本實施形態的S R A Μ的 製造方法。 構成記憶胞M C的六個Μ I S F E T ( Q t 1、 (請先閲讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14 - 1287257 經濟部智慧財產局員工消費合作社印製 五、發明説明（） 12 Qt2、Qdl 、Qd2、Qpl 、Qp2)之中，η 通 道型MI SFET (Qt 1、Qt2、Qdl、Qd2) 係形成於p型并3上，P通道型MI SFET (Qpl、 Q. P 2 )係形成於n型井4上。 P型井與n型井之間藉由元件隔離來隔離，而且，即 使在各井內也依照需要形成元件隔離。此元件隔離如以下 而形成。例如藉由蝕刻由具有1〜1 Ο Ω cm左右的電阻 率的P型單晶矽所構成的半導體基板1 ，形成深度2 5 0 n m左右的元件隔離溝槽。， 其次，在包含溝槽內部的半導體基板1上利用C V D (化學氣相沉積，Chemical Vapor Deposition)法，沉積膜 厚4 5 0〜5 0 0 n m左右的氧化矽膜，利用化學機械硏 磨（C Μ P ·· Chemical Mechanical Polishing)法硏磨溝槽上 部的氧化矽膜，使其表面平坦化。 其次，對半導體基板1離子植入P型雜質（硼）以及 η型雜質（例如磷）後，藉由約以1 〇 〇 〇 °C的熱處理使 上述雜質擴散，形成前述的P型井3以及η型井4。以下 ，說明在這些井3、4上形成MI SFET的工程，惟因 六個MISFET (Qtl、Qt2、Qdl 、Qd2、 Q P 1、Q P 2 )以同樣的工程形成，故以η通道型 Μ I S F E T Q d 1爲例來說明。 首先，如圖2所示使用氫氟酸系的洗淨液洗淨半導體 基板1 ( p型井3 )的表面後，以約8 0 0 °C的熱氧化， 在P型井3的表面形成膜厚3 n m左右的潔淨閘極氧化膜 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） — -15- (請先閲讀背面之注意事項再填寫本頁) 訂 線 -l·— I ΙΓ 1287257 A7 _____B7 五、發明説明（） 13 (未圖示）。 ‘ (請先閱讀背面之注意事項再填寫本頁) 其次，在閘極氧化膜的上部利用c v D法沉積膜厚 2 5 0 n m左右的低電阻多晶矽膜9 a。其次，藉由以光 阻膜（未圖不）爲罩幕（Mask)乾式蝕刻（Dry etching)多晶 矽膜9 a ，形成由多晶矽膜9 a所構成的閘電極G。此閘 電極的寬度爲約0 . 18//m。 其次，藉由對p型井3上的閘電極G的兩側植入η型 雜質（磷），形成η~型半導體區域1 3。此η—型半導體 區域1 3的接合深度爲5 0 nm左右。此處，η-型半導體 區域1 3的接合深度係指從半導體基板1的表面到其導電 型變成Ρ型爲止的距離。 接著，如圖3所示在半導體基板1上利用C y D法沉 積膜厚1 0 0 n m左右的氧化矽膜1 6後，藉由非等向性 蝕刻（Anisotropic etch )在閘電極G的側壁形成側壁間隙壁 (Side wall spacer) 1 6 s (圖 4 ) 〇 經濟部智慧財產局員工消費合作社印製 -LI I L— · 其次，如圖5所示藉由對P型井3離子植入η型雜質 (磷或砷）形成η +型半導體區域1 7 (源極/汲極）。此 η +型半導體區域1 7 (源極/汲極）的接合深度爲1 5 0 n m左右。此處，η +型半導體區域1 7 (源極/汲極）的 接合深度係指從半導體基板1的表面到其導電型變成ρ型 爲止的距離。 接著，在半導體基板1的露出部（η +型半導體區域 1 7)以及閘電極G上形成其厚度爲2 0〜4 0 nm，薄 層電阻爲5〜12Ω的CoSi2層19a (參照圖7)， 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇'〆297公釐） ~ - -16- 1287257 at _____ B7 五、發明説明（） 14 惟在此C 〇 S i 2層形成前，進行半導體基板1表面的洗淨 以及濺鍍蝕刻。關於此工程以下詳細說明。 (請先閲讀背面之注意事項再填寫本頁) 首先’使用氫氟酸系的洗淨液洗淨半導體基板1的表 面。藉由此洗淨使半導體基板表面的雜質或自然氧化膜某 種程度被除去。 其次’如圖6所示藉由氬濺鍍蝕刻蝕刻半導體基板1 的表面在2 · 5 n m以下的範圍。其結果半導體基板1的 露出部（n+型半導體區域1 7)以及閘電極G上凹陷。圖 6係η通道型Μ I S F ETQ d 1的形成區域的擴大圖。 藉由此濺鍍蝕刻，可除去半導體基板1的露出部（η + 型半導體區域1 7、ρ+型半導體區域1 8)以及閘電極G 上的雜質或自然氧化膜。此外，此處所謂的濺鍍蝕刻量爲 氧化矽膜換算値。即例如濺鍍蝕刻量爲1 . 5 // m係顯示 以與氧化矽膜被蝕刻1 . 5 // m的條件同條件蝕刻半導體 基板1。此外，爲了容易瞭解說明起見，在圖6中深深地 記載半導體基板1 ( η +型半導體區域1 7 )表面的蝕刻部 ，與閘電極G的厚度等的比不同。 經濟部智慧財產局員工消費合作社印製 其次，如圖7所示藉由濺鍍法沉積C 〇膜1 9。前述 的濺鍍蝕刻與此C 〇膜1 9的沉積係藉由真空下中的連續 處理來進行。具體上使用多反應室（Multichamber)在殘留 氣體壓力1 0 — 4到1 0 _ 6 P a的條件下進行濺鍍蝕刻後’ 於同一裝置內保持1 〇- 3P a以下的殘留氣體壓力移動到 別室，在殘留氣體壓力1 〇 — 4到1 〇 — 6 P a的條件下進行 C 〇膜的成膜。此外，因半導體基板1表面的凹陷僅有一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -17- 1287257 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） 15 點點，故在圖7中省略其記載。 其次，藉由在5 0 0到5 5 0 °C實施一分鐘的熱處理 ，在半導體基板1 (n+型半導體區域17)與Co膜19 的接觸部以及閘電極G與C 〇膜1 9的接觸部中使金屬矽 化物化反應發生。 其次，如圖8所示藉由鈾刻除去未反應的c 〇膜，在 半導體基板1 ( n+型半導體區域1 7 )以及閘電極G上使 CoS i2層19a殘存。接著，藉由在700到850 實施一分鐘左右的熱處理，使C 〇 S i 2層1 9 a低電阻化 。圖8係η通道型MI S F ETQ d 1的形成區域之擴大 圖。此外，爲了使說明容易起見，深深地記載半導體基板 1表面的凹陷，與閘電極G的厚度等的比不同。 如此，如果依照本實施形態的話，藉由濺鍍蝕刻蝕刻 半導體基板1表面在2 . 5 n m以下的範圍後沉積C 〇膜 19，因形成CoS i2層19a，故可降低維持電流。 此處，說明關於濺鍍蝕刻量與製品良率的關係。圖9 係顯示濺鍍蝕刻量與製品良率的關係的第一數據。如圖9 (a )的圖所示，對於令維持電流（I s b )的基準値爲 2 8 // A以下的情形，濺鍍鈾刻量爲0、1、2、3以及 4 n m的情形都可確保約9 0 %的良率。 但是如圖（b )所示，對於令維持電流（I s b )的 基準値爲5 // A以下的情形，濺鍍蝕刻量爲1以及2 n m 的情形與不進行濺鍍蝕刻的情形（濺鍍蝕刻量爲〇 )比較 ，良率上升。但是，對於令濺鍍鈾刻量爲3以及4 n m的 械張尺度適财關家標準（[叫八4規格（21()\297公釐) (請先閱讀背面之注意事項再填寫本頁) -18- 1287257 A7 B7 五、發明説明（ 16 情形，比不進行濺鍍蝕刻的情形（濺鍍蝕刻量爲0 )良率 小，令濺鍍蝕刻量爲4 n m的情形良率大約爲0 %。 (請先閱讀背面之注意事項再填寫本頁) 如此，得知令濺鍍蝕刻量爲3以上的半導體積體電路 裝置無法適用於如維持電流（I s b )的基準値爲5 // A 以下的低消耗電流製品。 但是，在本實施例中因令濺鍍鈾刻量爲2 . 5 n m以 下，故即使令維持電流（I s b )的基準値爲5 // A以下 的情形，也能確保不進行濺鍍鈾刻的情形以上的良率。 此外，此處的維持電流係指在9 0 t的動作測試時的 維持電流，實際使用時（常溫）的維持電流爲1〜1 . 5 // A左右。 經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 其次，說明關於調查濺鍍蝕刻量爲〇、1 、2以及3 nm時的維持電流I sb (//A)與晶片（chip)數 的關係之第二數據（圖10〜圖13)。未進行圖1〇的 濺鍍鈾刻的情形（濺鍍蝕刻量爲〇的情形）維持電流爲 3 . 5〜4//A的晶片多，有197個。圖1 1的濺鍍蝕 刻量爲1 n m的情形維持電流爲2 · 5〜3 // A的晶片多 ’有4 9 6個。圖1 2的濃鍍鈾刻量爲2 n m的情形維持 電流爲3 · 5〜4//A的晶片多，有243個。其次，維 持電流爲3〜3 . 5 //A的晶片多，有2 3 6個。圖13
的濺鍍蝕刻量爲3 n m的情形維持電流爲4〜4 . 5 # A 的晶片多’有2 0 2個。如此，隨著濺鍍蝕刻量的增加維 持電流値大的晶片的出現頻率提高。 此處’即使滿足維持電流的基準値（即使是5 # A以 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） -19- 1287257 A7 ____B7__ 五、發明説明（） 17 (請先閱讀背面之注意事項再填寫本頁) 下的維持電流），維持電流値較小者可抑制消耗電流，可 說是更高性能。因此，對於濺鍍蝕刻量爲2 · 5 n m以下 的情形可確保許多維持電流値小的晶片，可確保許多高性 能的晶片。 如此，如果依照本實施形態可降低半導體積體電路裝 置的維持電流，而且可降低消耗電流。其結果可使用於藉 由電池驅動的行動電話或個人電腦，可增長這些製品的使 用可能時間。 其次，說明關於可降低維持電流的理由。 如果依照本發明藉由濺鍍蝕刻鈾刻半導體基板1表面 於2 . 5 nm以下的範圍，故半導體基板1表面的雜質或 自然氧化膜被除去。此自然氧化膜可考慮爲1 n m左右的 厚度。 經濟部智慧財產局員工消費合作社印製 其結果如圖8所示，金屬矽化物層（C 〇 S i 2 1 9 a )的底部的凹凸少，其底面形成平滑的金屬矽化物層，膜 厚也變成均勻。相對於此，不進行濺鍍蝕刻的情形對應半 導體基板1表面的雜質或自然氧化膜，產生金屬矽化物厚 厚地形成的位置與薄薄地形成的位置，如圖1 4所示在金 屬砂化物層的底面產生凹凸。 另一方面如前述，伴隨著記憶胞的微細化，源極/汲 極區域的接合深度變小。 因此，若在金屬矽化物層的底面產生凹凸，則金屬矽 化物層的底面自此源極/汲極區域的接合面穿過或接合面 與金屬矽化物層的底面接近產生遺漏電流。 本紙張又度適用中國國家標準（CNS ) A4規格（210X297公釐) " -20- 1287257 經濟部智慧財產局員工消費合作社印製 A7 B7 __五、發明説明（） 18 特別是在如本實施形態的接合深度爲5 0〜1 5 Ο η m左右的半導體積體電路裝置中，容易產生遺漏電流。 而且，在使用於電池驅動的製品，具有維持電流爲5 //A下的基準値的半導體積體電路裝置中，其良率變小。 相反地，如圖1 5所示若濺鍍蝕刻量過多的話，因半 導體基板1表面深深地被蝕刻，故源極/汲極區域的接合 面與金屬矽化物層接近，遺漏電流增大。 爲了避免此遺漏電流的增加可考慮薄薄地形成金屬砂 化物層，惟對於減少金屬矽化物層的厚度，無法確保其所 希望的薄層電阻（本實施形態爲5〜12Ω/[Ι])。 另一方面，此金屬矽化物層也形成於閘電極上，具有 降低閘電極的電阻的任務。因此，若薄薄地形成金屬矽化 物層的話，容易產生金屬矽化物層的凝聚現象，如圖1 4 所示產生不形成金屬矽化物層的區域。而且，有時如圖 1 6所示會產生金屬矽化物層的斷線。圖1 6係薄薄地形 成金屬矽化物層後的基板的頂面圖。 若產生這種不形成金屬矽化物層的區域或斷線的話， 閘電極會高電阻化，動作速度變小。其結果無法於預定時 間內進行當作記憶胞的動作，變成不良。 因此，在本實施形態中因鈾刻半導體基板1表面於 2 . 5 n m以下的範圍，故可確保金屬矽化物層的膜厚（ 本實施形態的情形爲2 0〜4 0 n m )，可防止因金屬矽 化物層的凝聚所造成的斷線等。 而且，如果依照本實施形態藉由濺鍍蝕刻，與半導體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " -21 - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 1287257 五、發明説明（） 19 基板1表面同時閘電極表面也於2 _ 5 n m以下的範圍被 蝕刻，故可降低因元件隔離所造成的層差，可防止金屬石夕 化物層的斷線。即如圖1 6的A - A剖面圖之圖1 7所示 ，元件隔離2的端部因所謂的凹陷（Recess)等的發生而產 生層差。對於閘電極形成於此層差上的情形，對應此層差 閘電極上也產生層差s。在此層差上因金屬矽化物層薄薄 地形成，故容易產生如前述的斷線。但是，如本實施形態 若實施濺鍍蝕刻的話可減輕此層差，可防止金屬矽化物層 的斷線。 而且，如果依照本實施形態，藉由濺鍍鈾刻可除去閘 電極表面上的雜質或自然氧化膜，可提高金屬矽化物層的 膜質，可形成具有均勻性的膜。 如此，在本實施形態中因可確保閘電極上的金屬矽化 物層的膜質，而且可防止金屬矽化物層的斷線，故可提升 製品的良率。 到此爲止的工程完成構成記憶胞M C的η通道型 MISFETQdl。如前述因其他的η通道型 MISFET (Qt 1 、Qt2、Qdl 、Qd2)以同 樣的工程形成，故省略其說明。而且，p通道型（Q p 1 、Qp 2)若除去形成於η井4上的半導體區域型半 導體區域、n+型半導體區域）的導電型不同的點等’其餘 一樣故省略其說明。 然後，在Μ I S F E T上中介層間絕緣膜形成第一層 配線Μ 1以及第二層配線Μ 2，惟關於這些製造工程以及 本矣氏張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 一 (請先閱讀背面之注意事項再填寫本頁)
-22- 1287257 A7 B7 五、發明説明（） 20 其構成省略。 (請先閱讀背面之注意事項再填寫本頁) 以上根據發明的實施形態具體地說明了由本發明者所 創作的發明，惟本發明並非限定於前述發明的實施形態， 當然在不脫離其要旨的範圍可進行種種的變更。特別是在 本實施形態中雖然以S R A Μ記憶胞爲例來說明，惟不限 於S R A Μ記憶胞，可廣泛地適用於與本實施形態一樣的 低消耗功率、電池驅動或進行微細化的半導體積體電路裝 置。而且，在本實施形態中雖然使用C 〇膜形成C 〇 S i 2 層，惟使用其他金屬膜形成金屬矽化物層也可以。例如使 用T i膜形成T i S i層也可以。 【發明的功效】 如果簡單地說明藉由在本案中所揭示的發明之中代表 的發明所獲得的功效的話，如以下所示。 經濟部智慧財產局員工消費合作社印製 如果依照本發明，因藉由濺鍍蝕刻蝕刻半導體基板1 (源極/汲極區域）表面於2 . 5 n m以下的範圍後，沉 積Co膜形成CoS i2層19a，故可降低維持電流，可 提尚良率。 再者，因在鈾刻閘電極表面於2 . 5 n m以下的範g 後，沉積Co膜形成Co Si2層19a，故可防止聞電極 上的金屬矽化物層的斷線，可提高良率。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23-

Claims (1)

1287257 Α8 Β8 C8 D8
經濟部智慧財產局員工消費合作社印製 六、申請專利範圍或圖式奸 揭露乏範園。 第901247 1 3號專利申請案 中文申請專利範圍修正本 民國96年3月6日修正 1、 一種半導體積體電路裝置的製造方法，具有形成於 半導體基板主表面的MISFET，在90°C的動作測試時的維持 電流爲5 // A以下，或使用狀態的維持電流爲1.5 // A以下 ，或藉由電池驅動，其特徵包含： (a) 、在該半導體基板上形成閘極絕緣膜之製程； (b) 、在該閘極絕緣膜上形成矽膜，藉由形成圖案形成 閘電極之製程； (c) 、藉由植入雜質在該閘電極兩側的半導體基板中形 成接合深度爲50nm以下之源極/汲極區域之製程； (d) 、藉由濺鍍鈾刻距該源極/汲極區域的上部的表面 2.5nm以下的區域加以除去，並將該半導體基板之露出部後 退該2.5nm以下之製程； (e) 、在該源極/汲極區域上形成金屬膜之製程； (f) 、對該半導體基板實施熱處理，藉由該源極/汲極區 域與金屬膜的接觸部中的矽化物化反應，形成金屬矽化物 層之製程；以及 (g) 、除去未反應的該金屬膜之製程。 2、 如申請專利範圍第1項所述之半導體積體電路裝置 的製造方法，其中該源極/汲極區域的形成製程係在該閘電 極的俚ί壁形成側壁膜後，形成此側壁膜爲罩幕。 3、 如申請專利範圍第丨項所述之半導體積體電路裝置 -.fi n - n n n ϋ -- (請先閱·#背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 1287257 A8 B8 C8 D8 六、申請專利範圍 的製造方法，其中該濺鍍蝕刻製程係使用氟酸系的洗淨液 於洗淨該源極/汲極區域上後進行。 4 '如申請專利範圍第1項所述之半導體積體電路裝置 的製造方法，其中該濺鍍蝕刻係Ar濺鍍蝕刻。 5 '如申請專利範圍第1項所述之半導體積體電路裝置 的製造方法，其中該金屬膜係Co膜。 6、 如申請專利範圍第丨項所述之半導體積體電路裝置 的製造方法，其中該MISFET構成SRAM記憶胞。 7、 如申請專利範圍第丨項所述之半導體積體電路裝置 的製造方法，其中在該源極/汲極區域上形成金屬膜之製程 係在與該濺鍍蝕刻同一裝置內中，於真空下進行。 8、 一種半導體積體電路裝置的製造方法，具有形成於 半導體基板主表面的MISFET，在90°C的動作測試時的維持 電流爲5 // A以下，或使用狀態的維持電流爲1 ·5 /z A以下 ，或藉由電池驅動，其特徵包含： (a) 、在該半導體基板上形成閘極絕緣膜之製程； (b) 、在該閘極絕緣膜上形成矽膜，藉由形成圖案形成 閘電極之製程； (c) 、藉由植入雜質在該閘電極兩側的半導體基板中形 成接合深度爲50nm以下之源極/汲極區域之製程； (d) 、藉由濺鍍蝕刻距該源極/汲極區域以及閘電極的上 部的表面濺鍍蝕刻2.5nm以下的區域加以除去，並將該半 導體基板之露出部及閘電極之表面後退該2.5nm以下之製 程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）々· I fcn n I ϋ n t^i n ϋ I (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 1287257 六、申請專利範圍 (e) 、在該源極/汲極區域以及閘電極上形成金屬膜之製 程； L---------MW— (請先閱讀背面之注意事項再填寫本頁) (f) 、對該半導體基板實施熱處理，藉由該源極/汲極區 域與金屬膜的接觸部以及該閘電極與金屬膜的接觸部中的 矽化物化反應，形成金屬矽化物層之製程；以及 (g) 、除去未反應的該金屬膜之製程。 9、 如申請專利範圍第8項所述之半導體積體電路裝置 的製造方法，其中該源極/汲極區域的形成製程係在該閘電 極的側壁形成側壁膜後，形成此側壁膜爲罩幕。 10、 如申請專利範圍第8項所述之半導體積體電路裝 置的製造方法，其中該濺鍍鈾刻製程係使用氟酸系的洗淨 液於洗淨該源極/汲極區域上後進行。 11 '如申請專利範圍第8項所述之半導體積體電路裝 置的製造方法，其中該濺鍍蝕刻係Ar濺鍍鈾刻。 f · 1 2 '如申請專利範圍第8項所述之半導體積體電路裝 置的製造方法，其中該金屬膜係Co膜。 經濟部智慧財產局員工消費合作社印製 1 3、如申請專利範圍第8項所述之半導體積體電路裝 置的製造方法，其中該MISFET構成SRAM記憶胞。 14、 如申請專利範圍第8項所述之半導體積體電路裝 置的製造方法，其中在該源極/汲極區域上形成金屬膜之製 程係在與該濺鍍蝕刻同一裝置內中，於真空下進行。 15、 一種半導體積體電路裝置的製造方法，具有形成 於半導體基板主表面的MISFET，其特徵包含： (a)、在該半導體基板上形成閘極絕緣膜之製程； -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1287257 A8 B8 C8 D8 六、申請專利範圍 (b) 、在該閘極絕緣膜上形成矽膜，藉由形成圖案形成 其寬度爲0.18// m以下的閘電極之製程； (c) 、藉由植入雜質在該閘電極兩側的半導體基板中形 成接合深度爲50nm以下之源極/汲極區域之製程； (d) 、藉由濺鍍蝕刻距該源極/汲極區域的上部的表面 2.5nm以下的區域加以除去，並將該半導體基板之露出部後 退該2.5nm以下之製程； (e) 、在該源極/汲極區域上形成金屬膜之製程； (0、對該半導體基板實施熱處理，藉由該源極/汲極區 域與金屬膜的接觸部中的矽化物化反應，形成其膜厚爲 20nm以上40nm以下的金屬矽化物層之製程；以及 (g)、除去未反應的該金屬膜之製程。 1 6、如申請專利範圍第1 5項所述之半導體積體電路裝 置的製造方法，其中該源極/汲極區域的形成製程係在該閘 電極的側壁形成側壁膜後，形成此側壁膜爲罩幕。 17、如申請專利範圍第15項所述之半導體積體電路裝 置的製造方法，其中該濺鍍蝕刻製程係使用氟酸系的洗淨 液於洗淨該源極/汲極區域上後進行。 18'如申請專利範圍第15項所述之半導體積體電路裝 置的製造方法，其中該濺鍍飩刻係Ar濺鑛蝕刻。 19'如申請專利範圍第15項所述之半導體積體電路裝 置的製造方法，其中該金屬膜係Co膜。 20 '如申請專利範圍第15項所述之半導體積體電路裝 置的製造方法，其中該MISFET構成SRAM記憶胞。 本紙張尺度適用中國國家標丰（CNS ) A4規格（210x297公釐） 4 ---------^9— (請先閱-«背面之注意事項再填寫本頁) -訂 •Ί. 經濟部智慧財產局員工消費合作社印製 1287257 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 21、 如申請專利範圍第ι5項所述之半導體積體電路裝 置的製造方法，其中在該源極/汲極區域上形成金屬膜之製 程係在與該濺鑛餓刻同一裝置內中，於真空下進行。 22、 一種半導體積體電路裝置的製造方法，具有形成 於半導體基板主表面的MIS FET，藉由電池驅動，其特徵包 含： (a) 、在該半導體基板上形成閘極絕緣膜之製程； (b) 、在該閘極絕緣膜上形成矽膜，藉由形成圖案形成 其寬度爲0· 1 8 /z m以下的閘電極之製程； (c) 、藉由植入雜質在該閘電極兩側的半導體基板中形 成接合深度爲50nm以下之源極/汲極區域之製程； (d) 、藉由濺鍍蝕刻距該源極/汲極區域以及閘電極的上 部的表面2·5nm以下的區域加以除去，並將該半導體基板 之露出部及閘電極之表面後退該2.5nm以下之製程； (e) 、在該源極/汲極區域以及閘電極上形成金屬膜之製 程； 經濟部智慧財產局員工消費合作社印製 (f) 、對該半導體基板實施熱處理，藉由該源極/汲極區 域與金屬膜的接觸部以及該閘電極與金屬膜的接觸部中的 矽化物化反應，形成其膜厚爲20nm以上40nm以下的金屬 矽化物層之製程；以及 (g) 、除去未反應的該金屬膜之製程。 23、如申請專利範圍第22項所述之半導體積體電路裝 置的製造方法，其中該源極/汲極區域的形成製程係在該閘 電極的側壁形成側壁膜後，形成此側壁膜爲罩幕。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-5 - 1287257 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 24、 如申請專利範圍第22項所述之半導體積體電路裝 置的製造方法’其中該濺鍍蝕刻製程係使用氟酸系的洗淨 液於洗淨該源極/汲極區域上後進行。 25、 如申請專利範圍第22項所述之半導體積體電路裝 置的製造方法，其中該濺鍍蝕刻係Ar濺鍍蝕刻。 26 '如申請專利範圍第22項所述之半導體積體電路裝 置的製造方法，其中該金屬膜係Co膜。 27、 如申請專利範圍第22項所述之半導體積體電路裝 置的製造方法，其中該MISFET構成SRAM記憶胞。 28、 如申請專利範圍第22項所述之半導體積體電路裝 置的製造方法，其中在該源極/汲極區域上形成金屬膜之製 程係在與該濺鍍蝕刻同一裝置內中，於真空下進行。 29、 一種半導體積體電路裝置的製造方法，具有形成 於半導體基板主表面的MIS FET，其特徵包含： (a) 、在該半導體基板上形成閘極絕緣膜之製程； (b) 、在該閘極絕緣膜上形成矽膜，藉由形成圖案形成 其寬度爲0.1 8/z m以下的閘電極之製程； 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 (c) 、藉由植入雜質在該閘電極兩側的半導體基板中形 成接合深度爲50nm以下之源極/汲極區域之製程； (d) 、藉由濺鍍蝕刻距該源極/汲極區域的上部的表面 2.5nm以下的區域加以除去，並將該半導體基板之露出部後 退該2.5nm以下之製程； (e) 、在該源極/汲極區域上形成金屬膜之製程； (f) 、對該半導體基板實施熱處理，藉由該源極/汲極區 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐）-6 - 1287257 A8 B8 C8 D8 六、申請專利範圍 @ Μ金屬膜的接觸部中的矽化物化反應，形成其薄層電阻 爲5Ω /□以上、12Ω /□以下的金屬矽化物層之製程；以及 (請先閲讀背面之注意事項再填寫本頁) (g) '除去未反應的該金屬膜之製程。 30、如申請專利範圍第29項所述之半導體積體電路裝 E的製造方法，其中該源極/汲極區域的形成製程係在該閘 ®極的側壁形成側壁膜後，形成此側壁膜爲罩幕。 3 1 '如申請專利範圍第29項所述之半導體積體電路裝 ®的製造方法，其中該濺鍍鈾刻製程係使用氟酸系的洗淨 液於洗淨該源極/汲極區域上後進行。 32、如申請專利範圍第29項所述之半導體積體電路裝 置的製造方法，其中該濺鍍蝕刻係Ar濺鍍蝕刻。 33'如申請專利範圍第29項所述之半導體積體電路裝 置的製造方法，其中該金屬膜係Co膜。 34 '如申請專利範圍第29項所述之半導體積體電路裝 置的製造方法，其中該MISFET構成SRAM記憶胞。 #1. 經濟部智慧財產局員工消費合作社印製 35'如申請專利範圍第29項所述之半導體積體電路裝 置的製造方法，其中在該源極/汲極區域上形成金屬膜之製 程係在與該濺鍍蝕刻同一裝置內中，於真空下進行。 36' —種半導體積體電路裝置的製造方法，具有形成 於半導體基板主表面的MISFET，其特徵包含： (a) 、在該半導體基板上形成閘極絕緣膜之製程； (b) '在該閘極絕緣膜上形成矽膜，藉由形成圖案形成 其寬度爲0.1 8/z m以下的閘電極之製程； (〇、藉由植入雜質在該閘電極兩側的半導體基板中形 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 7 A8 B8 C8 D8 1287257 六、申請專利範圍 成接合深度爲50nm以下之源極/汲極區域之製程； (d) 、藉由濺鍍蝕刻距該源極/汲極區域以及閘電極的上 部的表面2.5nm以下的區域加以除去，並將該半導體基板 之露出部及閘電極之表面後退該2.5nm以下之製程； (e) 、在該源極/汲極區域以及閘電極上形成金屬膜之製 程； (f) 、對該半導體基板實施熱處理，藉由該源極/汲極區 域與金屬膜的接觸部以及該閘電極與金屬膜的接觸部中的 矽化物化反應，形成其薄層電阻爲5Ω/□以上、12 Ω/□以 下的金屬矽化物層之製程；以及 (g) 、除去未反應的該金屬膜之製程。 37、 如申請專利範圍第36項所述之半導體積體電路裝 置的製造方法，其中該源極/汲極區域的形成製程係在該閘 電極的側壁形成側壁膜後，形成此側壁膜爲罩幕。 38、 如申請專利範圍第36項所述之半導體積體電路裝 置的製造方法，其中該濺鍍蝕刻製程係使用氟酸系的洗淨 液於洗淨該源極/汲極區域上後進行。 39、 如申請專利範圍第36項所述之半導體積體電路裝 置的製造方法，其中該濺鍍蝕刻係Ar濺鍍蝕刻。 40 '如申請專利範圍第36項所述之半導體積體電路裝 置的製造方法，其中該金屬膜係Co膜。 41、如申請專利範圍第36項所述之半導體積體電路裝 置的製造方法，其中該MISFET構成SRAM記憶胞。 42 '如申請專利範圍第36項所述之半導體積體電路裝 本紙張/ut適用中國國家榡準（CNS )八4胁（21〇χ297公羡） IU---------|丨 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -8- 1287257 έ? _S__ 六、申請專利範圍 置的製造方法，其中在該源極/汲極區域上形成金屬膜之製 程係在與該濺鍍鈾刻同一裝置內中，於真空下進行。 經濟部智慧財產局員工消費合作社印製 -l·— n - n n I n - — — I — _ 丁 _ I _ J& (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）_ g _
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