JP3745950B2 - 酸化ジルコニウム膜とｐｚｔ膜との積層体及びこれを備えた半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、酸化ジルコニウム膜とＰＺＴ膜との積層体およびこれを備えた強誘電体メモリなどの半導体装置に係る。特に、強誘電体としてＰＺＴを用い、これを絶縁膜上に形成する際に、緻密でクラックのないＰＺＴ膜およびこれを備えた半導体装置を提供するものである。
【０００２】
【従来の技術】
強誘電体はその分極特性を用いて不揮発性メモリなどの半導体装置に応用される。強誘電体を備えた不揮発性メモリである強誘電体メモリは、ＤＲＡＭに比べて低電圧、低電力、耐放射線に優れた特性を示すと考えられている。
【０００３】
このうちＭＦＩＳ−ＦＥＴ（Metal-Ferroelectric-Inslator-Semiconductor Field Effect Transistor）型メモリは、ゲート電極と半導体基板との間に強誘電体膜と絶縁体膜を積層したものである。強誘電体の分極状態の変化によりトランジスタのしきい値が変化するので、あるゲート電圧でのドレイン電流の大小が記憶情報として利用される。また、絶縁膜は強誘電体膜と半導体基板との間のバッファ層として機能する。このＭＦＩＳ−ＦＥＴ型メモリは、メモリセルの小型化、分極疲労の低減、安定動作などの利点を有している。
【０００４】
従来のＭＦＩＳ−ＦＥＴとして、例えば、金属／ＰＺＴ（強誘電体）／ＺｒＯ_２（絶縁体）／Ｓｉ（半導体）の積層構造を備えたものがある。絶縁体としてＺｒＯ_２を用いる主な理由は、誘電率が比較的高いことである。これらのＭＦＩＳ−ＦＥＴの製造方法をみると、絶縁体であるＺｒＯ_２上に直接、強誘電体であるＰＺＴを成膜している。
【０００５】
【発明が解決しようとする課題】
しかしながら、本発明者による実験の結果、ＺｒＯ_２上に直接ＰＺＴを成膜すると、ＰＺＴの結晶粒径が大きく（〜３μｍ）なったり、粒界でクラックが入ったりすることがわかった。従って、緻密な結晶粒が得られず、クラックによりリーク電流も発生し易くなる。
【０００６】
そこで、本発明は、絶縁体上に形成された強誘電体膜において、リーク電流が少なく実用に堪えられる酸化ジルコニウム膜とＰＺＴ膜との積層体を提供することを目的とする。また、かかる積層体を備えた半導体素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、酸化ジルコニウム膜と、該酸化ジルコニウム膜上に換算膜厚が３ｎｍ以上８ｎｍ以下の島状チタンを介在させることにより形成されたＰＺＴ膜とを備えた積層体であって、該ＰＺＴ膜は、ペロブスカイト構造を有する多結晶体であり、表面からみた結晶粒径が１００ｎｍから２００ｎｍであり、断面からみた結晶が柱状構造の結晶であり、配向性が（００１）優先配向であることを特徴とする。これにより、結晶粒径が小さいので素子の面積が小さくても素子間の特性のばらつきが小さい。また、多結晶体であるので、単結晶エピタキシャル膜に比べて製造が容易で、量産性に富んでいる。
【０００８】
本発明の半導体装置は、上記の酸化ジルコニウム膜とＰＺＴ膜を、シリコン基板／酸化珪素膜／酸化ジルコニウム膜／ＰＺＴ膜の積層構造中の酸化ジルコニウム膜とＰＺＴ膜ととして備えたことを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００１０】
（半導体素子の構成）
図１は、本発明の１実施形態による半導体素子の断面図である。この半導体素子は、ＭＦＩＳ−ＦＥＴ型のメモリ素子である。
【００１１】
第一導電型（例えばｐ型）の半導体基板であるシリコン基板１１上の一部に、例えば酸化珪素からなる素子分離用絶縁膜１２が形成されている。素子分離用絶縁膜１２に覆われず露出しているシリコン基板１１の表面に、第二導電型（例えばｎ^＋型）のソース領域１３及びドレイン領域１４が形成されている。
【００１２】
そして、電界効果型トランジスタのチャネルとなるシリコン基板１１上に絶縁膜１５を介して強誘電体膜１６が形成されている。更に、強誘電体膜１６上に金属膜１７が形成されている。
【００１３】
そして、これらソース領域１３、ドレイン領域１４、金属膜１７、素子分離用絶縁膜１２上にパシベーション酸化膜１８が形成され、このパシベーション酸化膜１８にはソース領域１３、ドレイン領域１４、金属膜１７上にそれぞれ開口が形成されている。パシベーション酸化膜１８の前記開口から露出するソース領域１３、ドレイン領域１４、金属膜１７上に、それぞれソース電極１９、ドレイン電極及びゲート電極２１が形成されている。
【００１４】
絶縁膜１５は、具体的には金属の酸化膜であり、シリコン基板１１側から酸化珪素（ＳｉＯ_２）／酸化ジルコニウム（ＺｒＯ_２）の積層構造か、酸化珪素（ＳｉＯ_２）／酸化アルミニウム（Ａｌ_２Ｏ_３）の積層構造とするのが好ましい。
【００１５】
強誘電体膜１６は、ペロブスカイト型結晶構造を有する多結晶体である。また、自発分極を有し、外部から電界を印加しなくても誘電分極が生じている。この自発分極は、外部電界によって反転させることができるため、強誘電体膜１６の自発分極の向きによってシリコン基板１１に印加される電界が変化してトランジスタのチャネル領域に電子又は正孔が誘起され、トランジスタのしきい値電圧が変化する。
【００１６】
これにより、あるゲート電圧を印加したときのドレイン電流値の大小として情報を読み出すことができる。従って、強誘電体膜１６の自発分極の向きを情報とした半導体記憶装置として利用することができる。
【００１７】
上記強誘電体膜の具体例としてはチタン酸鉛（ＰｂＴｉＯ_３：ＰＴ）が好ましく、またチタン酸鉛を含有する固溶体、すなわちジルコン酸チタン酸鉛（Ｐｂ（ＺｒｘＴｉ_１−Ｘ）Ｏ_３：ＰＺＴ）や、チタン酸鉛を含有するリラクサ強誘電体であってもよい。また、これらのいずれかを主成分とするものであればよく、多少の不純物を含んでいてもよい。チタン酸鉛を含有するリラクサ強誘電体としては、例えば、ＰＭＮ−ＰＴ（Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３−ＰｂＴｉＯ_３）、ＰＺＮ−ＰＴ（Ｐｂ（Ｚｎ_１／３Ｎｂ_２／３）Ｏ_３−ＰｂＴｉＯ_３）、ＰＮＮ−ＰＴ（Ｐｂ（Ｎｉ_１／３Ｎｂ_２／３）Ｏ_３−ＰｂＴｉＯ_３）、ＰＩＮ−ＰＴ（Ｐｂ（Ｉｎ_１／２Ｎｂ_１／２）Ｏ_３−ＰｂＴｉＯ_３）、ＰＳＴ−ＰＴ（Ｐｂ（Ｓｃ_１／２Ｔａ_１／２）Ｏ_３−ＰｂＴｉＯ_３）、ＰＳＮ−ＰＴ（Ｐｂ（Ｓｃ_１／２Ｎｂ_１／２）Ｏ_３−ＰｂＴｉＯ_３）が挙げられ、そのいずれでもよい。
【００１８】
上記強誘電体膜において、結晶粒径は５０ｎｍ以上１０００ｎｍ以下であることが好ましく、１００ｎｍ以上２００ｎｍ以下であることがより望ましい。また、強誘電体膜の結晶粒は柱状構造であることが望ましく、配向性は（００１）優先配向であることが望ましい。ここで、（００１）優先配向は、Ｘ線回折広角法での以下の式での回折強度比が、７０％以上と定義する。
Ｉ（００１）／｛Ｉ（００１）＋Ｉ（１１０）＋Ｉ（１１１）｝
なお、Ｉ（００１）等は、結晶を立方晶の対称性を持つと考えたときの等価な面の回折強度のすべての和を意味する。
【００１９】
（製造方法）
次に、この半導体装置の製造方法について説明する。図２〜図４は、上記半導体装置の製造工程を示す断面図である。
【００２０】
まず、図２（ａ）に示すように、ｐ型シリコン基板１１の表面を熱酸化させて酸化珪素（ＳｉＯ_２）膜を形成する。この酸化珪素膜は、後述のＺｒＯ_２膜と併せて素子分離用絶縁膜１２および絶縁膜１５となるものである。
【００２１】
次いで、図２（ｂ）に示すように、基板全面にＺｒＯ_２膜を成膜する。その場合の製法としては、上記酸化珪素上に、例えばジルコニウムをターゲットとしてスパッタリングを行なった後で熱酸化する方法、酸化ジルコニウムを交流スパッタリングする方法、ＣＶＤ法などがあり、そのいずれでも良い。この場合、絶縁膜１５として酸化珪素（ＳｉＯ_２）／酸化ジルコニウム（ＺｒＯ_２）の積層構造が形成される。絶縁膜１５として酸化珪素（ＳｉＯ_２）／酸化アルミニウム（Ａｌ_２Ｏ_３）の積層構造とする場合の製法としては、上記酸化珪素上に、例えば酸化アルミニウムを交流スパッタリングする方法、ＣＶＤ法などがあり、そのいずれでも良い。
【００２２】
ＺｒＯ_２膜上には、チタン又は酸化チタンを、スパッタリング法等により、換算膜厚が３ｎｍ以上８ｎｍ以下となるように島状に形成する。ここで換算膜厚とは、島状に形成されたチタン膜の膜厚をならした場合の、いわば平均膜厚をいう。
【００２３】
次いで、図２（ｃ）に示すように、全面にＰＺＴなどの強誘電体膜１６を成膜する。強誘電体薄膜１６の形成方法は、ＣＳＤ（Chemical Solution Deposition）法、スパッタ法、ＣＶＤ法等のいずれでもよい。ＣＳＤ法の例としては、ゾルゲル法、ＭＯＤ（Metal-Organic Decomposition）法があり、そのいずれでもよい。ゾルゲル法による場合は、金属アルコキシド等の金属有機化合物を溶液系で加水分解、重縮合させたのち、加熱処理して結晶化させる。
【００２４】
絶縁膜１５となるＺｒＯ_２膜上に島状のチタン又は酸化チタンが形成されているので、強誘電体膜１６の結晶粒径を小さくすることができ、緻密でクラックフリーな膜が形成できる。また、結晶粒は柱状結晶となり、配向性は（００１）優先配向となる。
【００２５】
次いで、図３（ｄ）に示すように、全面にスパッタ法で金属膜１７を堆積させる。その後、図３（ｅ）に示すように、金属膜１７、強誘電体膜１６及び絶縁膜１５をパターニングし、ゲート形状に整形する。
【００２６】
次いで、図３（ｆ）に示すように、全面に砒素をイオン注入し、基板１１の表面にソース領域１３及びドレイン領域１４を形成する。なお、砒素のドーズ量は、例えば５×１０^１４ｃｍ^−２程度とする。
【００２７】
次いで、図４（ｇ）に示すように、全面に酸化珪素膜を堆積し、パシベーション酸化膜１８を形成する。
【００２８】
次いで、図４（ｈ）に示すように、パシベーション酸化膜１８に、ソース，ドレイン領域１３、１４及び金属膜１７に接続するコンタクト孔を形成する。
【００２９】
そして、図４（ｉ）に示すように、アルミニウム等の金属薄膜をスパッタリング法等で全面に堆積した後パターニングを行って、ソース電極１９、ドレイン電極２０及びゲート電極２１を形成する。
【００３０】
（実施例）
本発明の強誘電体膜の実施例として、Ｓｉ／ＳｉＯ_２／ＺｒＯ_２／ＰＺＴの積層構造を、上述のように絶縁膜ＺｒＯ_２上に島状チタンを介在させる方法により製造した。また、比較例として、同様の積層構造を、島状チタンを介在させない従来の方法により製造した。
【００３１】
図５は上記実施例による強誘電体膜の表面写真及びその模写図であり、図６は上記比較例による強誘電体膜の表面写真及びその模写図である。いずれも倍率は５００倍で、同一の条件により撮影している。写真中央の鈎形部分がＺｒＯ_２上にＰＺＴを形成した領域である。図に表れているように、実施例によるＰＺＴは結晶構造が緻密でクラックも発生していないのに対し、比較例によるＰＺＴにはクラックが発生している。
【００３２】
図７は上記実施例による強誘電体膜表面のＳＥＭ写真及びその模写図であり、図８は上記比較例による強誘電体膜表面のＳＥＭ写真及びその模写図である。図に表れているように、実施例によるＰＺＴは結晶粒径が１００ｎｍから２００ｎｍ程度であるのに対し、比較例によるＰＺＴは結晶粒径が２００ｎｍから１０００ｎｍを遥かに超えるものまであり、極端にばらつきが大きい。
【００３３】
図９は上記実施例による強誘電体膜の断面ＳＥＭ写真及びその模写図である。図に表れているように、ＰＺＴ膜は柱状の結晶構造を有している。
【００３４】
図１０は上記実施例による強誘電体膜について、エックス線回折広角法においてＣｕＫα線を用いたときの回折強度の測定結果を示すグラフである。図に表れているように、このＰＺＴは（００１）面に強く配向している。
【００３５】
【発明の効果】
本発明によれば、酸化ジルコニウム膜と、該酸化ジルコニウム膜上に換算膜厚が３ｎｍ以上８ｎｍ以下の島状チタンを介在させることにより形成されたＰＺＴ膜とを備えた積層体としたことにより、リーク電流が少なく実用に堪えられるものを提供することができる。また、かかる積層体を備えた半導体素子を提供することができる。
【図面の簡単な説明】
【図１】 本発明の１実施形態による半導体素子の断面図である。
【図２】 上記半導体装置の製造工程を示す断面図である。
【図３】 上記半導体装置の製造工程を示す断面図である。
【図４】 上記半導体装置の製造工程を示す断面図である。
【図５】 本発明の実施例による強誘電体膜の表面写真及びその模写図である。
【図６】 本発明に対する比較例による強誘電体膜の表面写真及びその模写図である。
【図７】 上記実施例による強誘電体膜表面のＳＥＭ写真及びその模写図である。
【図８】 上記比較例による強誘電体膜表面のＳＥＭ写真及びその模写図である。
【図９】 上記実施例による強誘電体膜の断面ＳＥＭ写真及びその模写図である。
【図１０】 上記実施例による強誘電体膜について、エックス線回折広角法においてＣｕＫα線を用いたときの回折強度の測定結果を示すグラフである。
【符号の説明】
１１…シリコン基板、 １２…素子分離用絶縁膜、 １３…ソース領域、 １４…ドレイン領域、 １５…絶縁膜、 １６…強誘電体膜、 １７…金属膜、１８…パシベーション酸化膜、 １９…ソース電極、 ２０…ドレイン電極、２１…ゲート電極

Claims (2)

1. 酸化ジルコニウム膜と、該酸化ジルコニウム膜上に換算膜厚が３ｎｍ以上８ｎｍ以下の島状チタンを介在させることにより形成されたＰＺＴ膜とを備えた積層体であって、
   該ＰＺＴ膜は、
   ペロブスカイト構造を有する多結晶体であり、
   表面からみた結晶粒径が１００ｎｍから２００ｎｍであり、
   断面からみた結晶が柱状構造の結晶であり、
   配向性が（００１）優先配向である
   ことを特徴とする酸化ジルコニウム膜とＰＺＴ膜との積層体。
2. 請求項１に記載の酸化ジルコニウム膜とＰＺＴ膜を、シリコン基板／酸化珪素膜／酸化ジルコニウム膜／ＰＺＴ膜の積層構造中の酸化ジルコニウム膜とＰＺＴ膜として備えたことを特徴とする半導体装置。

Images