JP2658819B2 - 薄膜キャパシタ - Google Patents
薄膜キャパシタInfo
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Landscapes
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、超高集積シリコン半導
体デバイスに用いられる薄膜キャパシタにおける容量絶
縁膜の構造に関するものである。
体デバイスに用いられる薄膜キャパシタにおける容量絶
縁膜の構造に関するものである。
【０００２】
【従来の技術】半導体メモリの高密度大容量化に対応し
て、２５６Ｍｂダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略す）以降の１Ｇｂ、４ＧｂのＤＲ
ＡＭの容量絶縁膜には極めて高い誘電率が必要である。
かかる絶縁膜には、使用温度で常誘電性で、温度変化が
小さく、数ＧＨｚの高周波数領域まで誘電率が低下しな
い等の物性が要求される。従って、１９９０年ＩＥＥＥ
第７回強誘電体応用国際会議（１９９０ ＩＥＥＥ ７
ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｆｅｒｒ
ｏｅｌｅｃｔｒｉｃｓ）論文集の第１２１頁から第１２
４頁に記述されているように、常誘電性のチタン酸バリ
ウムストロンチウム（ＢａX Ｓｒ1 - X ＴｉＯ3 ）のペ
ロヴスカイト型酸化物薄膜が採用されている。
て、２５６Ｍｂダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略す）以降の１Ｇｂ、４ＧｂのＤＲ
ＡＭの容量絶縁膜には極めて高い誘電率が必要である。
かかる絶縁膜には、使用温度で常誘電性で、温度変化が
小さく、数ＧＨｚの高周波数領域まで誘電率が低下しな
い等の物性が要求される。従って、１９９０年ＩＥＥＥ
第７回強誘電体応用国際会議（１９９０ ＩＥＥＥ ７
ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｆｅｒｒ
ｏｅｌｅｃｔｒｉｃｓ）論文集の第１２１頁から第１２
４頁に記述されているように、常誘電性のチタン酸バリ
ウムストロンチウム（ＢａX Ｓｒ1 - X ＴｉＯ3 ）のペ
ロヴスカイト型酸化物薄膜が採用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、１９９
１年の国際電子デバイス会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ，１９９１）の論文集（Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ）の第８２３頁から第８２６頁に報告されてい
るように、このチタン酸バリウムストロンチウム薄膜
は、他の常誘電体薄膜あるいは強誘電体薄膜と同様に、
ＤＲＡＭ応用上重要となる薄膜化にともなって実効的な
誘電率が低下するという問題点を指摘されている。
１年の国際電子デバイス会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ，１９９１）の論文集（Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ）の第８２３頁から第８２６頁に報告されてい
るように、このチタン酸バリウムストロンチウム薄膜
は、他の常誘電体薄膜あるいは強誘電体薄膜と同様に、
ＤＲＡＭ応用上重要となる薄膜化にともなって実効的な
誘電率が低下するという問題点を指摘されている。
【０００４】上述の実効的誘電率の膜厚依存性は、真に
薄膜の誘電率が低下している場合と誘電体と電極の界面
近傍に低誘電率層が形成される場合とが考えられるが、
実際には界面低誘電率層形成が現実的である。この界面
は、下部電極と誘電体、上部電極と誘電体の間に二つ形
成されるが、下部電極と誘電体が接する界面近傍の誘電
体膜は成膜時に結晶化が進行して遷移層が少ないことが
期待される。例えば、白金上に化学的気相堆積法により
形成されたチタン酸ストロンチウム膜の断面透過電子顕
微鏡観察によれば、白金界面から結晶化したチタン酸ス
トロンチウムの柱状グレインを明瞭に認めることができ
る。
薄膜の誘電率が低下している場合と誘電体と電極の界面
近傍に低誘電率層が形成される場合とが考えられるが、
実際には界面低誘電率層形成が現実的である。この界面
は、下部電極と誘電体、上部電極と誘電体の間に二つ形
成されるが、下部電極と誘電体が接する界面近傍の誘電
体膜は成膜時に結晶化が進行して遷移層が少ないことが
期待される。例えば、白金上に化学的気相堆積法により
形成されたチタン酸ストロンチウム膜の断面透過電子顕
微鏡観察によれば、白金界面から結晶化したチタン酸ス
トロンチウムの柱状グレインを明瞭に認めることができ
る。
【０００５】一方、上部電極と誘電体の界面では、界面
に接する誘電体は成長時の表面であり結晶欠陥が多いで
あろう。この表面欠陥層として、例えば、チタン酸バリ
ウムストロンチウム膜表面におけるＳｒＯ層の潜り込み
による表面ＴｉＯ2 層の形成を考えることができる。こ
のために、上部電極と誘電体の界面に低誘電率層が生じ
ることは十分に想像される。この対策として、上部電極
を含めた誘電体薄膜の熱処理が考えられるが、電極材料
の選択に制約を生じ電極加工工程の容易さにも影響す
る。
に接する誘電体は成長時の表面であり結晶欠陥が多いで
あろう。この表面欠陥層として、例えば、チタン酸バリ
ウムストロンチウム膜表面におけるＳｒＯ層の潜り込み
による表面ＴｉＯ2 層の形成を考えることができる。こ
のために、上部電極と誘電体の界面に低誘電率層が生じ
ることは十分に想像される。この対策として、上部電極
を含めた誘電体薄膜の熱処理が考えられるが、電極材料
の選択に制約を生じ電極加工工程の容易さにも影響す
る。
【０００６】本発明は、薄膜化による実効的誘電率の低
下を制御してチタン酸バリウムストロンチウム薄膜が４
ＧｂＤＲＡＭの容量絶縁膜として利用されることを可能
とする容量膜構造を提供するものである。
下を制御してチタン酸バリウムストロンチウム薄膜が４
ＧｂＤＲＡＭの容量絶縁膜として利用されることを可能
とする容量膜構造を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、下部電極上に
容量膜、上部電極を順次積層してなる薄膜キャパシタに
おいて、前記容量膜が、前記下部電極と接して設けられ
たチタン酸ストロンチウムあるいはチタン酸バリウムス
トロンチウムよりなる層と、膜厚２〜２０ｎｍのチタン
酸バリウム薄膜よりなる層の積層構造よりなることを特
徴とする。
容量膜、上部電極を順次積層してなる薄膜キャパシタに
おいて、前記容量膜が、前記下部電極と接して設けられ
たチタン酸ストロンチウムあるいはチタン酸バリウムス
トロンチウムよりなる層と、膜厚２〜２０ｎｍのチタン
酸バリウム薄膜よりなる層の積層構造よりなることを特
徴とする。
【０００８】
【作用】本発明者は、チタン酸バリウムストロンチウム
表面欠陥層がペロヴスカイト結晶格子の（１００）面に
沿って結晶内に潜り込み易いＳｒＯ（１００）単原子層
の性質によると想定して本発明に到達した。チタン酸バ
リウムストロンチウム誘電体表面にチタン酸バリウム薄
膜を形成することにより、ペロヴスカイト結晶格子に潜
り込み易いＳｒＯ成分を表面近傍から排除できる。これ
によってチタニウム過剰の酸化物表面層は形成されず、
薄膜キャパシタにおける低誘電率層の除去が期待され
る。チタン酸バリウム薄膜は、低誘電率層形成を抑制す
るに十分な厚さであるとともに、それ自体がチタン酸バ
リウムストロンチウムに対して低誘電率層となるので極
力薄いことが必要である。具体的には２〜２０ｎｍ、さ
らに好適には２〜１０ｎｍが適当である。
表面欠陥層がペロヴスカイト結晶格子の（１００）面に
沿って結晶内に潜り込み易いＳｒＯ（１００）単原子層
の性質によると想定して本発明に到達した。チタン酸バ
リウムストロンチウム誘電体表面にチタン酸バリウム薄
膜を形成することにより、ペロヴスカイト結晶格子に潜
り込み易いＳｒＯ成分を表面近傍から排除できる。これ
によってチタニウム過剰の酸化物表面層は形成されず、
薄膜キャパシタにおける低誘電率層の除去が期待され
る。チタン酸バリウム薄膜は、低誘電率層形成を抑制す
るに十分な厚さであるとともに、それ自体がチタン酸バ
リウムストロンチウムに対して低誘電率層となるので極
力薄いことが必要である。具体的には２〜２０ｎｍ、さ
らに好適には２〜１０ｎｍが適当である。
【０００９】
【実施例】本発明を実施例により詳細に説明する。
【００１０】（実施例１）図１は本発明の一実施例であ
る薄膜キャパシタの構造を示すものである。シリコン基
板１を熱酸化して表面に二酸化シリコン２を６００ｎｍ
形成した。この上にスパッタ法によって５０ｎｍのチタ
ン３、５０ｎｍの白金４を順次積層して下部電極とし
た。誘電体膜は、化学的気相堆積法により形成した。成
膜原料には、テトライソプロポキシチタニウム（以下Ｔ
ＰＴと略称する）、ビス−テトラメチルヘプタンジオナ
ートバリウム（以下ｔｈｄ−Ｂａと略称する）、ビス−
テトラメチルヘプタンジオナートストロンチウム（以下
ｔｈｄ−Ｓｒと略称する）および酸素ガスを用いた。金
属原料化合物はアルゴンガスをキャリアガスとして成膜
反応室に輸送された。チタン酸バリウムストロンチウム
５は成膜温度５５０℃、成膜圧力１００Ｐａで厚さ５０
ｎｍ堆積された。その後、ｔｈｄ−Ｓｒの供給を停止し
て表面にチタン酸バリウム６を１０ｎｍ堆積した。上部
電極として、スパッタ法によって５０ｎｍの窒化チタン
７、１０００ｎｍのアルミニウム８を順次積層した。
る薄膜キャパシタの構造を示すものである。シリコン基
板１を熱酸化して表面に二酸化シリコン２を６００ｎｍ
形成した。この上にスパッタ法によって５０ｎｍのチタ
ン３、５０ｎｍの白金４を順次積層して下部電極とし
た。誘電体膜は、化学的気相堆積法により形成した。成
膜原料には、テトライソプロポキシチタニウム（以下Ｔ
ＰＴと略称する）、ビス−テトラメチルヘプタンジオナ
ートバリウム（以下ｔｈｄ−Ｂａと略称する）、ビス−
テトラメチルヘプタンジオナートストロンチウム（以下
ｔｈｄ−Ｓｒと略称する）および酸素ガスを用いた。金
属原料化合物はアルゴンガスをキャリアガスとして成膜
反応室に輸送された。チタン酸バリウムストロンチウム
５は成膜温度５５０℃、成膜圧力１００Ｐａで厚さ５０
ｎｍ堆積された。その後、ｔｈｄ−Ｓｒの供給を停止し
て表面にチタン酸バリウム６を１０ｎｍ堆積した。上部
電極として、スパッタ法によって５０ｎｍの窒化チタン
７、１０００ｎｍのアルミニウム８を順次積層した。
【００１１】上部電極７、８と誘電体５、６を部分的に
エッチングして取り除き、露出させた下部電極である白
金４に電気的コンタクトを取り上部電極であるアルミニ
ウム８との間で誘電体薄膜キャパシタの電気特性を測定
した。周波数１０ｋＨｚで測定された容量値から、膜厚
６０ｎｍとして薄膜の比誘電率は５００と算出された。
チタン酸バリウム膜６を形成しない場合には、比誘電率
は２００であった。また、１Ｖ印加時のリーク電流密度
は１×１０- 8 Ａ／ｃｍ2 以下であり、本発明のキャパ
シタ容量膜構造がリーク電流の低減にも効果的であるこ
とが示された。
エッチングして取り除き、露出させた下部電極である白
金４に電気的コンタクトを取り上部電極であるアルミニ
ウム８との間で誘電体薄膜キャパシタの電気特性を測定
した。周波数１０ｋＨｚで測定された容量値から、膜厚
６０ｎｍとして薄膜の比誘電率は５００と算出された。
チタン酸バリウム膜６を形成しない場合には、比誘電率
は２００であった。また、１Ｖ印加時のリーク電流密度
は１×１０- 8 Ａ／ｃｍ2 以下であり、本発明のキャパ
シタ容量膜構造がリーク電流の低減にも効果的であるこ
とが示された。
【００１２】（実施例２）誘電体第一層５は、ＴＰＴと
ｔｈｄ−Ｓｒを原料として化学的気相堆積法によりチタ
ン酸ストロンチウムを成膜温度５５０℃、成膜圧力１０
０Ｐａで厚さ４０ｎｍ堆積し、その後ｔｈｄ−Ｓｒの供
給を停止して、入れ替わりにｔｈｄ−Ｂａを供給して誘
電体第二層であるチタン酸バリウム６を２ｎｍ堆積した
以外は実施例１と同様にして素子を作成した。
ｔｈｄ−Ｓｒを原料として化学的気相堆積法によりチタ
ン酸ストロンチウムを成膜温度５５０℃、成膜圧力１０
０Ｐａで厚さ４０ｎｍ堆積し、その後ｔｈｄ−Ｓｒの供
給を停止して、入れ替わりにｔｈｄ−Ｂａを供給して誘
電体第二層であるチタン酸バリウム６を２ｎｍ堆積した
以外は実施例１と同様にして素子を作成した。
【００１３】周波数１０ｋＨｚで測定された容量値か
ら、膜厚４２ｎｍとして薄膜の比誘電率は２４０と算出
された。チタン酸バリウム膜６を形成しない場合には、
比誘電率は１３０であった。また、１Ｖ印加時のリーク
電流密度は２×１０- 8 Ａ／ｃｍ2 以下であり、本発明
のキャパシタ容量膜構造がリーク電流の低減にも効果的
であることが示された。
ら、膜厚４２ｎｍとして薄膜の比誘電率は２４０と算出
された。チタン酸バリウム膜６を形成しない場合には、
比誘電率は１３０であった。また、１Ｖ印加時のリーク
電流密度は２×１０- 8 Ａ／ｃｍ2 以下であり、本発明
のキャパシタ容量膜構造がリーク電流の低減にも効果的
であることが示された。
【００１４】
【発明の効果】本発明により、チタン酸バリウムストロ
ンチウムを容量膜とする薄膜キャパシタにおける容量膜
薄膜化に伴う実効的誘電率の低下という問題が解決さ
れ、４ＧｂＤＲＡＭまでの開発が展望できることとなっ
た。誘電体第二層となるチタン酸バリウムの膜厚は２〜
１０ｎｍが好適であるが、より厚い２０ｎｍであっても
実用上重要な膜厚である２０〜１００ｎｍのチタン酸ス
トロンチウム薄膜あるいはチタン酸バリウムストロンチ
ウム薄膜の誘電率低下を緩和する効果がある。
ンチウムを容量膜とする薄膜キャパシタにおける容量膜
薄膜化に伴う実効的誘電率の低下という問題が解決さ
れ、４ＧｂＤＲＡＭまでの開発が展望できることとなっ
た。誘電体第二層となるチタン酸バリウムの膜厚は２〜
１０ｎｍが好適であるが、より厚い２０ｎｍであっても
実用上重要な膜厚である２０〜１００ｎｍのチタン酸ス
トロンチウム薄膜あるいはチタン酸バリウムストロンチ
ウム薄膜の誘電率低下を緩和する効果がある。
【図１】本発明の一実施例である薄膜キャパシタの構造
を概念的に示す図である。
を概念的に示す図である。
１ シリコン基板 ２ 二酸化シリコン ３ チタン ４ 白金 ５ チタン酸バリウムストロンチウム ６ チタン酸バリウム ７ 窒化チタン ８ アルミニウム ９ 下部電極 １０ 容量膜 １１ 上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−89962（ＪＰ，Ａ) 特開 平３−252160（ＪＰ，Ａ) 特開 平６−84694（ＪＰ，Ａ)
Claims (1)
- 【請求項１】下部電極上に容量膜、上部電極を順次積層
してなる薄膜キャパシタにおいて、前記容量膜が、前記
下部電極と接して設けられたチタン酸ストロンチウムあ
るいはチタン酸バリウムストロンチウムよりなる層と、
膜厚２〜２０ｎｍのチタン酸バリウム薄膜よりなる層の
積層構造よりなることを特徴とする薄膜キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227381A JP2658819B2 (ja) | 1993-09-13 | 1993-09-13 | 薄膜キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227381A JP2658819B2 (ja) | 1993-09-13 | 1993-09-13 | 薄膜キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786514A JPH0786514A (ja) | 1995-03-31 |
| JP2658819B2 true JP2658819B2 (ja) | 1997-09-30 |
Family
ID=16859925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5227381A Expired - Fee Related JP2658819B2 (ja) | 1993-09-13 | 1993-09-13 | 薄膜キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658819B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702970A (en) * | 1995-06-26 | 1997-12-30 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a capacitor of a semiconductor device |
| JP2000022105A (ja) | 1998-06-30 | 2000-01-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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