CN100508165C - 薄膜电容器及其形成方法、以及计算机可读取的存储介质 - Google Patents

薄膜电容器及其形成方法、以及计算机可读取的存储介质 Download PDF

Info

Publication number
CN100508165C
CN100508165C CNB2005800303357A CN200580030335A CN100508165C CN 100508165 C CN100508165 C CN 100508165C CN B2005800303357 A CNB2005800303357 A CN B2005800303357A CN 200580030335 A CN200580030335 A CN 200580030335A CN 100508165 C CN100508165 C CN 100508165C
Authority
CN
China
Prior art keywords
dielectric layer
resilient coating
film capacitor
formation
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005800303357A
Other languages
English (en)
Other versions
CN101015052A (zh
Inventor
柿本明修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN101015052A publication Critical patent/CN101015052A/zh
Application granted granted Critical
Publication of CN100508165C publication Critical patent/CN100508165C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3141Deposition using atomic layer deposition techniques [ALD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31641Deposition of Zirconium oxides, e.g. ZrO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31645Deposition of Hafnium oxides, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

在本发明的薄膜电容器中,抑制电场集中,降低漏电流。在由导电材料构成的下部电极(22)上形成第一锆氧化物层(26A)。在第一锆氧化物层(26A)上形成由非结晶材料构成的缓冲层(28)。在缓冲层(28)上形成第二锆氧化物层(26B),在第二锆氧化物层(26B)上形成由导电材料构成的上部电极(24)。

Description

薄膜电容器及其形成方法、以及计算机可读取的存储介质
技术领域
本发明涉及薄膜电容器,特别是有关使用形成在半导体基板上的锆氧化物或铪氧化物的薄膜的薄膜电容器的结构。
背景技术
在半导体元件中作为无源元件形成薄膜电容器的情况下,使用氧化硅(SiO)、氮化硅(SiN)、氧化铝(AlO)、氧化锆(ZrO)、和氧化铪(HfO)等作为电介质材料。在这些电介质材料中,氧化锆(锆氧化物)和氧化铪(铪氧化物)的介电常数特别大,适合形成小型而大电容的薄膜电容器。
由锆氧化物形成的薄膜电容器(下面,称为ZrO薄膜电容器),是通过在半导体元件的多层结构中,例如,使用如ALD(Atomic LayerDeposition:原子层沉积)法在TiN的下部电极上形成厚度10nm左右的ZrO膜,并在其上形成TiN的上部电极而形成的。
此外,由铪氧化物形成的薄膜电容器(下面称为HfO薄膜电容器),例如,也是通过使用ALD法在TiN的下部电极上形成厚度10nm左右的HfO膜,并在其上形成TiN的上部电极而形成的。
如上所述,大多把锆及铪作为电容器材料或绝缘材料使用。例如提出了使用高介电常数的ZrO2膜作为MOSFET的门绝缘膜的方案(例如、参照专利文献1)。
专利文献1:日本特开2003-151976号公报
在锆中,特别是氧化锆ZrO2具有高介电常数,而且在250℃左右的低温下可以成膜,所以适合作为薄膜电容器的材料进行使用。可是,ZrO2膜一旦发生结晶,则表面粗糙度(表面的粗糙度)增加,具有在作为电容器发挥功能时,漏电流变大的问题。也就是说,如果ZrO2膜的表面粗糙度增加,则在电极层和ZrO2膜的界面(也就是,表面粗糙度大的ZrO2膜的表面)上,电场集中变大,由此,漏电流增加。
此外,就作为铪氧化物的氧化铪HfO2来说也一样,如果发生结晶,则表面粗糙度(表面的粗糙度)增加,具有在作为电容器发挥功能时,漏电流变大的问题。
发明内容
鉴于上述问题,本发明的目的在于提供一种抑制电场集中、降低漏电流、使用有锆氧化物或铪氧化物的薄膜电容器。
为了达到上述目的,按照本发明的一个方面,提供一种薄膜电容器,以锆氧化物或铪氧化物作为电介体而形成,其特征在于,包括:由导电材料构成的下部电极;形成在该下部电极上的第一电介体层;形成在该第一电介体层上的缓冲层;形成在该缓冲层上的第二电介体层;和形成在该第二电介体层上的、由导电材料构成的上部电极,其中,上述第一和第二电介体层由锆氧化物及铪氧化物的任意一种形成。
在上述发明的薄膜电容器中,优选,上述缓冲层由非结晶材料形成。优选的是上述缓冲层由选自Al2O3、HfO2、Ta2O5、和非结晶ZrO2中的材料形成。此外,优选上述第一和第二电介体层具有相同的厚度,上述缓冲层比上述第一和第二电介体层薄。上述第一和第二电介体层由锆氧化物形成,上述第一和第二电介体层各自的厚度在1~70
Figure C200580030335D0007104443QIETU
以下,上述缓冲层的厚度可以在1~20
Figure C200580030335D0007104443QIETU
以上。可以以连续的工序形成上述第一电介体层、上述缓冲层、以及上述第二电介体层。
此外,按照本发明的另外一个方面,提供一种薄膜电容器,以锆氧化物或铪氧化物作为电介体而形成,其特征在于,包括:由导电材料构成的下部电极;由导电材料构成的上部电极;形成在该下部电极和该上部电极之间的多个电介体层;和形成在多个电介体层中相邻的上下层之间的、由非结晶材料构成的缓冲层,其中,上述多个电介体层由锆氧化物及铪氧化物的任意一种形成。
在上述的薄膜电容器中,优选的是上述缓冲层由选自Al2O3、HfO2、Ta2O5、和非结晶ZrO2中的材料形成。
此外,按照本发明的另外一个方面,提供一种薄膜电容器的形成方法,是使用锆氧化物或铪氧化物作为电介体的薄膜电容器的形成方法,其特征在于:形成由导电材料构成的下部电极,由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的第一电介体层,在该第一电介体层上形成规定厚度的缓冲层,使用与上述第一电介体层相同的材料、在该缓冲层上形成规定厚度的第二电介体层,在该第二电介体层上形成由导电材料构成的上部电极。
在上述发明的薄膜电容器的形成方法中,优选,通过利用ALD法进行的成膜处理连续地进行上述第一电介体层的形成、上述缓冲层的形成、以及上述第二电介体层的形成。
此外,按照本发明的另一个方面,提供一种计算机可读取的存储介质,其特征在于:存储有使薄膜电容器的形成方法在计算机中执行用的程序,其中,该薄膜电容器的形成方法为,形成由导电材料构成的下部电极,由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的第一电介体层,在该第一电介体层上形成规定厚度的缓冲层,使用与上述第一电介体层相同的材料、在该缓冲层上形成规定厚度的第二电介体层,在该第二电介体层上形成由导电材料构成的上部电极。
在上述发明的计算机可读取的存储介质中,优选,上述程序通过利用ALD法进行的成膜处理连续地进行上述第一电介体层的形成、上述缓冲层的形成、以及上述第二电介体层的形成。
按照本发明的另一个方面,提供一种形成薄膜电容器的方法,是使用锆氧化物或铪氧化物作为电介体的薄膜电容器的形成方法,其特征在于:形成由导电材料构成的下部电极,由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的电介体层,在该电介体层上形成规定厚度的缓冲层,按规定的次数、交替反复进行形成上述电介体层的工序和形成上述缓冲层的工序、形成规定厚度的多层电介体层,在该多层电介体层上形成由导电材料构成的上部电极。
在上述发明的薄膜电容器的形成方法中,优选的是通过利用ALD法进行的成膜处理连续地进行上述电介体层的形成和上述缓冲层的形成。
此外,按照本发明的另一个方面,提供一种计算机可读取的存储介质,其特征在于:
存储有使薄膜电容器的形成方法在计算机中执行用的程序,其中,该薄膜电容器的形成方法为,形成由导电材料构成的下部电极,由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的电介体层,在该电介体层上形成规定厚度的缓冲层,按规定的次数、交替反复进行形成上述电介体层的工序和形成上述缓冲层的工序、以形成规定厚度的多层电介体层,在该多层电介体层上形成由导电材料构成的上部电极。
在上述发明的计算机可读取的存储介质中,优选的是上述程序通过利用ALD法进行的成膜处理连续地进行上述电介体层的形成和上述缓冲层的形成。
按照本发明,把锆氧化物层或铪氧化物层分割成多层,使各层的厚度比规定的厚度小,再在锆氧化物层或铪氧化物层之间形成缓冲层。由此,减小了锆氧化物层或铪氧化物层的表面粗糙度。其结果可以抑制因表面粗糙度造成的电场集中,可以降低漏电流。
附图说明
图1是表示ZrO2膜的厚度和表面粗糙度的关系的曲线图。
图2是表示形成有本发明第一实施例的薄膜电容器的设备结构的图。
图3是用ALD法进行薄膜形成处理的处理装置的示意图。
图4是本发明第一实施例的薄膜电容器形成处理的流程图。
图5是形成图2所示的ZrO2层时的成膜工序的流程图。
图6是形成Al2O3膜作为图2所示的缓冲层时的成膜工序的流程图。
图7是形成HfO2膜作为图2所示的缓冲层时的成膜工序的流程图。
图8是表示用于形成本发明的薄膜电容器的组合工具的一个例子的简要结构图。
图9是表示HfO2膜的厚度和表面粗糙度的关系的曲线图。
图10是表示本发明第二实施例的多层结构薄膜电容器的结构的一个例子的图。
图11是表示本发明第二实施例的多层结构薄膜电容器的结构的一个例子的图。
图12是表示本发明第二实施例的多层结构薄膜电容器的结构的一个例子的图。
图13是本发明第二实施例的多层结构薄膜电容器形成处理的流程图。
图14是形成在图10至图12中所示的HfO2层时的成膜工序的流程图。
图15是形成在图10至图12中所示的Al2O3层时的成膜工序的流程图。
图16是表示将本发明的层积膜HfAlO使用在栅电极上的晶体管结构的图。
标号说明
2  薄膜电容器
4  Si基板
6  晶体管结构
8  源极区域
10 漏极区域
12 栅电极
14 配线接点(contact)
16 源电极
22 下部电极
24 上部电极
26A、26B  ZrO2
28 缓冲层
36A HfO2
38 Al2O3缓冲层
52 层积膜(HfAlO)
54 栅电极
具体实施方式
下面,参照附图对本发明第一实施例的薄膜电容器进行说明。
首先对锆氧化物膜的表面粗糙度进行说明。图1是表示锆氧化物膜(有时也称为ZrO2膜)的厚度和表面粗糙度(表面上的粗糙程度)的关系的曲线图。此外,锆氧化物也包括除了ZrO2以外的锆氧化物。
图1的曲线表示在Si的基板上用ALD(Atomic Layer Deposition:原子层沉积)法形成ZrO2膜时,ZrO2膜的厚度和表面粗糙度的关系。从图1可以看出,在ZrO2膜的厚度达到60
Figure C200580030335D0007104443QIETU
左右之前,表面粗糙度用RMS表示是在0.3nm以下,一旦厚度超过60
Figure C200580030335D0007104443QIETU
,表面粗糙度开始急剧增加。
其中,例如在将ZrO2膜作为电介体形成电容器时,在ZrO2的介电常数ε=21~30的情况下,膜厚必须在60
Figure C200580030335D0007104443QIETU
以上。例如如果形成100
Figure C200580030335D0007104443QIETU
的膜厚,则表面粗糙度增加,用RMS表示达到接近1.00nm,ZrO2膜的表面变成具有使电场集中的凹凸的表面。其结果,担心有损薄膜电容器的可靠性。认为ZrO2膜的表面粗糙度的增加与结晶化的比率有关。也就是,认为在形成厚的膜厚的ZrO2膜时,膜形成工序的时间变长,随之在ZrO2膜中出现结晶化,随着结晶的长大,表面附近的晶粒长大,表现出凹凸。从此图可以看出,优选,电容器膜厚在70
Figure C200580030335D0007104443QIETU
以下,粗糙度在0.4nm以下。
所以,本发明者研究了把非结晶层作为缓冲层夹在ZrO2膜的中间,将表面粗糙度保持在比较小的状态的问题。图2是包括本发明第一实施例的、使用有ZrO2膜的薄膜电容器的设备结构的示意图。
例如作为连接在形成于硅基板4上的晶体管结构6上的存储单元,形成本发明第一实施例的使用着ZrO2膜的薄膜电容器2。晶体管结构6是具有源极区域8、漏极区域10和栅电极12的场效应型晶体管(FET)。薄膜电容器2通过由钨(W)等制成的配线接点14,连接在晶体管结构6中的源电极16上。
薄膜电容器2具有由例如TiN这样的导电材料形成的下部电极22和上部电极24,通过在它们之间形成ZrO2薄膜26作为有高介电常数的电介体层,发挥其作为薄膜电容器的功能。ZrO2薄膜26分成作为下部电极22一侧的第一电介体层ZrO2层26A、以及作为上部电极一侧的第二电介体层ZrO2层26B,在ZrO2层26A和ZrO2层26B之间夹有缓冲层28。
ZrO2层26A和ZrO2层26B各自的厚度分别为例如30~50
Figure C200580030335D0007104443QIETU
(3~5nm)左右,ZrO2层26A是表面粗糙度良好的状态。缓冲层28形成为1~2nm左右的厚度。因此,将ZrO2层26A和ZrO2层26B合在一起,形成整体膜厚为60~100
Figure C200580030335D0007104443QIETU
左右的ZrO2薄膜。
优选的是缓冲层28是由Al2O3、HfO2、Ta2O5、非结晶ZrO2等非结晶材料制成的高介电常数的部件。缓冲层28具有抑制ZrO2层26B结晶化的功能。
形成图2所示的设备结构时,用多层结构形成晶体管结构6后,形成薄膜电容器2。在薄膜电容器2的形成阶段,已经预先形成晶体管结构6,在保持晶体管结构6的同时形成薄膜电容器2的过程中,需要在比较低的温度下形成高介电常数膜。所以,把有高介电常数、可以在250℃左右的温度条件下生成的ZrO2薄膜作为薄膜电容器使用。
在由例如TiN形成的下部电极22上,用ALD法形成ZrO2薄膜26。此时如果在一次薄膜形成工序中,使ZrO2薄膜26生长到100
Figure C200580030335D0007104443QIETU
,则如上述那样,ZrO2薄膜26的表面粗糙度变大,在上下电极22、24之间施加电压时,因ZrO2薄膜表面的凹凸(ZrO2层和上部电极24之间的界面的凹凸)产生电场集中,漏电流增加,电容器的可靠性降低。
所以,在本实施例中,将ZrO2薄膜26分成ZrO2层26A和ZrO2层26B来生成,通过使ZrO2层26A和ZrO2层26B各自的膜厚为30~70
Figure C200580030335D0007104443QIETU
,将ZrO2层26A形成为表面粗糙度状态良好,在ZrO2层26A上形成缓冲层28,在缓冲层28上形成ZrO2层26B,由此,可以抑制ZrO2层26B的结晶,其结果,可以把ZrO2层26B的表面粗糙度抑制得变小。
如果在形成下侧的ZrO2层26A后,在250℃以下的温度下,形成由例如非结晶材料构成的缓冲层28,则可以将ZrO2层26A的表面粗糙度维持在膜厚50
Figure C200580030335D0007104443QIETU
时的小的表面粗糙度,缓冲层28的表面变成平滑的面。因此,在缓冲层28上形成上侧的ZrOX层26B时,变成在粗糙度小的缓冲层的表面上形成ZrO2层,ZrO2层26B的表面粗糙度与按膜厚50
Figure C200580030335D0007104443QIETU
形成的情况下的膜厚大体相同。也就是,ZrO2层26A和ZrO2层26B各自表面的表面粗糙度与按膜厚50
Figure C200580030335D0007104443QIETU
形成时的表面粗糙度相同,成为小的粗糙度,不产生使漏电流增加的大的电场集中。
此外,作为缓冲层28的材料,根据重新设定下侧的ZrO2层26A的表面状态、从粗糙度小的状态开始形成上侧的ZrO2层的目的,适合使用晶粒不长大的非结晶材料,而且优选的是作为电容器材料发挥功能的高电介体材料。作为这样的材料有Al2O3、HfO2、Ta2O5、和非结晶ZrO2等。
如上所述,按照本实施例,通过在两个ZrO2层26A、26B之间形成非结晶材料的缓冲层28,降低表面粗糙度,可以形成抑制在ZrO2层表面的电场集中、降低漏电流的薄膜电容器。
下面,对形成上述的薄膜电容器2的工序进行说明。
上述的ZrO2层26A、26B和缓冲层28可以用ALD法形成。图3是用ALD法进行薄膜形成处理用的处理装置一个例子的示意图,(A)表示提供原料气体的状态,(B)是表示提供氧化气体的状态。此外,在图3(B)中表示了控制处理装置的动作的控制系统,而在图3(A)中省略图示。
如图4的流程图所示,在薄膜电容器的形成工序中,首先在基板上形成下部电极22(步骤S1),用ALD法在下部电极22上形成ZrO2层26A(步骤S2),在其上形成缓冲层28(步骤S3),接着形成ZrO2层26B(步骤S4),在其上形成上部电极24(步骤S5)。能够通过图3所示的处理装置或后面叙述的组合工具连续地进行步骤S1~S5为止的一系列处理。或者,也可以用一个处理装置或组合工具连续地进行步骤S3~S5为止的处理。
在图3所示的处理装置中,在保持作为被处理体的基板32的处理容器31中,相对于基板32,在第一侧设置有第一处理气体供给口33A,此外,相对于基板32,在与第一侧相反的一侧设置有第一排气口34A。此外,在处理容器31中,在第二侧设置有第二处理气体供给口33B,并且,在第一侧设置有第二排气口34B。经由第一原料切换阀35A把第一处理气体A提供给第一处理气体供给口33A,经由第二原料切换阀35B把第二处理气体B提供给第二处理气体供给口33B。此外,第一排气口34A经由第一排气量调整阀36A进行排气,第二排气口34B经由第二排气量调整阀36B进行排气。
在第一处理气体供给口33A一侧,液体原料源(例如TEMAZ)通过由液体流量控制器(LMFC)控制流量,并与氩气等不活性气体一起提供给气化器(VU),气化后成为气体,经由切换阀35A,提供给第一处理气体供给口33A。此外,从Ar吹扫气体源经由切换阀35A向第一处理气体供给口33A供给氩气,作为吹扫气体。
另一方面,在第二处理气体供给口一侧,由O3生成装置生成的O3经由切换阀35B,与氩气等不活性气体一起提供给第二处理气体供给口33B。此外,从Ar吹扫气体源经由切换阀35B向第二处理气体供给口33B供给氩气,作为吹扫气体。
此外,切换阀35A由排气管(vent)连接在第二排气量调整阀36B的下游一侧。此外,切换阀35B由排气管连接在第一排气量调整阀36A的下游一侧。
此外,基板32放置在载物台31a上,用组装到载物台31a中的作为加热源的加热器H进行加热。加热器H是电阻加热用的加热器,但是也可以用例如灯作为加热源。
最初在图3(A)的工序中,经由第一原料切换阀35A,把第一处理气体A(高电介体有机金属化合物)提供给第一处理气体供给口33A,在处理容器31中,使第一处理气体A吸附在基板表面。此时,通过驱动与第一处理气体供给口33A相对的第一排气口34A,第一处理气体沿基板表面,从第一处理气体供给口33A到第一排气口34A,沿第一方向流动。
然后在图3(B)的工序中,经由第二原料切换阀35B,把第二处理气体B(氧化种)提供给第二处理气体供给口33B,在处理容器31中,使第二处理气体B沿基板32的表面流动。其结果,第二处理气体B与之前吸附在基板表面上的第一处理气体分子反应(氧化作用),在基板表面形成高电介体分子层(高电介体金属氧化物)。此时,通过驱动与第二处理气体供给口33B相对的第二排气口34B,第二处理气体沿基板表面,从第二处理气体供给口33B到第二排气口34B,沿第二方向流动。
通过反复进行图3(A)和图3(B)的工序,在基板32上形成所希望的高电介体膜。此时,在图3(A)工序中,从第二原料切换阀35B向第二处理气体供给口33B的第二处理气体B的供给被隔断,并且,在图3(B)工序中,从第一原料切换阀35A向第一处理气体供给口33A的第一处理气体A的供给被隔断,而在图3(A)工序中,为了避免从第一处理气体供给口33A导入的第一处理气体A进入到相对的第二处理气体供给口33B中,避免生成析出物,优选的是在图3(A)工序中,从第二原料切换阀35B向第二处理气体供给口33B提供不活性气体,进行吹扫。同样,优选的是在图3(B)工序中,从第一原料切换阀35A向第一处理气体供给口33A提供不活性气体,进行吹扫。再者,在图3(A)工序中,第一排气量调整阀36A应将通过基板32的表面后的第一处理气体排出,被设定在大的阀开度,而第二排气量调整阀36B,鉴于在高温下的阀开关动作,优选的不是完全隔断,而是设定成例如3%以下的小的开度。同样在图3(B)工序中,第二排气量调整阀36B也被设定成大的阀开度,但是第一排气量调整阀36A也不是完全遮断,优选设定成例如3%以下的小的阀开度。
就处理容器31来说,第一和第二处理气体以沿着片状的被处理基板的气流流过基板32的表面的形式,形成为平坦的形状,此外,第一和第二处理气体供给口33A、33B也形成有相对应的平坦的狭缝状开口部。此外,第一和第二排气口34A、34B也形成在与第一或第二处理气体流动的方向大体垂直的方向上延伸的狭缝状。此外,通过从垂直于处理气体的气流方向的狭缝向下均匀排气,片状的处理气体的气流不会紊乱。
此外,如图3(B)所示,处理装置的动作用控制单元40进行控制。具体说,控制单元40控制向设置在放置基板32的基座37内的加热器38的供电,控制基板32的处理温度。此外,控制单元40控制供气系统42、44和排气系统46,像上述那样控制处理容器31中的处理气体的气流。
为了进行上述的控制,控制单元40具有中央处理器(CPU)、用于存储数据和程序的存储器(M)、和周边电路(C)等,例如可以由通用计算机构成该控制单元。控制单元40按照规定的程序,使处理装置动作,由此,实施上述形成薄膜电容器的工序,能够形成薄膜电容器。形成薄膜电容器的工序用的程序也可以存储在控制单元40内的存储器(M)中,此外,也可以存储例如CD-ROM、软磁盘、光磁盘这样的计算机可读取的存储介质中,可以通过设置在控制单元40中的驱动装置(D)进行读取。
在上述的处理装置中,通过使用含Zr的原料作为第一处理气体,使用含O3的氧化气体作为第二处理气体,能够在基板上形成ZrO2层。此外,通过把第一处理气体替换成含Al或Hf的高电介体有机金属化合物原料,能够形成Al2O3层或HfO2层等的高电介体金属氧化物层,作为缓冲层。
首先如图5所示,把形成有晶体管结构6和下部电极22的基板配置在处理容器31内,把基板加热到200~350℃(步骤S11)。然后打开第一原料切换阀35A,把含Zr的四乙基甲基氨基锆(TEMAZ)等的有机锆化合物作为第一处理气体A导入处理容器31内。作为用于进行ZrO2成膜的原料,除了TEMAZ以外,也可以使用锆胺类或锆醇盐。此时,关闭第二原料切换阀35B,成为图3(A)所示的状态。因此,TEMAZ在基板上流动,TEMAZ进行热分解,得到烷基等的有机物,Zr被吸附在基板上(下部电极22上)(步骤S12)。此时,优选的是把TEMAZ的流量调整到50~200mg/min,提供TEMAZ的时间为0.1~10秒。除了TEMAZ以外,也可以使用四(二甲基)锆、四叔丁氧基锆等的醇盐类、四类的含有有机Zr的原料。
在步骤S12中,一旦TEMAZ的供给结束,就接着进行吹扫处理容器31内的TEMAZ的工序(步骤S13)。在此工序中,为了排除TEMAZ,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选,Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。这样可以高精度地控制膜厚。
一旦利用Ar的吹扫结束,则接着打开第二原料切换阀35B,向处理容器31内导入O3,作为第二处理气体B。此时,关闭第一原料切换阀35A,成为图3(B)所示的状态。因此,O3在基板上流动,此时,吸附在基板上的Zr和O3反应,在基板上生成ZrO2(步骤S14)。此时,优选的是把O3流量调整到100~300g/Nm3,供给O3的时间为0.1~10秒。
在步骤S14中,一旦供给O3结束,就接着进行吹扫、除去处理容器31内的O3和反应副产物的工序(步骤S15)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
在基板上的ZrO2层的厚度达到约50
Figure C200580030335D0007104443QIETU
之前,反复进行以上的处理。由于上述步骤S11~S15一个循环生成的ZrO2层的厚度约为1
Figure C200580030335D0007104443QIETU
,所以,使上述工序反复进行50次,形成50
Figure C200580030335D0007104443QIETU
厚度的ZrO2层。此ZrO2层为图2的ZrO2层26A。
一旦形成50
Figure C200580030335D0007104443QIETU
厚度的ZrO2层26A,随后就转移到形成缓冲层28的工序。在形成缓冲层28的工序中,同样用ALD法在已经形成的ZrO2层上形成作为缓冲层的非结晶的Al2O3层(ε=9)或HfO2层(ε=20~30)。
参照图6对例如形成Al2O3层作为缓冲层的情况下的处理进行说明。
首先,把处理容器31内的基板加热到300~400℃(步骤S21)。然后打开第一原料切换阀35A,向处理容器31内提供例如含Al的三甲基铝(TMA),作为第一处理气体A。此时,关闭第二原料切换阀35B,成为图3(A)所示的状态。因此,TMA在基板上流动,这时,Al吸附在基板上(ZrO2层上)(步骤S22)。此时,优选的是把TMA的流量调整到90sccm,供给TMA的时间为0.1~10秒。作为第一处理气体A,除了TMA以外,也可以使用含有有机Al的原料。
在步骤S22中,一旦提供给TMA结束,就接着进行吹扫处理容器31内的TMA的工序(步骤S23)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
一旦利用Ar的吹扫结束,则随后打开第二原料切换阀35B,向处理容器31内导入作为第二处理气体B的O3。此时,关闭第一原料切换阀35A,成为图3(B)所示的状态。因此,O3在基板上流动,此时,吸附在基板上的Al和O3反应,在基板上生成Al2O3(步骤S24)。此时,优选的是把O3流量调整到100~300g/Nm3,供给O3的时间为0.1~10秒。也可以使用氧自由基等的活性氧替代O3
在步骤S24中,一旦供给O3结束,就接着进行吹扫、除去处理容器31内的O3和反应副产物的工序(步骤S25)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
在基板上的Al2O3缓冲层的厚度达到约10
Figure C200580030335D0007104443QIETU
之前,反复进行以上的处理。由于步骤S21~S25一个循环生成的Al2O3层的厚度约为1
Figure C200580030335D0007104443QIETU
,所以,使上述工序反复进行10次,形成10
Figure C200580030335D0007104443QIETU
厚度的Al2O3层。此Al2O3层为图2的缓冲层28。优选的膜厚为1~20
Figure C200580030335D0007104443QIETU
,如果考虑到Al2O3介电常数ε=9,则更优选的膜厚为1~10
Figure C200580030335D0007104443QIETU
此外,参照图7对形成HfO2层作为缓冲层的情况下的处理进行说明。
首先,把处理容器31内的基板加热到200~350℃(步骤S31)。然后打开第一原料切换阀35A,向处理容器31内提供作为第一处理气体A的例如三乙基甲基氨基铪(TEMAH)。此时,关闭第二原料切换阀35B,成为图3(A)所示的状态。因此,含Hf的TEMAH在基板上流动,TEMAH热分解,得到烷基等的有机物,Hf吸附在基板上(ZrO2层上)(步骤S32)。此时,优选的是把TEMAH的流量调整到50~200mg/min,供给TEMAH的时间为0.1~10秒。作为第一处理气体,除了TEMAH以外,也可以使用四(二甲基)氨基铪、四叔丁氧基铪等的醇盐类、四类的含有有机Hf的原料。
在步骤S32中,一旦TEMAH的供给结束,就接着进行吹扫处理容器31内的TEMAH的工序(步骤S33)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
一旦利用Ar的吹扫结束,则随后打开第二原料切换阀35B,向处理容器31内导入作为第二处理气体B的O3。此时,关闭第一原料切换阀35A,成为图3(B)所示的状态。因此,O3在基板上流动,此时,吸附在基板上的Hf和O3反应,在基板上生成HfO2(步骤S34)。此时,优选的是把O3流量调整到100~300g/Nm3,供给O3的时间为0.1~10秒。也可以使用氧自由基等的活性氧替代O3
在步骤S34中,一旦供给O3结束,就接着进行吹扫、除去处理容器31内的O3和反应副产物的工序(步骤S35)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
在基板上的HfO2层的厚度达到约10
Figure C200580030335D0007104443QIETU
之前,反复进行以上的处理。由于步骤S31~S35一个循环生成的HfO2层的厚度约为1
Figure C200580030335D0007104443QIETU
,所以,使上述工序反复进行10次,形成10
Figure C200580030335D0007104443QIETU
厚度的HfO2层。此HfO2层为图2的缓冲层28。优选的膜厚为1~70
Figure C200580030335D0007104443QIETU
,更优选的是1~10
Figure C200580030335D0007104443QIETU
如上所述,在ZrO2层26A上形成缓冲层28结束后,再一次反复进行图5所示的步骤S11~S15的循环,在缓冲层28上形成厚度约50
Figure C200580030335D0007104443QIETU
的ZrO2层。在此缓冲层28上形成的ZrO2层为图2所示的ZrO2层26B。
ZrO2层26B的形成结束后,在ZrO2层26B上形成上部电极24,完成薄膜电容器2。此外,下部电极22和上部电极24不限定为TiN膜,可以由各种导电材料形成。例如下部电极可以使用PolySi、Ru等。
此外,上述ZrO2层的形成工序和缓冲层的形成工序通过使用ALD法进行的成膜处理进行,但ALD法以外,也可以由使用CVD法等的成膜处理进行。
此外,在上述的实施例中,对由两个ZrO2层和设置在其间的缓冲层构成的薄膜电容器进行了说明,但本发明不限于两个ZrO2层,也可以为具有三个以上ZrO2层的薄膜电容器。也就是,也可以是在下部电极和上部电极之间形成多个ZrO2层,在多个ZrO2层中相邻的上下层之间形成由非结晶材料构成的缓冲层。
作为用于形成上述锆氧化物薄膜电容器2的处理装置,例如可以使用图8所示的组合工具。图8所示的组合工具构成为在具有输送臂的真空输送室50的周围,配置4台加工室52-1~52-4和负载锁定室54。例如,把加工室52-1~52-3作为在基板上形成ZrO2层26A和26B用的室,把加工室52-4作为形成缓冲层28用的室。
组合工具的各装置的动作通过由通用计算机等构成的控制部55进行控制。控制部55具有中央处理器(CPU)、存储数据和程序用的存储器(M)、周边电路(C)、和用于读取记录介质的驱动装置(D)等。控制部55按照规定的程序使组合工具的各装置动作,由此,执行形成上述薄膜电容器的加工,能够形成薄膜电容器。薄膜电容器形成加工用的程序可以存储在控制部55内的存储器(M)中,此外,也可以存储在例如CD-ROM、软磁盘、光磁盘这样的计算机可读取的存储介质中,可以用设置在控制部55中的驱动装置(D)进行读取。
此外,腔室的配置和数量不限于图8所示的情况,可以适当选择。
下面,对薄膜电容器的一系列形成工序进行说明。
在ZrO2成膜室52-1中,在基板上使ZrO2层成膜,完成后,把基板搬送到缓冲层室52-4中,形成Al2O3缓冲层。然后再一次把基板送入ZrO2成膜室52-1中,通过使ZrO2层在缓冲层上成膜,形成薄膜电容器。完成后,用输送臂从ZrO2成膜室52-1中取出基板,经由负载锁定室54,使基板返回到盒(图中没有表示)中。同样,使用ZrO2成膜室52-2、52-3在基板上形成薄膜电容器。
由于用ALD法形成ZrO2层需要比较长的处理时间,但缓冲层由于膜厚薄,比ZrO2层的处理时间短。所以,为了使一系列处理需要的时间均匀,给ZrO2层成膜处理分配3台加工室52-1~52-3,给缓冲层成膜处理分配1台加工室52-4。由此,能够在组合工具中连续有效地进行所谓的形成ZrO2层26A、在其上形成缓冲层28、在其上形成ZrO2层26B的、形成本发明的薄膜电容器的一系列处理。
此外,组合工具的构成和处理顺序不限于此,可以考虑图示以外的各种结构。
如上所述,在本发明的第一实施例中,使用ZrO2层作为电介体层,而在使用与ZrO2层同样具有高介电常数的HfO2层作为电介体层的情况下,也可以得到同样的效果。
下面,对本发明的第二实施例的薄膜电容器进行说明。
首先,对铪氧化物的表面粗糙度进行说明。图9是表示铪氧化物膜(有时也称为HfO2膜)的厚度和表面粗糙度(表面的粗糙程度)的关系的曲线图。
图9的曲线表示用ALD法在Si基板上形成HfO2膜时的、HfO2膜的厚度和表面粗糙度的关系。从图9可以看出,如果HfO2膜的厚度增加,则表面粗糙度也增加。
所以,本发明人研究了把非结晶层作为缓冲层夹在ZrO2膜或HfO2膜中,保持表面粗糙度小的情况。图10是表示使用着本发明的第二实施例的HfO2膜的薄膜电容器的结构的图。此外,使用着本发明的第二实施例的HfO2膜的薄膜电容器2A也与使用着上述第一实施例的ZrO2膜的薄膜电容器同样,例如图2所示,作为连接在形成于硅基板上的晶体管结构上的存储器单元而形成。
薄膜电容器2A具有由例如TiN类的导电材料形成的下部电极22和上部电极24,通过在它们之间形成HfO2薄膜36,作为具有高介电常数的电介体层,发挥作为薄膜电容器的功能。HfO2薄膜36作为电介体层而被分割成多个HfO2层36A,在相邻的上下HfO2层36A之间夹有缓冲层38,成为多层结构。
缓冲层38能够由Al2O3、Ta2O5、和非结晶ZrO2等的非结晶材料制成。在本实施例中使用Al2O3,作为形成缓冲层38的材料。缓冲层38起到抑制HfO2层36A结晶的作用。也就是,能够提高HfO2结晶的温度。
使用有图10所示的HfO2膜的薄膜电容器用ALD法形成有多个HfO2层36A的各层和多个Al2O3缓冲层的各层。HfO2层36A的厚度与Al2O3缓冲层38的厚度的比,在图10中是1:1,但是实际中,用ALD法2个循环形成HfO2层36A,在其上用ALD法2个循环形成Al2O3缓冲层38,使其反复进行,成为规定厚度的HfO2膜。
由于用ALD法1个循环形成的HfO2层的厚度(约1
Figure C200580030335D0007104443QIETU
)与用ALD法1个循环形成的Al2O3层的厚度(约1
Figure C200580030335D0007104443QIETU
)几乎相等,所以在图10中HfO2层36A的厚度和Al2O3缓冲层38的厚度比为1:1。在图10中,在HfO2层36A的各层和Al2O3缓冲层38的各层中描绘的虚线表示用ALD法1个循环形成的层的厚度。也就是可以看出,图10所示的多层结构是用ALD法2个循环形成HfO2层36A,在其上用ALD法2个循环形成Al2O3缓冲层38,使其反复进行,成为多层结构。此外,反复次数不是在图10中表示的次数,实际中例如只要形成约10μm(100
Figure C200580030335D0007104443QIETU
)的厚度的HfO2膜,就要反复49次。
此外,在以下的说明中,把HfO2层36A的厚度与Al2O3缓冲层38的厚度的比用ALD法进行的循环次数的比(m:n)表示。例如,在图10所示的结构中,用ALD法m=2个循环形成HfO2层36A,在其上用ALD法n=2个循环形成Al2O3缓冲层38,所以厚度的比用m:n=2:2表示。
HfO2层36A的厚度和Al2O3缓冲层38的厚度的比不限于2:2,能够根据形成的薄膜电容器所要求的特性进行任意改变。图11所示的薄膜电容器是使HfO2层36A的厚度和Al2O3缓冲层38的厚度比为7:3而形成的薄膜电容器。此外,图12所示的薄膜电容器是按HfO2层36A的厚度和Al2O3缓冲层38的厚度比为5:1而形成的薄膜电容器。
以约90
Figure C200580030335D0007104443QIETU
的厚度形成图10至图12所示结构的HfO2薄膜电容器,下面表示所测定的表面粗糙度RMS的结果。
Hf:Al     厚度[
Figure C200580030335D0007104443QIETU
]     RMS[nm]
5:1       90          0.184
7:3       84          0.225
2:2       90          0.194
从以上测定的结果可以看出,即使改变HfO2层36A的厚度与Al2O3缓冲层38的厚度的比,RMS的值仍然是能够充分抑制漏电流的值。
图10至图12所示多层结构也可以适用于上述第一实施例中说明的ZrO2薄膜电容器。以约90
Figure C200580030335D0007104443QIETU
的厚度形成图10至图12所示结构的ZrO2薄膜电容器,下面表示测定的表面粗糙度RMS的结果。
Zr:Al      厚度[
Figure C200580030335D0007104443QIETU
]     RMS[nm]
5:1        95          0.36
7:3        93          0.32
2:2        96          0.34
从以上测定的结果可以看出,在ZrO2薄膜电容器中,即使改变ZrO2层的厚度与Al2O3缓冲层的厚度的比,RMS的值仍然是能够充分抑制漏电流的值。
如上所述,按照本实施例,通过形成多个HfO2层36A和在它们之间由非结晶材料构成的缓冲层28,能够形成降低表面粗糙度、抑制在HfO2层表面的电场集中、降低漏电流的薄膜电容器。此外,即使使用ZrO2层替代HfO2层,也可以得到同样的效果。
下面,以HfO2薄膜电容器为例,对形成上述的多层结构的薄膜电容器2A的工序进行说明。
上述的HfO2层36A和缓冲层38可以用ALD法形成。用于使用ALD法形成薄膜的处理装置与第一实施例中参照图3说明的处理装置相同,省略其说明。
在形成多层结构的HfO2薄膜电容器的工序中,如图13的流程图所示,首先,在基板上形成下部电极22(步骤S51),在下部电极22上用ALD法形成HfO2层36A(步骤S52),在其上形成缓冲层38(步骤S53),继续形成HfO2层36A。在此,处理返回到步骤S53,反复进行步骤S53和步骤S54的处理X次后,在最后形成的HfO2层上形成上部电极24(步骤S55)。这里,设定反复的次数X的值,使所形成的HfO2层36A和缓冲层38的厚度成为规定的厚度值,例如90
Figure C200580030335D0007104443QIETU
可以用图3所示的处理装置或图8所示的组合工具连续地进行步骤S51~S55为止的一系列处理。或者也可以用一个处理装置或具有多个装置的组合工具,由各个装置连续地进行步骤S52~S54为止的处理。
在图3所示的处理装置中,通过使用含Hf的原料作为第一处理气体,使用含O3的氧化气体作为第二处理气体,能够在基板上形成HfO2层。另外,通过把第一处理气体替换成含Al的原料,能够形成作为缓冲层的Al2O3层。此层积膜构成HfAlO组成。
首先,如图14所示,把形成有晶体管结构6和下部电极22的基板配置在处理容器31内,把基板加热到200~350℃(步骤S61)。然后打开第一原料切换阀35A,把含Hf的四乙基甲基氨基铪(TEMAH)导入处理容器31内,作为第一处理气体A。此时,关闭第二原料切换阀35B,成为图3(A)所示的状态。因此,TEMAH在基板上流动,此时,Hf吸附在基板上(下部电极22上)(步骤S62)。此时,优选的是把TEMAH的流量调整到50~200mg/min,供给TEMAH的时间为0.1~10秒。
一旦在步骤S62中TEMAH的供给结束,就接着进行吹扫处理容器31内的TEMAH的工序(步骤S63)。在此工序中,为了排除TEMAH,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。这样,能够高精度地控制膜厚。
一旦利用Ar的吹扫结束,则接着,打开第二原料切换阀35B,向处理容器31内导入作为第二处理气体B的O3。此时,关闭第一原料切换阀35A,成为图3(B)所示的状态。因此,O3在基板上流动,此时,吸附在基板上的Hf和O3反应,在基板上生成HfO2(步骤S64)。此时,优选的是把O3流量调整到100~300g/Nm3,供给O3的时间为0.1~10秒。
一旦在步骤S64中O3的供给结束,就接着进行吹扫、除去处理容器31内的O3和反应副产物的工序(步骤S65)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
这里,步骤S62~步骤S65的处理相当于ALD法的1个循环。因此,在本实施例中反复进行步骤S62~步骤S65的处理m次。具体说,要形成图10所示的多层结构是进行2次,要形成图11所示的多层结构是进行7次,要形成图12所示的多层结构是进行5次。
使HfO2的形成处理反复进行规定的循环数后,转移到缓冲层38的形成工序。在缓冲层38的形成工序中,在已经形成的HfO2层上形成作为缓冲层的非结晶状态的Al2O3层。图15表示作为缓冲层形成Al2O3层的处理的流程图。
首先,把处理容器31内的基板加热到300~400℃(步骤S71)。然后打开第一原料切换阀35A,向处理容器31内提供含例如Al的三甲基铝(TMA),作为第一处理气体A。此时,关闭第二原料切换阀35B,成为图3(A)所示的状态。因此,TMA在基板上流动,此时,Al被吸附在基板上(HfO2层上)(步骤S72)。此时,优选的是把TMA的流量调整到90sccm,供给TMA的时间为0.1~10秒。作为第一处理气体A,除了TMA以外,也可以使用含有有机Al的原料。
一旦在步骤S72中TMA的供给结束,就接着进行吹扫处理容器31内的TMA的工序(步骤S73)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
一旦利用Ar的吹扫结束,则打开第二原料切换阀35B,向处理容器31内导入作为第二处理气体B的O3。此时,关闭第一原料切换阀35A,成为图3(B)所示的状态。因此,O3在基板上流动,此时,吸附在基板上的Al和O3反应,在基板上生成Al2O3(步骤S74)。此时,优选的是把O3流量调整到100~300g/Nm3,供给O3的时间为0.1~10秒。
一旦在步骤S74中O3的供给结束,就接着进行吹扫处理容器31内的O3和反应副产物的工序(步骤S75)。在此工序中,向处理容器31提供作为不活性气体的Ar,并且从排气口34A、34B高速排气。优选的是Ar的流量为0.3~5slm,吹扫时间为0.1~10秒。
其中,步骤S72~步骤S75的处理相当于ALD法的1个循环。因此,在本实施例中反复进行步骤S72~步骤S75的处理n次。具体说,要形成图10所示的多层结构是进行2次,要形成图11所示的多层结构是进行3次,要形成图12所示的多层结构是进行1次。
如上所述,在HfO2层36A上形成Al2O3缓冲层38结束后,再一次进行图14所示的步骤S61~S65的处理m次,在缓冲层38上形成HfO2层。接着进行图15所示的步骤S71~步骤S75的处理n次,形成缓冲层38。通过使以上的处理反复X次,形成规定厚度的HfO2薄膜36。
HfO2薄膜36的形成结束后,在最后形成的HfO2层36B上形成上部电极24,完成HfO2薄膜电容器。此外,下部电极22和上部电极24不限定为TiN膜,可以由各种导电材料形成。
此外,由本发明形成的层积膜HfAlO(HfO2/Al2O3)可以作为CMOS晶体管的门绝缘膜使用。在使用于栅电极上的情况下,在基板表面上直接用非常薄的硅氧化膜形成3~10
Figure C200580030335D0007104443QIETU
的中间层(inter layer),将Si/SiO界面平滑控制。并形成10~50
Figure C200580030335D0007104443QIETU
的本发明的层积膜HfAlO(HfO2/Al2O3),使用于栅电极中。这样,可以实现低漏电流,并且电子的移动程度增加。
图16是表示形成有上述栅电极的晶体管的简要结构的图。在硅(Si)基板50上形成作为非常薄的氧化膜的中间层(inter layer)51,在其上形成本发明的层积膜(HfAlO)52,作为高介电常数膜。使层积膜(HfAlO)52的表面氮化,形成氮化膜53,在其上形成作为栅电极54的多晶硅(PolySi)或多晶硅/W(多金属)。在这些膜的侧部作为衬垫形成氧化硅层(SiO2)55,在它的下侧的Si基板50中,形成有井区(well)(扩散区域)56,作为源极区域和漏极区域。
中间层(inter layer)51的氧化膜的形成方法利用由本申请人之前申请的国际申请(国际公开号WO3/063220中公开的处理装置(UV-RF)可以形成。
此外,用本发明的方法形成的高介电金属氧化膜中的碳的杂质浓度为E+21atoms/cm3左右,达到了非常低的杂质浓度。
本发明不限定于上述具体公开的实施例,不脱离本发明范围可以实施各种变化形式的例子和改进的例子。
产业上的可利用性
本发明可以适用于设置在形成于半导体基板中的电路上的薄膜电容器中。

Claims (16)

1.一种薄膜电容器,以锆氧化物或铪氧化物作为电介体而形成,其特征在于,包括:
由导电材料构成的下部电极;
形成在该下部电极上的第一电介体层;
形成在该第一电介体层上的缓冲层;
形成在该缓冲层上的第二电介体层;和
形成在该第二电介体层上的、由导电材料构成的上部电极,其中,
所述第一和第二电介体层由锆氧化物及铪氧化物的任意一种形成。
2.根据权利要求1所述的薄膜电容器,其特征在于:
所述缓冲层由非结晶材料形成。
3.根据权利要求2所述的薄膜电容器,其特征在于:
所述缓冲层由选自Al2O3、HfO2、Ta2O5、非结晶ZrO2中的材料形成。
4.根据权利要求1~3中任一项所述的薄膜电容器,其特征在于:
所述第一和第二电介体层具有相同的厚度,所述缓冲层比所述第一和第二电介体层薄。
5.根据权利要求4所述的薄膜电容器,其特征在于:
所述第一和第二电介体层由锆氧化物形成,所述第一和第二电介体层各自的厚度为1~70
Figure C200580030335C0002174905QIETU
,所述缓冲层的厚度为1~20
Figure C200580030335C0002174905QIETU
6.根据权利要求1所述的薄膜电容器,其特征在于:
通过连续的工序形成所述第一电介体层、所述缓冲层、和所述第二电介体层。
7.一种薄膜电容器,以锆氧化物或铪氧化物作为电介体而形成,其特征在于,包括:
由导电材料构成的下部电极;
由导电材料构成的上部电极;
形成在该下部电极和该上部电极之间的多个电介体层;和
形成在多个电介体层中相邻的上下层之间的、由非结晶材料构成的缓冲层,其中,
所述多个电介体层由锆氧化物及铪氧化物的任意一种形成。
8.根据权利要求7所述的薄膜电容器,其特征在于:
所述缓冲层由选自Al2O3、HfO2、Ta2O5、非结晶ZrO2中的材料形成。
9.一种薄膜电容器的形成方法,是使用锆氧化物或铪氧化物作为电介体的薄膜电容器的形成方法,其特征在于:
形成由导电材料构成的下部电极,
由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的第一电介体层,
在该第一电介体层上形成规定厚度的缓冲层,
使用与所述第一电介体层相同的材料,在该缓冲层上形成规定厚度的第二电介体层,
在该第二电介体层上形成由导电材料构成的上部电极。
10.根据权利要求9所述的薄膜电容器的形成方法,其特征在于:
通过利用ALD法进行的成膜处理连续地进行所述第一电介体层的形成、所述缓冲层的形成、以及所述第二电介体层的形成。
11.一种计算机可读取的存储介质,其特征在于:
存储有使薄膜电容器的形成方法在计算机中执行用的程序,其中,该薄膜电容器的形成方法为,
形成由导电材料构成的下部电极,
由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的第一电介体层,
在该第一电介体层上形成规定厚度的缓冲层,
使用与所述第一电介体层相同的材料,在该缓冲层上形成规定厚度的第二电介体层,
在该第二电介体层上形成由导电材料构成的上部电极。
12.根据权利要求11所述的计算机可读取的存储介质,其特征在于:
所述程序通过利用ALD法进行的成膜处理连续地进行所述第一电介体层的形成、所述缓冲层的形成、以及所述第二电介体层的形成。
13.一种薄膜电容器的形成方法,是使用锆氧化物或铪氧化物作为电介体的薄膜电容器的形成方法,其特征在于:
形成由导电材料构成的下部电极,
由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的电介体层,
在该电介体层上形成规定厚度的缓冲层,
按规定的次数、交替反复进行形成所述电介体层的工序和形成所述缓冲层的工序,以形成规定厚度的多层电介体层,
在该多层电介体层上形成由导电材料构成的上部电极。
14.根据权利要求13所述的薄膜电容器的形成方法,其特征在于:
通过利用ALD法进行的成膜处理连续地进行所述电介体层的形成和所述缓冲层的形成。
15.一种计算机可读取的存储介质,其特征在于:
存储有使薄膜电容器的形成方法在计算机中执行用的程序,其中,该薄膜电容器的形成方法为,
形成由导电材料构成的下部电极,
由锆氧化物及铪氧化物的任意一种、在该下部电极上形成规定厚度的电介体层,
在该电介体层上形成规定厚度的缓冲层,
按规定的次数、交替反复进行形成所述电介体层的工序和形成所述缓冲层的工序,以形成规定厚度的多层电介体层,
在该多层电介体层上形成由导电材料构成的上部电极。
16.根据权利要求15所述的薄膜电容器的形成方法,其特征在于:
所述程序通过利用ALD法进行的成膜处理连续地进行所述电介体层的形成和所述缓冲层的形成。
CNB2005800303357A 2004-09-09 2005-09-09 薄膜电容器及其形成方法、以及计算机可读取的存储介质 Expired - Fee Related CN100508165C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP262668/2004 2004-09-09
JP2004262668 2004-09-09

Publications (2)

Publication Number Publication Date
CN101015052A CN101015052A (zh) 2007-08-08
CN100508165C true CN100508165C (zh) 2009-07-01

Family

ID=36036497

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800303357A Expired - Fee Related CN100508165C (zh) 2004-09-09 2005-09-09 薄膜电容器及其形成方法、以及计算机可读取的存储介质

Country Status (7)

Country Link
US (1) US20070228442A1 (zh)
JP (1) JPWO2006028215A1 (zh)
KR (1) KR100854428B1 (zh)
CN (1) CN100508165C (zh)
DE (1) DE112005002160T5 (zh)
TW (1) TW200620472A (zh)
WO (1) WO2006028215A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4180948B2 (ja) * 2003-03-24 2008-11-12 東京エレクトロン株式会社 基板処理装置および基板処理方法、ガスノズル
KR100634262B1 (ko) * 2005-03-05 2006-10-13 삼성전자주식회사 복합 유전막을 갖는 반도체 장치의 제조 방법
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP2007300002A (ja) * 2006-05-01 2007-11-15 Tdk Corp 電子部品
KR100716655B1 (ko) 2006-06-29 2007-05-09 주식회사 하이닉스반도체 지르코늄산화막과 탄탈륨산화막이 적층된 유전막 형성 방법및 그를 이용한 캐패시터의 제조 방법
KR100819002B1 (ko) * 2006-10-20 2008-04-02 삼성전자주식회사 비휘발성 메모리 소자 제조 방법
US8367506B2 (en) * 2007-06-04 2013-02-05 Micron Technology, Inc. High-k dielectrics with gold nano-particles
US8129704B2 (en) * 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
JP2012124322A (ja) * 2010-12-08 2012-06-28 Elpida Memory Inc 半導体記憶装置の製造方法
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
KR101897214B1 (ko) * 2011-11-16 2018-10-23 주식회사 원익아이피에스 박막 제조 방법
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
US20130148404A1 (en) * 2011-12-08 2013-06-13 Abhijit Bandyopadhyay Antifuse-based memory cells having multiple memory states and methods of forming the same
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
WO2015118902A1 (ja) * 2014-02-07 2015-08-13 株式会社村田製作所 コンデンサ
JP6907876B2 (ja) * 2017-10-19 2021-07-21 株式会社村田製作所 成膜方法
US11276530B2 (en) 2018-01-19 2022-03-15 Mitsubishi Electric Corporation Thin-layer capacitor and method of fabricating the same
CN110164850B (zh) * 2018-02-15 2024-10-11 松下知识产权经营株式会社 电容元件和电容元件的制造方法
CN112080732B (zh) * 2020-07-29 2021-12-28 西安交通大学 一种硅集成的bt-bmz薄膜、电容器及其制造方法
KR20220038918A (ko) 2020-09-21 2022-03-29 삼성전자주식회사 커패시터 및 이를 포함하는 디램 소자
JPWO2022239446A1 (zh) * 2021-05-11 2022-11-17

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677402A (ja) * 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
JP3989027B2 (ja) * 1994-07-12 2007-10-10 テキサス インスツルメンツ インコーポレイテツド キャパシタ及びその製造方法
KR970054073A (ko) * 1995-12-27 1997-07-31 김광호 반도체 장치의 커패시터 제조 방법
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
US6660660B2 (en) * 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
KR20020064624A (ko) * 2001-02-02 2002-08-09 삼성전자 주식회사 반도체소자의 유전체막 및 그 제조방법
US6844604B2 (en) * 2001-02-02 2005-01-18 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
JP2003151976A (ja) 2001-08-28 2003-05-23 Tdk Corp 高誘電率絶縁膜、ゲート絶縁膜および半導体装置
US20030207097A1 (en) * 2001-12-31 2003-11-06 Memscap Le Parc Technologique Des Fountaines Multilayer structure used especially as a material of high relative permittivity
JP3778432B2 (ja) 2002-01-23 2006-05-24 東京エレクトロン株式会社 基板処理方法および装置、半導体装置の製造装置
KR100468852B1 (ko) * 2002-07-20 2005-01-29 삼성전자주식회사 캐패시터 구조체 형성 방법
KR100450681B1 (ko) * 2002-08-16 2004-10-02 삼성전자주식회사 반도체 메모리 소자의 커패시터 및 그 제조 방법
US6940117B2 (en) * 2002-12-03 2005-09-06 International Business Machines Corporation Prevention of Ta2O5 mim cap shorting in the beol anneal cycles
KR100469158B1 (ko) * 2002-12-30 2005-02-02 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6930059B2 (en) * 2003-02-27 2005-08-16 Sharp Laboratories Of America, Inc. Method for depositing a nanolaminate film by atomic layer deposition
KR20040077309A (ko) * 2003-02-28 2004-09-04 삼성전자주식회사 반도체 장치의 커패시터 및 그 제조방법
US6885056B1 (en) * 2003-10-22 2005-04-26 Newport Fab, Llc High-k dielectric stack in a MIM capacitor and method for its fabrication
KR100584996B1 (ko) * 2003-11-22 2006-05-29 주식회사 하이닉스반도체 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법

Also Published As

Publication number Publication date
DE112005002160T5 (de) 2009-03-12
JPWO2006028215A1 (ja) 2008-05-08
CN101015052A (zh) 2007-08-08
WO2006028215A1 (ja) 2006-03-16
TW200620472A (en) 2006-06-16
KR100854428B1 (ko) 2008-08-27
US20070228442A1 (en) 2007-10-04
KR20070026852A (ko) 2007-03-08

Similar Documents

Publication Publication Date Title
CN100508165C (zh) 薄膜电容器及其形成方法、以及计算机可读取的存储介质
KR100623137B1 (ko) 원자층 퇴적된 하프늄-알루미늄 산화물 필름
US8313994B2 (en) Method for forming a high-K gate stack with reduced effective oxide thickness
US8492258B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
US7388246B2 (en) Lanthanide doped TiOx dielectric films
US8420552B2 (en) Method of manufacturing a semiconductor device
TWI423334B (zh) 作為閘極介電質之經Zr取代BaTiO3膜之原子層沈積(ALD)
US8115262B2 (en) Dielectric multilayer structures of microelectronic devices and methods for fabricating the same
US9472637B2 (en) Semiconductor device having electrode made of high work function material and method of manufacturing the same
US20160343573A1 (en) Semiconductor device having electrode made of high work function material, method and apparatus for manufacturing the same
US20070037412A1 (en) In-situ atomic layer deposition
US20050164521A1 (en) Zr-Sn-Ti-O films
CN1849703A (zh) 高k金属氧化物的原子层沉积
US11062900B2 (en) Method of reducing effective oxide thickness in a semiconductor structure
JP2012134311A (ja) 半導体デバイスの製造方法及び基板処理装置
US20200111885A1 (en) Methods and apparatus for n-type metal oxide semiconductor (nmos) metal gate materials using atomic layer deposition (ald) processes with metal based precursors
US6841489B2 (en) Method of manufacturing a semiconductor device and method of forming a film
TW202244305A (zh) 藉由超循環原子層沉積之新穎非晶高k金屬氧化物介電質的方法及應用
US12018370B2 (en) Film-forming method and film-forming apparatus
JP2004071627A (ja) 強誘電体膜の作製方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090701

Termination date: 20120909