JP2004071627A - 強誘電体膜の作製方法及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】強誘電体薄膜の強誘電特性のばらつきに起因する歩留まり低下を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する。基板を、強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、基板上に薄膜の原料ガスを供給し、該薄膜を形成する。
【選択図】 図１
【解決手段】基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する。基板を、強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、基板上に薄膜の原料ガスを供給し、該薄膜を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＡＢＯ３形強誘電体材料を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体薄膜の残留分極及び分極反転性を利用した半導体装置、主に不揮発性半導体メモリの開発が盛んに行われている。強誘電体薄膜を用いた半導体装置の高集積化、量産化、及び低コスト化のために、強誘電体薄膜の強誘電特性を高めるとともに、半導体基板の大口径化が望まれている。
【０００３】
【発明が解決しようとする課題】
半導体基板を大きくすると、その上に形成される強誘電体薄膜の強誘電特性が、位置によってばらつきやすくなる。強誘電体薄膜の強誘電特性がばらつくと、製品の歩留まりが低下してしまう。
【０００４】
本発明の目的は、強誘電体薄膜の強誘電特性のばらつきに起因する歩留まり低下を抑制することが可能な半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一観点によると、（ａ１）基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する工程と、（ａ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する工程と、（ａ３）前記基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程とを有する強誘電体膜の作製方法が提供される。
【０００６】
この条件で強誘電体材料からなる薄膜を形成すると、残留分極の大きさの面内のばらつきをΔＱＭＡＸ以下にすることができる。
本発明の他の観点によると、（ｂ１）基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の組成比をＡｘＢｙＯ３としたときのｘ／ｙのばらつきの上限値ΔＤＭＡＸ〔％〕を決定する工程と、（ｂ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御する工程と、（ｂ３）前記基板の面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程とを有する強誘電体膜の作製方法が提供される。
【０００７】
この条件で強誘電体材料からなる薄膜を形成すると、ｘ／ｙのばらつきをΔＤＭＡＸ以下にすることができる。
本発明の他の観点によると、（ｃ１）基板上に形成されるＰｂ（Ｚｒ，Ｔｉ）Ｏ３からなる薄膜の組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺｒの組成比Ｚのばらつきの上限値ΔＺＭＡＸ〔％〕を決定する工程と、（ｃ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御する工程と、（ｃ３）前記基板の面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程とを有する強誘電体膜の作製方法が提供される。
【０００８】
この条件でＰＺＴからなる薄膜を形成すると、Ｚｒの組成比ＺのばらつきをΔＺＭＡＸ以下にすることができる。
本発明の他の観点によると、半導体基板の表層部のチャネル領域を挟んで形成された第１及び第２の不純物拡散領域と、該チャネル領域を流れる電流を制御する制御電極とを有するトランジスタを複数個形成する工程と、前記トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記トランジスタの各々の第１の不純物拡散領域まで達するコンタクトホールを形成する工程と、前記コンタクトホール内を経由して前記トランジスタの第１の不純物拡散領域に電気的に接続された下部電極層を形成する工程と、前記下部電極層の上に、ＡＢＯ３形強誘電体材料からなる強誘電体膜を形成する工程と、前記強誘電体膜の上に上部電極層を形成する工程と、前記下部電極層、強誘電体膜、及び上部電極層をパターニングすることにより、前記トランジスタの各々に対応して配置され、該下部電極層、強誘電体膜、及び上部電極層が積層された強誘電体キャパシタを形成する工程とを有し、前記強誘電体膜を形成する工程が、前記半導体基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が４°以下になるように制御する工程と、前記半導体基板の面内の温度の最高値と最低値との差が４°以下になるように制御された状態で、前記半導体基板上に前記強誘電体膜の原料ガスを供給し、該強誘電体膜を形成する工程とを含む半導体装置の製造方法が提供される。
【０００９】
このように基板温度を制御して強誘電体膜を形成することにより、強誘電体膜の残留分極の基板面内のばらつきを６％以下にすることができる。これにより、半導体装置の歩留まり向上を図ることができる。
【００１０】
【発明の実施の形態】
本発明の実施例を説明する前に、強誘電体薄膜の強誘電特性がばらつく原因について説明する。強誘電体薄膜を用いた半導体メモリは、強誘電体材料の残留分極や分極反転性という特徴を利用するため、半導体基板上に形成された強誘電体薄膜が結晶体になっている必要がある。強誘電体薄膜の成膜方法として、スパッタリング法、ゾルゲル法、及び化学気相堆積（ＣＶＤ）法等が知られている。これらの成膜方法で成膜される強誘電体薄膜の結晶化には、主に熱エネルギが利用される。
【００１１】
例えば、鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、及びチタニウム（Ｔｉ）を主成分とするＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）等のＡＢＯ３形強誘電体材料は、結晶化温度によって組成の変動を生じ、組成変動に応じて強誘電特性も変動する。ＡＢＯ３形強誘電体薄膜を６インチや８インチの大口径の半導体基板上に形成する場合、基板面内の温度は必ずしも均一ではない。基板面内の温度のばらつきによって、強誘電特性にばらつきが生ずると考えられる。
【００１２】
半導体基板上にＰＺＴ膜を形成し、基板温度、ＰＺＴの組成、及び残留分極量の関係を調べる評価実験を行った。以下、この評価実験について説明する。
図１に、評価実験に用いたＣＶＤ装置の概略図を示す。Ｐｂ原料として、ビスジピバロイルメタネート鉛（Ｐｂ（ＤＰＭ）２）をテトラヒドロフラン溶媒に溶解させた液体原料を用いた。Ｚｒ原料として、テトラキスジメチルヘプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）４）をテトラヒドロフラン溶媒に溶解させた液体原料を用いた。Ｔｉ原料として、ビスジピバロイドメタネート−ジイソプロポキシチタニウム（Ｔｉ（ｉＰｒＯ）２（ＤＰＭ）２）をテトラヒドロフラン溶媒に溶解させた液体原料を用いた。いずれの液体原料も、濃度を０．３モル／リットルとした。
【００１３】
液体原料容器１、２、及び３内に、それぞれＰｂ原料、Ｚｒ原料、及びＴｉ原料が収容されている。各原料溶液が、液体原料容器１、２及び３から、それぞれ液体マスフローコントローラ４、５及び６を通して、気化器７に輸送される。気化器７で液体原料が気化される。バルブＶ１を開くと、気化した原料ガスが、Ｎ２キャリアガスとともに、配管８を通ってガス混合器１０に輸送される。配管９から、酸素ガスがガス混合器１０内に導入される。
【００１４】
配管８を輸送された原料ガスと、配管９から導入された酸素ガスとが、ガス混合器１０内で混合され、成膜室１１内に導入される。成膜室１１内の保持台１４の上に、直径６インチの半導体基板１２が載置されている。保持台１４には、抵抗加熱ヒータが内蔵されている。成膜室１１内は、排気管１３を経由して真空排気される。気化器７のバルブＶ２を開けると、排気管１３を経由して気化器７内が排気される。
【００１５】
評価実験では、半導体基板１２として、シリコン基板上に厚さ１００ｎｍの酸化シリコン膜及び厚さ１５０ｎｍのイリジウム（Ｉｒ）膜をこの順番に積層したものを用いた。Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量をそれぞれ０．３３ｍｌ／ｍｉｎ、０．２０ｍｌ／ｍｉｎ、及び０．２０ｍｌ／ｍｉｎとし、気化器７の温度を２６０℃にして、液体原料を気化させた。キャリアガスの流量を３００ｓｃｃｍとし、酸素ガスの流量を２５００ｓｃｃｍとした。半導体基板１２の中心部の温度を５８０℃にして、ＰＺＴ膜を１２０ｎｍ成膜した。このとき、半導体基板１２の最外周部分の温度は約５６０℃であった。
【００１６】
図２（Ａ）に、（Ｚｒ＋Ｔｉ）に対するＰｂの組成比（ＰＺＴの組成比をＰｂｘ（Ｚｒ，Ｔｉ）ｙＯ３としたときのｘ／ｙ）と、その組成比のＰＺＴが形成された部分の基板温度との関係を示す。横軸は基板温度を単位「℃」で表し、縦軸は（Ｚｒ＋Ｔｉ）に対するＰｂの組成比を表す。図中の丸記号は、１枚の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示し、三角記号は、他の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示す。組成比が温度に対してほぼ線形に変動することがわかる。
【００１７】
（Ｚｒ＋Ｔｉ）に対するＰｂの組成比をＤとし、基板温度をＴ〔℃〕とすると、図２（Ａ）から、組成比Ｄと温度Ｔとは、概ね以下の関係を有することがわかる。
【００１８】
【数１】
Ｄ＝−０．００３２Ｔ＋３．０４１ ・・・（１）
組成比ＤのばらつきΔＤ〔％〕を、以下のように定義する。
【００１９】
【数２】
ΔＤ＝（Ｄ（Ｔ１）−Ｄ（Ｔ２））／（（Ｄ（Ｔ１）＋Ｄ（Ｔ２））／２）×１００ ・・・（２）
ここで、Ｄ（Ｔ）は、基板温度Ｔ〔℃〕の部分のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＰｂの組成比を表す。
【００２０】
図２（Ａ）に示したグラフからわかるように、基板の２箇所の温度差がΔＴ〔°〕のとき、この２箇所のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＰｂの組成比のばらつきΔＤ〔％〕は、下記の近似式で表すことができる。
【００２１】
【数３】
ΔＤ＝０．２８ΔＴ ・・・（３）
逆に、温度差ΔＴは、近似的に、
【００２２】
【数４】
ΔＴ＝３．５ΔＤ ・・・（４）
と表すことができる。
【００２３】
図２（Ｂ）に、（Ｚｒ＋Ｔｉ）に対するＺｒの組成比（ＰＺＴの組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺｒの組成比Ｚ）と、その組成比のＰＺＴが形成された部分の基板温度との関係を示す。横軸は基板温度を単位「℃」で表し、縦軸は（Ｚｒ＋Ｔｉ）に対するＺｒの組成比を表す。図中の丸記号は、１枚の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示し、三角記号は、他の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示す。組成比が温度に対してほぼ線形に変動することがわかる。
【００２４】
（Ｚｒ＋Ｔｉ）に対するＺｒの組成比をＺとし、基板温度をＴ〔℃〕とすると、図２（Ｂ）から、組成比Ｚと温度Ｔとは、概ね以下の関係を有することがわかる。
【００２５】
【数５】
Ｚ＝−０．００２９Ｔ＋２．１２７ ・・・（５）
組成比ＺのばらつきΔＺ〔％〕を、以下のように定義する。
【００２６】
【数６】
ΔＺ＝（Ｚ（Ｔ１）−Ｚ（Ｔ２））／（（Ｚ（Ｔ１）＋Ｚ（Ｔ２））／２）×１００ ・・・（６）
ここで、Ｚ（Ｔ）は、基板温度Ｔ〔℃〕の部分のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＺｒの組成比を表す。
【００２７】
図２（Ｂ）に示したグラフからわかるように、基板の２箇所の温度差がΔＴ〔°〕のとき、この２箇所のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＺｒの組成比のばらつきΔＺ〔％〕は、下記の近似式で表すことができる。
【００２８】
【数７】
ΔＺ＝０．６８ΔＴ ・・・（７）
逆に、温度差ΔＴは、近似的に、
【００２９】
【数８】
ΔＴ＝１．５ΔＺ ・・・（８）
と表すことができる。
【００３０】
図３（Ａ）に、（Ｚｒ＋Ｔｉ）に対するＰｂの組成比（ＰＺＴの組成比をＰｂｘ（Ｚｒ，Ｔｉ）ｙＯ３としたときのｘ／ｙ）と、その組成比のＰＺＴの分極量との関係を示す。横軸は組成比を表し、縦軸は分極量を単位「μＣ／ｃｍ２」で表す。図中の丸記号は、１枚の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示し、三角記号は、他の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示す。分極量が組成比に対してほぼ線形に変動することがわかる。なお、ＰＺＴ膜に印加する電圧の振幅を１．８ＶにしてＰ−Ｅヒステリシス曲線を描いたときの、Ｐ軸（分極軸）との２つの交点の間隔を分極量とした。ここで定義された分極量は、残留分極の約２倍に相当する。
【００３１】
図３（Ｂ）に、（Ｚｒ＋Ｔｉ）に対するＺｒの組成比（ＰＺＴの組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺ）と、その組成比のＰＺＴの分極量との関係を示す。縦軸、横軸、及び図中の記号の意味は、図３（Ａ）のものと同じである。分極量が、組成比に対して線形に変動していることがわかる。
【００３２】
図４に、分極量と基板温度との関係を示す。横軸は基板温度を単位「℃」で表し、縦軸は分極量を単位「μＣ／ｃｍ２」で表す。分極量をＱ〔μＣ／ｃｍ２〕、基板温度をＴ〔℃〕とすると、図４の関係は、以下の式で近似される。
【００３３】
【数９】
Ｑ＝０．６４６１Ｔ−３３４．０３ ・・・（９）
分極量ＱのばらつきΔＱ〔％〕を、以下のように定義する。
【００３４】
【数１０】
ΔＱ＝（Ｑ（Ｔ１）−Ｑ（Ｔ２））／（（Ｑ（Ｔ１）＋Ｑ（Ｔ２））／２）×１００ ・・・（１０）
ここで、Ｑ（Ｔ）は、基板温度Ｔ〔℃〕の部分のＰＺＴ膜の分極量を表す。
【００３５】
図４に示したグラフからわかるように、基板の２箇所の温度差がΔＴ〔°〕のとき、この２箇所のＰＺＴ膜の分極量のばらつきΔＱ〔％〕は、下記の近似式で表すことができる。
【００３６】
【数１１】
ΔＱ＝１．５２ΔＴ ・・・（１１）
逆に、温度差ΔＴは、近似的に、
【００３７】
【数１２】
ΔＴ＝０．７ΔＱ ・・・（１２）
と表すことができる。分極量Ｑの約１／２が残留分極に相当するため、式（１０）〜（１２）のΔＱを残留分極のばらつきと定義しても、式（１０）〜（１２）が成立する。
【００３８】
次に、本発明の第１の実施例による強誘電体膜の作製方法について説明する。まず、基板上に形成されるＰＺＴ薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する。ＰＺＴ薄膜を形成すべき基板を、ＰＺＴの結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、基板上にＰＺＴの原料ガスを供給し、ＰＺＴ薄膜を形成する。
【００３９】
基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御して成膜を行うと、式（１２）からわかるように、残留分極のばらつきをΔＱＭＡＸ以下にすることができる。
【００４０】
次に、本発明の第２の実施例による強誘電体膜の作製方法について説明する。まず、基板上に形成されるＰＺＴ（Ｐｂｘ（Ｚｒ，Ｔｉ）ｙＯ３）薄膜の組成比のばらつきｘ／ｙの上限値ΔＤＭＡＸ〔％〕を決定する。ＰＺＴ薄膜を形成すべき基板を、ＰＺＴの結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御された状態で、基板上にＰＺＴの原料ガスを供給し、ＰＺＴ薄膜を形成する。
【００４１】
基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御して成膜を行うと、式（４）からわかるように、ｘ／ｙのばらつきをΔＤＭＡＸ以下にすることができる。
【００４２】
次に、本発明の第３の実施例による強誘電体膜の作製方法について説明する。まず、基板上に形成されるＰＺＴ（Ｐｂ（ＺｒＺ，Ｔｉ１−Ｚ）Ｏ３）薄膜の組成比Ｚのばらつきの上限値ΔＺＭＡＸ〔％〕を決定する。ＰＺＴ薄膜を形成すべき基板を、ＰＺＴの結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御された状態で、基板上にＰＺＴの原料ガスを供給し、ＰＺＴ薄膜を形成する。
【００４３】
基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御して成膜を行うと、式（８）からわかるように、組成比ＺのばらつきをΔＺＭＡＸ以下にすることができる。
【００４４】
上記第１及び第２の実施例では、ＰＺＴ膜を形成する場合の方法を示したが、その他のＡＢＯ３形強誘電体薄膜を形成する場合にも、同様の方法が適用可能であろう。ＡＢＯ３形強誘電体材料の例として、ＰＺＴ以外に、（Ｐｂ，Ｌａ）（ｚＲ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３等が挙げられる。
【００４５】
図５に、本発明の第１〜第３の実施例による製造方法で使用されるＣＶＤ装置の基板保持台に埋め込まれたヒータの平面図を示す。円形の基板保持台の中心近傍から外周に向かって、渦巻き状に電熱線２０が配置されている。電熱線２０の内周側の端部に内周側電極２１が接続され、外周側の端部に外周側電極２２が接続されている。内周側端部と外周側端部との間の所定の位置に、中間電極２３が接続されている。
【００４６】
内周側電極２１と中間電極２３との間に印加する電圧と、外周側電極２２と中間電極２３との間に印加する電圧とを独立に制御することができるため、中間電極２３よりも内周側の電熱線からの発熱量と、中間電極２３よりも外周側の電熱線からの発熱量とを独立に制御することが可能になる。
【００４７】
半導体基板を均一に加熱すると、中心部の温度が外周部の温度よりも高くなる傾向がある。このため、中間電極２３と外周側電極２２との間を流れる電流を、中間電極２３と内周側電極２１との間を流れる電流よりも多くして、外周側の発熱量を多くすることにより、半導体基板の温度の面内分布を均一に近づけることができる。
【００４８】
図６を参照して、実施例による不揮発性半導体メモリの製造方法について説明する。
図６（Ａ）に示すように、シリコン基板３０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜３１を形成する。素子分離絶縁膜３１により活性領域が画定される。活性領域上に、周知の方法により、ＭＯＳＦＥＴ３２を形成する。ＭＯＳＦＥＴ３２は、ｎ型のソース領域３２Ｓ、ｎ型のドレイン領域３２Ｄ、ゲート酸化膜３２Ｉ、及びゲート電極３２Ｇにより構成される。
【００４９】
ＭＯＳＦＥＴ３２を覆うように、シリコン基板３０の上に、ＣＶＤにより酸化シリコンからなる第１層目の層間絶縁膜３５を形成する。化学機械研磨（ＣＭＰ）を行い、層間絶縁膜３５の表面を平坦化する。層間絶縁膜３５を貫通し、ソース領域３２Ｓまで達するコンタクトホール３６を形成する。このコンタクトホール３６内に、タングステンからなる導電性プラグ３７を埋め込む。なお、必要に応じて、ＴｉＮ等のバリアメタル層を形成してもよい。
【００５０】
層間絶縁膜３５の上に、スパッタリングによりタングステン膜を形成し、このタングステン膜をパターニングして、ビット線３８を形成する。ビット線３８は、導電性プラグ３６を介してソース領域３２Ｓに電気的に接続される。
【００５１】
図６（Ｂ）に示すように、第１層目の層間絶縁膜３５の上に、ＣＶＤにより酸化シリコンからなる第２層目の層間絶縁膜４０を形成する。第１層目の層間絶縁膜３５及び第２層目の層間絶縁膜４０を貫通し、ドレイン領域３２Ｄまで達するコンタクトホール４１を形成する。コンタクトホール４１内に、タングステンからなる導電性プラグ４２を埋め込む。なお、必要に応じて、ＴｉＮ等のバリアメタル層を形成してもよい。
【００５２】
第２層目の層間絶縁膜４０の上に、スパッタリングにより、イリジウム（Ｉｒ）からなる下部電極層５０を形成する。下部電極層５０の上に、ＭＯＣＶＤにより、ＰＺＴからなるキャパシタ誘電体層５１を形成する。キャパシタ誘電体層５１は、前述の第１〜第３の実施例による方法で形成する。キャパシタ誘電体層５１の上に、白金（Ｐｔ）、イリジウム（Ｉｒ）、または酸化イリジウム（ＩｒＯｘ）からなる上部電極層５２を形成する。
【００５３】
図６（Ｃ）に示すように、下部電極層５０、キャパシタ誘電体層５１、及び上部電極層５２をパターニングして、下部電極５０ａ、キャパシタ誘電体膜５１ａ、及び上部電極５２ａからなる強誘電体キャパシタ５５を形成する。強誘電体キャパシタ５５の下部電極５０ａは、導電性プラグ４２を介してドレイン領域３２Ｄに電気的に接続されている。
【００５４】
ＰＺＴからなるキャパシタ誘電体膜５１ａの強誘電特性の、シリコン基板３０の面内に関するばらつきを抑制することができるため、強誘電体キャパシタ５５の特性を揃えることができる。これにより、歩留まりの向上を図ることが可能になる。
【００５５】
図７に、金属強誘電体半導体（ＭＦＳ）型不揮発性メモリの一つのセルの断面図を示す。シリコン基板６０の表層部に素子分離絶縁膜６１が形成され、活性領域が画定されている。活性領域内に、ＭＦＳ型ＦＥＴ６２が形成されている。ＭＦＳ型ＦＥＴは、基板表層部のチャネル領域の両側に配置されたソース領域６２Ｓとドレイン領域６２Ｄ、チャネル領域の上に形成された強誘電体材料からなるゲート絶縁膜６２Ｉ、及びその上に形成されたゲート電極６２Ｇを含んで構成される。
【００５６】
ゲート絶縁膜６２Ｉを形成するときに、上記第１〜第３の実施例による方法を採用することにより、ゲート絶縁膜６２Ｉの強誘電特性のばらつきを抑えることができる。
【００５７】
１枚の半導体基板上に形成されたすべてのチップの動作を保証するために、強誘電体膜の残留分極のばらつきを６％以下とすることが好ましい。このために、強誘電体膜形成時の基板の温度の面内のばらつき（基板面内の温度の最高値と最低値との差）を４°以下とすることが好ましい。
【００５８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、基板の面内の温度分布を制御して強誘電体膜を形成することにより、組成比のばらつきや、残留分極のばらつきを抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施例による強誘電体膜を形成するＣＶＤ装置の概略図である。
【図２】ＰＺＴの組成比と基板温度との関係を示すグラフである。
【図３】ＰＺＴの分極量と組成比との関係を示すグラフである。
【図４】ＰＺＴに分極量と基板温度との関係を示すグラフである。
【図５】実施例による強誘電体膜の作製方法で使用されるＣＶＤ装置の基板保持台に内蔵されたヒータの平面図である。
【図６】強誘電体キャパシタを用いた不揮発性半導体メモリの製造方法を説明するための１つのセル部分の断面図である。
【図７】ＭＦＳ型ＦＥＴの断面図である。
【符号の説明】
１、２、３ 原料容器
４、５、６ 液体マスフローコントローラ
７ 気化器
８、９ 配管
１０ ガス混合器
１１ 成膜室
１２ 基板
１３ 排気管
１４ 基板保持台
２０ 電熱線
２１ 内周側電極
２２ 外周側電極
２３ 中間電極
３０、６０ 半導体基板
３１、６１ 素子分離絶縁膜
３２ ＭＯＳＦＥＴ
３５、４０ 層間絶縁膜
３６、４１ コンタクトホール
３７、４２ 導電性プラグ
３８ ビット線
５０ 下部電極層
５１ キャパシタ誘電体層
５２ 上部電極層
５５ 強誘電体キャパシタ
６２ ＭＦＳ型ＦＥＴ
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＡＢＯ３形強誘電体材料を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体薄膜の残留分極及び分極反転性を利用した半導体装置、主に不揮発性半導体メモリの開発が盛んに行われている。強誘電体薄膜を用いた半導体装置の高集積化、量産化、及び低コスト化のために、強誘電体薄膜の強誘電特性を高めるとともに、半導体基板の大口径化が望まれている。
【０００３】
【発明が解決しようとする課題】
半導体基板を大きくすると、その上に形成される強誘電体薄膜の強誘電特性が、位置によってばらつきやすくなる。強誘電体薄膜の強誘電特性がばらつくと、製品の歩留まりが低下してしまう。
【０００４】
本発明の目的は、強誘電体薄膜の強誘電特性のばらつきに起因する歩留まり低下を抑制することが可能な半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一観点によると、（ａ１）基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する工程と、（ａ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する工程と、（ａ３）前記基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程とを有する強誘電体膜の作製方法が提供される。
【０００６】
この条件で強誘電体材料からなる薄膜を形成すると、残留分極の大きさの面内のばらつきをΔＱＭＡＸ以下にすることができる。
本発明の他の観点によると、（ｂ１）基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の組成比をＡｘＢｙＯ３としたときのｘ／ｙのばらつきの上限値ΔＤＭＡＸ〔％〕を決定する工程と、（ｂ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御する工程と、（ｂ３）前記基板の面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程とを有する強誘電体膜の作製方法が提供される。
【０００７】
この条件で強誘電体材料からなる薄膜を形成すると、ｘ／ｙのばらつきをΔＤＭＡＸ以下にすることができる。
本発明の他の観点によると、（ｃ１）基板上に形成されるＰｂ（Ｚｒ，Ｔｉ）Ｏ３からなる薄膜の組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺｒの組成比Ｚのばらつきの上限値ΔＺＭＡＸ〔％〕を決定する工程と、（ｃ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御する工程と、（ｃ３）前記基板の面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程とを有する強誘電体膜の作製方法が提供される。
【０００８】
この条件でＰＺＴからなる薄膜を形成すると、Ｚｒの組成比ＺのばらつきをΔＺＭＡＸ以下にすることができる。
本発明の他の観点によると、半導体基板の表層部のチャネル領域を挟んで形成された第１及び第２の不純物拡散領域と、該チャネル領域を流れる電流を制御する制御電極とを有するトランジスタを複数個形成する工程と、前記トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記トランジスタの各々の第１の不純物拡散領域まで達するコンタクトホールを形成する工程と、前記コンタクトホール内を経由して前記トランジスタの第１の不純物拡散領域に電気的に接続された下部電極層を形成する工程と、前記下部電極層の上に、ＡＢＯ３形強誘電体材料からなる強誘電体膜を形成する工程と、前記強誘電体膜の上に上部電極層を形成する工程と、前記下部電極層、強誘電体膜、及び上部電極層をパターニングすることにより、前記トランジスタの各々に対応して配置され、該下部電極層、強誘電体膜、及び上部電極層が積層された強誘電体キャパシタを形成する工程とを有し、前記強誘電体膜を形成する工程が、前記半導体基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が４°以下になるように制御する工程と、前記半導体基板の面内の温度の最高値と最低値との差が４°以下になるように制御された状態で、前記半導体基板上に前記強誘電体膜の原料ガスを供給し、該強誘電体膜を形成する工程とを含む半導体装置の製造方法が提供される。
【０００９】
このように基板温度を制御して強誘電体膜を形成することにより、強誘電体膜の残留分極の基板面内のばらつきを６％以下にすることができる。これにより、半導体装置の歩留まり向上を図ることができる。
【００１０】
【発明の実施の形態】
本発明の実施例を説明する前に、強誘電体薄膜の強誘電特性がばらつく原因について説明する。強誘電体薄膜を用いた半導体メモリは、強誘電体材料の残留分極や分極反転性という特徴を利用するため、半導体基板上に形成された強誘電体薄膜が結晶体になっている必要がある。強誘電体薄膜の成膜方法として、スパッタリング法、ゾルゲル法、及び化学気相堆積（ＣＶＤ）法等が知られている。これらの成膜方法で成膜される強誘電体薄膜の結晶化には、主に熱エネルギが利用される。
【００１１】
例えば、鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、及びチタニウム（Ｔｉ）を主成分とするＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）等のＡＢＯ３形強誘電体材料は、結晶化温度によって組成の変動を生じ、組成変動に応じて強誘電特性も変動する。ＡＢＯ３形強誘電体薄膜を６インチや８インチの大口径の半導体基板上に形成する場合、基板面内の温度は必ずしも均一ではない。基板面内の温度のばらつきによって、強誘電特性にばらつきが生ずると考えられる。
【００１２】
半導体基板上にＰＺＴ膜を形成し、基板温度、ＰＺＴの組成、及び残留分極量の関係を調べる評価実験を行った。以下、この評価実験について説明する。
図１に、評価実験に用いたＣＶＤ装置の概略図を示す。Ｐｂ原料として、ビスジピバロイルメタネート鉛（Ｐｂ（ＤＰＭ）２）をテトラヒドロフラン溶媒に溶解させた液体原料を用いた。Ｚｒ原料として、テトラキスジメチルヘプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）４）をテトラヒドロフラン溶媒に溶解させた液体原料を用いた。Ｔｉ原料として、ビスジピバロイドメタネート−ジイソプロポキシチタニウム（Ｔｉ（ｉＰｒＯ）２（ＤＰＭ）２）をテトラヒドロフラン溶媒に溶解させた液体原料を用いた。いずれの液体原料も、濃度を０．３モル／リットルとした。
【００１３】
液体原料容器１、２、及び３内に、それぞれＰｂ原料、Ｚｒ原料、及びＴｉ原料が収容されている。各原料溶液が、液体原料容器１、２及び３から、それぞれ液体マスフローコントローラ４、５及び６を通して、気化器７に輸送される。気化器７で液体原料が気化される。バルブＶ１を開くと、気化した原料ガスが、Ｎ２キャリアガスとともに、配管８を通ってガス混合器１０に輸送される。配管９から、酸素ガスがガス混合器１０内に導入される。
【００１４】
配管８を輸送された原料ガスと、配管９から導入された酸素ガスとが、ガス混合器１０内で混合され、成膜室１１内に導入される。成膜室１１内の保持台１４の上に、直径６インチの半導体基板１２が載置されている。保持台１４には、抵抗加熱ヒータが内蔵されている。成膜室１１内は、排気管１３を経由して真空排気される。気化器７のバルブＶ２を開けると、排気管１３を経由して気化器７内が排気される。
【００１５】
評価実験では、半導体基板１２として、シリコン基板上に厚さ１００ｎｍの酸化シリコン膜及び厚さ１５０ｎｍのイリジウム（Ｉｒ）膜をこの順番に積層したものを用いた。Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量をそれぞれ０．３３ｍｌ／ｍｉｎ、０．２０ｍｌ／ｍｉｎ、及び０．２０ｍｌ／ｍｉｎとし、気化器７の温度を２６０℃にして、液体原料を気化させた。キャリアガスの流量を３００ｓｃｃｍとし、酸素ガスの流量を２５００ｓｃｃｍとした。半導体基板１２の中心部の温度を５８０℃にして、ＰＺＴ膜を１２０ｎｍ成膜した。このとき、半導体基板１２の最外周部分の温度は約５６０℃であった。
【００１６】
図２（Ａ）に、（Ｚｒ＋Ｔｉ）に対するＰｂの組成比（ＰＺＴの組成比をＰｂｘ（Ｚｒ，Ｔｉ）ｙＯ３としたときのｘ／ｙ）と、その組成比のＰＺＴが形成された部分の基板温度との関係を示す。横軸は基板温度を単位「℃」で表し、縦軸は（Ｚｒ＋Ｔｉ）に対するＰｂの組成比を表す。図中の丸記号は、１枚の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示し、三角記号は、他の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示す。組成比が温度に対してほぼ線形に変動することがわかる。
【００１７】
（Ｚｒ＋Ｔｉ）に対するＰｂの組成比をＤとし、基板温度をＴ〔℃〕とすると、図２（Ａ）から、組成比Ｄと温度Ｔとは、概ね以下の関係を有することがわかる。
【００１８】
【数１】
Ｄ＝−０．００３２Ｔ＋３．０４１ ・・・（１）
組成比ＤのばらつきΔＤ〔％〕を、以下のように定義する。
【００１９】
【数２】
ΔＤ＝（Ｄ（Ｔ１）−Ｄ（Ｔ２））／（（Ｄ（Ｔ１）＋Ｄ（Ｔ２））／２）×１００ ・・・（２）
ここで、Ｄ（Ｔ）は、基板温度Ｔ〔℃〕の部分のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＰｂの組成比を表す。
【００２０】
図２（Ａ）に示したグラフからわかるように、基板の２箇所の温度差がΔＴ〔°〕のとき、この２箇所のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＰｂの組成比のばらつきΔＤ〔％〕は、下記の近似式で表すことができる。
【００２１】
【数３】
ΔＤ＝０．２８ΔＴ ・・・（３）
逆に、温度差ΔＴは、近似的に、
【００２２】
【数４】
ΔＴ＝３．５ΔＤ ・・・（４）
と表すことができる。
【００２３】
図２（Ｂ）に、（Ｚｒ＋Ｔｉ）に対するＺｒの組成比（ＰＺＴの組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺｒの組成比Ｚ）と、その組成比のＰＺＴが形成された部分の基板温度との関係を示す。横軸は基板温度を単位「℃」で表し、縦軸は（Ｚｒ＋Ｔｉ）に対するＺｒの組成比を表す。図中の丸記号は、１枚の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示し、三角記号は、他の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示す。組成比が温度に対してほぼ線形に変動することがわかる。
【００２４】
（Ｚｒ＋Ｔｉ）に対するＺｒの組成比をＺとし、基板温度をＴ〔℃〕とすると、図２（Ｂ）から、組成比Ｚと温度Ｔとは、概ね以下の関係を有することがわかる。
【００２５】
【数５】
Ｚ＝−０．００２９Ｔ＋２．１２７ ・・・（５）
組成比ＺのばらつきΔＺ〔％〕を、以下のように定義する。
【００２６】
【数６】
ΔＺ＝（Ｚ（Ｔ１）−Ｚ（Ｔ２））／（（Ｚ（Ｔ１）＋Ｚ（Ｔ２））／２）×１００ ・・・（６）
ここで、Ｚ（Ｔ）は、基板温度Ｔ〔℃〕の部分のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＺｒの組成比を表す。
【００２７】
図２（Ｂ）に示したグラフからわかるように、基板の２箇所の温度差がΔＴ〔°〕のとき、この２箇所のＰＺＴ膜の（Ｚｒ＋Ｔｉ）に対するＺｒの組成比のばらつきΔＺ〔％〕は、下記の近似式で表すことができる。
【００２８】
【数７】
ΔＺ＝０．６８ΔＴ ・・・（７）
逆に、温度差ΔＴは、近似的に、
【００２９】
【数８】
ΔＴ＝１．５ΔＺ ・・・（８）
と表すことができる。
【００３０】
図３（Ａ）に、（Ｚｒ＋Ｔｉ）に対するＰｂの組成比（ＰＺＴの組成比をＰｂｘ（Ｚｒ，Ｔｉ）ｙＯ３としたときのｘ／ｙ）と、その組成比のＰＺＴの分極量との関係を示す。横軸は組成比を表し、縦軸は分極量を単位「μＣ／ｃｍ２」で表す。図中の丸記号は、１枚の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示し、三角記号は、他の半導体基板上に形成されたＰＺＴ膜の複数の部分の測定データを示す。分極量が組成比に対してほぼ線形に変動することがわかる。なお、ＰＺＴ膜に印加する電圧の振幅を１．８ＶにしてＰ−Ｅヒステリシス曲線を描いたときの、Ｐ軸（分極軸）との２つの交点の間隔を分極量とした。ここで定義された分極量は、残留分極の約２倍に相当する。
【００３１】
図３（Ｂ）に、（Ｚｒ＋Ｔｉ）に対するＺｒの組成比（ＰＺＴの組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺ）と、その組成比のＰＺＴの分極量との関係を示す。縦軸、横軸、及び図中の記号の意味は、図３（Ａ）のものと同じである。分極量が、組成比に対して線形に変動していることがわかる。
【００３２】
図４に、分極量と基板温度との関係を示す。横軸は基板温度を単位「℃」で表し、縦軸は分極量を単位「μＣ／ｃｍ２」で表す。分極量をＱ〔μＣ／ｃｍ２〕、基板温度をＴ〔℃〕とすると、図４の関係は、以下の式で近似される。
【００３３】
【数９】
Ｑ＝０．６４６１Ｔ−３３４．０３ ・・・（９）
分極量ＱのばらつきΔＱ〔％〕を、以下のように定義する。
【００３４】
【数１０】
ΔＱ＝（Ｑ（Ｔ１）−Ｑ（Ｔ２））／（（Ｑ（Ｔ１）＋Ｑ（Ｔ２））／２）×１００ ・・・（１０）
ここで、Ｑ（Ｔ）は、基板温度Ｔ〔℃〕の部分のＰＺＴ膜の分極量を表す。
【００３５】
図４に示したグラフからわかるように、基板の２箇所の温度差がΔＴ〔°〕のとき、この２箇所のＰＺＴ膜の分極量のばらつきΔＱ〔％〕は、下記の近似式で表すことができる。
【００３６】
【数１１】
ΔＱ＝１．５２ΔＴ ・・・（１１）
逆に、温度差ΔＴは、近似的に、
【００３７】
【数１２】
ΔＴ＝０．７ΔＱ ・・・（１２）
と表すことができる。分極量Ｑの約１／２が残留分極に相当するため、式（１０）〜（１２）のΔＱを残留分極のばらつきと定義しても、式（１０）〜（１２）が成立する。
【００３８】
次に、本発明の第１の実施例による強誘電体膜の作製方法について説明する。まず、基板上に形成されるＰＺＴ薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する。ＰＺＴ薄膜を形成すべき基板を、ＰＺＴの結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、基板上にＰＺＴの原料ガスを供給し、ＰＺＴ薄膜を形成する。
【００３９】
基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御して成膜を行うと、式（１２）からわかるように、残留分極のばらつきをΔＱＭＡＸ以下にすることができる。
【００４０】
次に、本発明の第２の実施例による強誘電体膜の作製方法について説明する。まず、基板上に形成されるＰＺＴ（Ｐｂｘ（Ｚｒ，Ｔｉ）ｙＯ３）薄膜の組成比のばらつきｘ／ｙの上限値ΔＤＭＡＸ〔％〕を決定する。ＰＺＴ薄膜を形成すべき基板を、ＰＺＴの結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御された状態で、基板上にＰＺＴの原料ガスを供給し、ＰＺＴ薄膜を形成する。
【００４１】
基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御して成膜を行うと、式（４）からわかるように、ｘ／ｙのばらつきをΔＤＭＡＸ以下にすることができる。
【００４２】
次に、本発明の第３の実施例による強誘電体膜の作製方法について説明する。まず、基板上に形成されるＰＺＴ（Ｐｂ（ＺｒＺ，Ｔｉ１−Ｚ）Ｏ３）薄膜の組成比Ｚのばらつきの上限値ΔＺＭＡＸ〔％〕を決定する。ＰＺＴ薄膜を形成すべき基板を、ＰＺＴの結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御する。基板の面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御された状態で、基板上にＰＺＴの原料ガスを供給し、ＰＺＴ薄膜を形成する。
【００４３】
基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御して成膜を行うと、式（８）からわかるように、組成比ＺのばらつきをΔＺＭＡＸ以下にすることができる。
【００４４】
上記第１及び第２の実施例では、ＰＺＴ膜を形成する場合の方法を示したが、その他のＡＢＯ３形強誘電体薄膜を形成する場合にも、同様の方法が適用可能であろう。ＡＢＯ３形強誘電体材料の例として、ＰＺＴ以外に、（Ｐｂ，Ｌａ）（ｚＲ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３等が挙げられる。
【００４５】
図５に、本発明の第１〜第３の実施例による製造方法で使用されるＣＶＤ装置の基板保持台に埋め込まれたヒータの平面図を示す。円形の基板保持台の中心近傍から外周に向かって、渦巻き状に電熱線２０が配置されている。電熱線２０の内周側の端部に内周側電極２１が接続され、外周側の端部に外周側電極２２が接続されている。内周側端部と外周側端部との間の所定の位置に、中間電極２３が接続されている。
【００４６】
内周側電極２１と中間電極２３との間に印加する電圧と、外周側電極２２と中間電極２３との間に印加する電圧とを独立に制御することができるため、中間電極２３よりも内周側の電熱線からの発熱量と、中間電極２３よりも外周側の電熱線からの発熱量とを独立に制御することが可能になる。
【００４７】
半導体基板を均一に加熱すると、中心部の温度が外周部の温度よりも高くなる傾向がある。このため、中間電極２３と外周側電極２２との間を流れる電流を、中間電極２３と内周側電極２１との間を流れる電流よりも多くして、外周側の発熱量を多くすることにより、半導体基板の温度の面内分布を均一に近づけることができる。
【００４８】
図６を参照して、実施例による不揮発性半導体メモリの製造方法について説明する。
図６（Ａ）に示すように、シリコン基板３０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜３１を形成する。素子分離絶縁膜３１により活性領域が画定される。活性領域上に、周知の方法により、ＭＯＳＦＥＴ３２を形成する。ＭＯＳＦＥＴ３２は、ｎ型のソース領域３２Ｓ、ｎ型のドレイン領域３２Ｄ、ゲート酸化膜３２Ｉ、及びゲート電極３２Ｇにより構成される。
【００４９】
ＭＯＳＦＥＴ３２を覆うように、シリコン基板３０の上に、ＣＶＤにより酸化シリコンからなる第１層目の層間絶縁膜３５を形成する。化学機械研磨（ＣＭＰ）を行い、層間絶縁膜３５の表面を平坦化する。層間絶縁膜３５を貫通し、ソース領域３２Ｓまで達するコンタクトホール３６を形成する。このコンタクトホール３６内に、タングステンからなる導電性プラグ３７を埋め込む。なお、必要に応じて、ＴｉＮ等のバリアメタル層を形成してもよい。
【００５０】
層間絶縁膜３５の上に、スパッタリングによりタングステン膜を形成し、このタングステン膜をパターニングして、ビット線３８を形成する。ビット線３８は、導電性プラグ３６を介してソース領域３２Ｓに電気的に接続される。
【００５１】
図６（Ｂ）に示すように、第１層目の層間絶縁膜３５の上に、ＣＶＤにより酸化シリコンからなる第２層目の層間絶縁膜４０を形成する。第１層目の層間絶縁膜３５及び第２層目の層間絶縁膜４０を貫通し、ドレイン領域３２Ｄまで達するコンタクトホール４１を形成する。コンタクトホール４１内に、タングステンからなる導電性プラグ４２を埋め込む。なお、必要に応じて、ＴｉＮ等のバリアメタル層を形成してもよい。
【００５２】
第２層目の層間絶縁膜４０の上に、スパッタリングにより、イリジウム（Ｉｒ）からなる下部電極層５０を形成する。下部電極層５０の上に、ＭＯＣＶＤにより、ＰＺＴからなるキャパシタ誘電体層５１を形成する。キャパシタ誘電体層５１は、前述の第１〜第３の実施例による方法で形成する。キャパシタ誘電体層５１の上に、白金（Ｐｔ）、イリジウム（Ｉｒ）、または酸化イリジウム（ＩｒＯｘ）からなる上部電極層５２を形成する。
【００５３】
図６（Ｃ）に示すように、下部電極層５０、キャパシタ誘電体層５１、及び上部電極層５２をパターニングして、下部電極５０ａ、キャパシタ誘電体膜５１ａ、及び上部電極５２ａからなる強誘電体キャパシタ５５を形成する。強誘電体キャパシタ５５の下部電極５０ａは、導電性プラグ４２を介してドレイン領域３２Ｄに電気的に接続されている。
【００５４】
ＰＺＴからなるキャパシタ誘電体膜５１ａの強誘電特性の、シリコン基板３０の面内に関するばらつきを抑制することができるため、強誘電体キャパシタ５５の特性を揃えることができる。これにより、歩留まりの向上を図ることが可能になる。
【００５５】
図７に、金属強誘電体半導体（ＭＦＳ）型不揮発性メモリの一つのセルの断面図を示す。シリコン基板６０の表層部に素子分離絶縁膜６１が形成され、活性領域が画定されている。活性領域内に、ＭＦＳ型ＦＥＴ６２が形成されている。ＭＦＳ型ＦＥＴは、基板表層部のチャネル領域の両側に配置されたソース領域６２Ｓとドレイン領域６２Ｄ、チャネル領域の上に形成された強誘電体材料からなるゲート絶縁膜６２Ｉ、及びその上に形成されたゲート電極６２Ｇを含んで構成される。
【００５６】
ゲート絶縁膜６２Ｉを形成するときに、上記第１〜第３の実施例による方法を採用することにより、ゲート絶縁膜６２Ｉの強誘電特性のばらつきを抑えることができる。
【００５７】
１枚の半導体基板上に形成されたすべてのチップの動作を保証するために、強誘電体膜の残留分極のばらつきを６％以下とすることが好ましい。このために、強誘電体膜形成時の基板の温度の面内のばらつき（基板面内の温度の最高値と最低値との差）を４°以下とすることが好ましい。
【００５８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、基板の面内の温度分布を制御して強誘電体膜を形成することにより、組成比のばらつきや、残留分極のばらつきを抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施例による強誘電体膜を形成するＣＶＤ装置の概略図である。
【図２】ＰＺＴの組成比と基板温度との関係を示すグラフである。
【図３】ＰＺＴの分極量と組成比との関係を示すグラフである。
【図４】ＰＺＴに分極量と基板温度との関係を示すグラフである。
【図５】実施例による強誘電体膜の作製方法で使用されるＣＶＤ装置の基板保持台に内蔵されたヒータの平面図である。
【図６】強誘電体キャパシタを用いた不揮発性半導体メモリの製造方法を説明するための１つのセル部分の断面図である。
【図７】ＭＦＳ型ＦＥＴの断面図である。
【符号の説明】
１、２、３ 原料容器
４、５、６ 液体マスフローコントローラ
７ 気化器
８、９ 配管
１０ ガス混合器
１１ 成膜室
１２ 基板
１３ 排気管
１４ 基板保持台
２０ 電熱線
２１ 内周側電極
２２ 外周側電極
２３ 中間電極
３０、６０ 半導体基板
３１、６１ 素子分離絶縁膜
３２ ＭＯＳＦＥＴ
３５、４０ 層間絶縁膜
３６、４１ コンタクトホール
３７、４２ 導電性プラグ
３８ ビット線
５０ 下部電極層
５１ キャパシタ誘電体層
５２ 上部電極層
５５ 強誘電体キャパシタ
６２ ＭＦＳ型ＦＥＴ
Claims (10)
- （ａ１）基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の残留分極の大きさの面内のばらつきの上限値ΔＱＭＡＸ〔％〕を決定する工程と、
（ａ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御する工程と、
（ａ３）前記基板の面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程と
を有する強誘電体膜の作製方法。 - 前記工程（ａ２）が、
基板保持面が少なくとも２つの発熱領域に区分され、発熱領域ごとに発熱量を独立に制御することができる基板保持台の該基板保持面上に前記基板を保持する工程と、
前記基板面内の温度の最高値と最低値との差が０．７×ΔＱＭＡＸ〔°〕以下になるように、前記基板保持台の各発熱領域からの発熱量を調節する工程と
を含む請求項１に記載の強誘電体膜の作製方法。 - （ｂ１）基板上に形成されるＡＢＯ３形強誘電体材料からなる薄膜の組成比をＡｘＢｙＯ３としたときのｘ／ｙのばらつきの上限値ΔＤＭＡＸ〔％〕を決定する工程と、
（ｂ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御する工程と、
（ｂ３）前記基板の面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程と
を有する強誘電体膜の作製方法。 - 前記工程（ｂ２）が、
基板保持面が少なくとも２つの発熱領域に区分され、発熱領域ごとに発熱量を独立に制御することができる基板保持台の該基板保持面上に前記基板を保持する工程と、
前記基板面内の温度の最高値と最低値との差が３．５×ΔＤＭＡＸ〔°〕以下になるように、前記基板保持台の各発熱領域からの発熱量を調節する工程と
を含む請求項３に記載の強誘電体膜の作製方法。 - 前記ＡＢＯ３形強誘電体材料がＰｂ（Ｚｒ，Ｔｉ）Ｏ３である請求項１〜４のいずれかに記載の強誘電体膜の作製方法。
- （ｃ１）基板上に形成されるＰｂ（Ｚｒ，Ｔｉ）Ｏ３からなる薄膜の組成比をＰｂ（ＺｒＺＴｉ１−Ｚ）Ｏ３としたときのＺｒの組成比Ｚのばらつきの上限値ΔＺＭＡＸ〔％〕を決定する工程と、
（ｃ２）基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御する工程と、
（ｃ３）前記基板の面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように制御された状態で、前記基板上に前記薄膜の原料ガスを供給し、該薄膜を形成する工程と
を有する強誘電体膜の作製方法。 - 前記工程（ｃ２）が、
基板保持面が少なくとも２つの発熱領域に区分され、発熱領域ごとに発熱量を独立に制御することができる基板保持台の該基板保持面上に前記基板を保持する工程と、
前記基板面内の温度の最高値と最低値との差が１．５×ΔＺＭＡＸ〔°〕以下になるように、前記基板保持台の各発熱領域からの発熱量を調節する工程と
を含む請求項６に記載の強誘電体膜の作製方法。 - 半導体基板の表層部のチャネル領域を挟んで形成された第１及び第２の不純物拡散領域と、該チャネル領域を流れる電流を制御する制御電極とを有するトランジスタを複数個形成する工程と、
前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記トランジスタの各々の第１の不純物拡散領域まで達するコンタクトホールを形成する工程と、
前記コンタクトホール内を経由して前記トランジスタの第１の不純物拡散領域に電気的に接続された下部電極層を形成する工程と、
前記下部電極層の上に、ＡＢＯ３形強誘電体材料からなる強誘電体膜を形成する工程と、
前記強誘電体膜の上に上部電極層を形成する工程と、
前記下部電極層、強誘電体膜、及び上部電極層をパターニングすることにより、前記トランジスタの各々に対応して配置され、該下部電極層、強誘電体膜、及び上部電極層が積層された強誘電体キャパシタを形成する工程と
を有し、前記強誘電体膜を形成する工程が、
前記半導体基板を、前記強誘電体材料の結晶化温度以上まで加熱するとともに、基板面内の温度の最高値と最低値との差が４°以下になるように制御する工程と、
前記半導体基板の面内の温度の最高値と最低値との差が４°以下になるように制御された状態で、前記半導体基板上に前記強誘電体膜の原料ガスを供給し、該強誘電体膜を形成する工程と
を含む半導体装置の製造方法。 - 前記強誘電体膜を形成する工程が、
基板保持面が少なくとも２つの発熱領域に区分され、発熱領域ごとに発熱量を独立に制御することができる基板保持台の該基板保持面上に前記半導体基板を保持する工程と、
前記半導体基板の面内の温度の最高値と最低値との差が４°以下になるように、前記基板保持台の各発熱領域からの発熱量を調節する工程と
を含む請求項８に記載の半導体装置の製造方法。 - 前記ＡＢＯ３形強誘電体材料が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３である請求項８または９に記載の半導体装置の製造方法。
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