KR20160084895A - 캐패시터를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

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KR20160084895A
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Abstract

반도체 소자의 제조방법은, 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 형성하는 것을 포함한다. 상기 상부 전극을 형성하는 것은 상기 유전막 상에 제1 금속 질화막을 형성하는 것, 및 상기 제1 금속 질화막 상에 제2 금속 질화막을 형성하는 것을 포함한다. 상기 제1 금속 질화막은 상기 유전막과 상기 제2 금속 질화막 사이에 개재되고, 상기 제1 금속 질화막은 상기 제2 금속 질화막보다 낮은 온도에서 형성된다.

Description

캐패시터를 포함하는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES INCLUDING CAPACITORS AND METHODS FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 캐패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 물질을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 물질로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)가 이용될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 누설 전류가 감소된 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 형성하는 것을 포함할 수 있다. 상기 상부 전극을 형성하는 것은 상기 유전막 상에 제1 금속 질화막을 형성하는 것, 및 상기 제1 금속 질화막 상에 제2 금속 질화막을 형성하는 것을 포함할 수 있다. 상기 제1 금속 질화막은 상기 유전막과 상기 제2 금속 질화막 사이에 개재될 수 있고, 상기 제1 금속 질화막은 상기 제2 금속 질화막보다 낮은 온도에서 형성될 수 있다.
일 실시예에 따르면, 상기 제1 금속 질화막 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 질화막을 형성하는 것은, 질소 또는 암모니아 가스 분위기에서 제1 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 질화막은 TiN을 포함하고, 상기 제1 유기 금속 화합물은 아래의 화학식1의 구조를 가질 수 있다.
[화학식1]
Figure pat00001
일 실시예에 따르면, 상기 상부 전극을 형성하는 것은, 상기 유전막과 상기 제1 금속 질화막 사이에 전도성을 갖는 금속 산화막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 금속 산화막을 형성하는 것은, 오존 가스 분위기에서 제2 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 금속 산화막은 TiO2를 포함하고, 상기 제1 금속 질화막은 TiN을 포함하고, 상기 제1 유기 금속 화합물 및 상기 제2 유기 금속 화합물은 아래의 화학식1의 구조를 가질 수 있다.
[화학식1]
Figure pat00002
일 실시예에 따르면, 상기 금속 산화막, 상기 제1 금속 질화막, 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 질화막을 형성하는 것은, 상기 유전막 상에 금속 산화막을 형성하는 것, 및 플라즈마 공정을 이용하여 상기 금속 산화막의 적어도 일부를 질화시키는 것을 포함할 수 있다. 상기 플라즈마 공정은 질소 또는 암모니아를 플라즈마 가스로 이용할 수 있다.
일 실시예에 따르면, 상기 금속 산화막, 상기 제1 금속 질화막, 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 금속 산화막을 형성하는 것은, 오존 가스 분위기에서 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 금속 산화막은 TiO2를 포함하고, 상기 유기 금속 화합물은 아래의 화학식1의 구조를 가질 수 있다.
[화학식1]
Figure pat00003
일 실시예에 따르면, 상기 상부 전극을 형성하는 것은, 상기 제2 금속 질화막 상에 반도체 막을 형성하는 것을 더 포함할 수 있다. 상기 제1 금속 질화막 및 상기 제2 금속 질화막은 상기 유전막과 상기 반도체 막 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 형성하는 것을 포함할 수 있다. 상기 상부 전극을 형성하는 것은 상기 유전막 상에 금속 질화막을 형성하는 것, 및 플라즈마 공정을 이용하여 상기 금속 질화막의 적어도 일부를 비정질화시키는 것을 포함할 수 있다. 상기 플라즈마 공정은 질소 또는 암모니아를 플라즈마 가스로 이용할 수 있다.
일 실시예에 따르면, 상기 상부 전극을 형성하는 것은, 상기 금속 질화막 상에 반도체 막을 형성하는 것을 더 포함할 수 있다. 상기 금속 질화막은 상기 유전막과 상기 반도체 막 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 상부 전극을 형성하는 것은, 상기 금속 질화막과 상기 반도체 막 사이에 추가적인 금속 질화막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 전극을 형성하는 것은, 상기 유전막과 상기 금속 질화막 사이에 전도성을 갖는 금속 산화막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 금속 산화막은 상기 금속 질화막과 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 금속 산화막을 형성하는 것은, 오존 가스 분위기에서 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 기판과 상기 캐패시터 사이에 층간 절연막을 형성하는 것, 및 상기 층간 절연막 내에 상기 층간 절연막을 관통하여 상기 기판에 연결되는 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 상기 하부 전극은 상기 콘택 플러그를 통하여 상기 기판에 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 포함할 수 있다. 상기 상부 전극은 상기 유전막 상의 제1 금속 질화막, 및 상기 제1 금속 질화막 상의 제2 금속 질화막을 포함할 수 있다. 상기 제1 금속 질화막은 상기 유전막과 상기 제2 금속 질화막 사이에 제공될 수 있다. 상기 제1 금속 질화막은 적어도 하나의 탄소 또는 산소 원자를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 질화막 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 상부 전극은 상기 유전막과 상기 제1 금속 질화막 사이의 금속 산화막을 더 포함하되, 상기 금속 산화막은 전도성을 가질 수 있다.
일 실시예에 따르면, 상기 금속 산화막, 상기 제1 금속 질화막, 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 상부 전극은, 상기 제2 금속 질화막 상의 반도체 막을 더 포함하되, 상기 제1 금속 질화막 및 상기 제2 금속 질화막은 상기 유전막과 상기 반도체 막 사이에 제공될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 포함할 수 있다. 상기 상부 전극은 상기 유전막 상의 반도체 막, 및 상기 유전막과 상기 반도체 막 사이의 금속 질화막을 포함할 수 있다. 상기 반도체 막에 인접하는 상기 금속 질화막의 상부는 비정질일 수 있다.
일 실시예에 따르면, 상기 상부 전극은, 상기 금속 질화막과 상기 반도체 막 사이의 추가적인 금속 질화막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 추가적인 금속 질화막은, 상기 금속 질화막과 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 상부 전극은 상기 유전막과 상기 금속 질화막 사이의 금속 산화막을 더 포함하되, 상기 금속 산화막은 전도성을 가질 수 있다.
일 실시예에 따르면, 상기 금속 산화막은 상기 금속 질화막과 동일한 금속 원소를 포함할 수 있다.
본 발명의 개념에 따르면, 캐패시터를 구성하는 상부 전극은 다층으로 적층된 금속막들을 포함할 수 있다. 상기 상부 전극은 유전막 상에 차례로 적층된 제1 금속 질화막 및 제2 금속 질화막을 포함할 수 있고, 상기 제1 금속 질화막은 상기 제2 금속 질화막보다 낮은 온도에서 형성될 수 있다. 이에 따라, 상기 제1 금속 질화막의 형성 공정 동안, 상기 유전막의 손상이 최소화될 수 있다. 또한, 상기 유전막과, 상기 상부 전극을 구성하는 반도체 막 사이에 상기 다층으로 적층된 금속막들이 개재됨에 따라, 상기 반도체 막의 증착 공정 동안 상기 유전막의 손상이 최소화될 수 있다.
상기 상부 전극은 상기 유전막과 상기 반도체 막 사이에 개재되는 금속 질화막을 포함할 수 있고, 상기 금속 질화막의 적어도 일부는 비정질 상태일 수 있다. 이에 따라, 상기 반도체 막의 증착 공정 동안, 상기 유전막의 손상이 최소화될 수 있다.
상기 유전막의 손상이 최소화됨에 따라, 반도체 소자의 누설 전류가 최소화될 수 있고, 이에 따라, 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따라 제조된 반도체 소자의 캐패시터를 구성하는 하부 전극의 형태를 나타내는 단면도들이다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 이용하여 형성된 반도체 소자의 평면도이다.
도 13b는 도 13a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 14는 본 발명의 개념에 따라 제조된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 개념에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에서 이들을 연결할 수 있다. 상기 메모리 셀(MC)은 상기 워드 라인(WL)에 연결되는 트랜지스터(TR), 및 상기 트랜지스터(TR)에 연결되는 캐패시터(CA)를 포함할 수 있다. 상기 트랜지스터(TR)의 드레인 영역은 상기 비트 라인(BL)에 연결될 수 있고, 상기 트랜지스터(TR)의 소스 영역은 상기 캐패시터(CA)에 연결될 수 있다. 상기 트랜지스터(TR)는 상기 캐패시터(CA)로 흐르는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 메모리 셀(MC)은 상기 캐패시터(CA)에 저장된 전하의 유무에 따라 0 또는 1의 데이터를 저장할 수 있다.
이하에서, 도 1의 상기 메모리 셀(MC)을 포함하는 반도체 소자의 제조방법에 대한 실시예들이 설명된다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에 따르면, 트랜지스터(미도시)가 상기 기판(100) 상에 형성될 수 있고, 상기 층간 절연막(110)이 상기 트랜지스터를 덮도록 형성될 수 있다. 상기 층간 절연막(110)은 산화물, 질화물, 및/또는 산질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.
상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그(112)가 형성될 수 있다. 상기 콘택 플러그(112)는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다. 상기 콘택 플러그(112)는 도전 물질을 포함할 수 있다. 일 예로, 상기 콘택 플러그(112)는 도펀트로 도핑된 반도체(ex, 도프트 실리콘, 도프트 게르마늄, 도프트 실리콘-게르마늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중 적어도 하나를 포함할 수 있다.
상기 층간 절연막(110) 상에 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE)의 형태에 대하여는 후술한다. 상기 하부 전극(BE)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
상기 하부 전극(BE) 상에 유전막(120)이 형성될 수 있다. 상기 유전막(120)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
상기 유전막(120) 상에 금속 산화막(130)이 형성될 수 있다. 상기 금속 산화막(130)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130)은 오존(O3) 가스 분위기에서 제1 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 형성될 수 있다. 상기 금속 산화막(130)은 일 예로, 산화 티타늄, 산화 아연, 산화 망간 등을 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 유기 금속 화합물은 아래의 화학식1의 구조를 가질 수 있다.
[화학식1]
Figure pat00004
상기 금속 산화막(130)은 전도성을 가지도록 형성될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 산화막(130)의 전도성은 상기 금속 산화막(130)의 두께에 의존할 수 있다. 즉, 상기 금속 산화막(130)의 두께가 증가할수록 상기 금속 산화막(130)의 전도성은 감소할 수 있다. 이 경우, 상기 금속 산화막(130)은 전도성을 갖는 소정의 두께를 가지도록 형성될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 산화막(130)의 두께는 약 4Å이하일 수 있다.
도 3을 참조하면, 상기 금속 산화막(130) 상에 제1 금속 질화막(132)이 형성될 수 있다. 상기 제1 금속 질화막(132)은, 질소(N2) 또는 암모니아(NH3) 가스 분위기에서 제2 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 형성될 수 있다. 상기 제1 금속 질화막(132)의 상기 증착 공정은, 일 예로 400℃이하의 온도에서 수행될 수 있다. 상기 증착 공정 동안, 상기 제2 유기 금속 화합물 내 금속 원자 및 상기 질소(N2) 또는 암모니아(NH3) 가스 내 질소 원자가 결합하여 상기 제1 금속 질화막(132)이 형성될 수 있다. 상기 증착 공정 동안, 상기 제2 유기 금속 화합물 내 탄소 원자의 적어도 일부가 상기 제1 금속 질화막(132) 내에 남을 수 있다. 이에 따라, 상기 제1 금속 질화막(132)은 적어도 하나의 탄소 원자를 포함할 수 있다.
상기 제1 금속 질화막(132)은 일 예로, 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄 등을 포함할 수 있다. 일 예로, 상기 제1 금속 질화막(132)이 TiN을 포함하는 경우, 상기 제2 유기 금속 화합물은 상술한 [화학식1]의 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제1 금속 질화막(132)은 상기 금속 산화막(130)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 금속 질화막(132)은 TiN을 포함할 수 있다. 이 경우, 상기 금속 산화막(130) 및 상기 제1 금속 질화막(132)은 서로 동일한 유기 금속 화합물을 전구체로 이용하여 형성될 수 있다. 즉, 상기 제1 유기 금속 화합물 및 상기 제2 유기 금속 화합물은 각각 상술한 [화학식1]의 구조를 가질 수 있다.
도 4를 참조하면, 상기 제1 금속 질화막(132) 상에 제2 금속 질화막(134)이 형성될 수 있다. 상기 제2 금속 질화막(134)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다.
상기 제1 금속 질화막(132)이, 도 3을 참조하여 설명한 바와 같이, 상기 제2 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 형성됨에 따라, 상기 제1 금속 질화막(132)은 상기 제2 금속 질화막(134)보다 낮은 온도에서 형성될 수 있다. 일반적으로, 상기 유전막(120) 상에 금속 질화막(일 예로, TiN)을 형성하기 위해 이용되는 원자층 증착 또는 화학 기상 증착 공정 등은 상대적으로 높은 온도에서 수행될 수 있다. 이에 따라, 상기 증착 공정 동안, 상기 증착 공정의 소스 가스로부터 제공되는 원소(일 예로, Cl)가 상기 유전막(120)의 표면과 반응할 수 있고, 따라서, 상기 유전막(120)의 표면이 손상될 수 있다. 본 실시예에 따르면, 상기 제1 금속 질화막(132)이 상기 제2 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 상대적으로 낮은 온도에서 형성됨에 따라, 상기 제1 금속 질화막(132)의 증착 공정 동안, 상기 유전막(120)의 손상이 최소화될 수 있다.
상기 제1 금속 질화막(132)이 상기 제2 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 형성됨에 따라, 상기 제1 금속 질화막(132)은 적어도 하나의 탄소 원자를 포함할 수 있다. 이 경우, 상기 제1 금속 질화막(132)은 상기 제2 금속 질화막(134)보다 높은 저항을 가질 수 있다. 즉, 상기 제2 금속 질화막(134)이 상기 제1 금속 질화막(132)보다 낮은 저항을 가지도록 형성됨에 따라, 상기 유전막(120) 상에 형성되는 다층막들의 전체 저항이 증가되는 것이 최소화될 수 있다.
상기 제2 금속 질화막(134)은 일 예로, 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 금속 질화막(134)은 상기 제1 금속 질화막(132)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 제1 금속 질화막(132) 및 상기 제2 금속 질화막(134)은 TiN을 포함할 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130), 상기 제1 금속 질화막(132), 및 상기 제2 금속 질화막(134)의 두께의 합은 약 100Å이하일 수 있다.
상기 제2 금속 질화막(134) 상에 반도체 막(136)이 형성될 수 있다. 상기 반도체 막(136)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 반도체 막(136)은 일 예로, SiGe 또는 보론(B)이 도핑된 SiGe를 포함할 수 있다.
일반적으로, 상기 유전막(120)과 상기 반도체 막(136) 사이에 단일의 금속막이 개재하는 경우, 상기 반도체 막(136)의 증착 공정 동안 제공되는 불순물들(일 예로, Cl, H, B)이 상기 증착 공정 동안 상기 유전막(120) 상으로 확산될 수 있다. 이에 따라, 상기 불순물들이 상기 유전막(120)의 표면과 반응하여 상기 유전막(120)이 손상될 수 있다. 본 실시예에 따르면, 상기 유전막(120)과 상기 반도체 막(136) 사이에, 상기 금속 산화막(130), 상기 제1 금속 질화막(132), 및 상기 제2 금속 질화막(134)으로 이루어진, 다층으로 적층된 금속막들(melti-stacked metal layers)이 개재될 수 있다. 상기 불순물들은 상기 다층으로 적층된 금속막들 내에 축적(pile up)될 수 있고, 이에 따라, 상기 불순물들이 상기 유전막(120)의 표면 상으로 확산되는 것이 억제될 수 있다. 따라서, 상기 유전막(120)의 손상이 최소화될 수 있다.
상기 유전막(120) 상에 차례로 증착된 상기 금속 산화막(130), 상기 제1 금속 질화막(132), 상기 제2 금속 질화막(134), 및 상기 반도체 막(136)은 상부 전극(TE)으로 정의될 수 있다. 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)은, 도 1을 참조하여 설명한, 상기 캐패시터(CA)를 구성할 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)을 통해 상기 기판(100) 상에 형성된 상기 트랜지스터(미도시)의 일 단자에 전기적으로 연결될 수 있다.
도 4를 다시 참조하여, 본 발명의 일 실시예에 따라 제조된 반도체 소자의 구조적 특징을 설명한다.
도 4를 다시 참조하면, 상기 기판(100) 상에 상기 층간 절연막(110)이 제공될 수 있고, 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 상기 콘택 플러그(112)가 제공될 수 있다. 상기 콘택 플러그(112)는 상기 기판(100) 상에 제공되는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다.
상기 층간 절연막(110) 상에 상기 콘택 플러그(112)에 연결되는 상기 캐패시터(CA)가 제공될 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)를 통해 상기 트랜지스터의 일 단자에 전기적으로 연결될 수 있다. 상기 캐패시터(CA)는 상기 층간 절연막(110) 상에 차례로 적층된 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)와 상기 유전막(120) 사이에 제공되어, 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 상부 전극(TE)은 상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130), 상기 제1 금속 질화막(132), 상기 제2 금속 질화막(134), 및 상기 반도체막(136)을 포함할 수 있다. 상기 금속 산화막(130)은 전도성을 가질 수 있다. 상기 제1 금속 질화막(132)은 적어도 하나의 탄소 원자를 포함할 수 있고, 이에 따라, 상기 제1 금속 질화막(132)의 저항은 상기 제2 금속 질화막(134)의 저항보다 클 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130), 상기 제1 금속 질화막(132), 및 상기 제2 금속 질화막(134)은 동일한 금속 원소를 포함할 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 5를 참조하면, 기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 일 실시예에 따르면, 트랜지스터(미도시)가 상기 기판(100) 상에 형성될 수 있고, 상기 층간 절연막(110)이 상기 트랜지스터를 덮도록 형성될 수 있다. 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그(112)가 형성될 수 있다. 상기 콘택 플러그(112)는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다. 상기 층간 절연막(110) 상에 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE) 상에 유전막(120)이 형성될 수 있다.
상기 유전막(120) 상에 금속 산화막(130)이 형성될 수 있다. 상기 금속 산화막(130)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130)은 오존(O3) 가스 분위기에서 제1 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 형성될 수 있다. 상기 금속 산화막(130)은 일 예로, 산화 티타늄, 산화 아연, 산화 망간 등을 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 유기 금속 화합물은 상술한 화학식1의 구조를 가질 수 있다.
상기 금속 산화막(130) 상에 질소 또는 암모니아를 플라즈마 가스로 이용하는 제1 플라즈마 공정(P1)이 수행되어, 상기 금속 산화막(130)의 적어도 일부를 질화시킬 수 있다. 상기 제1 플라즈마 공정(P1)은, 일 예로 400℃이하의 온도에서 수행될 수 있다. 일 실시예에 따르면, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 증착 후에 수행될 수 있으나, 다른 실시예에 따르면, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 증착 공정 동안 인-시츄(in-situ)로 수행될 수 있다.
도 6을 참조하면, 상기 제1 플라즈마 공정(P1)에 의해 상기 금속 산화막(130)의 적어도 일부가 질화되어 제1 금속 질화막(132)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 플라즈마 공정(P1)에 의해 상기 금속 산화막(130)의 상부가 질화되어 상기 제1 금속 질화막(132)이 형성될 수 있고, 상기 제1 금속 질화막(132)과 상기 유전막(120) 사이에 상기 금속 산화막(130)의 하부(130r)가 남을 수 있다. 상기 제1 금속 질화막(132)이 상기 금속 산화막(130)을 질화시키는 방법으로 형성됨에 따라, 상기 제1 금속 질화막(132) 내에 적어도 하나의 산소 원자가 남을 수 있다.
상기 금속 산화막(130)의 상기 하부(130r)는 전도성을 가지도록 형성될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 산화막(130)의 전도성은 상기 금속 산화막(130)의 두께에 의존할 수 있다. 즉, 상기 금속 산화막(130)의 두께가 증가할수록 상기 금속 산화막(130)의 전도성은 감소할 수 있다. 이 경우, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 상기 하부(130r)가 전도성을 갖는 소정의 두께를 가질 때까지 수행될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 상기 하부(130r)가 약 4Å이하의 두께를 가질 때까지 수행될 수 있다.
본 실시예에 따르면, 상기 제1 금속 질화막(132)은 상기 금속 산화막(130)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 금속 질화막(132)은 TiN 및 TiON 중 적어도 하나를 포함할 수 있다.
도 7을 참조하면, 상기 제1 금속 질화막(132) 상에 제2 금속 질화막(134)이 형성될 수 있다. 상기 제2 금속 질화막(134)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다.
상기 제1 금속 질화막(132)이, 도 5 및 도 6을 참조하여 설명한 바와 같이, 상기 제1 플라즈마 공정(P1)을 이용하여 상기 금속 산화막(130)을 질화시키는 방법으로 형성됨에 따라, 상기 제1 금속 질화막(132)은 상기 제2 금속 질화막(134)보다 낮은 온도에서 형성될 수 있다. 일반적으로, 상기 유전막(120) 상에 금속 질화막(일 예로, TiN)을 형성하기 위해 이용되는 원자층 증착 또는 화학 기상 증착 공정 등은 상대적으로 높은 온도에서 수행될 수 있다. 이에 따라, 상기 증착 공정 동안, 상기 증착 공정의 소스 가스로부터 제공되는 원소(일 예로, Cl)가 상기 유전막(120)의 표면과 반응할 수 있고, 따라서, 상기 유전막(120)의 표면이 손상될 수 있다. 본 실시예에 따르면, 상기 제1 금속 질화막(132)이 상기 제1 플라즈마 공정(P1)을 이용하여 상기 금속 산화막(130)을 질화시키는 방법에 의해 상대적으로 낮은 온도에서 형성됨에 따라, 상기 제1 금속 질화막(132)의 증착 공정 동안, 상기 유전막(120)의 손상이 최소화될 수 있다.
상기 제1 금속 질화막(132)이 상기 제1 플라즈마 공정(P1)을 이용하여 상기 금속 산화막(130)을 질화시키는 방법으로 형성됨에 따라, 상기 제1 금속 질화막(132)은 적어도 하나의 산소 원자를 포함할 수 있다. 이 경우, 상기 제1 금속 질화막(132)은 상기 제2 금속 질화막(134)보다 높은 저항을 가질 수 있다. 즉, 상기 제2 금속 질화막(134)이 상기 제1 금속 질화막(132)보다 낮은 저항을 가지도록 형성됨에 따라, 상기 유전막(120) 상에 형성되는 다층막들의 전체 저항이 증가되는 것이 최소화될 수 있다.
상기 제2 금속 질화막(134)은 일 예로, 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 금속 질화막(134)은 상기 제1 금속 질화막(132)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 제1 금속 질화막(132) 및 상기 제2 금속 질화막(134)은 TiN을 포함할 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130)의 상기 하부(130r), 상기 제1 금속 질화막(132), 및 상기 제2 금속 질화막(134)의 두께의 합은 약 100Å이하일 수 있다.
상기 제2 금속 질화막(134) 상에 반도체 막(136)이 형성될 수 있다. 상기 반도체 막(136)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 반도체 막(136)은 일 예로, SiGe 또는 보론(B)이 도핑된 SiGe를 포함할 수 있다.
본 실시예에 따르면, 상기 유전막(120)과 상기 반도체 막(136) 사이에, 상기 금속 산화막(130)의 상기 하부(130r), 상기 제1 금속 질화막(132), 및 상기 제2 금속 질화막(134)으로 이루어진, 다층으로 적층된 금속층들(melti-stacked metal layers)이 개재될 수 있다. 상기 반도체막(136)의 증착 공정 동안 제공되는 불순물들(일 예로, Cl, H, B)은 상기 다층으로 적층된 금속막들 내에 축적(pile up)될 수 있고, 이에 따라, 상기 불순물들이 상기 유전막(120)의 표면 상으로 확산되는 것이 억제될 수 있다. 따라서, 상기 불순물들에 의한 상기 유전막(120)의 손상이 최소화될 수 있다.
상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130)의 상기 하부(130r), 상기 제1 금속 질화막(132), 상기 제2 금속 질화막(134), 및 상기 반도체 막(136)은 상부 전극(TE)으로 정의될 수 있다. 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)은, 도 1을 참조하여 설명한, 상기 캐패시터(CA)를 구성할 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)을 통해 상기 기판(100) 상에 형성된 상기 트랜지스터(미도시)의 일 단자에 전기적으로 연결될 수 있다.
도 7을 다시 참조하여, 본 발명의 다른 실시예에 따라 제조된 반도체 소자의 구조적 특징을 설명한다.
도 7을 다시 참조하면, 상기 기판(100) 상에 상기 층간 절연막(110)이 제공될 수 있고, 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 상기 콘택 플러그(112)가 제공될 수 있다. 상기 콘택 플러그(112)는 상기 기판(100) 상에 제공되는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다.
상기 층간 절연막(110) 상에 상기 콘택 플러그(112)에 연결되는 상기 캐패시터(CA)가 제공될 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)를 통해 상기 트랜지스터의 일 단자에 전기적으로 연결될 수 있다. 상기 캐패시터(CA)는 상기 층간 절연막(110) 상에 차례로 적층된 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)와 상기 유전막(120) 사이에 제공되어, 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 상부 전극(TE)은 상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130)의 상기 하부(130r), 상기 제1 금속 질화막(132), 상기 제2 금속 질화막(134), 및 상기 반도체막(136)을 포함할 수 있다. 상기 금속 산화막(130)의 상기 하부(130r)는 전도성을 가질 수 있다. 상기 제1 금속 질화막(132)은 상기 금속 산화막(130)의 상기 하부(130r)와 동일한 금속 원소를 포함할 수 있다. 상기 제1 금속 질화막(132)은 적어도 하나의 산소 원자를 포함할 수 있고, 이에 따라, 상기 제1 금속 질화막(132)의 저항은 상기 제2 금속 질화막(134)의 저항보다 클 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130), 상기 제1 금속 질화막(132), 및 상기 제2 금속 질화막(134)은 동일한 금속 원소를 포함할 수 있다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 8을 참조하면, 기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 일 실시예에 따르면, 트랜지스터(미도시)가 상기 기판(100) 상에 형성될 수 있고, 상기 층간 절연막(110)이 상기 트랜지스터를 덮도록 형성될 수 있다. 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그(112)가 형성될 수 있다. 상기 콘택 플러그(112)는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다. 상기 층간 절연막(110) 상에 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE) 상에 유전막(120)이 형성될 수 있다.
상기 유전막(120) 상에 금속 산화막(130)이 형성될 수 있다. 상기 금속 산화막(130)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130)은 오존(O3) 가스 분위기에서 제1 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하여 형성될 수 있다. 상기 금속 산화막(130)은 일 예로, 산화 티타늄, 산화 아연, 산화 망간 등을 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 유기 금속 화합물은 상술한 화학식1의 구조를 가질 수 있다.
상기 금속 산화막(130)은 전도성을 가지도록 형성될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 산화막(130)의 전도성은 상기 금속 산화막(130)의 두께에 의존할 수 있다. 즉, 상기 금속 산화막(130)의 두께가 증가할수록 상기 금속 산화막(130)의 전도성은 감소할 수 있다. 이 경우, 상기 금속 산화막(130)은 전도성을 갖는 소정의 두께를 가지도록 형성될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 산화막(130)의 두께는 약 4Å이하일 수 있다.
상기 금속 산화막(130) 상에 금속 질화막(138)이 형성될 수 있다. 상기 금속 질화막(138)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 금속 질화막(138)은 일 예로, 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 금속 질화막(138)은 상기 금속 산화막(130)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 질화막(138)은 TiN을 포함할 수 있다. 상기 금속 질화막(138) 상에 질소 또는 암모니아를 플라즈마 가스로 이용하는 제2 플라즈마 공정(P2)이 수행될 수 있다.
도 9를 참조하면, 상기 제2 플라즈마 공정(P2)에 의해 상기 금속 질화막(138)의 적어도 일부가 비정질화될 수 있다. 일 실시예에 따르면, 상기 제2 플라즈마 공정(P2)에 의해 상기 금속 질화막(138)의 상부가 비정질화될 수 있고, 이에 따라, 상기 금속 질화막(138)은 결정질 구조를 갖는 하부(138a) 및 비정질 상태의 상부(138b)를 포함할 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130) 및 상기 금속 질화막(138)의 두께의 합은 약 100Å이하일 수 있다.
상기 금속 질화막(138) 상에 반도체막(136)이 형성될 수 있다. 상기 반도체 막(136)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 반도체 막(136)은 일 예로, SiGe 또는 보론(B)이 도핑된 SiGe를 포함할 수 있다. 일 실시예에 따르면, 상기 금속 질화막(138)의 상기 상부(138b)는, 상기 금속 질화막(138)의 상기 하부(138a)보다 상기 반도체막(136)에 인접할 수 있다.
본 실시예에 따르면, 상기 금속 질화막(138)은 비정질 상태의 상기 상부(138b)를 포함할 수 있다. 상기 금속 질화막(138)의 상기 상부(138b)가 비정질 상태로 형성됨에 따라, 상기 반도체막(136)의 증착 공정 동안 제공되는 불순물들(일 예로, Cl, H, B)이 상기 유전막(120)의 표면 상으로 확산되는 것이 억제될 수 있다. 이에 따라, 상기 불순물들에 의한 상기 유전막(120)의 손상이 최소화될 수 있다.
상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130), 상기 금속 질화막(138), 및 상기 반도체 막(136)은 상부 전극(TE)으로 정의될 수 있다. 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)은, 도 1을 참조하여 설명한, 상기 캐패시터(CA)를 구성할 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)을 통해 상기 기판(100) 상에 형성된 상기 트랜지스터(미도시)의 일 단자에 전기적으로 연결될 수 있다.
도 9를 다시 참조하여, 본 발명의 또 다른 실시예에 따라 제조된 반도체 소자의 구조적 특징을 설명한다.
도 9를 다시 참조하면, 상기 기판(100) 상에 상기 층간 절연막(110)이 제공될 수 있고, 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 상기 콘택 플러그(112)가 제공될 수 있다. 상기 콘택 플러그(112)는 상기 기판(100) 상에 제공되는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다.
상기 층간 절연막(110) 상에 상기 콘택 플러그(112)에 연결되는 상기 캐패시터(CA)가 제공될 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)를 통해 상기 트랜지스터의 일 단자에 전기적으로 연결될 수 있다. 상기 캐패시터(CA)는 상기 층간 절연막(110) 상에 차례로 적층된 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)와 상기 유전막(120) 사이에 제공되어, 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 상부 전극(TE)은 상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130), 상기 금속 질화막(138), 및 상기 반도체막(136)을 포함할 수 있다. 상기 금속 산화막(130)은 전도성을 가질 수 있다. 상기 금속 질화막(138)은 결정질 구조를 갖는 상기 하부(138a) 및 비정질 상태의 상기 상부(138b)를 포함할 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130) 및 상기 금속 질화막(138)은 동일한 금속 원소를 포함할 수 있다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 5 및 도 6을 참조하여 설명한 바와 같이, 기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 일 실시예에 따르면, 트랜지스터(미도시)가 상기 기판(100) 상에 형성될 수 있고, 상기 층간 절연막(110)이 상기 트랜지스터를 덮도록 형성될 수 있다. 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그(112)가 형성될 수 있다. 상기 콘택 플러그(112)는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다. 상기 층간 절연막(110) 상에 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE) 상에 유전막(120)이 형성될 수 있다.
상기 유전막(120) 상에 금속 산화막(130)이 형성될 수 있다. 상기 금속 산화막(130) 상에 질소 또는 암모니아를 플라즈마 가스로 이용하는 제1 플라즈마 공정(P1)이 수행되어, 상기 금속 산화막(130)의 적어도 일부를 질화시킬 수 있다. 상기 제1 플라즈마 공정(P1)은, 일 예로 400℃이하의 온도에서 수행될 수 있다. 일 실시예에 따르면, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 증착 후에 수행될 수 있으나, 다른 실시예에 따르면, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 증착 공정 동안 인-시츄(in-situ)로 수행될 수 있다.
상기 제1 플라즈마 공정(P1)에 의해 상기 금속 산화막(130)의 적어도 일부가 질화되어 제1 금속 질화막(132)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 플라즈마 공정(P1)에 의해 상기 금속 산화막(130)의 상부가 질화되어 상기 제1 금속 질화막(132)이 형성될 수 있고, 상기 제1 금속 질화막(132)과 상기 유전막(120) 사이에 상기 금속 산화막(130)의 하부(130r)가 남을 수 있다. 상기 제1 금속 질화막(132)이 상기 금속 산화막(130)을 질화시키는 방법으로 형성됨에 따라, 상기 제1 금속 질화막(132) 내에 적어도 하나의 산소 원자가 남을 수 있다.
상기 금속 산화막(130)의 상기 하부(130r)는 전도성을 가지도록 형성될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 금속 산화막(130)의 전도성은 상기 금속 산화막(130)의 두께에 의존할 수 있다. 즉, 상기 금속 산화막(130)의 두께가 증가할수록 상기 금속 산화막(130)의 전도성은 감소할 수 있다. 이 경우, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 상기 하부(130r)가 전도성을 갖는 소정의 두께를 가질 때까지 수행될 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 플라즈마 공정(P1)은 상기 금속 산화막(130)의 상기 하부(130r)가 약 4Å이하의 두께를 가질 때까지 수행될 수 있다.
상기 제1 금속 질화막(132)은 상기 금속 산화막(130)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 금속 질화막(132)은 TiN 및 TiON 중 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 상기 제1 금속 질화막(132) 상에 제2 금속 질화막(134)이 형성될 수 있다. 상기 제2 금속 질화막(134)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다.
상기 제1 금속 질화막(132)이, 도 5 및 도 6을 참조하여 설명한 바와 같이, 상기 제1 플라즈마 공정(P1)을 이용하여 상기 금속 산화막(130)을 질화시키는 방법으로 형성됨에 따라, 상기 제1 금속 질화막(132)은 상기 제2 금속 질화막(134)보다 낮은 온도에서 형성될 수 있다. 이에 따라, 도 7을 참조하여 설명한 바와 같이, 상기 제1 금속 질화막(132)의 형성 공정 동안, 상기 유전막(120)의 손상이 최소화될 수 있다.
상기 제2 금속 질화막(134)은 일 예로, 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 금속 질화막(134)은 상기 제1 금속 질화막(132)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 제1 금속 질화막(132) 및 상기 제2 금속 질화막(134)은 TiN을 포함할 수 있다.
상기 제2 금속 질화막(134) 상에 질소 또는 암모니아를 플라즈마 가스로 이용하는 제2 플라즈마 공정(P2)이 수행될 수 있다.
도 11을 참조하면, 상기 제2 플라즈마 공정(P2)에 의해 상기 제2 금속 질화막(134)의 적어도 일부가 비정질화될 수 있다. 일 실시예에 따르면, 상기 제2 플라즈마 공정(P2)에 의해 상기 제2 금속 질화막(134)의 상부가 비정질화될 수 있고, 이에 따라, 상기 제2 금속 질화막(134)은 결정질 구조를 갖는 하부(134a) 및 비정질 상태의 상부(134b)를 포함할 수 있다.
상기 제2 금속 질화막(134) 상에 제3 금속 질화막(139)이 형성될 수 있다. 상기 제3 금속 질화막(139)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 제3 금속 질화막(139)은 일 예로, 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 제3 금속 질화막(139)은 상기 제2 금속 질화막(134)과 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 제2 금속 질화막(134) 및 상기 제3 금속 질화막(139)은 TiN을 포함할 수 있다. 다른 실시예에 따르면, 상기 금속 산화막(130) 및 상기 제1 내지 제3 금속 질화막들(132, 134, 139)은 동일한 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 산화막(130)이 TiO2를 포함하는 경우, 상기 제1 내지 제3 금속 질화막들(132, 134, 139)은 TiN을 포함할 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130) 및 상기 제1 내지 제3 금속 질화막들(132, 134, 139)의 두께의 합은 약 100Å이하일 수 있다.
상기 제3 금속 질화막(139) 상에 반도체막(136)이 형성될 수 있다. 상기 반도체 막(136)은 원자층 증착 또는 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 반도체 막(136)은 일 예로, SiGe 또는 보론(B)이 도핑된 SiGe를 포함할 수 있다. 일 실시예에 따르면, 상기 제2 금속 질화막(134)의 상기 상부(134b)는, 상기 제2 금속 질화막(134)의 상기 하부(134a)보다 상기 반도체막(136)에 인접할 수 있다.
본 실시예에 따르면, 상기 제2 금속 질화막(134)은 비정질 상태의 상기 상부(134b)를 포함할 수 있다. 상기 제2 금속 질화막(134)의 상기 상부(134b)가 비정질 상태로 형성됨에 따라, 상기 반도체막(136)의 증착 공정 동안 제공되는 불순물들(일 예로, Cl, H, B)이 상기 유전막(120)의 표면 상으로 확산되는 것이 억제될 수 있다. 이에 따라, 상기 불순물들에 의한 상기 유전막(120)의 손상이 최소화될 수 있다.
더하여, 상기 제1 금속 질화막(132)이 상기 제1 플라즈마 공정(P1)을 이용하여 상기 금속 산화막(130)을 질화시키는 방법으로 형성됨에 따라, 상기 제1 금속 질화막(132)은 적어도 하나의 산소 원자를 포함할 수 있다. 이 경우, 상기 제1 금속 질화막(132)은 상기 제2 금속 질화막(134)의 상기 하부(134a) 및/또는 상기 제3 금속 질화막(139)보다 높은 저항을 가질 수 있다. 즉, 상기 제2 금속 질화막(134)의 상기 하부(134a) 및/또는 상기 제3 금속 질화막(139)이 상기 제1 금속 질화막(132)보다 낮은 저항을 가지도록 형성됨에 따라, 상기 유전막(120) 상에 형성되는 다층막들의 전체 저항이 증가되는 것이 최소화될 수 있다.
상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130)의 상기 하부(130r), 상기 제1 금속 질화막(132), 상기 제2 금속 질화막(134), 상기 제3 금속 질화막(139), 및 상기 반도체 막(136)은 상부 전극(TE)으로 정의될 수 있다. 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)은, 도 1을 참조하여 설명한, 상기 캐패시터(CA)를 구성할 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)을 통해 상기 기판(100) 상에 형성된 상기 트랜지스터(미도시)의 일 단자에 전기적으로 연결될 수 있다.
도 11을 다시 참조하여, 본 발명의 또 다른 실시예에 따라 제조된 반도체 소자의 구조적 특징을 설명한다.
도 11을 다시 참조하면, 상기 기판(100) 상에 상기 층간 절연막(110)이 제공될 수 있고, 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 상기 콘택 플러그(112)가 제공될 수 있다. 상기 콘택 플러그(112)는 상기 기판(100) 상에 제공되는 상기 트랜지스터의 일 단자에 전기적으로 접속될 수 있다.
상기 층간 절연막(110) 상에 상기 콘택 플러그(112)에 연결되는 상기 캐패시터(CA)가 제공될 수 있다. 상기 캐패시터(CA)는 상기 콘택 플러그(112)를 통해 상기 트랜지스터의 일 단자에 전기적으로 연결될 수 있다. 상기 캐패시터(CA)는 상기 층간 절연막(110) 상에 차례로 적층된 상기 하부 전극(BE), 상기 유전막(120), 및 상기 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)와 상기 유전막(120) 사이에 제공되어, 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 상부 전극(TE)은 상기 유전막(120) 상에 차례로 적층된 상기 금속 산화막(130)의 상기 하부(130r), 상기 제1 금속 질화막(132), 상기 제2 금속 질화막(134), 상기 제3 금속 질화막(139), 및 상기 반도체막(136)을 포함할 수 있다. 상기 금속 산화막(130)의 상기 하부(130r)는 전도성을 가질 수 있다. 상기 제1 금속 질화막(132)은 상기 금속 산화막(130)의 상기 하부(130r)와 동일한 금속 원소를 포함할 수 있다. 상기 제1 금속 질화막(132)은 적어도 하나의 산소 원자를 포함할 수 있고, 이에 따라, 상기 제1 금속 질화막(132)의 저항은 상기 제2 금속 질화막(134)의 상기 하부(134a) 및/또는 상기 제3 금속 질화막(139)의 저항보다 클 수 있다. 상기 제2 금속 질화막(134)은 결정질 구조를 갖는 상기 하부(134a) 및 비정질 상태의 상기 상부(134b)를 포함할 수 있다. 일 실시예에 따르면, 상기 금속 산화막(130) 및 상기 제1 내지 제3 금속 질화막들(132, 134, 139)은 동일한 금속 원소를 포함할 수 있다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따라 제조된 반도체 소자의 캐패시터를 구성하는 하부 전극의 형태를 나타내는 단면도들이다.
도 12a 내지 도 12c를 참조하면, 기판(100) 상에 층간절연막(110)이 제공될 수 있고, 상기 층간 절연막(110) 내에 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그들(112)이 제공될 수 있다.
상기 층간 절연막(110) 상에 상기 기판(100)에 전기적으로 연결되는 캐패시터(CA)가 제공될 수 있다. 상기 캐패시터(CA)는, 상기 층간 절연막(110) 상에 제공되어 상기 콘택 플러그들(112) 각각에 연결되는 하부 전극들(BE)을 포함할 수 있다. 상기 하부 전극들(BE)은 상기 콘택 플러그들(112)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 하부 전극들(BE)은, 일 예로, 도 12a에 도시된 바와 같이, 필라(pillar) 형태를 가질 수 있다. 다른 예로, 상기 하부 전극들(BE)은, 도 12b에 도시된 바와 같이, 하부가 막힌 중공의 실린더 형태를 가질 수 있다.
이 경우, 상기 캐패시터(CA)는, 상기 층간 절연막(110) 상에 제공되어 상기 하부 전극들(BE)을 덮는 상부 전극(TE), 및 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이에 개재되는 유전막(120)을 더 포함할 수 있다. 상기 상부 전극(TE)은 상기 하부 전극들(BE)을 공통적으로 덮는 공통 전극일 수 있다. 상기 하부 전극들(BE)이, 도 12b에 도시된 바와 같이, 중공의 실린더 형태를 갖는 경우, 상기 상부 전극(TE)은 상기 하부 전극들(BE) 각각의 내벽을 덮을 수 있다. 상기 유전막(120)은 상기 하부 전극들(BE) 각각의 상면 및 측벽들을 콘포멀하게 덮을 수 있고, 상기 상부 전극(TE)과 상기 층간 절연막(110) 사이로 연장될 수 있다.
상기 하부 전극들(BE)은, 또 다른 예로, 도 12c에 도시된 바와 같이, 상기 층간 절연막(110) 상에 제공되는 상부 절연막(114) 내에 제공될 수 있다. 상기 하부 전극들(BE)은 하부가 막힌 중공의 실린더 형태를 가지되, 상기 하부 전극들(BE)의 측벽들은 상기 상부 절연막(114)에 접할 수 있다. 상기 하부 전극들(BE) 각각은 상기 상부 절연막(114) 상으로 연장되는 연장부들을 가질 수 있다.
이 경우, 상기 상부 전극(TE)은 상기 상부 절연막(114) 상에 제공될 수 있고, 상기 하부 전극들(BE) 각각의 내벽을 덮을 수 있다. 상기 유전막(120)은 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이에 제공될 수 있다. 상기 유전막(120)은 상기 하부 전극들(BE) 각각의 상면 및 내벽을 콘포멀하게 덮을 수 있고, 상기 상부 전극(TE)과 상기 상부 절연막(114) 사이로 연장될 수 있다.
상기 상부 전극(TE)은, 도 2 내지 도 11을 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 이용하여 형성된, 다층으로 적층된 금속막들을 포함할 수 있다.
< 적용예 >
도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 이용하여 형성된 반도체 소자의 평면도이고, 도 13b는 도 13a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 13a 및 도 13b를 참조하면, 기판(200)에 활성 영역들(ACT)을 정의하는 소자분리막(202)이 제공될 수 있다. 상기 기판(200)은 반도체 기판(일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 소자분리막(202)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 영역들(ACT)의 각각은 바(bar) 형태를 가지고, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2) 모두에 교차하는 제3 방향(D3)으로 장축이 위치되도록 배치될 수 있다.
상기 기판(200) 내에 상기 활성 영역들(ACT)을 가로지르는 게이트 라인들(GL)이 제공될 수 있다. 상기 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 게이트 라인들(GL)은 상기 기판(200) 내에 매립될 수 있다. 상기 게이트 라인들(GL)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
게이트 절연 패턴들(204)이 상기 게이트 라인들(GL)과 상기 활성 영역들(ACT) 사이, 및 상기 게이트 라인들(GL)과 상기 소자분리막(202) 사이에 개재될 수 있다. 상기 게이트 절연 패턴들(104)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 게이트 라인들(GL)의 상면들 상에 제1 캐핑 패턴들(208)이 각각 제공될 수 있다. 상기 제1 캐핑 패턴들(208)의 각각의 상면은 상기 기판(200)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 캡핑 패턴들(208)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 캡핑 패턴들(208)의 각각의 하면은 상기 게이트 절연 패턴들(204)의 각각의 상면과 접하고, 상기 제1 캡핑 패턴들(208)의 각각의 양 측벽들은 상기 활성영역(ACT) 및/또는 상기 소자분리막(202)에 접할 수 있다. 그러나, 다른 실시예에 따르면, 상기 게이트 절연 패턴들(204)은 상기 제1 캡핑 패턴들(208)과 상기 활성영역(ACT) 사이 및/또는 상기 제1 캡핑 패턴들(208)과 상기 소자분리막(202) 사이로 연장될 수 있다. 이 경우, 상기 제1 캡핑 패턴들(208)은 실리콘 질화막을 포함하고, 상기 게이트 절연 패턴들(204)은 실리콘 산화막을 포함할 수 있다. 여기서, 상기 제1 캡핑 패턴들(208)과 상기 활성영역(ACT) 사이에 개재된 상기 게이트 절연 패턴들(204)은, 상기 활성영역(ACT)과 상기 제1 캡핑 패턴들(208) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다.
상기 활성 영역들(ACT)의 각각에 제1 불순물 주입 영역(SD1), 및 상기 제1 불순물 주입 영역(SD1)을 사이에 두고 서로 이격되는 제2 불순물 주입 영역들(SD2)이 제공될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이의 상기 활성 영역(ACT) 내에 제공될 수 있다. 상기 제2 불순물 주입 영역들(SD2)의 각각은 상기 한 쌍의 게이트 라인들(GL)의 각각의 일 측의 상기 활성 영역(ACT) 내에 제공될 수 있다. 즉, 상기 제2 불순물 주입 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 기판(100) 상에 상기 제1 불순물 주입 영역(SD1)에 연결되는 제1 패드(222), 및 상기 제2 불순물 주입 영역들(SD2)에 각각 연결되는 제2 패드들(224)이 제공될 수 있다. 상기 제1 패드(222) 및 상기 제2 패드들(224)은 도전막(일 예로, 불순물이 도핑된 폴리실리콘막, 및/또는 불순물이 도핑된 실리콘 단결정막)을 포함할 수 있다. 상기 기판(100) 상에 상기 제1 패드(222) 및 상기 제2 패드들(224)을 덮는 제1 층간 절연막(226)이 제공될 수 있다. 상기 제1 층간 절연막(226)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 층간 절연막(226) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 비트 라인들(BL)의 각각은, 상기 제1 층간 절연막(226)을 관통하여 상기 제1 패드(222)에 연결되는 비트 라인 콘택(232)을 통하여, 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 비트 라인 콘택(232)은 상기 비트 라인들(BL)과 동일한 물질을 포함할 수 있다.
제2 캐핑 패턴들(242)이 상기 비트 라인들(BL)의 상면들 상에 각각 제공될 수 있다. 상기 제2 캐핑 패턴들(242)은 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 비트 라인들(BL)의 각각의 양 측벽들 상에 비트 라인 스페이서들(244)이 제공될 수 있다. 상기 비트라인 스페이서들(244)은, 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 층간 절연막(226) 상에, 상기 비트 라인들(BL), 상기 제2 캐핑 패턴들(242), 및 상기 비트 라인 스페이서들(244)을 덮는 제2 층간 절연막(236)이 제공될 수 있다. 상기 제2 층간 절연막(236)은 일 예로, 실리콘 산화막을 포함할 수 있다. 더하여, 상기 기판(200) 상에 상기 제1 및 제2 층간 절연막들(226, 236)을 관통하여 상기 제2 패드들(224)에 각각 연결되는 매립 콘택들(234)이 제공될 수 있다. 상기 매립 콘택들(234)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
상기 제2 층간 절연막(236) 상에 상기 제2 불순물 주입 영역들(SD2)에 전기적으로 연결되는 캐패시터(CA)가 제공될 수 있다. 상기 캐패시터(CA)는, 상기 제2 층간 절연막(236) 상에 제공되어 상기 매립 콘택들(234)에 각각 연결되는 하부 전극들(BE)을 포함할 수 있다. 상기 하부 전극들(BE)은 상기 매립 콘택들(234)을 통하여 상기 제2 불순물 주입 영역들(SD2)에 각각 전기적으로 연결될 수 있다. 상기 하부 전극들(BE)은 필라 형태를 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 하부 전극들(BE)은, 도 12a 내지 도 12c를 참조하여 설명한 바와 같이 다양한 형태를 가질 수 있다. 평면적 관점에서, 상기 하부 전극들(BE)은 상기 기판(200) 상에 이차원적으로 배열될 수 있다.
상기 캐패시터(CA)는, 상기 제2 층간 절연막(236) 상에 제공되어 상기 하부 전극들(BE)을 덮는 상부 전극(TE), 및 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이에 개재되는 유전막(250)을 더 포함할 수 있다. 상기 상부 전극(TE)은 상기 하부 전극들(BE)을 공통적으로 덮는 공통 전극일 수 있다. 상기 유전막(250)은 상기 하부 전극들(BE) 각각의 상면 및 측벽들을 콘포멀하게 덮을 수 있고, 상기 상부 전극(TE)과 상기 제2 층간 절연막(236) 사이로 연장될 수 있다.
상기 하부전극(BE)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 유전막(250)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다. 상기 상부 전극(TE)은, 도 2 내지 도 11을 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 이용하여 형성된, 다층으로 적층된 금속막들을 포함할 수 있다.
본 발명의 개념에 따르면, 캐패시터를 구성하는 상부 전극은 다층으로 적층된 금속막들을 포함할 수 있다. 상기 상부 전극은 유전막 상에 차례로 적층된 제1 금속 질화막 및 제2 금속 질화막을 포함할 수 있고, 상기 제1 금속 질화막은 상기 제2 금속 질화막보다 낮은 온도에서 형성될 수 있다. 이에 따라, 상기 제1 금속 질화막의 형성 공정 동안, 상기 유전막의 손상이 최소화될 수 있다. 또한, 상기 유전막과, 상기 상부 전극을 구성하는 반도체 막 사이에 상기 다층으로 적층된 금속막들이 개재됨에 따라, 상기 반도체 막의 증착 공정 동안 상기 유전막의 손상이 최소화될 수 있다.
상기 상부 전극은 상기 유전막과 상기 반도체 막 사이에 개재되는 금속 질화막을 포함할 수 있고, 상기 금속 질화막의 적어도 일부는 비정질 상태일 수 있다. 이에 따라, 상기 반도체 막의 증착 공정 동안, 상기 유전막의 손상이 최소화될 수 있다.
상기 유전막의 손상이 최소화됨에 따라, 반도체 소자의 누설 전류가 최소화될 수 있고, 이에 따라, 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법이 제공될 수 있다.
도 14는 본 발명의 개념에 따라 제조된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 15는 본 발명의 개념에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 층간 절연막
112: 콘택 플러그 BE: 하부 전극
120: 유전막 130: 금속 산화막
132: 제1 금속 질화막 134: 제2 금속 질화막
136: 반도체 막 TE: 상부 전극
CA: 캐패시터 P1, P2: 플라즈마 공정
138: 금속 질화막 139: 제3 금속 질화막

Claims (20)

  1. 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 형성하는 것을 포함하되,
    상기 상부 전극을 형성하는 것은:
    상기 유전막 상에 제1 금속 질화막을 형성하는 것; 및
    상기 제1 금속 질화막 상에 제2 금속 질화막을 형성하는 것을 포함하고,
    상기 제1 금속 질화막은 상기 유전막과 상기 제2 금속 질화막 사이에 개재되고,
    상기 제1 금속 질화막은 상기 제2 금속 질화막보다 낮은 온도에서 형성되는 반도체 소자의 제조방법.
  2. 청구항 1에 있어서,
    상기 제1 금속 질화막 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함하는 반도체 소자의 제조방법.
  3. 청구항 1에 있어서,
    상기 제1 금속 질화막을 형성하는 것은, 질소 또는 암모니아 가스 분위기에서 제1 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  4. 청구항 3에 있어서,
    상기 제1 금속 질화막은 TiN을 포함하고,
    상기 제1 유기 금속 화합물은 아래의 화학식1의 구조를 갖는 반도체 소자의 제조방법.
    [화학식1]
    Figure pat00005
  5. 청구항 3에 있어서,
    상기 상부 전극을 형성하는 것은,
    상기 유전막과 상기 제1 금속 질화막 사이에 전도성을 갖는 금속 산화막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 청구항 5에 있어서,
    상기 금속 산화막을 형성하는 것은, 오존 가스 분위기에서 제2 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  7. 청구항 6에 있어서,
    상기 금속 산화막은 TiO2를 포함하고, 상기 제1 금속 질화막은 TiN을 포함하고,
    상기 제1 유기 금속 화합물 및 상기 제2 유기 금속 화합물은 아래의 화학식1의 구조를 갖는 반도체 소자의 제조방법.
    [화학식1]
    Figure pat00006
  8. 청구항 5에 있어서,
    상기 금속 산화막, 상기 제1 금속 질화막, 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함하는 반도체 소자의 제조방법.
  9. 청구항 1에 있어서,
    상기 제1 금속 질화막을 형성하는 것은:
    상기 유전막 상에 금속 산화막을 형성하는 것; 및
    플라즈마 공정을 이용하여 상기 금속 산화막의 적어도 일부를 질화시키는 것을 포함하되,
    상기 플라즈마 공정은 질소 또는 암모니아를 플라즈마 가스로 이용하는 반도체 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 금속 산화막, 상기 제1 금속 질화막, 및 상기 제2 금속 질화막은 동일한 금속 원소를 포함하는 반도체 소자의 제조방법.
  11. 청구항 9에 있어서,
    상기 금속 산화막을 형성하는 것은, 오존 가스 분위기에서 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  12. 청구항 11에 있어서,
    상기 금속 산화막은 TiO2를 포함하고,
    상기 유기 금속 화합물은 아래의 화학식1의 구조를 갖는 반도체 소자의 제조방법.
    [화학식1]
    Figure pat00007
  13. 청구항 1에 있어서,
    상기 상부 전극을 형성하는 것은, 상기 제2 금속 질화막 상에 반도체 막을 형성하는 것을 더 포함하되,
    상기 제1 금속 질화막 및 상기 제2 금속 질화막은 상기 유전막과 상기 반도체 막 사이에 개재되는 반도체 소자의 제조방법.
  14. 기판 상에 차례로 적층된 하부 전극, 유전막, 및 상부 전극을 포함하는 캐패시터를 형성하는 것을 포함하되,
    상기 상부 전극을 형성하는 것은:
    상기 유전막 상에 금속 질화막을 형성하는 것; 및
    플라즈마 공정을 이용하여 상기 금속 질화막의 적어도 일부를 비정질화시키는 것을 포함하되,
    상기 플라즈마 공정은 질소 또는 암모니아를 플라즈마 가스로 이용하는 반도체 소자의 제조방법.
  15. 청구항 14에 있어서,
    상기 상부 전극을 형성하는 것은, 상기 금속 질화막 상에 반도체 막을 형성하는 것을 더 포함하되,
    상기 금속 질화막은 상기 유전막과 상기 반도체 막 사이에 개재되는 반도체 소자의 제조방법.
  16. 청구항 15에 있어서,
    상기 상부 전극을 형성하는 것은, 상기 금속 질화막과 상기 반도체 막 사이에 추가적인 금속 질화막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  17. 청구항 14에 있어서,
    상기 상부 전극을 형성하는 것은, 상기 유전막과 상기 금속 질화막 사이에 전도성을 갖는 금속 산화막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  18. 청구항 17에 있어서,
    상기 금속 산화막은 상기 금속 질화막과 동일한 금속 원소를 포함하는 반도체 소자의 제조방법.
  19. 청구항 17에 있어서,
    상기 금속 산화막을 형성하는 것은, 오존 가스 분위기에서 유기 금속 화합물을 전구체로 이용하는 화학 기상 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  20. 청구항 14에 있어서,
    상기 기판과 상기 캐패시터 사이에 층간 절연막을 형성하는 것; 및
    상기 층간 절연막 내에 상기 층간 절연막을 관통하여 상기 기판에 연결되는 콘택 플러그를 형성하는 것을 더 포함하되,
    상기 하부 전극은 상기 콘택 플러그를 통하여 상기 기판에 전기적으로 연결되는 반도체 소자의 제조방법.
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