KR20170030708A - 커패시터 및 이를 포함하는 반도체 소자 - Google Patents

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Abstract

본 발명은 커패시터 및 이를 포함하는 반도체 소자에 관련된 것으로, 더욱 상세하게는 하부 전극; 상기 하부 전극 상에 배치된 유전막; 및 상기 유전막 상에 배치된 상부 전극을 포함한다. 상기 상부 전극은 상기 유전막 상의 제1 전극 및 상기 제1 전극 상의 제2 전극을 포함하며, 상기 제1 전극은 금속 산화질화물(MxOyNz)을 포함하고, 상기 제1 전극의 금속(M)과 산소(O)의 원자비(y/x)는 0.5 내지 2이다.

Description

커패시터 및 이를 포함하는 반도체 소자{CAPACITOR AND SEMICONDUCTOR DEVICE COMPRISING THE SAME}
본 발명은 커패시터 및 이를 포함하는 반도체 소자에 관련된 것으로, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 커패시터 및 반도체 소자의 제조 방법에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 향상된 커패시턴스를 갖는 커패시터를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 향상된 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 커패시터는, 하부 전극; 상기 하부 전극 상에 배치된 유전막; 및 상기 유전막 상에 배치된 상부 전극을 포함하되, 상기 상부 전극은 상기 유전막 상의 제1 전극 및 상기 제1 전극 상의 제2 전극을 포함하며, 상기 제1 전극은 금속 산화질화물(MxOyNz)을 포함하고, 상기 제1 전극의 금속(M)과 산소(O)의 원자비(y/x)는 0.5 내지 2일 수 있다.
상기 제1 전극의 산소(O)의 원자 퍼센트는 질소(N)의 원자 퍼센트보다 더 높을 수 있다.
상기 제1 전극의 산소(O)와 질소(N)의 원자 퍼센트의 합은, 60 at% 내지 70 at%일 수 있다.
상기 제1 전극의 금속(M)의 원자 퍼센트는, 30 at% 내지 40 at%일 수 있다.
상기 제1 전극은, 상기 유전막과 인접하는 제1 부분, 및 상기 제2 전극과 인접하는 제2 부분을 포함하며, 상기 제1 부분과 상기 제2 부분의 금속(M), 산소(O), 및 질소(N)의 조성은 실질적으로 동일할 수 있다.
상기 제1 전극은 상기 유전막과 직접 접촉할 수 있다.
상기 제2 전극은 상기 제1 전극보다 더 두꺼울 수 있다.
상기 제1 전극의 금속(M)은, 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 하프늄(Hf), 탄탈륨(Ta), 나이오븀(Nb), 이트륨(Y), 란타늄(La), 바나듐(V), 및 망간(Mn) 중 어느 하나를 포함할 수 있다.
상기 제2 전극은 금속 질화물을 포함하며, 상기 제2 전극은 상기 제1 전극과 동일한 금속(M)을 포함할 수 있다.
상기 유전막은 지르코늄 산화물(ZrO), 알루미늄 산화물(AlO), 하프늄 산화물(HfO), 지르코늄 하프늄 산화물(ZrHfO), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 알루미늄 산화물(ZrAlO), 지르코늄 실리케이트(ZrSiO), 하프늄 실리케이트(HfSiO) 및 지르코늄 하프늄 실리케이트(ZrHfSiO)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판의 활성 영역을 가로지르는 게이트 전극; 상기 활성 영역 내에 형성되고, 상기 게이트 전극 양측에 배치되는 제1 불순물 영역 및 제2 불순물 영역; 및 상기 제1 불순물 영역과 전기적으로 연결되는 커패시터를 포함하되, 상기 커패시터는: 하부 전극; 상기 하부 전극 상에 배치된 유전막; 및 상기 유전막 상에 배치된 제1 상부 전극, 및 상기 제1 상부 전극 상의 제2 상부 전극을 포함하며, 상기 제1 상부 전극은 금속 산화질화물(MxOyNz)을 포함하고, 상기 제1 상부 전극의 금속(M)의 함량은 약 30 at% 내지 약 40 at%이고, 산소(O)의 함량은 약 15 at% 내지 약 70 at%일 수 있다.
상기 제1 상부 전극의 질소(N)의 함량은 약 0 at% 내지 약 55 at%일 수 있다.
상기 제1 상부 전극의 금속(M)은 티타늄(Ti)이고, 상기 제2 상부 전극은 티타늄 질화물(TiN)을 포함할 수 있다.
상기 제1 상부 전극은 상기 유전막과 직접 접촉하고, 상기 제2 상부 전극은 상기 제1 상부 전극과 직접 접촉할 수 있다.
상기 제2 불순물 영역과 전기적으로 연결되며 상기 게이트 전극을 가로지르는 비트 라인을 더 포함할 수 있다.
본 발명에 따른 커패시터는, 이중층으로 형성된 상부 전극을 이용하여, 유전막 내 산소가 상부 전극으로 이동하는 것을 막아줄 수 있다. 특히, 상부 전극 내에 유전막과 접촉하는 층의 산소 및 질소의 조성을 조절하여, 효과적으로 유전막 내의 산소 공백(oxygen vacancy)을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타낸 순서도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 나타낸 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 8a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자를 형성하기 위한 방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 13b는 도 8a 내지 도 13a을 I-I'으로 절단한 단면도들이다.
도 14는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 15은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 커패시터는 하부 전극(LE), 유전막(DI), 및 상부 전극(UE)을 포함할 수 있다.
상기 하부 전극(LE)은 불순물이 도핑된 실리콘, 금속, 금속 질화물 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 하부 전극(LE)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo)과 같은 고융점 금속(refractory metal)이나, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)과 같은 귀금속(noble metal)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 하부 전극(LE)은 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN) 및 텅스텐 질화물(WN)과 같은 금속 질화물을 포함할 수 있다. 이와는 다르게, 상기 하부 전극(LE)은, PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화물이나, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화물을 포함할 수도 있다. 본 발명의 일 실시예에 따르면, 상기 하부 전극(LE)은 티타늄(Ti) 또는 티타늄 질화물(TiN) 중 하나를 포함할 수 있다.
상기 하부 전극(LE)은 물리 기상 증착(PVD), 화학 기상 증착(CVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다.
상기 유전막(DI)은 실리콘 산화물보다 유전율이 큰 고유전율 물질을 포함할 수 있다. 일 예로, 상기 유전막(DI)은 지르코늄 산화물(ZrO), 알루미늄 산화물(AlO), 하프늄 산화물(HfO), 지르코늄 하프늄 산화물(ZrHfO), 하프늄 알루미늄 산화물(HfAlO) 및 지르코늄 알루미늄 산화물(ZrAlO) 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 유전막(DI)은 지르코늄 실리케이트(ZrSiO), 하프늄실리케이트(HfSiO) 및 지르코늄 하프늄 실리케이트(ZrHfSiO)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 본 발명에서 상기 유전막(DI)의 물질을 상기의 열거된 물질들로 한정하는 것은 아니다. 상기 유전막(DI)은 단층 또는 다층 구조를 가질 수 있다.
상기 유전막(DI) 역시 물리 기상 증착(PVD), 화학 기상 증착(CVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다.
상기 상부 전극(UE)은, 상기 유전막(DI) 상의 제1 상부 전극(UE1), 및 상기 제1 상부 전극(UE1) 상의 제2 상부 전극(UE2)을 포함할 수 있다. 상기 제1 상부 전극(UE1)은 상기 유전막(DI)과 직접 접할 수 있다. 상기 제2 상부 전극(UE2)은 상기 제1 상부 전극(UE1)을 사이에 두고 상기 유전막(DI)과 이격될 수 있다. 상기 제2 상부 전극(UE2)은 상기 제1 상부 전극(UE1)과 직접 접할 수 있다. 상기 제2 상부 전극(UE2)은 상기 제1 상부 전극(UE1)보다 더 두꺼울 수 있다. 구체적으로, 상기 제1 상부 전극(UE1) 은 약 1Å 내지 약 50Å의 두께를 가질 수 있으며, 상기 제2 상부 전극(UE2)은 약 10Å 내지 약 100Å의 두께를 가질 수 있으며
상기 제1 상부 전극(UE1)은 금속 산화질화물(MxOyNz)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 상부 전극(UE1)의 금속(M)은, 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 하프늄(Hf), 탄탈륨(Ta), 나이오븀(Nb), 이트륨(Y), 란타늄(La), 바나듐(V), 및 망간(Mn) 중 어느 하나일 수 있다. 일 예로, 상기 제1 상부 전극(UE1)은 티타늄 산화질화물(TixOyNz)을 포함할 수 있다.
상기 제1 상부 전극(UE1) 내에서 상기 금속(M)의 원자 퍼센트는 약 30 at% 내지 약 40 at%일 수 있다. 즉, 상기 금속(M)을 제외한 산소(O)와 질소(N)의 원자 퍼센트의 합은 약 60 at% 내지 약 70 at%일 수 있다. 이때, 상기 금속(M)과 산소(O)의 원자비(y/x)는 약 0.5 내지 약 2일 수 있다. 또한, 상기 산소(O)의 원자 퍼센트는 상기 질소(N)의 원자 퍼센트보다 더 높을 수 있다. 일 예로, 상기 제1 상부 전극(UE1) 내에서 상기 산소(O)의 원자 퍼센트는 약 15 at% 내지 약 70 at%일 수 있으며, 상기 질소(N)의 원자 퍼센트는 약 0 at% 내지 약 55 at%일 수 있다.
본 발명의 일 실시예에 따르면, 상기 원자비(y/x)는 원자층 증착(ALD) 공정에서의 상기 금속(M)의 소스와 상기 산소(O)의 소스의 사이클 비를 제어하여 조절될 수 있다. 또한, 상기 원자비(y/x)는 원자층 증착(ALD) 공정의 소스 공급 조건을 조절하여 조절될 수 있다. 이에 대한 구체적인 설명은 후술한다.
앞서 설명한 제1 상부 전극(UE1)의 금속(M), 산소(O) 및 질소(N)의 조성은 균일할 수 있다. 즉, 상기 제1 상부 전극(UE1)은, 상기 유전막(DI)과 인접한 제1 부분, 및 상기 제2 상부 전극(UE2)과 인접한 제2 부분을 포함할 수 있다. 이때, 상기 제1 부분과 상기 제2 부분의 금속(M), 산소(O) 및 질소(N)의 조성은 실질적으로 동일할 수 있다.
상기 제2 상부 전극(UE2)은 금속 질화물을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 상부 전극(UE2)의 금속은 상기 제1 상부 전극(UE1)의 금속(M)과 동일할 수 있다. 즉, 상기 제2 상부 전극(UE2)은, 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 하프늄(Hf), 탄탈륨(Ta), 나이오븀(Nb), 이트륨(Y), 란타늄(La), 바나듐(V), 및 망간(Mn) 중 어느 하나를 포함할 수 있다. 일 예로, 상기 제2 상부 전극(UE2)은 티타늄 질화물(TiN)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 상부 전극(UE1)은 상기 유전막(DI)과 상기 제2 상부 전극(UE2) 사이에 배치되어, 상기 유전막(DI)에서 상기 제2 상부 전극(UE2)으로 산소의 이동을 억제할 수 있다. 상기 유전막(DI) 내의 산소 원자가 확산되어 상기 제2 상부 전극(UE2)의 금속, 예를 들어 Ti와 반응할 경우, 상기 유전막(DI) 내에는 산소 공백(oxygen vacancy)이 발생하여 누설 전류(leakage current)가 증가될 수 있다. 또한, 이로써 상기 유전막(DI)의 유전율이 감소되어 커패시턴스가 감소될 수 있다. 전술한 바와 같이 상기 제1 상부 전극(UE1)은 산소를 풍부하게 함유하기 때문에, 상기 유전막(DI)에서 상기 제2 상부 전극(UE2)으로의 산소 이동을 억제할 수 있다. 이로써, 상기 커패시터의 전기적 신뢰성이 향상될 수 있다.
앞서 설명한 바와 같이, 상기 제1 상부 전극(UE1)은 산소 원자들(O)을 포함함으로써, 상기 유전막(DI)의 산소 이동을 억제할 수 있다. 그러나, 상기 제1 상부 전극(UE1)의 산소(O)의 원자 퍼센트가 약 70 at%보다 높을 경우, 상기 제1 상부 전극(UE1)의 저항이 증가하여 커패시턴스의 성능이 감소할 수 있다. 나아가, 상기 제1 상부 전극(UE1)의 산소(O)의 원자 퍼센트가 약 15 at%보다 낮을 경우, 상기 유전막(DI)의 산소 이동 차단 효과가 매우 미비할 수 있다.
일 실험예로, 상기 제1 상부 전극(UE1) 내의 산소 함량을 변화시켜 가며, 누설 전류(Leakage current)를 비교 측정해 보았다. 구체적으로, 산소가 전혀 포함되지 않은 TiN을 적용한 경우 (비교예 1), 산소가 10at% 포함된 경우 (실시예 1, TixOyNz, x=30, y=10, N=60), 산소가 38at% 포함된 경우 (실시예 2, TixOyNz, x=30, y=38, N=32), 및 산소가 50at% 포함된 경우 (실시예 3, TixOyNz, x=30, y=50, N=20)로 나누어 누설 전류를 측정하였다. 상기 비교예 1의 누설 전류를 기준(100)으로 하여, 상기 실험예 1 내지 3의 누설 전류를 상대적으로 비교하였다. 그 결과를 아래의 표 1에 나타내었다.
O 함량(at%) 0at%
(비교예 1)		 10at%
(실시예 1)		 38at%
(실시예 2)		 50at%
(실시예 3)
누설 전류
(상대값)		 100 83 52 14
위의 표 1을 참조하면, 상기 제1 상부 전극(UE1) 내의 산소의 함량이 증가될수록 누설 전류는 지속적으로 감소하는 것을 확인할 수 있다. 특히, 금속(Ti)과 산소(O)의 원자비가 1:1에 근접한 경우(실시예 2), 누설 전류는 비교예 1과 비교했을 때 절반 가량 감소하였다. 나아가, 금속(Ti)과 산소(O)의 원자비가 1:2에 근접한 경우(실시예 3), 누설 전류는 비교예 1과 비교했을 때 86% 가량 현저히 감소하였다. 즉, 상기 제1 상부 전극(UE1) 내의 산소 함량이 일정 범위 안에서 증가할 경우, 누설 전류가 감소하여 결과적으로 커패시턴스의 성능은 증가될 수 있음을 확인하였다. 다만, 산소 함량이 약 70 at%를 넘어갈 경우, 상기 제1 상부 전극(UE1)의 저항이 증가하여 커패시턴스의 성능이 오히려 감소될 수 있음은 앞서 설명한 바와 같다.
도 2는 본 발명의 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 1을 참조하여 설명한 커패시터와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2를 참조하면, 상기 상부 전극(UE)은 제3 상부 전극(UE3)을 더 포함할 수 있다. 상기 제3 상부 전극(UE3)은 제1 및 제2 상부 전극들(UE1, UE2) 사이에 개재될 수 있다. 상기 제3 상부 전극(UE3)은 상기 제1 상부 전극(UE1) 및 상기 제2 상부 전극(UE2) 사이의 계면을 안정하게 유지할 수 있다.
상기 제3 상부 전극(UE3)은 상기 제1 및 제2 상부 전극들(UE1, UE2)의 혼합막일 수 있다. 본 발명의 일 실시예에 따르면, 상기 제3 상부 전극(UE3)은 금속 산화질화물을 포함하되, 이의 산소의 함량은 상기 제1 상부 전극(UE1)보다 더 낮고 상기 제2 상부 전극(UE2)보다 더 클 수 있다. 상기 제3 상부 전극(UE3)은 상기 제1 상부 전극(UE1)의 금속(M)과 동일한 금속을 포함할 수 있다. 일 예로, 상기 제3 상부 전극(UE3)은 티타늄 산화질화물을 포함할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 1을 참조하여 설명한 커패시터와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3을 참조하면, 하부 전극(LE)은 하부가 폐쇄되고 속이 빈 실린더(cylinder) 구조를 가질 수 있다. 상기 하부 전극(LE)이 실린더 형상을 가질 경우, 이의 상면, 외측벽, 및 내측벽이 모두 커패시터 영역으로 이용될 수 있다. 이와 같이, 상기 하부 전극(LE)이 입체 구조를 가지는 경우, 커패시터의 유효면적을 증가시킬 수 있고, 이에 따라 커패시턴스를 보다 증대시킬 수 있다.
유전막(DI)은 상기 하부 전극(LE)의 내측벽 및 외측벽 상에 컨포멀하게 제공될 수 있다. 단, 상기 유전막(DI)은 상기 하부 전극(LE)의 내측벽으로 둘러싸인 내부 공간을 완전하게 매립하지 않을 수 있다.
제1 상부 전극(UE1)은 상기 유전막(DI) 상에 컨포멀하게 제공될 수 있다. 단, 상기 제1 상부 전극(UE1) 역시 상기 하부 전극(LE)의 내측벽으로 둘러싸인 내부 공간을 완전하게 매립하지 않을 수 있다. 제2 상부 전극(UE2)은 상기 제1 상부 전극(UE1) 상에, 상기 하부 전극(LE)의 내측벽으로 둘러싸인 내부 공간을 완전하게 매립하도록 제공될 수 있다.
변형예에 따르면, 도 2에 나타난 바와 같이, 상기 제1 및 제2 상부 전극들(UE1, UE2) 사이에 개재된 제3 상부 전극이 더 제공될 수 있다. 또 다른 변형예에 따르면, 상기 하부 전극(LE)은 실린더 형상뿐만 아니라, 필라(Pillar), 스택(stack), 또는 컨케이브(concave) 등의 형상을 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타낸 순서도이고, 도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 5b 내지 도 5d는 도 5a를 보다 확대한 단면도들이다. 본 실시예에서는, 앞서 도 1을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5a를 참조하면, 순차적으로 적층된 하부 전극(LE) 및 유전막(DI)이 형성될 수 있다. 상기 하부 전극(LE)은 불순물이 도핑된 실리콘, 금속, 금속 질화물 및 금속 실리사이드 중 적어도 하나로 형성될 수 있으며, 상기 유전막(DI)은 고유전율 물질로 형성될 수 있다. 상기 하부 전극(LE) 및 유전막(DI)을 형성하는 것은, 각각 물리 기상 증착(PVD), 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 이용할 수 있다.
도 4 및 도 5b를 참조하면, ALD 공정을 통해, 상기 유전막(DI) 상에 예비 서브 전극(UE1a)이 형성될 수 있다(S100). ALD 공정은 인시츄(in-situ) 공정으로 진행될 수 있다. 즉, 하나의 챔버 내에서 제1 및 제2 상부 전극들(UE1, UE2)을 형성할 수 있다.
상기 예비 서브 전극(UE1a)을 형성하는 것은, 제1 사이클(Cycle A)을 수행하는 것을 포함할 수 있다. 상기 제1 사이클(Cycle A)은, 금속 전구체(MP)를 공급하는 것, 불활성 기체로 퍼지하는 것, 제1 반응물 전구체(RP1)를 공급하는 것, 및 불활성 기체로 퍼지하는 것으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 전구체(MP)는, 티타늄(Ti) 전구체, 지르코늄(Zr) 전구체, 알루미늄(Al) 전구체, 하프늄(Hf) 전구체, 탄탈륨(Ta) 전구체, 나이오븀(Nb) 전구체, 이트륨(Y) 전구체, 란타늄(La) 전구체, 바나듐(V) 전구체, 및 망간(Mn) 전구체 중 어느 하나를 포함할 수 있다. 일 예로, 상기 금속 전구체(MP)는 티타늄(Ti) 전구체일 수 있으며, 구체적으로 TiCl4일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반응물 전구체(RP1)는 질소(N) 전구체를 포함할 수 있다. 상기 질소(N) 전구체는, 상기 금속 전구체(MP)로 이루어진 원자층 상에서 상기 금속 전구체(MP)와 반응하여, 금속 질화물을 형성할 수 있다. 일 예로, 상기 질소(N) 전구체는 NH3일 수 있다.
상기 불활성 기체는 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe) 등을 포함할 수 있다.
즉, 상기 제1 사이클(Cycle A)을 수행할 때마다 상기 유전막(DI) 상에 금속 반응물을 포함하는 원자층이 형성될 수 있다. 상기 금속 반응물은, 상기 금속 전구체(MP)와 상기 제1 반응물 전구체(RP1)가 반응하여 형성된 생성물일 수 있다. 일 예로, 상기 금속 반응물은 티타늄 질화물(TiN)일 수 있다.
상기 제1 사이클(Cycle A)을 n(n은 1 이상의 정수)회 반복하면, 제1 두께(W1)의 예비 서브 전극(UE1a)이 형성될 수 있다. 즉, 상기 금속 반응물을 포함하는 원자층들이 적층되어, 상기 예비 서브 전극(UE1a)을 이룰 수 있다. 상기 n의 값을 조절하여, 상기 예비 서브 전극(UE1a)의 상기 제1 두께(W1)를 조절할 수 있다. 본 발명의 일 실시예에 따르면, 상기 n은 1 내지 10일 수 있다. 상기 제1 두께(W1)는 약 1Å 내지 약 10Å일 수 있다.
도 4 및 도 5c를 참조하면, 상기 예비 서브 전극(UE1a) 상에 제2 반응물 전구체(RP2)를 공급하여, 서브 전극(UE1b)이 형성될 수 있다(S110). 즉, 상기 서브 전극(UE1b)을 형성하는 것은 제2 사이클(Cycle B)을 수행하는 것을 포함할 수 있다. 상기 제2 사이클(Cycle B)은, 상기 제1 사이클(Cycle A)을 수행하는 것, 상기 제1 사이클(Cycle A) 후 상기 제2 반응물 전구체(RP2)를 공급하는 것, 및 불활성 기체로 퍼지하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 반응물 전구체(RP2)는 산소(O) 전구체를 포함할 수 있다. 상기 산소(O) 전구체는, 상기 예비 서브 전극(UE1a) 상에서 상기 금속 반응물과 반응하여, 금속 산화질화물(MxOyNz)을 형성할 수 있다. 구체적으로, 상기 산소(O) 전구체는 상기 금속 반응물 내에 형성된 금속(M)과 질소(N)간의 결합을 끊고, 금속(M)과 산소(O)간의 새로운 결합을 형성할 수 있다. 결과적으로, 상기 금속 반응물 내의 질소(N)의 일부가 산소(O)로 치환될 수 있다. 일 예로, 상기 산소(O) 전구체는 O2일 수 있다.
즉, 상기 제2 사이클(Cycle B)을 수행할 때마다 상기 유전막(DI) 상에 금속 산화질화물(MxOyNz)을 포함하는 서브 전극(UE1b)이 형성될 수 있다. 일 예로, 상기 금속 산화질화물(MxOyNz)은 티타늄 산화질화물(TixOyNz)일 수 있다.
만약, 상기 예비 서브 전극(UE1a)의 두께(W1)가 10Å보다 더 클 경우, 상기 예비 서브 전극(UE1a) 전체가 상기 제2 반응물 전구체(RP2)(즉, 산소(O) 전구체)와 고르게 반응하지 못할 수 있다. 다시 말하면, 상기 서브 전극(UE1b)의 상면에서 바닥면으로 갈수록 산소(O)의 농도가 감소할 수 있다. 그러나, 상기 예비 서브 전극(UE1a)의 두께(W1)가 10Å보다 작을 경우, 상기 서브 전극(UE1b) 내에서 산소(O)의 농도는 균일할 수 있다.
상기 제1 사이클(Cycle A)의 반복 횟수(n), 즉 상기 예비 서브 전극(UE1a)의 두께(W1)를 조절하여, 상기 서브 전극(UE1b) 내의 제2 반응물(즉, 산소)의 농도를 조절할 수 있다. 구체적으로, 상기 서브 전극(UE1b) 내의 산소(O)의 농도를 높이기 위해서는, 상기 제1 사이클(Cycle A)의 반복 횟수(n)를 적게 하여 상기 예비 서브 전극(UE1a)의 두께(W1)를 얇게 만들 수 있다. 이후 상기 산소(O) 전구체를 공급할 수 있다. 반대로, 상기 서브 전극(UE1b) 내의 산소(O)의 농도를 낮추기 위해서는, 상기 제1 사이클(Cycle A)의 반복 횟수를 늘린 후 상기 산소(O) 전구체를 공급할 수 있다. 즉, 상기 산소(O)의 농도와 n은 서로 반비례하는 관계일 수 있다.
나아가, 상기 산소(O) 전구체를 공급하는 공정 조건을 조절하여, 상기 서브 전극(UE1b) 내의 산소(O)의 농도를 조절할 수 있다. 상기 산소(O) 전구체는, 상기 산소(O) 전구체와 캐리어 가스의 혼합 기체를 통해 챔버 내로 공급될 수 있다. 이때, 상기 혼합 기체 내에서 상기 산소(O) 전구체의 부분 압력은 300mTorr 내지 2Torr일 수 있다. 또한, 챔버 내 온도는 100℃ 내지 550℃일 수 있다. 구체적으로, 상기 서브 전극(UE1b) 내의 산소(O)의 농도를 높이기 위해서는, 상기 산소(O) 전구체의 부분 압력을 높이고 상기 챔버 내 온도를 높일 수 있다. 반대로, 상기 서브 전극(UE1b) 내의 산소(O)의 농도를 낮추기 위해서는, 상기 산소(O) 전구체의 부분 압력을 낮추고 상기 챔버 내 온도를 낮출 수 있다.
본 발명의 일 실시예에 따르면, 상기 서브 전극(UE1b) 내에서, 상기 금속(M)의 원자 퍼센트는 약 30 at% 내지 약 40 at%일 수 있고, 상기 산소(O)의 원자 퍼센트는 약 15 at% 내지 약 70 at%일 수 있으며, 상기 질소(N)의 원자 퍼센트는 약 0 at% 내지 약 55 at%일 수 있다. 이때, 상기 금속(M)과 산소(O)의 원자비(y/x)는 약 0.5 내지 약 2일 수 있다.
도 4 및 도 5d를 참조하면, 상기 제2 사이클(Cycle B)을 m(m은 1 이상의 정수)회 반복하여, 상기 유전막(DI) 상에 제2 두께(W2)의 제1 상부 전극(UE1)이 형성될 수 있다. 상기 제1 상부 전극(UE1)은, 순차적으로 적층된 m개의 상기 서브 전극들(UE1b)을 포함할 수 있다.
상기 m의 값을 조절하여, 상기 제1 상부 전극(UE1)의 상기 제2 두께(W2)를 조절할 수 있다. 본 발명의 일 실시예에 따르면, 상기 m은 1 내지 10일 수 있다. 상기 제2 두께(W2)는 약 1Å 내지 약 50Å일 수 있다. 상기 제1 상부 전극(UE1)은 제2 사이클(Cycle B)을 수행할 때 마다 형성된 상기 서브 전극(UE1b)을 복수개로 포함하므로, 상기 제1 상부 전극(UE1)의 금속(M), 산소(O), 및 질소(N)의 조성은 균일할 수 있다.
다시 도 4 및 도 1을 참조하면, ALD 공정을 통해, 상기 제1 상부 전극(UE1) 상에 제2 상부 전극(UE2)이 형성될 수 있다(S130). 상기 제2 상부 전극(UE2)을 형성하는 것은, 제3 사이클(Cycle C)을 수행하는 것을 포함할 수 있다. 상기 제3 사이클(Cycle C)은, 금속 전구체(MP)를 공급하는 것, 불활성 기체로 퍼지하는 것, 제1 반응물 전구체(RP1)를 공급하는 것, 및 불활성 기체로 퍼지하는 것으로 이루어질 수 있다. 이는, 앞서 제1 사이클(Cycle A)에서 설명한 것과 유사할 수 있다.
상기 제1 사이클(Cycle A)을 수행할 때마다 상기 유전막(DI) 상에 금속 반응물을 포함하는 원자층이 형성될 수 있다. 일 예로, 상기 금속 반응물은 티타늄 질화물(TiN)일 수 있다. 그러나, 상기 제3 사이클(Cycle C)은 앞서 제1 사이클(Cycle A)과 다른 금속 전구체를 사용할 수 있으며, 특별히 제한되는 것은 아니다.
상기 제3 사이클(Cycle C)을 p(p는 1 이상의 정수)회 반복하여, 상기 제2 상부 전극(UE2)이 형성될 수 있다. 즉, 상기 금속 반응물을 포함하는 원자층들이 적층되어, 상기 제2 상부 전극(UE2)을 이룰 수 있다. 상기 p의 값을 조절하여, 상기 제2 상부 전극(UE2)의 두께를 조절할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 상부 전극(UE2)은 상기 제1 상부 전극(UE1)보다 더 두꺼울 수 있다. 일 예로, 상기 제2 상부 전극(UE2)의 두께는 약 10Å 내지 약 100Å일 수 있다.
다른 실시예에 따르면, 상기 제1 상부 전극(UE1)과 달리, 상기 제2 상부 전극(UE2)은 CVD 공정을 통해 형성될 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 나타낸 순서도이고, 도 7은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 6 및 도 7을 참조하면, 도 5a에서 설명한 결과물 상에 제1 상부 전극(UE1)이 형성될 수 있다. 다시 말하면, ALD 공정을 통해, 유전막(DI) 상에 제1 상부 전극(UE1)이 형성될 수 있다(S140). 상기 제1 상부 전극(UE1)을 형성하는 것은, 제4 사이클(Cycle D)을 수행하는 것을 포함할 수 있다. 상기 제4 사이클(Cycle D)은, 금속 전구체(MP)를 공급하는 것, 불활성 기체로 퍼지하는 것, 제1 반응물 전구체(RP1)를 공급하는 것, 불활성 기체로 퍼지하는 것, 제2 반응물 전구체(RP2)를 공급하는 것, 및 불활성 기체로 퍼지하는 것으로 이루어질 수 있다. 상기 금속 전구체(MP), 상기 제1 반응물 전구체(RP1)(즉, 질소(N) 전구체), 및 상기 제2 반응물 전구체(RP2)(즉, 산소(O) 전구체)에 관해서는 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 동일할 수 있다.
상기 제4 사이클(Cycle D)을 수행할 때마다 상기 유전막(DI) 상에 금속 산화질화물(MxOyNz)을 포함하는 원자층이 형성될 수 있다. 일 예로, 상기 금속 산화질화물(MxOyNz)은 티타늄 산화질화물(TixOyNz)일 수 있다.
상기 제4 사이클(Cycle D)을 q(q는 1 이상의 정수)회 반복하면, 제2 두께(W2)의 제1 상부 전극(UE1)이 형성될 수 있다. 즉, 상기 금속 산화질화물(MxOyNz)을 포함하는 원자층들이 적층되어, 상기 제1 상부 전극(UE1)을 이룰 수 있다. 상기 q의 값을 조절하여, 상기 제1 상부 전극(UE1)의 상기 제2 두께(W2)를 조절할 수 있다.
앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 본 발명의 일 실시예와는 달리, 본 실시예에서는 매 사이클마다 상기 금속 전구체(MP), 상기 질소(N) 전구체, 및 상기 산소(O) 전구체가 한번씩 공급될 수 있다. 따라서, 본 실시예에 따른 상기 제1 상부 전극(UE1)의 산소(O)의 농도는 높을 수 있다. 나아가, 본 실시예에 따르면, 상기 산소(O) 전구체를 공급하는 공정 조건을 조절하여, 상기 제1 상부 전극(UE1) 내의 산소(O)의 농도를 조절할 수 있다. 이에 대한 구체적인 공정 조건은, 앞서 도 4 및 도 5c를 참조하여 설명한 바와 같다.
다시 도 6 및 도 1을 참조하면, ALD 공정을 통해, 상기 제1 상부 전극(UE1) 상에 제2 상부 전극(UE2)이 형성될 수 있다(S130). 상기 제2 상부 전극(UE2)을 형성하는 것은, 제3 사이클(Cycle C)을 수행하는 것을 포함할 수 있으며, 이에 대한 구체적은 설명은 앞서 도 4 및 도 1에서 설명한 바와 동일할 수 있다.
도 8a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자를 형성하기 위한 방법을 설명하기 위한 평면도들이고, 도 8b 내지 도 13b는 도 8a 내지 도 13a을 I-I'으로 절단한 단면도들이다. 본 실시예에서 상기 반도체 소자는 DRAM(dynamic random access memory)을 예시적으로 설명하나, 본 발명의 반도체 소자가 이로 한정되지는 않는다. 나아가, 본 실시예에서는, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8a 및 도 8b를 참조하면, 기판(100)에 일 방향으로 연장하는 게이트 전극들(120)을 포함하는 트랜지스터들(BCAT)이 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘/게르마늄과 같은 반도체 기판이거나, SOI(silicon on isolator) 기판 또는 GOI(germanium on isolator) 기판일 수 있다. 상기 기판(100)을 식각하여 트렌치(TRC)를 형성하고, 상기 트렌치(TRC)를 절연물로 매립하여, 활성 영역들(105)을 정의하는 소자 분리 패턴(110)을 형성할 수 있다. 상기 절연물은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
일 예로, 상기 소자 분리 패턴(110) 및 상기 활성 영역들(105)을 상기 일 방향으로 가로지르는 리세스들(RCS)이 형성될 수 있다. 상기 리세스들(RCS) 각각의 내측벽에 게이트 절연막(115)을 컨포멀하게 형성하고, 상기 게이트 절연막(115)이 형성된 리세스들(RCS) 각각을 도전물로 매립하여 상기 게이트 전극들(120)을 형성할 수 있다. 상기 게이트 절연막(115)은 실리콘 산화물을 포함할 수 있으며, 상기 도전물은 불순물이 도핑된 실리콘을 포함할 수 있다. 상기 게이트 전극들(120) 각각은 캡핑막에 의해 덮일 수 있다.
상기 게이트 전극들(120) 각각 양측에 노출된 활성 영역들(105)로 불순물을 주입하여 제1 및 제2 불순물 영역들(125a, 125b)을 형성할 수 있다. 이렇게 완성된 트랜지스터는 채널이 상기 기판(100)의 내부에 형성됨으로써 BCAT(buried channel array transistor)라 한다.
다른 예로, 상기 소자 분리 패턴(110) 및 상기 활성 영역들(105)이 형성된 기판(100) 상에 게이트 절연막(115) 및 도전막(도시되지 않음)을 순차적으로 형성하고, 상기 도전막을 패터닝하여 상기 일 방향으로 연장하는 게이트 전극들(120)이 형성될 수 있다. 상기 게이트 전극들(120) 각각 양측에 노출된 활성 영역들(105)로 불순물을 주입하여 제1 및 제2 불순물 영역들(125a, 125b)을 형성할 수 있다.
또 다른 예로, 상기 기판(100)을 식각하여 핀 형상의 활성 영역들(105)을 형성하고, 상기 활성 영역들(105)의 하부를 덮는 소자 분리 패턴(110)을 형성할 수 있다. 상기 활성 영역들(105) 상에 게이트 절연막(115) 및 도전막을 형성한 후, 상기 활성 영역들(105) 각각의 연장 방향과 수직인 방향으로 상기 도전막을 패터닝하여 게이트 전극들(120)을 형성할 수 있다. 상기 게이트 전극들(120)에 의해 노출된 활성 영역들(105)을 식각한 후, 에피택시얼 공정으로 제1 및 제2 불순물 영역들(125a, 125b)을 성장시켜, 트랜지스터를 형성할 수 있다. 다른 변형예에서는 상기 제1 및 제2 불순물 영역들(125a, 125b)을 형성한 후, 상기 게이트 전극들(120)을 식각한 후, 금속을 포함하는 게이트 전극으로 대체(replacement)할 수 있다.
도 8a 및 도 8b에서는 BCAT 구조의 트랜지스터를 예시적으로 도시하고 있으나, 본 발명의 트랜지스터는 이것으로 한정되지 않는다.
도 9a 및 도 9b를 참조하면, 상기 기판(100) 상에 상기 게이트 전극들(120)을 가로지르는 비트 라인들(140)이 형성될 수 있다.
구체적으로 설명하면, 상기 기판(100) 상에 상기 트랜지스터들(BCAT)을 덮는 제1 층간 절연막(130)을 형성한 후, 상기 제1 층간 절연막(130)을 식각하여 상기 제1 불순물 영역들(125a)을 노출시키는 제1 콘택 홀들(132)을 형성할 수 있다. 상기 제1 층간 절연막(130)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제1 콘택 홀들(132)을 도전물로 매립하여 제1 콘택 플러그들(135)을 형성할 수 있다. 상기 도전물은 금속 실리사이드를 포함할 수 있다. 상기 제1 콘택 플러그들(135)이 형성된 상기 제1 층간 절연막(130) 상에 도전막(도시되지 않음)을 형성한 후, 상기 도전막을 패터닝하여 상기 비트 라인들(140)을 형성할 수 있다. 상기 도전막은 텅스텐과 같은 금속을 포함할 수 있다. 나아가, 상기 비트 라인들(140) 각각은 캡핑막에 의해 그 상부가 덮이고, 스페이서들에 의해 그 측벽들이 덮일 수 있다.
도 10a 및 도 10b를 참조하면, 상기 기판(100) 상에 상기 트랜지스터들(BCAT)과 각각 전기적으로 연결되는 하부 전극들(LE)이 형성될 수 있다.
일 실시예에 따르면, 상기 제1 층간 절연막(130) 상에 상기 비트 라인들(140)을 덮는 제2 층간 절연막(145)을 형성한 후, 상기 제1 및 제2 층간 절연막들(130, 145)을 식각하여 상기 제2 불순물 영역들(125b)을 노출시키는 제2 콘택 홀들(147)을 형성할 수 있다. 상기 제2 층간 절연막(145)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 콘택 홀들(147)을 도전물로 매립하여, 제2 콘택 플러그들(150)을 형성할 수 있다. 상기 제2 콘택 플러그들(150)이 형성된 제2 층간 절연막(145) 상에 제1 희생막(도시되지 않음)을 형성할 수 있다. 상기 제1 희생막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 희생막을 식각하여 상기 제2 콘택 플러그들(150)을 각각 노출시키는 제3 콘택 홀들(도시되지 않음)을 형성할 수 있다. 상기 제3 콘택 홀들이 형성된 제2 층간 절연막(145) 상에 컨포멀하게 하부 전극막을 형성할 수 있다. 일 예로, 상기 하부 전극막은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
상기 하부 전극막이 형성된 제3 콘택 홀들을 제2 희생막(도시되지 않음)으로 매립할 수 있다. 상기 제2 희생막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 희생막의 상부면이 노출되도록 상기 제2 희생막 및 상기 하부 전극막의 상부를 평탄화하여, 하부가 폐쇄된 실린더 형상의 하부 전극들(LE)이 각각 형성될 수 있다.
상기 하부 전극들(LE)을 형성한 이후, 상기 제1 및 제2 희생막들을 완전하게 제거하여 상기 하부 전극들(LE) 각각의 내측벽 및 외측벽을 노출시킬 수 있다.
한편, 도시되지는 않지만 상기 하부 전극들(LE)의 종횡비가 커짐에 따라 속이 빈 하부 전극들(LE)이 쓰러지는 것을 방지하기 위한 서포터들(suppoters)을 더 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 하부 전극들(LE)의 내측벽들 및 외측벽들을 따라, 컨포멀하게 유전막(DI)이 연속적으로 형성될 수 있다. 이때, 상기 유전막(DI)은 상기 하부 전극들(LE) 내부들을 완전하게 매립하지 않도록 형성될 수 있다. 상기 유전막(DI)은 실리콘 산화물보다 유전율이 큰 고유전율 물질을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 유전막(DI) 상에 제1 상부 전극(UE1)이 형성될 수 있다. 상기 제1 상부 전극(UE1)은 상기 하부 전극들(LE)의 내측벽들 및 외측벽들을 따라 컨포멀하게 증착될 수 있다. 이때, 상기 제1 상부 전극(UE1)은 상기 하부 전극들(LE) 내부들을 완전하게 매립하지 않도록 형성될 수 있다. 상기 제1 상부 전극(UE1)을 형성하는 방법에 관한 구체적인 설명은, 앞서 도 4, 도 5a 내지 도 5d, 도 6 및 도 7을 참조하여 설명한 바와 같다.
상기 제1 상부 전극(UE1)은 상기 유전막(DI) 내 산소가 이동하는 것을 억제하는 기능을 수행할 수 있다. 일 예로, 상기 제1 상부 전극(UE1)은 티타늄 산화질화물(TixOyNz)일 수 있다. 상기 제1 상부 전극(UE1)은 약 1Å 내지 약 50Å의 두께로 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 상부 전극(UE1) 상에, 상기 하부 전극들(LE)의 내부들 및 상기 하부 전극들(LE) 사이를 완전하게 덮는 제2 상부 전극(UE2)이 형성될 수 있다. 상기 제1 상부 전극(UE1) 및 상기 제2 상부 전극(UE2)은 하나의 상부 전극(UE)을 구성할 수 있다. 일 예로, 상기 제2 상부 전극(UE2)은 티타늄 또는 티타늄 질화물을 포함할 수 있다. 상기 제2 상부 전극(UE2)은 약 10 내지 약 100Å의 두께로 형성될 수 있다. 상기 제2 상부 전극(UE2)을 형성하는 방법에 관한 구체적인 설명은, 앞서 도 4, 도 5a 내지 도 5d, 도 6 및 도 7을 참조하여 설명한 바와 같다.
도 14는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
도 15을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 반도체 소자를 포함하는 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

Claims (10)

  1. 하부 전극;
    상기 하부 전극 상에 배치된 유전막; 및
    상기 유전막 상에 배치된 상부 전극을 포함하되,
    상기 상부 전극은 상기 유전막 상의 제1 전극 및 상기 제1 전극 상의 제2 전극을 포함하며,
    상기 제1 전극은 금속 산화질화물(MxOyNz)을 포함하고,
    상기 제1 전극의 금속(M)과 산소(O)의 원자비(y/x)는 0.5 내지 2인 커패시터.
  2. 제1항에 있어서,
    상기 제1 전극의 산소(O)의 원자 퍼센트는 질소(N)의 원자 퍼센트보다 더 높은 커패시터.
  3. 제1항에 있어서,
    상기 제1 전극의 산소(O)와 질소(N)의 원자 퍼센트의 합은, 60 at% 내지 70 at%인 커패시터.
  4. 제3항에 있어서,
    상기 제1 전극의 금속(M)의 원자 퍼센트는, 30 at% 내지 40 at%인 커패시터.
  5. 제1항에 있어서,
    상기 제1 전극은, 상기 유전막과 인접하는 제1 부분, 및 상기 제2 전극과 인접하는 제2 부분을 포함하며,
    상기 제1 부분과 상기 제2 부분의 금속(M), 산소(O), 및 질소(N)의 조성은 실질적으로 동일한 커패시터.
  6. 제1항에 있어서,
    상기 제1 전극은 상기 유전막과 직접 접촉하는 커패시터.
  7. 제1항에 있어서,
    상기 제2 전극은 상기 제1 전극보다 더 두꺼운 커패시터.
  8. 제1항에 있어서,
    상기 제1 전극의 금속(M)은, 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 하프늄(Hf), 탄탈륨(Ta), 나이오븀(Nb), 이트륨(Y), 란타늄(La), 바나듐(V), 및 망간(Mn) 중 어느 하나를 포함하는 커패시터.
  9. 제1항에 있어서,
    상기 제2 전극은 금속 질화물을 포함하며,
    상기 제2 전극은 상기 제1 전극과 동일한 금속(M)을 포함하는 커패시터.
  10. 제1항에 있어서,
    상기 유전막은 지르코늄 산화물(ZrO), 알루미늄 산화물(AlO), 하프늄 산화물(HfO), 지르코늄 하프늄 산화물(ZrHfO), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 알루미늄 산화물(ZrAlO), 지르코늄 실리케이트(ZrSiO), 하프늄 실리케이트(HfSiO) 및 지르코늄 하프늄 실리케이트(ZrHfSiO)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 커패시터.
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