KR20160015126A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 소자는 활성 영역을 정의하는 소자 분리막을 포함하는 기판, 상기 활성 영역 내에 형성된 소오스/드레인 영역, 상기 활성 영역을 제 1 방향으로 가로지르고, 상기 제 1 방향에 수직인 제 2 방향으로 배열되는 워드 라인들, 상기 워드 라인들 사이에 위치하는 상기 활성 영역 상에 제 2 방향으로 가로지르는 비트라인 패턴 및, 비트라인 패턴을 덮는 그래핀 패턴을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 캐패시터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 욕구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 이와 같이 반도체 소자가 고집적화됨에 따라, 전극의 CD(critical Dimension)도 작아지고 있다. 그러나, 전극의 CD(critical Dimension)이 작아짐에 따라 전극의 비저항은 커져 전극의 전기적인 특성이 나빠지게 된다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 활성 영역을 정의하는 소자 분리막을 포함하는 기판, 상기 활성 영역 내에 형성된 소오스/드레인 영역, 상기 활성 영역을 제 1 방향으로 가로지르고, 상기 제 1 방향에 수직인 제 2 방향으로 배열되는 워드 라인들, 상기 워드 라인들 사이에 위치하는 상기 활성 영역 상에 제 2 방향으로 가로지르는 비트라인 패턴 및, 비트라인 패턴을 덮는 그래핀 패턴을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 전극막 상에 그래핀 막을 형성하는 것, 상기 그래핀 막 상에 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 노출된 상기 그래핀 막 및 상기 전극막을 식각하여 패턴을 형성하는 것을 포함하되, 상기 그래핀 막을 형성하는 것은, 수소 가스를 상기 전극막에 공급하여 상기 전극막 표면에 수소를 결합시키는 것, 탄소가 포함된 반응가스를 상기 전극막에 공급하여 상기 수소가 결합된 자리에 상기 탄소가 치환되어, 상기 탄소가 상기 전극막의 표면에 결합되는 것, 및 상기 탄소를 성장시켜 그래핀을 형성하는 것을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 상기 전극막 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 노출된 상기 전극막을 식각하여 패턴을 형성하는 것, 및 상기 패턴의 측벽을 완전히 덮는 그래핀 패턴을 형성하는 것을 포함하되, 상기 그래핀 패턴을 형성하는 것은, 수소 가스를 상기 패턴에 공급하여, 상기 패턴의 측벽에 수소를 결합시키는 것, 탄소가 포함된 반응가스를 상기 전극막에 공급하여 상기 수소가 결합된 자리에 상기 탄소가 치환되어, 상기 탄소가 상기 전극막의 표면에 결합되는 것, 및 상기 탄소를 성장시켜 그래핀을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 그래핀 패턴은 반도체 소자의 다양한 도전 물질들 상에 직접 형성될 수 있다. 따라서, 구리보다 저항이 낮은 그래핀 패턴을 반도체 소자에 적용시킬 수 있어, 저저항 특성을 갖는 반도체 소자의 전극을 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예 2에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예 3에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예 4에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예 5에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 7a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 2의 A를 확대한 단면도이다.
도 7b를 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 2의 A를 확대한 단면도이다.
도 8a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 3의 B를 확대한 단면도이다.
도 8b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 3의 B를 확대한 단면도이다.
도 9a 내지 도 9l는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 10a 내지 도 10f는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 11a 내지 도 11c는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 12a 내지 도 12c는 본 발명의 실시예 4에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 13a 내지 도 13c는 본 발명의 실시예 5에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 2는 본 발명의 실시예 1에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 1 및 도 2를 동시에 참조하면, 기판(10) 내에 절연 물질을 포함하는 소자 분리막(11)이 형성된다. 소자 분리막(11)은 활성 영역(12)을 정의한다. 활성 영역(12)은 제 3 방향(z 방향)으로 길쭉한 바(bar) 형태를 가지며, 복수 개로 평행하게 배치될 수 있다. 활성 영역(12) 내에 소오스/드레인 영역(17)이 배치된다.
기판(10) 내에 활성 영역(12)을 제 3 방향(z 방향)과 교차하는 제 1 방향(x 방향)으로 가로지르는 워드 라인들(WL)이 배치될 수 있다. 인접하는 두 개의 워드 라인들(WL)은 하나의 활성 영역(12) 상을 가로지를 수 있다. 워드 라인들(WL)은 제 1 방향(x 방향)에 수직인 제 2 방향(y 방향)으로 배열될 수 있다. 워드 라인들(WL)의 외벽을 둘러싸는 게이트 절연막(15)이 배치될 수 있다. 워드 라인들(WL)과 게이트 절연막(15) 상에 버퍼 절연 패턴(19)이 배치될 수 있다. 버퍼 절연 패턴(19)의 상부면은 기판(10)의 상부면과 동일한 레벨에 배치될 수 있다. 기판(10) 상에 소오스/드레인 영역(17)을 덮는 제 1 층간 절연막(21)이 배치된다.
서로 인접하는 워드 라인들(WL) 사이에 위치하는 활성 영역(12) 내에 비트라인 노드 콘택홀(25)이 형성될 수 있다. 비트라인 노드 콘택홀(25)은 제 1 층간 절연막(21)을 관통하며, 기판(10)의 상부면을 리세스할 수 있다. 실질적으로, 제 1 방향(x 방향)의 각각의 비트라인 노드 콘택홀(25)의 폭과 제 2 방향(y 방향)의 각각의 비트라인 노드 콘택홀(25)의 폭은 동일할 수 있다. 비트라인 노드 콘택홀(25) 내에 비트라인 노드 콘택(DCC)이 배치될 수 있다. 비트라인 노드 콘택(DCC)의 폭은 비트라인 노드 콘택홀(25)의 폭보다 좁을 수 있다.
비트라인 노드 콘택(DCC) 상으로 지나는 비트라인들(BL)이 활성 영역(12)을 제 2 방향(y 방향)으로 가로지를 수 있다. 비트라인들(BL)은 서로 평행하게 배치될 수 있다. 비트라인들(BL)은 비트라인 패턴(38) 및 그래핀 패턴(47)을 포함한다. 비트라인 패턴(38)은 기판(10) 상에 차례로 적층된 제 1 비트라인 패턴(32), 제 2 비트라인 패턴(34), 및 제 3 비트라인 패턴(36)을 포함할 수 있다. 제 1 비트라인 패턴(32)은 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 보다 바람직하게, 제 1 비트라인 패턴(32)은 폴리 실리콘을 포함할 수 있다. 제 2 비트라인 패턴(34)은 확산 베리어 메탈(diffusion barrier metal)로 이루어질 수 있으며, 예를 들어, TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 보다 바람직하게, 제 2 비트라인 패턴(34)은 TiN을 포함할 수 있다. 제 3 비트라인 패턴(36)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 코발트(Co)를 포함할 수 있다. 보다 바람직하게, 제 3 비트라인 패턴(36)은 텅스텐(W)을 포함할 수 있다.
도면 상에서, 비트라인 노드 콘택(DCC)은 비트라인 패턴(38)과 동일한 폭을 가질 수 있다. 도면 상에 도시하지 않았지만, 제 1 비트라인 패턴(32)과 인접하는 비트라인 노드 콘택(DCC)의 상부면의 폭은 비트라인 노드 콘택홀(25)의 바닥면과 인접하는 비트라인 노드 콘택(DCC)의 하부면의 폭보다 좁을 수 있다.
제 3 비트라인 패턴(36) 의 측벽 상에 그래핀 패턴(47)이 배치될 수 있다.
도 7a를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함하며, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 측벽에 평행한 일 방향으로 연속적으로 배치될 수 있다. 그래핀 패턴(47)은 단결정으로 이루어질 수 있다. 도 7b를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함하며, 그래핀 층들(91)의 각각은 제 3 그래핀 패턴(36)의 측벽에 평행한 일 방향으로 불연속적으로 배치될 수 있다. 이에 따라, 그래핀 패턴(47)은 다결정으로 이루어질 수 있다. 비트라인 패턴(38) 및 그래핀 패턴(47)은 비트라인들(BL)로 정의할 수 있다.
다시 도 1 및 도 2를 참조하면, 비트라인 패턴(38) 상에 절연 패턴(41)이 배치될 수 있다.
제 1 층간 절연막(21) 상에 제 2 층간 절연막(55)이 배치될 수 있다. 제 2 층간 절연막(55)은 절연 패턴(41)의 상부면을 노출시키며, 비트라인 노드 콘택홀(25)을 채우도록 형성될 수 있다. 제 1 층간 절연막(21) 및 제 2 층간 절연막(55)을 관통하는 스토리지 노드 콘택(BC)이 형성될 수 있다. 스토리지 노드 콘택(BC)은 활성 영역(12)의 가장자리에 형성되며, 소오스/드레인 영역(17)과 전기적으로 접촉할 수 있다.
제 2 층간 절연막(55) 상에 스토리지 노드 콘택(BC)과 접촉하는 캐패시터(CP)가 배치될 수 있다. 캐패시터(CP)는 하부 전극(61), 유전막(63) 및 상부 전극(65)을 포함할 수 있다. 하부 전극(61)은 실린더 형태(cylinder type)일 수 있다. 유전막(63)은 하부 전극(61)의 표면 상에 컨포말하게 형성되며, 상부 전극(65)은 제 2 층간 절연막(55) 상에 배치되어 유전막(63)을 덮도록 형성될 수 있다. 하부 전극(61)은 제 1 하부 전극(61a) 및 제 2 하부 전극(61b)를 포함한다. 상세하게, 제 2 하부 전극(61b)은 제 1 하부 전극(61a)의 표면 상에 형성될 수 있다. 제 1 하부 전극(61a)은 예를 들어, TiN, Ti/TiN, TiSiN, TaN, WN, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 코발트(Co), 폴리 실리콘 또는 도핑된 폴리 실리콘, 또는 도핑된 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 하부 전극(61b)은 그래핀을 포함할 수 있다. 제 2 하부 전극(61b)은 복수 개로 적층된 그래핀 층들(91, 도 7a 참조)을 포함하며, 그래핀 층들(91)의 각각은 제 1 하부 전극(61a)의 표면과 평행한 일 방향으로 연속적으로 배치될 수 있다. 제 2 하부 전극(61b)은 단결정으로 이루어질 수 있다. 제 2 하부 전극(61b)은 복수 개로 적층된 그래핀 층들(91, 도 7b)을 포함하며, 그래핀 층들(91)의 각각은 제 1 하부 전극(61a)의 표면과 평행한 일 방향으로 불연속적으로 배치될 수 있다. 제 2 하부 전극(61b)은 다결정으로 이루어질 수 있다.
도 3은 본 발명의 실시예 2에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 3에 도시된 제 2 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 비트라인 패턴(38)은 제 1 비트라인 패턴(32), 제 2 비트라인 패턴(34) 및 제 3 비트라인 패턴(36)을 포함할 수 있다. 제 1 비트라인 패턴(32) 및 제 2 비트라인 패턴(34)은 동일한 폭을 가지며, 제 3 비트라인 패턴(36)은 제 1 및 제 2 비트라인 패턴들(32, 34)보다 좁은 폭을 가질 수 있다.
제 3 비트라인 패턴(36)의 각각의 측벽들 상에 씨드 패턴(72)이 배치될 수 있다. 제 3 비트라인 패턴(36)의 폭과 두 개의 씨드 패턴들(72)의 폭의 합은 제 1 및 제 2 비트라인 패턴들(32, 34)의 폭과 동일할 수 있다. 씨드 패턴(72)은 예를 들어, 폴리 실리콘, 도핑된 폴리 실리콘, TiN, Ti/TiN, TiSiN, TaN, WN 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 씨드 패턴(72) 상에 그래핀 패턴(47)이 배치될 수 있다. 비트라인들(BL)의 각각은 비트라인 패턴(38), 씨드 패턴(72) 및 그래핀 패턴(47)을 포함할 수 있다.
도 4는 본 발명의 실시예 3에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 4에 도시된 제 3 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 제 3 비트라인 패턴(36)의 상부면 상에 그래핀 패턴(47)이 배치될 수 있다. 그래핀 패턴(47)은 비트라인 패턴(38)과 동일한 폭을 가질 수 있다.
도 8a를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함한다. 그래핀 층들(91)은 그래핀 씨드층의 표면에 평행하게 형성될 수 있다. 일 예로, 도 8a를 참조하면, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 상부면에 평행한 일 방향으로 연속적으로 배치될 수 있다. 그래핀 패턴(47)은 단결정으로 이루어질 수 있다. 도 8b를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함하며, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 상부면에 평행한 일 방향으로 불연속적으로 연장될 수 있다. 그래핀 패턴(47)은 다결정으로 이루어질 수 있다.
도 5는 본 발명의 실시예 4에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 5에 도시된 제 4 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 비트라인 패턴(38)은 단일막으로 구성될 수 있다. 비트라인 패턴(38)은 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 비트라인 패턴(38)의 상부면 상에 그래핀 패턴(47)이 배치될 수 있다. 그래핀 패턴(47)은 비트라인 패턴(38)과 동일한 폭을 가질 수 있다. 그래핀 패턴(47) 상에 절연 패턴(41)이 배치될 수 있다.
도 6은 본 발명의 실시예 5에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 6에 도시된 제 5 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 비트라인 패턴(38)은 제 1 비트라인 패턴(32), 제 2 비트라인 패턴(34) 및 제 3 비트라인 패턴(36)을 포함할 수 있다. 제 3 비트라인 패턴(36)의 상부면 상에 그래핀 패턴(47)이 배치될 수 있다. 그래핀 패턴(47)의 상부면 상에 트랜스퍼 그래핀 패턴(49)이 배치될 수 있다. 트랜스퍼 그래핀 패턴(49)은 다른 씨드층에서 성장된 그래핀을 다른 씨드층으로부터 분리하여 그래핀 패턴(47) 상에 전사(transfer) 하여 형성될 수 있다. 트랜스퍼 그래핀 패턴(49)은 단결정으로 이루어질 수 있다. 도 7a 및 도 7b에서 설명한 바와 같이, 그래핀 패턴(47)은 단결정 또는 다결정으로 이루어질 수 있다. 그래핀 패턴(47)이 다결정일 경우, 그래핀 패턴(47)과 트랜스퍼 그래핀 패턴(49)은 서로 다른 결정 구조를 가질 수 있다. 비트라인들(BL)은 비트라인 패턴(38), 그래핀 패턴(47) 및 트랜스퍼 그래핀 패턴(49)을 포함할 수 있다.
도 9a 내지 도 9l는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 1 및 도 9a를 참조하면, 기판(10) 내에 소자 분리막(11)을 형성하여 활성 영역(12)을 정의한다. 소자 분리막(11)은 기판(10)에 트렌치들(미도시)을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다. 활성 영역(12)은 제 3 방향(z 방향)으로 길쭉한 바(bar) 형태를 가지며, 복수 개로 평행하게 배치될 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 소자 분리막(11)은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
활성 영역(12) 내에 소오스/드레인 영역(17)을 형성한다. 상세하게, 기판(10) 상에 이온주입 마스크(미도시)를 형성하고, 이온주입 마스크에 노출된 기판(10) 내에 이온주입 공정을 진행하여 소오스/드레인 영역(17)을 형성할 수 있다.
기판(10) 내에 트렌치들(13)를 형성한다. 두 개의 트렌치들(13)이 각각의 활성 영역(12)을 제 1 방향(x 방향)으로 가로지르며 형성될 수 있다. 트렌치들(13)은 제 1 방향(x 방향)에 수직인 제 2 방향(y 방향)으로 평행하게 배열될 수 있다. 트렌치들(13) 표면을 컨포말하게 덮는 게이트 절연막(15)을 형성한다. 그리고, 게이트 절연막(15) 상에 트렌치들(13)을 채우는 워드 라인들(WL)을 형성한다. 게이트 절연막(15)은 절연물질로 이루어져 있으며, 예를 들어, 열 산화막일 수 있다. 워드 라인들(WL)은 도전물질로 이루어져 있으며, 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
트렌치들(13) 상부에 형성된 게이트 절연막(15) 및 워드 라인들(WL)의 일부를 제거하고, 트렌치들(13) 내에 버퍼 절연 패턴(19)이 형성될 수 있다. 버퍼 절연 패턴(19)은 트렌치들(13)을 완전히 채울 수 있다. 버퍼 절연 패턴(19)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 9b를 참조하면, 기판 상에 제 1 층간 절연막(21)을 형성한다. 제 1 층간 절연막(21)은 하나 이상의 절연막으로 이루어질 수 있다. 제 1 층간 절연막(21)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이를 포함하는 복수 개의 절연막들일 수 있다. 제 1 층간 절연막(21) 상에 제 1 마스크(23)를 형성한다. 제 1 마스크(23)는 개구부(24)을 가질 수 있다. 상세하게, 개구부(24)은 워드 라인들(WL) 사이에 위치하는 활성 영역(12)의 일부 영역에 중첩될 수 있다. 제 1 마스크(23)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 1 및 도 9c를 참조하면, 제 1 마스크(23)의 개구부(24)에 노출된 제 1 층간 절연막(21)을 식각한다. 제 1 층간 절연막(21)이 식각되어 노출된 기판(10)의 상부면을 리세스하여 기판(10)에 비트라인 노드 콘택홀(25)을 형성한다. 비트라인 노드 콘택홀(25)이 형성되어 인접하는 두 개의 워드 라인들(WL) 사이에 위치하는 소오스/드레인 영역(17)이 노출되고, 소오스/드레인 영역(17)과 인접하는 소자 분리막(11)의 상부 일부분이 식각될 수 있다. 실질적으로, 제 1 방향(x 방향)의 비트라인 노드 콘택홀(25)의 폭과 제 2 방향(y 방향)의 비트라인 노드 콘택홀(25)의 폭은 동일하게 형성된다.
도 9d 및 도 9e를 참조하면, 제 1 층간 절연막(21) 상에 콘택막(29)을 형성한다. 콘택막(29)은 비트라인 노드 콘택홀(25)을 완전히 채울 수 있다. 콘택막(29)에 평탄화식각 공정을 진행하여, 제 1 층간 절연막(21)의 상부면을 노출시킴으로써 비트라인 노드 콘택홀(25) 안에 비트라인 노드 콘택(DCC)을 형성할 수 있다. 비트라인 노드 콘택(DCC)은 금속 실리사이드막, 폴리실리사이드막, 금속 질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
도 1 및 도 9f를 참조하면, 비트라인 노드 콘택(DCC)이 형성된 제 1 층간 절연막(21) 상에 비트라인 전극막(37)을 형성한다. 일 예로, 비트라인 전극막(37)은 복수 개의 도전성 막들을 포함할 수 있다. 상세하게, 비트라인 전극막(37)은 제 1 층간 절연막(21) 상에 차례로 적층된 제 1 비트라인 전극막(31), 제 2 비트라인 전극막(33) 및 제 3 비트라인 전극막(35)을 포함할 수 있다. 제 1 비트라인 전극막(31)은 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 보다 바람직하게, 제 1 비트라인 전극막(31)은 폴리 실리콘을 포함할 수 있다. 제 2 비트라인 전극막(33)은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 보다 바람직하게, 제 2 비트라인 전극막(33)은 TiN을 포함할 수 있다. 제 4 비트라인 전극막(35)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 보다 바람직하게, 상기 제 3 비트라인 전극막(35)은 텅스텐(W)을 포함할 수 있다.
비트라인 전극막(37) 상에 절연 패턴(41)을 형성한다. 복수 개의 절연 패턴들(41)은 제 2 방향(y 방향)으로 연장되며, 제 1 방향(x 방향)으로 평행하게 나열될 수 있다. 복수 개의 절연 패턴들(41) 각각은 제 2 방향(y 방향)으로 인접하는 비트라인 노드 콘택(DCC) 상을 지나도록 활성 영역(12)을 가로지를 수 있다. 절연 패턴(41)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 1 및 도 9g 를 참조하면, 절연 패턴(41)을 식각 마스크로 사용하여, 절연 패턴(41)에 노출된 비트라인 전극막(37)을 식각하여 비트라인 패턴(38)를 형성한다. 비트라인 전극막(37)이 복수 개의 도전성 막들일 경우, 비트라인 패턴(38)은 기판(10) 상에 차례로 적층된 제 1 비트라인 패턴(32), 제 2 비트라인 패턴(34), 및 제 3 비트라인 패턴(36)을 포함할 수 있다. 복수 개의 비트라인 패턴들(38)은 비트라인 노드 콘택(DCC) 상을 지나도록 제 2 방향(y 방향)으로 연장되며, 제 1 방향(x 방향)으로 나열될 수 있다. 비트라인 패턴(38)이 형성되어, 제 1 층간 절연막(21)의 상부면 일부와 비트라인 노드 콘택(DCC)의 상부면 일부가 노출될 수 있다.
도 9h를 참조하면, 비트라인 패턴(38)에 노출된 비트라인 노드 콘택(DCC)의 일부분이 식각되어, 비트라인 노드 콘택홀(25) 내에 비트라인 노드 콘택(DCC)을 형성할 수 있다. 비트라인 노드 콘택(DCC)은 비트라인 전극막(37)이 식각될 때 같이 식각될 수 있다. 비트라인 노드 콘택(DCC)의 폭은 비트라인 패턴(38)의 폭과 동일하게 형성될 수 있다. 도면 상에 도시하지 않았지만, 제 1 비트라인 패턴(32)과 인접하는 비트라인 노드 콘택(DCC)의 상부면의 폭은 비트라인 패턴(38)과 동일하며, 제 1 비트라인 패턴(32)과 인접하는 비트라인 노드 콘택(DCC)의 상부면의 폭은 비트라인 노드 콘택홀(25)의 바닥면과 인접하는 비트라인 노드 콘택(DCC)의 하부면의 폭보다 좁을 수 있다.
도 9i를 참조하면, 제 3 비트라인 패턴(36)의 측벽 상에 그래핀 패턴(47)을 형성한다. 그래핀 전극(47)은 그래핀을 형성하기 위한 공정 조건들(예를 들어, 온도, source 또는 power)을 달리하여, 서로 다른 막들 상에 형성될 수 있다. 따라서, 도시하지 않았지만, 그래핀 전극(47)은 제 1 내지 제 3 비트라인 패턴들(32, 34, 36)의 측벽들 상에 형성될 수 있다.
그래핀 패턴(47)을 형성하는 것은, 수소 가스를 사용하여, 수소를 제 3 비트라인 패턴(36)의 측벽 상에 결합시키는 것, 탄소를 포함하는 반응 가스(예를 들어, CH4, C2H2, 또는 이을 포함하는 혼합 가스)를 사용하여 수소 자리에 탄소를 치환시켜, 탄소를 제 3 비트라인 패턴(36)의 측벽 상에 결합하는 것 및 탄소를 성장시켜 그래핀을 형성하는 것을 포함한다. 그래핀 패턴(47)은 예를 들어, ICP-CVD(Inductively Coupled Plasma - Chemical Vapor Deposition) 방법으로 약 700°C에서 탄소 원자를 성장시켜 형성될 수 있다.
도 7a를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함하며, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 측벽에 평행한 일 방향으로 연속적으로 배치될 수 있다. 그래핀 패턴(47)은 단결정으로 이루어질 수 있다. 도 7b를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함하며, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 측벽에 평행한 일 방향으로 불연속적으로 배치될 수 있다. 이에 따라, 그래핀 패턴(47)은 다결정으로 이루어질 수 있다. 비트라인 패턴(38) 및 그래핀 패턴(47)은 비트라인들(BL)로 정의할 수 있다.
반도체 소자의 고직접화에 따라, 반도체 소자를 구성하는 전극의 폭도 점차적으로 좁아지고, 전극의 증착 두께도 감소하고 있다. 이에 따라, 전극의 비저항이 커지게 되어, 전극의 전기적 특성을 저하된다. 일반적으로, 그래핀은 구리(Cu)와 니켈(Ni) 등의 전이 금속을 포함하는 씨드층 상에 형성되기 때문에 그래핀을 성장시킬 수 있는 금속물질은 한정된다. 더불어, 그래핀은 1000°C 이상의 고온에서 증착공정을 통해 형성된다. 이에 따라, 반도체 소자의 공정에서 원하는 전극 상에 그래핀을 형성할 수 없었다.
본 발명의 실시예에 따르면, 앞서 설명한 그래핀 패턴의 형성 방법으로 그래핀을 형성함으로써, 다양한 도전 물질들 상에 그래핀 패턴을 형성할 수 있다. 반도체 소자의 전극 상에 그래핀 패턴을 형성하기 위해 다른 씨드층 상에 성장된 그래핀을 전극 상에 전사(transfer)하지 않고, 전극 상에 바로 형성할 수 있다. 게다가, 700°C의 온도에서 그래핀의 증착공정을 수행할 수 있다. 따라서, 반도체 공정에 직접 그래핀 패턴을 형성할 수 있다. 아울러, 그래핀은 구리보다 낮은 저항을 갖기 때문에, 전극의 높이를 낮게 형성하거나, 또는 전극의 폭을 좁게 형성해도 전극의 전기적 특성을 유지할 수 있다.
도 9j를 참조하면, 비트라인들(BL)의 측벽 및 절연 패턴(41)의 측벽 상에 제 2 스페이서(53)를 형성한다. 제 2 스페이서(53)는 비트라인 노드 콘택(DCC)의 측벽 상으로 연장될 수 있다. 상세하게, 상기 제 2 스페이서(53)는 비트라인 노드 콘택홀(25)의 내벽, 상기 제 1 층간 절연막(21)의 상부면, 비트라인들(BL) 및 절연 패턴(41)의 표면을 컨포말하게 덮는 절연막(미도시)를 형성한 후, 에치백(etch back) 공정을 진행하여 형성될 수 있다. 제 2 스페이서들(53)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 9k를 참조하면, 제 1 층간 절연막(21) 상에 제 2 층간 절연막(55)을 형성한다. 제 2 층간 절연막(55)은 평탄화 공정을 통해 절연 패턴(41)의 상부면이 노출되도록 형성될 수 있다. 제 2 층간 절연막(55)은 비트라인 노드 콘택홀(25)을 완전히 채울 수 있다. 제 2 층간 절연막(55)은 제 1 층간 절연막(21)과 동일한 물질로 형성될 수 있다.
도 9l를 참조하면, 제 1 층간 절연막(21) 및 제 2 층간 절연막(55)을 패터닝하여, 소오스/드레인 영역(17)을 노출시키는 관통홀(57)을 형성하고, 관통홀(57)에 도전 물질을 채워 스토리지 노드 콘택(BC)을 형성한다. 스토리지 노드 콘택(BC)은 예를 들어, 금속 실리사이드막, 폴리 실리콘막, 금속 질화막, 및 금속막을 포함하는 그룹에서 적어도 하나의 막을 포함할 수 있다.
다시 도 2를 참조하면, 스토리지 노드 콘택(BC) 상에 캐패시터(CP)을 형성한다. 상세하게, 캐패시터(CP)은 하부 전극(61) 유전막(63) 및 상부 전극(65)을 포함한다.
스토리지 노드 콘택(BC)과 전기적으로 연결되는 하부 전극(61)을 형성한다. 하부 전극(61)은 제 1 하부 전극(61a) 및 제 2 하부 전극(61b)을 포함할 수 있다. 상세하게, 제 1 하부 전극(61a)은 제 2 층간 절연막(55) 상에 홀(미도시)를 갖는 희생막(미도시)를 형성하고, 홀에 도전 물질을 채워 형성할 수 있다. 제 1 하부 전극(61a)은 예를 들어, TiN, Ti/TiN, TiSiN, TaN, WN, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 코발트(Co), 폴리 실리콘 또는 도핑된 폴리 실리콘, 또는 도핑된 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 희생막을 제거한 후에, 제 1 하부 전극(61a)의 표면 상에 제 2 하부 전극(61b)을 형성한다. 제 2 하부 전극(61b)은 그래핀을 포함할 수 있다. 상세하게, 제 2 하부 전극(61b)은 앞서 설명한 것과 같이, 그래핀 패턴(47)을 형성하는 방법과 동일한 방법으로 형성될 수 있다. 제 2 하부 전극(61b)은 복수 개로 적층된 그래핀 층들(91, 도 7a 참조)을 포함하며, 그래핀 층들(91)의 각각은 제 1 하부 전극(61a)의 표면과 평행한 일 방향으로 연속적으로 배치될 수 있다. 제 2 하부 전극(61b)은 단결정으로 이루어질 수 있다. 제 2 하부 전극(61b)은 복수 개로 적층된 그래핀 층들(91, 도 7b)을 포함하며, 그래핀 층들(91)의 각각은 제 1 하부 전극(61a)의 표면과 평행한 일 방향으로 불연속적으로 배치될 수 있다. 제 2 하부 전극(61b)은 다결정으로 이루어질 수 있다.
제 2 층간 절연막(55) 상에 제 2 층간 절연막(55)의 상부면 및 하부 전극(61)의 표면을 컨포말하게 덮는 유전막(63)을 형성한다. 제 2 층간 절연막(55) 상에 유전막(63)를 덮는 상부 전극(65)을 형성한다.
유전막(63) 및 상부 전극(65)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
유전막(63)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(63)은 약 50Å~150Å의 두께를 가질 수 있다.
상부 전극(65)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(65)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(65)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(65)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(65)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. 한편, 상부 전극(65)을 형성한 후에는, 상부 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
앞서 설명한 그래핀 패턴(47)의 제조 방법은 본 발명의 반도체 소자에 한정하지 않으며, 메모리 소자(예를 들어, 플래시 메모리(Flash memory)), 로직 소자(logic device), 배선, 또는 전극을 형성하는데 적용될 수 있다.
도 10a 내지 도 10g는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 실시예에 따른 반소체 소자의 제조 방법은 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 10a를 참조하면, 도 9f를 참조하여 설명된 제 2 마스크들(39)에 노출된 제 2 비트라인 전극막(33)을 식각하여 제 3 비트라인 패턴(36)을 형성한다. 제 2 마스크들(39)은 제 1 방향(x 방향)에 교차하는 제 2 방향(y 방향)으로 연장되며, 제 1 방향(x 방향)으로 평행하게 나열되도록 형성될 수 있다. 제 2 마스크들(39)은 제 2 방향(y 방향)으로 서로 인접하는 복수 개의 비트라인 노드 콘택(DCC) 상을 지나도록 활성 영역(12)을 가로지를 수 있다.
도 10b를 참조하면, 제 2 마스크들(39)을 제거하고, 제 2 비트라인 전극막(33)의 상부면 및 제 3 비트라인 패턴(36)의 표면을 컨포말 하게 덮는 씨드막(71)을 형성한다. 씨드막(71)은 예를 들어, 폴리 실리콘, 도핑된 폴리 실리콘, TiN, Ti/TiN, TiSiN, TaN, WN 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다.
도 10c를 참조하면, 씨드막(71) 상에 에치백(etch back) 공정을 진행하여 제 3 비트라인 패턴(36)의 측벽 상에 씨드 패턴(72)을 형성한다. 도시된 도면과 달리, 씨드막(71)을 식각할 때 씨드 패턴(72)에 노출된 제 2 비트라인 전극막(33)이 같이 식각될 수 있다.
도 10d를 참조하면, 제 3 비트라인 패턴(36) 상에 절연 패턴(41)을 형성한다. 절연 패턴(41)은 제거된 제 2 마스크(39)이 형성된 동일한 위치에 형성될 수 있다. 절연 패턴(41)을 식각 마스크로 사용하여, 절연 패턴(41)에 노출된 제 2 비트라인 전극막(33), 제 1 비트라인 전극막(31) 및 비트라인 노드 콘택(DCC)을 식각한다. 이에 따라, 제 1 비트라인 전극막(31)이 식각되어 형성된 제 1 비트라인 패턴(32), 제 2 비트라인 전극막(33)이 식각되어 형성된 제 2 비트라인 패턴(34)을 형성할 수 있다. 비트라인 패턴(38)은 제 1 내지 제 3 비트라인 패턴(32, 34, 36)을 포함할 수 있다. 비트라인 노드 콘택홀(25) 내에 비트라인 노드 콘택(DCC)을 형성할 수 있다.
도 10e를 참조하면, 씨드 패턴(72)의 측벽 상에 그래핀 패턴(47)을 형성한다. 그래핀 패턴(47)은 도 9j에서 설명한 그래핀 패턴(47)을 형성하는 방법과 동일한 공정으로 형성될 수 있다. 제 1 내지 제 3 비트라인 전극막들(31, 33, 35)이 그래핀을 성장하기 어려운 도전물질로 이루어진 경우, 그래핀의 성장이 가능한 도전물질을 포함하는 씨드 패턴(72)을 형성하여, 씨드 패턴(72) 상이 그래핀 패턴(47)을 형성할 수 있다. 씨드 패턴(72)는 예를 들어, 폴리 실리콘, 도핑된 폴리 실리콘, TiN, Ti/TiN, TiSiN, TaN, WN 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 그래핀을 형성하기 위한 공정 조건들(예를 들어, 온도, source 또는 power)을 달리하여 다양한 재료의 씨드 패턴(72) 상에 그래핀 패턴(47)을 형성할 수 있다.
도 10f를 참조하면, 비트라인 패턴(38), 및 절연 패턴(41)의 측벽 상에 제 2 스페이서(53)을 형성한다. 제 2 스페이서(53)는 씨드 패턴(72), 그래핀 패턴(47) 및 비트라인 노드 콘택(DCC)의 측벽을 덮을 수 있다.
도 10g를 참조하면, 제 1 층간 절연막(21) 상에 제 2 층간 절연막(55)을 형성한다. 제 2 층간 절연막(55)은 절연 패턴(41)의 상부면이 노출되도록 형성될 수 있다. 제 2 층간 절연막(55)은 비트라인 노드 콘택홀(25)을 완전히 채울 수 있다.
제 1 층간 절연막(21) 및 제 2 층간 절연막(55)을 관통하여 소오스/드레인 영역(17)을 노출시키는 관통홀(57)을 형성하고, 관통홀(57)에 도전 물질을 채워 스토리지 노드 콘택(BC)을 형성한다.
다시 도 3을 참조하면, 스토리지 노드 콘택(BC) 상에 하부 전극(61), 유전막(63) 및 상부 전극(65)을 포함하는 캐패시터(CP)을 형성한다. 상세하게, 하부 전극(61)은 제 1 하부 전극(61a) 및 제 2 하부 전극(61b)을 포함한다. 제 1 하부 전극(61a)은 스토리지 노드 콘택(BC) 상에 형성되고, 제 2 하부 전극(61b)은 제 1 하부 전극(61a)의 표면을 컨포말하게 덮도록 형성될 수 있다. 유전막(63)이 제 2 하부 전극(61b)의 표면 및 제 2 층간 절연막(55)의 상부면을 컨포말하게 덮도록 형성된다. 제 2 층간 절연막(55) 상에 유전막(63)를 덮는 상부 전극(65)을 형성한다.
도 11a 내지 도 11c는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 실시예에 따른 반소체 소자의 제조 방법은 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 11a를 참조하면, 도 9f를 참조하여 설명된 제 3 비트라인 전극막(35) 상에 그래핀 막(46)를 형성한다. 그래핀 막(46)은 앞서 설명한 그래핀 패턴(47)을 형성하는 방법과 동일한 공정으로 형성될 수 있다. 도 7a를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함한다. 그래핀 층들(91)은 그래핀이 성장되는 씨드층의 표면에 평행하게 배열되게 형성될 수 있다. 일 예로, 도 8a를 참조하면, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 상부면에 평행한 일 방향으로 연속적으로 배치될 수 있다. 그래핀 패턴(47)은 단결정으로 이루어질 수 있다. 도 8b를 참조하면, 그래핀 패턴(47)은 복수 개로 적층된 그래핀 층들(91)을 포함하며, 그래핀 층들(91)의 각각은 제 3 비트라인 패턴(36)의 상부면에 평행한 일 방향으로 불연속적으로 배치될 수 있다. 그래핀 패턴(47)은 다결정으로 이루어질 수 있다.
그래핀 막(46) 상에 절연 패턴(41)을 형성할 수 있다.
도 11b를 참조하면, 절연 패턴(41)을 식각 마스크로 사용하여, 그래핀 막(46), 제 3 비트라인 전극막(35), 제 2 비트라인 전극막(33), 및 제 1 비트라인 전극막(31)을 차례로 식각할 수 있다. 이에 따라, 기판(10) 상에 제 1 비트라인 패턴(32), 제 2 비트라인 패턴(34), 제 3 비트라인 패턴(36) 및 그래핀 패턴(47)이 형성될 수 있다. 제 1 내지 제 3 비트라인 패턴들(32, 34, 36)은 비트라인 패턴(38)으로 정의할 수 있다. 비트라인 패턴(38) 및 그래핀 패턴(47)은 비트라인들(BL)로 정의할 수 있다. 제 1 비트라인 패턴(32)을 형성한 후에, 비트라인 노드 콘택(DCC)을 패터닝하여 비트라인 노드 콘택홀(25) 내에 비트라인 노드 콘택(DCC)을 형성할 수 있다.
도 11c를 참조하면, 비트라인들(BC) 및 절연 패턴(41)의 측벽을 덮도록 제 2 스페이서(53)를 형성할 수 있다. 제 2 스페이서(53)는 비트라인 노드 콘택(DCC)의 측벽을 덮도록 형성될 수 있다.
제 1 층간 절연막(21)이 형성된 기판(10) 상에 제 2 층간 절연막(55)을 형성한다. 제 2 층간 절연막(55)은 비트라인 노드 콘택홀(25)을 채울 수 있다. 제 2 층간 절연막(55)에 관통홀(57)을 형성하고, 관통홀(57)을 채워 스토리지 노드 콘택(BC)을 형성한다.
다시, 도 4를 참조하면, 스토리지 노드 콘택(BC) 상에 하부 전극(61), 유전막(63) 및 상부 전극(65)을 포함하는 캐패시터(CP)을 형성한다. 상세하게, 하부 전극(61)은 제 1 하부 전극(61a) 및 제 2 하부 전극(61b)을 포함한다. 유전막(63)은 제 2 층간 절연막(55)의 상부면과 제 2 하부 전극(61b)의 표면을 컨포말하게 덮도록 형성될 수 있다. 상부 전극(65)은 제 2 층간 절연막(55) 상에 유전막(63)을 덮도록 형성될 수 있다.
도 12a 내지 도 12c는 본 발명의 실시예 4에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 실시예에 따른 반소체 소자의 제조 방법은 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 12a를 참조하면, 도 9f를 참조하여 설명된 제 1 층간 절연막(21) 상에 비트라인 전극막(37) 및 그래핀 막(46)을 형성한다. 비트라인 전극막(37)은 단일막일 수 있다. 비트라인 전극막(37)은 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 그래핀 막(46) 상에 절연 패턴(41)을 형성한다.
도 12b를 참조하면, 절연 패턴(41)을 식각 마스크로 사용하여, 그래핀 막(46), 및 비트라인 전극막(37)을 차례로 식각할 수 있다. 이에 따라, 기판(10) 상에 비트라인 패턴(38)이 형성될 수 있다. 비트라인 패턴(38)을 형성한 후에, 비트라인 노드 콘택(DCC)을 패터닝하여 비트라인 노드 콘택홀(25) 내에 비트라인 노드 콘택(DCC)을 형성할 수 있다.
도 12c를 참조하면, 비트라인들(BC) 및 절연 패턴(41)의 측벽을 덮도록 제 2 스페이서(53)를 형성할 수 있다. 제 2 스페이서(53)는 비트라인 노드 콘택(DCC)의 측벽을 덮도록 형성될 수 있다.
제 1 층간 절연막(21)이 형성된 기판(10) 상에 제 2 층간 절연막(55)을 형성한다. 제 2 층간 절연막(55)은 비트라인 노드 콘택홀(25)을 채울 수 있다. 제 2 층간 절연막(55)에 관통홀(57)을 형성하고, 관통홀(57)을 채워 스토리지 노드 콘택(BC)을 형성한다.
다시 도 5를 참조하면, 스토리지 노드 콘택(BC) 상에 하부 전극(61), 유전막(63) 및 상부 전극(65)을 포함하는 캐패시터(CP)을 형성한다.
도 13a 내지 도 13c는 본 발명의 실시예 5에 따른 반도체 소자의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 방향, 및 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 실시예에 따른 반소체 소자의 제조 방법은 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 13a를 참조하면, 도 9g를 참조하여 설명된 제 3 비트라인 전극막(35) 상에 그래핀 막(46)를 형성하고, 그래핀 막(46) 상에 트랜스퍼 그래핀 막(48)를 형성할 수 있다. 그래핀 막(46)은 앞서 설명한 그래핀 패턴(47)을 형성하는 방법과 동일한 공정으로 형성될 수 있다. 그래핀 막(47)은 단결정 또는 다결정으로 이루어질 수 있다. 트랜스퍼 그래핀 막(48)은 다른 씨드막 상에서 그래핀을 성장시키고, 성장된 그래핀을 씨드막으로부터 분리하여 그래핀 막(46) 상에 전사(transfer)하는 공정을 수행하여 형성될 수 있다. 트랜스퍼 그래핀 막(48)은 단결정으로 이루어질 수 있다. 일 예로, 그래핀 막(46)이 다결정으로 이루어질 경우, 그래핀 막(46) 및 트랜스퍼 그래핀 막(48)은 서로 다른 결정 구조를 가질 수 있다.
트랜스퍼 그래핀 막(48) 상에 절연 패턴(41)을 형성한다.
도 13b를 참조하면, 절연 패턴(41)을 식각 마스크로 사용하여, 절연 패턴(41)에 노출된 트랜스퍼 그래핀 막(48), 그래핀 막(46) 및 비트라인 전극막(37)을 차례로 식각하여 비트라인 패턴(38), 그래핀 패턴(47) 및 트랜스퍼 그래핀 패턴(49)을 형성할 수 있다. 비트라인들(BL)은 비트라인 패턴(38), 그래핀 패턴(47), 및 트랜스퍼 그래핀 패턴(49)을 포함할 수 있다. 비트라인 노드 콘택(DCC)을 패터닝하여 비트라인 노드 콘택홀(25) 내에 비트라인 노드 콘택(DCC)을 형성할 수 있다.
도 13c를 참조하면, 비트라인들(BC), 그래핀 패턴(47), 트랜스퍼 그래핀 패턴(49), 및 절연 패턴(41)의 측벽을 덮도록 제 2 스페이서(53)를 형성할 수 있다. 제 2 스페이서(53)는 비트라인 노드 콘택(DCC)의 측벽을 덮도록 형성될 수 있다.
다시 도 6을 참조하면, 스토리지 노드 콘택(BC) 상에 하부 전극(61), 유전막(63) 및 상부 전극(65)을 포함하는 캐패시터(CP)을 형성한다
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
도 15를 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 소자를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1200)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있으며, 도 23의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10:기판 11:소자 분리막
13:트렌치들 15: 게이트 절연막
21: 제 1 층간 절연막 32: 제 1 비트라인 패턴
34: 제 2 비트라인 패턴 36: 제 3 비트라인 패턴
38: 비트라인 패턴 41: 절연 패턴
47: 그래핀 패턴 53: 제 2 스페이서
55: 제 2 층간 절연막 57: 관통홀
61: 하부 전극 63: 유전막
65: 상부 전극 91:그래핀 층들

Claims (10)

  1. 활성 영역을 정의하는 소자 분리막을 포함하는 기판;
    상기 활성 영역 내에 형성된 소오스/드레인 영역;
    상기 활성 영역을 제 1 방향으로 가로지르고, 상기 제 1 방향에 수직인 제 2 방향으로 배열되는 워드 라인들;
    상기 워드 라인들 사이에 위치하는 상기 활성 영역 상에 제 2 방향으로 가로지르는 비트라인 패턴 및;
    상기 비트라인 패턴을 덮는 그래핀 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비트라인 패턴은 상기 기판 상에 차례로 적층된 제 1 비트라인 패턴, 제 2 비트라인 패턴 및 제 3 비트라인 패턴을 포함하되,
    상기 그래핀 패턴은 상기 제 3 비트라인 패턴의 측벽 상에 배치되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 비트라인 패턴은 상기 기판 상에 차례로 적층된 제 1 비트라인 패턴, 제 2 비트라인 패턴, 제 3 비트라인 패턴과, 상기 제 3 비트라인 패턴의 측벽들을 덮는 씨드패턴을 포함하되,
    상기 그래핀 패턴은 상기 씨드패턴 상에 배치되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 비트라인 패턴과 상기 제 2 비트라인 패턴은 동일한 폭을 갖되,
    상기 제 3 비트라인 패턴의 폭과 상기 씨드패턴의 폭의 합은 상기 제 1 및 제 2 비트라인 패턴들의 폭과 동일한 반도체 소자.
  5. 제 1 항에 있어서,
    상기 그래핀 패턴은 상기 비트라인 패턴의 상부면 상에 배치되는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 그래핀 패턴은 상기 비트라인 패턴의 상부면 상에 차례로 적층된 제 1 그래핀 패턴 및 제 2 그래핀 패턴을 포함하되,
    상기 제 1 그래핀 패턴과 상기 제 2 그래핀 패턴은 서로 다른 결정 구조를 갖는 반도체 소자. 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 그래핀 패턴들은 복수 개로 적층된 그래핀 층들을 포함하되,
    상기 제 1 그래핀 패턴의 상기 그래핀 층들은 상기 비트라인 패턴의 상부면과 평행한 일 방향으로 불연속적으로 배치되고, 상기 제 2 그래핀 패턴의 상기 그래핀 층들은 상기 일 방향으로 연속적으로 배치되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 기판 상에 상기 비트라인 패턴 및 상기 그래핀 패턴을 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소오스/드레인 영역에 접촉하는 스토리지 노드 콘택; 및
    상기 스토리지 노드 콘택 상에 배치되는 캐패시터를 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 캐패시터는 하부 전극, 상기 하부 전극 표면을 덮는 유전막, 및 상기 유전막을 덮는 상부 전극을 포함하되,
    상기 하부 전극은 제 1 하부 전극, 상기 제 1 하부 전극의 표면을 덮는 제 2 하부 전극을 포함하고, 상기 제 2 하부 전극은 그래핀을 포함하는 반도체 소자.
  10. 제 2 항에 있어서,
    상기 제 1 비트라인 패턴은 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함하는 반도체 소자.

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