KR20210108736A - 커패시터, 이를 포함하는 반도체 장치. 및 커패시터 제조 방법 - Google Patents

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KR20210108736A
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김윤수
이재호
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Abstract

커패시터는 하부 전극, 하부 전극 상에 제공되는 상부 전극, 하부 전극과 상부 전극 사이에 제공되는 유전막, 및 상부 전극과 유전막 사이에 제공되는 도핑된 Al2O3막을 포함하되, 도핑된 Al2O3막은 제1 도펀트를 포함하며, 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는다.

Description

커패시터, 이를 포함하는 반도체 장치. 및 커패시터 제조 방법{CAPACITOR, SEMICONDUCTOR DEVICE INCLDUING THE SAME, METHOD OF FABRICATING CAPACITOR}
본 개시는 커패시터, 반도체 장치, 및 커패시터 제조 방법에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling)에 따라 커패시터가 차지하는 공간도 축소되고 있다. 커패시터는 상, 하부 전극 및 이들 전극 사이에 게재된 유전체막으로 이루어지며, 높은 커패시턴스를 나타내기 위해 고유전율의 유전체 물질이 사용된다. 커패시터 내에 누설 전류가 흐를 수 있다. 커패시터 내에 흐르는 누설 전류를 감소시키면서, 커패시턴스의 감소는 최소화하는 기술이 요구된다.
해결하고자 하는 과제는 우수한 누설 전류 차단 특성 및 높은 커패시턴스를 갖는 커패시터를 제공하는 것에 있다.
해결하고자 하는 과제는 우수한 누설 전류 차단 특성 및 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 우수한 누설 전류 차단 특성 및 높은 커패시턴스를 갖는 커패시터의 제조 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 하부 전극; 상기 하부 전극 상에 제공되는 상부 전극; 상기 하부 전극과 상기 상부 전극 사이에 제공되는 유전막; 및 상기 상부 전극과 상기 유전막 사이에 제공되는 도핑된 Al2O3막;을 포함하되, 상기 도핑된 Al2O3막은 제1 도펀트를 포함하며, 상기 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 커패시터가 제공될 수 있다.
상기 제1 도펀트는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나일 수 있다.
상기 도핑된 Al2O3막은 상기 제1 도펀트를 50 at% 미만 함유할 수 있다.
상기 도핑된 Al2O3막은 상기 제1 도펀트와 다른 제2 도펀트를 더 포함하며, 상기 제2 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 가질 수 있다.
상기 제2 도펀트는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나일 수 있다.
상기 도핑된 Al2O3막 내에서 상기 제1 도펀트 및 상기 제2 도펀트의 총 함유량은 50 at% 미만일 수 있다.
상기 하부 전극과 상기 유전막은 서로 직접 접할 수 있다.
상기 하부 전극과 상기 유전막 사이에 제공되는 계면막;을 더 포함하되, 상기 계면막은 상기 하부 전극에 포함되는 금속 원소를 함유하는 산화물을 포함할 수 있다.
상기 하부 전극은 MM'N으로 표현되는 금속 질화물을 포함하고, 상기 계면막은 MM'ON으로 표현되는 금속 질산화물을 포함하되, 상기 M은 금속 원소이고, 상기 M'은 상기 M과 다른 원소이고, 상기 N은 질소, 상기 O는 산소일 수 있다.
상기 하부 전극은 1% 이하의 탄소 불순물을 함유할 수 있다.
상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나일 수 있다.
상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나일 수 있다.
상기 금속 질화물의 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4일 수 있다.
상기 유전막의 두께는 5 나노미터 미만이고, 상기 도핑된 Al2O3막의 두께는 2 나노미터 미만일 수 있다.
상기 상부 전극은 상기 도핑된 Al2O3막의 상면에 직접 접하고, 상기 유전막은 상기 도핑된 Al2O3막의 바닥면에 직접 접할 수 있다.
상기 상부 전극은 TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.
일 측면에 있어서, 기판; 상기 기판 상에 제공되는 게이트 구조체; 상기 기판의 상부에 제공되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및 상기 기판 상에 제공되는 커패시터;를 포함하되, 상기 커패시터는: 상기 제1 소스/드레인 영역에 전기적으로 연결되는 하부 전극; 상기 하부 전극 상에 제공되는 상부 전극; 상기 하부 전극과 상기 상부 전극 사이에 제공되는 유전막; 및 상기 상부 전극과 상기 유전막 사이에 제공되는 도핑된 Al2O3막;을 포함하되, 상기 도핑된 Al2O3막은 제1 도펀트를 포함하며, 상기 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 반도체 장치가 제공될 수 있다.
상기 도핑된 Al2O3막은 상기 제1 도펀트와 다른 제2 도펀트를 더 포함하며, 상기 제2 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 가질 수 있다.
상기 제1 도펀트 및 상기 제2 도펀트의 각각은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나일 수 있다.
상기 도핑된 Al2O3막은 상기 제1 도펀트 및 상기 제2 도펀트를 50 at% 미만 함유할 수 있다.
상기 하부 전극은 MM'N으로 표현되는 금속 질화물을 포함하고, 상기 M은 금속 원소이고, 상기 M'은 상기 M과 다른 원소이고, 상기 N은 질소, 상기 O는 산소일 수 있다.
상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나이고, 상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나일 수 있다.
상기 금속 질화물의 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4일 수 있다.
상기 상부 전극은 상기 도핑된 Al2O3막의 상면에 직접 접하고, 상기 유전막은 상기 도핑된 Al2O3막의 바닥면에 직접 접할 수 있다.
일 측면에 있어서, 하부 전극을 형성하는 것; 상기 하부 전극 상에 유전막을 형성하는 것; 상기 유전막 상에 도핑된 Al2O3막을 형성하는 것; 및 상기 도핑된 Al2O3막 상에 상부 전극을 형성하는 것;을 포함하되, 상기 도핑된 Al2O3막은 제1 도펀트를 포함하며, 상기 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 커패시터 제조 방법이 제공될 수 있다.
상기 도핑된 Al2O3막을 형성하는 것은: 상기 유전막 상에 Al2O3막을 형성하는 것; 및 상기 유전막 및 상기 Al2O3막을 열처리하는 것;을 포함하되, 상기 유전막은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 어느 하나의 산화물을 포함하고, 상기 열처리 공정에 의해 상기 유전막 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 어느 하나는 상기 Al2O3막 내로 주입되고, 상기 제1 도펀트는 상기 유전막으로부터 상기 Al2O3막 내로 주입되는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 어느 하나일 수 있다.
상기 도핑된 Al2O3막을 형성하는 것은: 상기 유전막 상에 Al 원소, O 원소, 및 상기 제1 도펀트와 동일한 원소를 인-시츄(In-Situ) 공정으로 증착하는 것;을 포함하되, 상기 제1 도펀트와 동일한 원소는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 어느 하나일 수 있다.
상기 도핑된 Al2O3막은 상기 제1 도펀트와 다른 제2 도펀트를 더 포함하며, 상기 제2 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 가질 수 있다.
상기 도핑된 Al2O3막을 형성하는 것은: 상기 유전막에 추가 산화막을 형성하는 것; 상기 추가 산화막 상에 Al2O3막을 형성하는 것; 및 상기 유전막, 상기 추가 산화막, 및 상기 Al2O3막을 열처리하는 것;을 포함하되, 상기 유전막 및 상기 추가 산화막은 각각 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 서로 다른 두 원소들을 함유하는 산화물들을 포함하고, 상기 열처리 공정에 의해 상기 유전막 및 상기 추가 산화막 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 두 원소들은 상기 Al2O3막 내로 주입되고, 상기 제1 도펀트 및 상기 제2 도펀트는 각각 상기 Al2O3막 내로 주입되는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 두 원소들일 수 있다.
상기 도핑된 Al2O3막은 상기 제1 도펀트 및 상기 제2 도펀트를 50 at% 미만 함유할 수 있다.
상기 하부 전극을 형성하는 것은: 반응 챔버 내에 기판을 배치하고, 상기 반응 챔버에 금속 유기 리간드를 포함하는 제1 소스를 공급하는 단계; 상기 제1 소스 중 상기 기판 상에 흡착되지 않은 유기 리간드를 제거하는 1차 퍼징(purging) 단계; 상기 반응 챔버에 할로겐 화합물을 포함하는 제2 소스를 공급하는 단계: 상기 제2 소스와 반응하지 않은 유기 리간드를 제거하는 2차 퍼징(purging) 단계; 및 상기 반응 챔버에 질화제(nitridant)를 공급하는 단계;를 포함할 수 있다.
상기 금속 유기 리간드는 금속 원소 M, 유기 리간드 R로 이루어지는 MRx이며, x는 0 < x ≤ 6 의 범위일 수 있다.
상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나일 수 있다.
상기 R은 C1-C10 알킬기, C2-C10 알케닐기, 카르보닐기(C=O), 할라이드, C6-C10 아릴기, C6-C10 사이클로알킬기, C6-C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1-C10 알킬기임), C1-C10 알콕시기, C1-C10 아미디네이트(amidinate), C1-C10 알킬아미드(Alkylamides), C1-C10 알킬이미드(Alkylimides), -N(Q)(Q’)(Q 및 Q’은 서로 독립적으로 C1-C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1-C10 알킬기임) 또는 C1-C10 β-디케토네이트(β-diketonates) 중 적어도 하나의 리간드를 포함할 수 있다.
상기 할로겐 화합물은 할로겐 원소 A를 포함하는 M'Ay(y는 0보다 큰 실수)로 표현되며, 상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나일 수 있다.
상기 A는 F, Cl, Br, I 중 적어도 하나를 포함하며, y는 0<y≤6의 범위일 수 있다.
상기 제1 소스를 공급하는 단계, 상기 제2 소스를 공급하는 단계, 및 상기 질화제를 공급하는 단계는 AlD(atomic layer deposition) 공정을 사용할 수 있다.
상기 질화제는 NH3, N2H2, N3H, 또는 N2H4 중 적어도 하나를 포함할 수 있다.
상기 할로겐 화합물 중 반응 부산물로 남은 할로겐 원소를 제거하기 위한 열처리 단계;를 더 포함할 수 있다.
상기 하부 전극은 1% 이하의 탄소 불순물을 포함할 수 있다.
본 개시는 누설 전류 특성 및 커패시턴스 특성이 개선된 커패시터를 제공할 수 있다.
본 개시는 누설 전류 특성 및 커패시턴스 특성이 개선된 커패시터의 제조 방법을 제공할 수 있다.
본 개시는 누설 전류 특성 및 커패시턴스 특성이 개선된 커패시터를 포함하는 반도체 장치를 제공할 수 있다.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예에 따른 커패시터의 단면도이다.
도 2는 표준화된 커패시턴스 변화 그래프들이다.
도 3은 누설 전류 변화 그래프들이다.
도 4는 예시적인 실시예에 따른 커패시터의 단면도이다.
도 5는 예시적인 실시예에 따른 반도체 장치의 단면도이다.
도 6은 예시적인 실시예에 따른 반도체 장치의 단면도이다.
도 7은 도 1의 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 8은 도 1의 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 9는 도 1의 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 10은 MM'N으로 표현되는 금속 질화물을 포함하는 하부 전극의 제조 방법을 설명하기 위한 순서도이다.
도 11a는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11b는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11c는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11d는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11e는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11f는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11g는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 11h는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예에 따른 커패시터의 단면도이다.
도 1을 참조하면, 커패시터(1)가 제공될 수 있다. 커패시터(1)는 하부 전극(100), 유전막(200), 도핑된 Al2O3막(300), 및 상부 전극(400)을 포함할 수 있다. 하부 전극(100)의 재질은 전극으로서의 전도성을 확보하고, 또한, 커패시터(1)의 제조 과정에서의 고온 공정 후에도, 안정적인 커패시턴스 성능을 유지하도록 선택될 수 있다.
일 예에서, 하부 전극(100)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상부 전극(400)은 TiN, MoN, CoN, TaN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.
예를 들어, 하부 전극(100)은 MM'N으로 표현되는 금속 질화물을 포함할 수 있다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소이다. 하부 전극(100)을 이루는 금속 질화물, MM'N은 금속 질화물 MN에 원소 M'이 도핑된 것으로 표현될 수도 있다. M'은 M과 다른 원소로서, M'은 금속일 수도 있으나 이에 한정되지 않고, 금속이 아닌 다른 물질일 수도 있다.
M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다. 금속 질화물, MM'N에서 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4일 수 있다. 조성비에 따라 전기 전도도 뿐 아니라, 커패시터(1)의 전기적 특성이 달라질 수 있다. 이 조성은 계면막(500)의 물질 조성에도 영향을 미치는 인자로서, 계면막(500)은 바이어스 전압에 따른 커패시턴스 변화에 주요 원인이 되기 때문이다. 조성비는 M, M'의 구체적인 선택에 따라 달라질 수 있다.
금속 질화물을 제조하기 위해 통상 사용되는 ALD(atomic layer deposition) 공정에서 금속 물질의 소스로서, 금속 유기 리간드 물질이 전구체(precursor)로 사용된다. 이 때 금속 물질을 타겟 면에 도포 후 유기 리간드가 잘 제거되지 않는 경우 탄소 불순물이 금속 질화막에 포함되게 되며, 이는 커패시터의 성능 저하의 원인이 될 수 있다. 실시예에 따른 커패시터(1)는 상술한 바와 같이 금속 질화물, MM'N을 하부 전극(100)의 재질로 사용하며, 또한, 후술할 제조방법에 따라, 탄소 불순물이 거의 없는, 금속 질화물, MM'N이 하부 전극(100)에 채용되고 있다. 하부 전극(100)의 탄소 함유량은 1% 이하일 수 있다.
유전막(200)은 하부 전극(100) 상에 제공될 수 있다. 유전막(200)은 하부 전극(100)에 직접 접할 수 있다. 유전막(200)은 원하는 커패시턴스를 구현할 수 있는 재질을 가질 수 있다. 커패시터(1)가 구비되는 집적 회로 소자의 집적도가 높아짐에 따라 커패시터(1)가 차지하는 공간은 점차 줄어들게 되며, 따라서 높은 유전율의 유전체가 선호될 수 있다. 유전막(200)은 고유전율의 물질을 포함할 수 있다. 고유전율은 실리콘 산화물의 유전율보다 높은 유전율을 의미한다. 유전막(200)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 유전막(200)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다. 유전막(200)은 도시된 바와 같이 단층의 구조를 가질 수 있으나 이에 한정되지 않고 다중막 구조를 가질 수도 있다. 유전막(200)은 원하는 커패시턴스를 구현할 수 있는 두께를 가질 수 있다. 예를 들어, 유전막(200)의 두께는 5 나노미터(nm) 미만일 수 있다.
유전막(200) 상에 누설 도핑된 Al2O3막(300)이 제공될 수 있다. 도핑된 Al2O3막(300)은 상부 전극(400)과 하부 전극(100) 사이에 누설 전류가 흐르는 것을 차단하거나 감소시킬 수 있다. 즉, 도핑된 Al2O3막(300)은 누설 전류 감소층일 수 있다. 일 예에서, 도핑된 Al2O3막(300)은 제1 도펀트를 포함할 수 있다. 제1 도펀트는 제1 도펀트와 동일한 원소를 포함하는 산화물의 유전율이 Al2O3의 유전율보다 높도록 결정될 수 있다. 예를 들어, 제1 도펀트는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나일 수 있다. 도핑된 Al2O3막(300)은 제1 도펀트를 50 at% 미만 함유할 수 있다. 일 예에서, 도핑된 Al2O3막(300)은 제1 도펀트와 다른 제2 도펀트를 더 포함할 수 있다. 제2 도펀트는 제2 도펀트와 동일한 원소를 포함하는 산화물의 유전율이 Al2O3의 유전율보다 높도록 결정될 수 있다. 예를 들어, 제2 도펀트는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나일 수 있다. 도핑된 Al2O3막(300) 내에서 제1 도펀트 및 제2 도펀트의 총 함유량은 50 at% 미만일 수 있다. 도핑된 Al2O3막(300)이 한 종류의 원소 또는 두 종류의 원소들만을 도펀트로 포함하는 것으로 한정되지 않는다. 다른 예에서, 도핑된 Al2O3막(300)은 제1 및 제2 도펀트들과 다른 적어도 한 종류의 도펀트들을 더 포함할 수 있다. 예를 들어, 도핑된 Al2O3막(300)의 두께는 2 나노미터(nm) 미만일 수 있다.
상부 전극(400)은 도핑된 Al2O3막(300) 상에 제공될 수 있다. 상부 전극(400)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상부 전극(400)은 TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.
본 개시와 달리, 상부 전극(400)과 유전막(200) 사이에 도핑되지 않은 Al2O3막이 제공되는 경우, 누설 전류가 감소될 수는 있으나, 커패시터의 커패시턴스가 낮아질 수 있다. 본 개시의 도핑된 Al2O3막(300)은 도핑되지 않은 Al2O3막과 유사한 누설 전류 차단 특성을 가지면서 커패시턴스의 감소를 최소화할 수 있다.
본 개시와 달리, 도핑되지 않은 Al2O3막 또는 도핑된 Al2O3막이 유전막(200)과 하부 전극(100) 사이에 제공될 경우, 하부 전극(100)에 의한 유전막(200) 결정성 유도의 저하로 인해, 유전막(200)의 결정성이 감소될 수 있다. 이에 따라, 커패시터의 커패시턴스가 감소될 수 있다. 본 개시의 도핑된 Al2O3막(300)은 유전막(200)과 상부 전극(400) 사이에 제공되어, 유전막(200)의 결정성을 감소시키지 않을 수 있다. 이에 따라, 커패시터의 커패시턴스가 감소되지 않을 수 있다.
도 2는 표준화된 커패시턴스 변화 그래프들이다. 도 3은 누설 전류 변화 그래프들이다.
도 2를 참조하면, 도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 제거된 경우의 커패시턴스 변화 그래프(①), 도 1의 커패시터(1)의 커패시턴스 변화 그래프(②), 도 1의 커패시터(1)에서 도핑된 Al2O3막(300) 대신 도핑되지 않은 Al2O3막이 적용된 경우의 커패시턴스 변화 그래프(③), 및 도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 상부 전극(400)과 유전막(200) 사이가 아닌 하부 전극(100)과 유전막(200) 사이에 제공된 경우의 표준화된 커패시턴스 변화 그래프(④)가 제공되었다.
도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 제거된 경우(그래프 ①)와 비교할때, 도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 상부 전극(400)과 유전막(200) 사이가 아닌 하부 전극(100)과 유전막(200) 사이에 제공된 경우(그래프 ④)에 커패시턴스가 가장 많이 감소되었다.
도 1의 커패시터(1)에서 도핑된 Al2O3막(300) 대신 도핑되지 않은 Al2O3막이 적용된 경우(그래프 ②)에는 도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 상부 전극(400)과 유전막(200) 사이가 아닌 하부 전극(100)과 유전막(200) 사이에 제공된 경우(그래프 ④)보다 커패시턴스 감소가 적었다.
도 1의 커패시터(1)의 경우(그래프 ②), 커패시턴스 감소가 가장 적었다.
도 3을 참조하면, 도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 제거된 경우의 누설 전류 변화 그래프(ⓐ), 도 1의 커패시터(1)의 누설 전류 변화 그래프(ⓑ), 및 도 1의 커패시터(1)에서 도핑된 Al2O3막(300) 대신 도핑되지 않은 Al2O3막이 적용된 경우의 누설 전류 변화 그래프(ⓒ)가 제공되었다.
도 1의 커패시터(1)에서 도핑된 Al2O3막(300)이 제거된 경우(그래프 ⓐ)와 비교할 때, 도 1의 커패시터(1)의 경우(그래프 ⓑ)의 누설 전류 감소량은 도 1의 커패시터(1)에서 도핑된 Al2O3막(300) 대신 도핑되지 않은 Al2O3막이 적용된 경우(그래프 ⓒ)의 누설 전류 감소량과 유사했다.
본 개시의 도핑된 Al2O3막(300)은 도핑되지 않은 Al2O3막과 유사한 누설 전류 감소 특성을 갖되, 커패시터(1)의 커패시턴스 감소를 최소화할 수 있다.
도 4는 예시적인 실시예에 따른 커패시터의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4를 참조하면, 커패시터(2)가 제공될 수 있다. 커패시터(2)는 하부 전극(100), 계면막(500), 유전막(200), 도핑된 Al2O3막(300), 및 상부 전극(400)을 포함할 수 있다. 하부 전극(100), 유전막(200), 도핑된 Al2O3막(300), 및 상부 전극(400)은 도 1을 참조하여 설명된 하부 전극(100), 유전막(200), 도핑된 Al2O3막(300), 및 상부 전극(400)과 실질적으로 동일할 수 있다.
계면막(500)은 하부 전극(100)과 유전막(200) 사이에 제공될 수 있다. 계면막(500)은 하부 전극(100)이 포함하는 금속 원소를 포함하는 금속 산화물을 포함할 수 있다. 하부 전극(100)이 MM'N으로 표현되는 금속 질화물을 포함하는 경우, 계면막(500)은 MM'ON으로 표현되는 금속 질산화물을 포함할 수 있다. 여기서, M은 하부 전극(100)이 포함하는 금속 원소이고, M'은 하부 전극(100)이 포함하되 M과 다른 원소이고, N은 질소, O는 산소이다. M 및 M'의 예시 물질들은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 계면막(500)의 두께는 하부 전극(110)의 두께보다 작을 수 있다. 계면막(500)의 탄소 불순물을 함유량은 1% 이하일 수 있다.
도 5는 예시적인 실시예에 따른 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 5를 참조하면, 기판(1100), 게이트 구조체(1300), 층간 절연막(1400), 콘택(1500), 및 커패시터(1)를 포함하는 반도체 장치(11)가 제공될 수 있다. 기판(1100)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(1100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다.
기판(1100) 상부에 제1 소스/드레인 영역(1210) 및 제2 소스/드레인 영역(1220)이 제공될 수 있다. 제1 및 제2 소스/드레인 영역들(1210, 1220)은 기판(1100)의 상면에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 및 제2 소스/드레인 영역들(1210, 1220)은 기판(1100)에 불순물이 주입되어 형성될 수 있다.
게이트 구조체(1300)는 기판(1100) 상에 제공될 수 있다. 게이트 구조체(1300)는 제1 및 제2 소스/드레인 영역들(1210, 1220) 사이에 제공될 수 있다. 게이트 구조체(1300)는 게이트 전극(1310) 및 게이트 절연막(1320)을 포함할 수 있다. 게이트 전극(1310)은 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(1310)은 금속 또는 폴리 실리콘을 포함할 수 있다.
게이트 절연막(1320)은 게이트 전극(1310)과 기판(1100) 사이에 배치될 수 있다. 게이트 절연막(1320)은 기판(1100)을 게이트 전극(1310)으로부터 단선시킬 수 있다. 게이트 절연막(1320)은 유전 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(1320)은 Si 산화물(예를 들어, SiO2), Al 산화물(예를 들어, Al2O3), 또는 고유전 물질(예를 들어, HfO2)을 포함할 수 있다.
층간 절연막(1400)은 기판(1100) 상에 제공되어, 게이트 구조체(1300)를 덮을 수 있다. 층간 절연막(1400)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(1400)은 Si 산화물(예를 들어, SiO2), Al 산화물(예를 들어, Al2O3), 또는 고유전 물질(예를 들어, HfO2)을 포함할 수 있다.
층간 절연막(1400) 상에 커패시터(1)가 제공될 수 있다. 커패시터(1)는 하부 전극(100), 상부 전극(400), 유전막(300), 및 도핑된 Al2O3막(300)을 포함할 수 있다. 하부 전극(100), 상부 전극(400), 유전막(300), 및 도핑된 Al2O3막(300)은 각각 도 1을 참조하여 설명된 하부 전극(100), 상부 전극(400), 유전막(300), 및 도핑된 Al2O3막(300)과 실질적으로 동일할 수 있다.
콘택(1500)은 하부 전극(100)과 제1 소스/드레인 영역(1210) 사이에 제공될 수 있다. 콘택(1500)은 층간 절연막(1400)을 관통할 수 있다. 콘택(1500)은 하부 전극(100)과 제1 소스/드레인 영역(1210)을 서로 전기적으로 연결시킬 수 있다. 콘택(1500)은 전도성 물질(예를 들어, 금속)을 포함할 수 있다.
도핑된 Al2O3막(300)은 도핑되지 않은 Al2O3막과 비슷한 누설 전류 차단 특성을 가지면서, 커패시터의 커패시턴스 감소는 최소화시킬 수 있다. 본 개시의 커패시터(1)는 누설 전류 감소층으로 도핑된 Al2O3막(300)을 포함할 수 있다. 이에 따라, 반도체 장치(11)의 안정성 및 신뢰성이 개선될 수 있다.
도 6은 예시적인 실시예에 따른 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1, 도 4, 및 도 5를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 6을 참조하면, 기판(1100), 게이트 구조체(1300), 층간 절연막(1400), 콘택(1500), 및 커패시터(2)를 포함하는 반도체 장치(12)가 제공될 수 있다. 기판(1100), 게이트 구조체(1300), 층간 절연막(1400), 및 콘택(1500)은 도 5를 참조하여 설명된 기판(1100), 게이트 구조체(1300), 층간 절연막(1400), 및 콘택(1500)과 실질적으로 동일할 수 있다.
층간 절연막(1400) 상에 커패시터(2)가 제공될 수 있다. 커패시터(2)는 하부 전극(100), 계면막(500), 상부 전극(400), 유전막(300), 및 도핑된 Al2O3막(300)을 포함할 수 있다. 하부 전극(100), 상부 전극(400), 유전막(300), 및 도핑된 Al2O3막(300)은 각각 도 1을 참조하여 설명된 하부 전극(100), 상부 전극(400), 유전막(300), 및 도핑된 Al2O3막(300)과 실질적으로 동일할 수 있다. 계면막(500)은 도 4를 참조하여 설명된 계면막(500)과 실질적으로 동일할 수 있다.
도핑된 Al2O3막(300)은 도핑되지 않은 Al2O3막과 비슷한 누설 전류 차단 특성을 가지면서, 커패시터의 커패시턴스 감소는 최소화시킬 수 있다. 본 개시의 커패시터(1)는 누설 전류 감소층으로 도핑된 Al2O3막(300)을 포함할 수 있다. 이에 따라, 반도체 장치(12)의 안정성 및 신뢰성이 개선될 수 있다.
도 7은 도 1의 커패시터의 제조 방법을 설명하기 위한 단면도이다. 도 8은 도 1의 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 기판(SU) 상에 하부 전극(100) 및 유전막(200)이 차례로 형성될 수 있다. 기판(SU)은 반도체 물질 패턴, 절연 물질 패턴, 및 전도성 물질 패턴을 포함할 수 있다. 예를 들어, 기판(SU)은 도 5 및 도 6의 기판(1100), 게이트 구조체(1300), 층간 절연막(1400), 및 콘택(1500)을 포함할 수 있다.
하부 전극(100)은 기판(SU) 상에 증착 공정에 의해 형성될 수 있다. 예를 들어, 하부 전극(100)을 형성하는 공정은 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD) 공정, 물리 기상 증착(Physical Vapor Deposition, 이하, PVD) 공정, 또는 원자층 증착(Atomic Layer Deposition, 이하 ALD) 공정을 포함할 수 있다. 하부 전극(100)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 하부 전극(100)은 TiN, MoN, CoN, TaN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다. 하부 전극(100)이 MM'N으로 표현되는 금속 질화물을 포함하는 경우의 하부 전극(100) 제조 방법은 상세히 후술된다.
유전막(200)은 하부 전극(100) 상에 증착될 수 있다. 예를 들어, 유전막(200)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 유전막(200)은 고유전율의 물질을 포함할 수 있다. 예를 들어, 유전막(200)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 유전막(200)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다.
도 8을 참조하면, 유전막(200) 상에 도핑되지 않은 Al2O3막(302)이 형성될 수 있다. 도핑되지 않은 Al2O3막(302)은 증착 공정에 의해 형성될 수 있다. 예를 들어, 도핑되지 않은 Al2O3막(302)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
도핑되지 않은 Al2O3막(302)의 형성 공정 동안 또는 도핑되지 않은 Al2O3막(302)의 형성 공정 종료 후, 열처리 공정(H)이 수행될 수 있다. 열처리 공정(H)에 의해 유전막(200) 내의 금속 원소가 도핑되지 않은 Al2O3막(302)으로 확산될 수 있다. 예를 들어, 유전막(200) 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나가 도핑되지 않은 Al2O3막(302)으로 확산될 수 있다. 열처리 공정(H)은 도핑되지 않은 Al2O3막(302)을 상기 확산된 금속 원소로 도핑하여, 도 1을 참조하여 설명된 도핑된 Al2O3막(300)을 형성할 수 있다. 다시 말해, 도핑된 Al2O3막(300)은 상기 확산된 금속 원소로 도핑될 수 있다. 다만, 도핑된 Al2O3막(300)을 형성하는 공정이 상기 개시에 한정되는 것은 아니다. 다른 예에서, Al2O3막을 구성하는 원소들(알루미늄(Al) 원소 및 산소(O) 원소)과 Al2O3막에 도핑될 것이 요구되는 원소(예를 들어, 하프늄(Hf) 및/또는 지르코늄(Zr))를 인-시츄(In-Situ) 상태에서 원자층 증착(Al) 공정으로 증착하는 것에 의해 도핑된 Al2O3막(300)이 형성될 수 있다. 도핑된 Al2O3막(300)은 한 종류의 도펀트(예를 들어, 도 1을 참조하여 설명된 제1 도펀트)를 포함할 수 있다.
도 1을 다시 참조하면, 도핑된 Al2O3막(300) 상에 상부 전극(400)이 형성될 수 있다. 상부 전극(400)은 증착 공정에 의해 형성될 수 있다. 예를 들어, 상부 전극(400)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상부 전극(400)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상부 전극(400)은 TiN, MoN, CoN, TaN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.
본 개시는 한 종류의 도펀트를 함유하는 도핑된 Al2O3막(300)을 포함하는 커패시터(1) 제조 방법을 제공할 수 있다.
도 9는 도 1의 커패시터의 제조 방법을 설명하기 위한 단면도이다. 설명의 간결함을 위해, 도 7 및 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 7을 참조하여 설명된 것과 실질적으로 동일한 공정에 의해 기판(SU) 상에 하부 전극(100) 및 유전막(200)이 형성될 수 있다. 도 9를 참조하면, 유전막(200) 상에 추가 산화막(200a)이 형성될 수 있다. 예를 들어, 추가 산화막(200a)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 추가 산화막(200a)은 고유전율의 물질을 포함할 수 있다. 예를 들어, 추가 산화막(200a)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되되 상기 유전막(200)에 포함되지 않는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 추가 산화막(200a)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다.
추가 산화막(200a) 상에 도핑되지 않은 Al2O3막(302)이 형성될 수 있다. 도핑되지 않은 Al2O3막(302)은 증착 공정에 의해 형성될 수 있다. 예를 들어, 도핑되지 않은 Al2O3막(302)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
도핑되지 않은 Al2O3막(302)의 형성 공정 동안 또는 도핑되지 않은 Al2O3막(302)의 형성 공정 종료 후, 열처리 공정(H)이 수행될 수 있다. 열처리 공정(H)에 의해 유전막(200) 내의 금속 원소 및 추가 산화막(200a) 내의 금속 원소가 도핑되지 않은 Al2O3막(302)으로 확산될 수 있다. 예를 들어, 유전막(200) 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나 및 추가 산화막(200a) 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나가 도핑되지 않은 Al2O3막(302)으로 확산될 수 있다. 열처리 공정(H)은 도핑되지 않은 Al2O3막(302)을 상기 확산된 금속 원소들로 도핑하여, 도 1을 참조하여 설명된 도핑된 Al2O3막(300)을 형성할 수 있다. 다만, 도핑된 Al2O3막(300)을 형성하는 공정이 상기 개시에 한정되는 것은 아니다. 다른 예에서, Al2O3막을 구성하는 원소들(알루미늄(Al) 원소 및 산소(O) 원소)과 Al2O3막에 도핑될 것이 요구되는 원소(예를 들어, 하프늄(Hf) 및/또는 지르코늄(Zr))를 인-시츄(In-Situ) 상태에서 원자층 증착(Al) 공정으로 증착하는 것에 의해 도핑된 Al2O3막(300)이 형성될 수 있다. 본 개시의 도핑된 Al2O3막(300)은 두 종류의 도펀트들(예를 들어, 도 1을 참조하여 설명된 제1 도펀트 및 제2 도펀트)를 포함할 수 있다. 다만, 도핑된 Al2O3막(300)이 두 종류의 도펀트들을 포함하는 것으로 한정되는 것은 아니다. 다른 예에서, 도핑된 Al2O3막(300)은 세 종류 이상의 도펀트들을 포함할 수 있다.
도 1을 다시 참조하면, 도핑된 Al2O3막(300) 상에 상부 전극(400)이 형성될 수 있다. 상부 전극(400)은 증착 공정에 의해 형성될 수 있다. 예를 들어, 상부 전극(400)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상부 전극(400)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상부 전극(400)은 TiN, MoN, CoN, TaN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다.
본 개시는 두 종류의 도펀트들을 함유하는 도핑된 Al2O3막(300)을 포함하는 커패시터(1) 제조 방법을 제공할 수 있다.
도 10은 MM'N으로 표현되는 금속 질화물을 포함하는 하부 전극의 제조 방법을 설명하기 위한 순서도이다. 도 11a는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11b는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11c는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11d는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11e는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11f는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11g는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다. 도 11h는 도 10의 하부 전극의 제조 방법을 설명하기 위한 개념도이다.
도 10, 도 11a, 및 도 11b를 참조하면, 기판(SU)이 준비될 수 있다.(S100) 기판(SU)은 하부 전극을 형성할 타겟 면을 가질 수 있다. 기판(SU)은 반도체 물질 패턴, 절연 물질 패턴, 및 전도성 물질 패턴을 포함할 수 있다. 예를 들어, 기판(SU)은 도 5 및 도 6의 기판(1100), 게이트 구조체(1300), 층간 절연막(1400), 및 콘택(1500)을 포함할 수 있다.
기판(SU)이 반응 챔버 내에 배치된 후, 반응 챔버에 금속 유기 리간드를 포함하는 제1소스가 공급될 수 있다.(S110) 금속 유기 리간드는 금속 원소 M, 유기 리간드 R로 이루어지는 MRx로 표현될 수 있다. x는 0<x≤6일 수 있다. M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중 어느 하나일 수 있다. R은 C1-C10 알킬기, C2-C10 알케닐기, 카르보닐기(C=O), 할라이드, C6-C10 아릴기, C6-C10 사이클로알킬기, C6-C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1-C10 알킬기임), C1-C10 알콕시기, C1-C10 아미디네이트(amidinate), C1-C10 알킬아미드(alkylamides), C1-C10 알킬이미드(alkylimides), -N(Q)(Q')(Q 및 Q'은 서로 독립적으로 C1-C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1-C10 알킬기임) 또는 C1-C10 β-디케토네이트(β-diketonates) 중 적어도 어느 하나일 수 있다.
제1소스를 공급하는 공정으로 원자층 증착(ALD) 공정을 사용할 수 있다. 원자층 증착(ALD) 공정은 100℃~500℃의 온도에서 행해질 수 있다. 공정 온도는 금속 유기 리간드의 열 안정성에 따라 설정될 수 있다. 낮은 열 안정성을 갖는 금속 유기 리간드는 고온에서 분해될 수 있으므로, 낮은 열 안정성을 갖는 금속 유기 리간드에 대한 원자층 증착(ALD) 공정은 약 400℃ 이하의 온도에서 수행될 수 있다.
반응 챔버에 제공되는 금속 유기 리간드 중 기판(SU)에 흡착되지 않은 유기 리간드는 퍼징(purging)에 의해 제거될 수 있다.(S120) 퍼징은 반응에 참여하지 않은 유기 리간드, 또는 반응 참여 후의 부산물인 유기 리간드를 반응 챔버 외부로 배출시키는 공정이다. 퍼징에는 Ar, He, Ne 등의 불활성 가스 또는 N2 가스를 이용할 수 있다.
도 11b에 도시된 바와 같이, 기판(SU) 상에 금속 유기 리간드가 흡착된다.
도 11a 및 도 11b의 과정은 다음 화학식으로 예시될 수 있다.
xMR4 → xMR4-a + x*aR (1)
xMR4-a + x*aR → xMR4-a (2)
식 (2)는 퍼징에 의해 잔류 리간드 성분이 제거됨을 나타낸다.
다음, 추가적인 MRx 소스 공급이 필요한지가 제어 장치(미도시)에 의해 판단되고(S130), 필요한 경우 S110, S120의 단계가 반복될 수 있다.
도 10, 도 11c, 도 11d, 및 도 11e를 참조하면, 할로겐 화합물을 포함하는 제2소스가 반응 챔버에 공급될 수 있다.(S140) 제2소스를 공급하는 공정으로 원자층 증착(ALD) 공정이 사용될 수 있다. 원자층 증착(ALD) 공정은 100℃~500℃의 온도에서 행해질 수 있다. 공정 온도는 기판(SU)에 흡착된 금속 유기 리간드의 열 안정성을 고려하여 설정될 수 있다. 낮은 열 안정성을 갖는 금속 유기 리간드는 고온에서 분해될 수 있으므로, 할로겐 화합물에 대한 원자층 증착(ALD) 공정은 약 400℃ 이하의 온도에서 수행될 수 있다.
할로겐 화합물은 할로겐 원소 A를 포함하는 M'Ay(y는 0보다 큰 실수)로 표현될 수 있다. A는 F, Cl, Br, I 중 적어도 하나를 포함할 수 있다. y는 0<y≤6의 범위일 수 있다. M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중 어느 하나일 수 있다.
다음, 할로겐 화합물과 반응하지 않은 유기 리간드가 퍼징에 의해 제거될 수 있다.(S150). 퍼징에는 Ar, He, Ne 등의 불활성 가스 또는 N2 가스를 이용할 수 있다. 이 단계에서 반응에 참여하지 않은 할로겐 화합물 및 반응 부산물이 함께 제거될 수 있다.
할로겐 화합물을 포함하는 제2소스의 공급(S140) 및 퍼징(150) 단계는 도 11c 내지 도 11e로 도시되며, 다음 화학식으로 표현될 수 있다.
yM'Cl4 → yM'Cl4-b+ y*bCl (3)
xMR4-a+ yM'Cl4-b+ y*bCl
→ xMCl4-a + y M'Cl4-b + x*(4-a)R + ((y*b-x*(4-a))/2)Cl2 (4)
xMCl4-a + yM'Cl4-b + x*(4-a)R + ((y*b-x*(4-a))/2)Cl2
→ xMCl4-a + yM'Cl4-b (5)
위 식에서 할로겐 원소 A로 Cl이 예시되었고, 식(5)는 퍼징에 의해 잔류 리간드 성분 및 반응 부산물이 제거됨을 나타낸다.
도 11e에 도시된 바와 같이, 제1소스에 의해 공급된 M과, 제2소스에 의해 공급된 M'이 할로겐 원소(A)와 결합한 상태로 기판(SU) 상에 흡착되어 있다.
다음, 추가적인 M'Ay 소스 공급이 필요한지를 판단하고(S360), 필요에 따라 S340, S350의 단계가 반복될 수 있다.
도 10, 도 11f, 도 11g, 및 도 11h를 참조하면, 반응 챔버에 질화제(nitridant)가 공급될 수 있다.(S170) 질화제를 공급하는 공정으로 원자층 증착(ALD) 공정이 사용될 수 있으며, 100℃~500℃의 온도에서 행해질 수 있다. 질화제는 질소 원소를 포함하는 반응 가스로서, NH3, N2H2, N3H, 또는 N2H4 중 적어도 하나를 포함할 수 있다. 질화제는 할로겐 원소(A)와 결합한 M 및 할로겐 원소(A)와 결합한 M'과 반응하며, 기판(SU) 상에는 금속 질화막, MM'N이 형성된다. 할로겐 원소를 포함하는 반응 부산물은 공정 온도에 의해 대부분 기화된다.
질화제 공급 및 질화제에 의한 반응은 도 11f 내지 도 11h에 도시되고 있으며, 다음 화학식으로 표현될 수 있다.
　xMCl4-a + yM'Cl4-b + zNHc
→ MxM'yNz + (z*c)HCl + ((x*(4-a)+y*(4-b)-z*c)/2)Cl2 (6)
금속 질화막(101)이 원하는 두께로 형성되었는지 확인하고, 필요에 따라 S110~S170 단계가 반복될 수 있다.(S180) 금속 질화막(101)은 위에서 설명된 하부 전극(100)일 수 있다.
일 예에서, 챔버에 질화제를 공급하는 단계(S170) 이후에, 할로겐 화합물 중 반응 부산물로 남은 할로겐 원소를 제거하기 위한 열처리가 추가적으로 수행될 수도 있다. 열처리 온도는 약 200℃~1000℃가 될 수 있다.
이러한 단계에 따라 형성된 금속 질화막(101)은 MM'N 이외의 불순물 함량이 매우 낮다. MM'N 형성에 사용된 소스에 포함되었던 유기 리간드들이 거의 모두 제거되었기 때문에, 금속 질화막(101)에는 탄소 불순물이 거의 없다. 이는 화학식 (1) 내지 (6)의 과정에서 나타나는 바와 같다. 이러한 과정에 따라 형성된 금속 질화막(101)에 포함된 탄소 불순물은 약 1%이하일 수 있다. 이와 달리, 기존의 방법에서는 리간드나 반응 부산물이 잔류할 수 밖에 없다. 불순물 함량이 높아질수록 높은 비저항을 나타내게 되며 전극으로 기능하기에 적합하지 않다. 불순물 함량에 따라 금속 질화막의 비저항값은 수백배에 이르는 범위에서 변할 수 있다. 실시예의 방법에 따라 제조되어 불순물이 거의 없는 금속 질화막 MM'N은 낮은 비저항값을 나타낼 수 있고, 우수한 전극 재질로 사용될 수 있다. 일 예에서, 금속 질화막(101)은 도 1, 도 4, 도 5, 도 6, 도 7, 도8, 및 도 9에 도시된 하부 전극(100)일 수 있다.
본 개시에 따른 금속 질화물을 포함하는 하부 전극 제조방법은 금속 유기 리간드와 질화제를 직접적으로 반응시키는 단계를 포함하지 않으며 이에 따라 보다 양호한 품질을 갖는 금속 질화물을 포함하는 하부 전극이 형성될 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
1, 2: 캐퍼시터 11, 12: 반도체 장치
100: 하부 전극 200: 유전막
300: 도핑된 Al2O3막 400: 상부 전극
500: 계면막

Claims (40)

  1. 하부 전극;
    상기 하부 전극 상에 제공되는 상부 전극;
    상기 하부 전극과 상기 상부 전극 사이에 제공되는 유전막; 및
    상기 상부 전극과 상기 유전막 사이에 제공되는 도핑된 Al2O3막;을 포함하되,
    상기 도핑된 Al2O3막은 제1 도펀트를 포함하며,
    상기 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 커패시터.
  2. 제 1 항에 있어서,
    상기 제1 도펀트는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나인 커패시터.
  3. 제 1 항에 있어서,
    상기 도핑된 Al2O3막은 상기 제1 도펀트를 50 at% 미만 함유하는 커패시터.
  4. 제 1 항에 있어서,
    상기 도핑된 Al2O3막은 상기 제1 도펀트와 다른 제2 도펀트를 더 포함하며,
    상기 제2 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 커패시터.
  5. 제 4 항에 있어서,
    상기 제2 도펀트는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나인 커패시터.
  6. 제 4 항에 있어서,
    상기 도핑된 Al2O3막 내에서 상기 제1 도펀트 및 상기 제2 도펀트의 총 함유량은 50 at% 미만인 커패시터.
  7. 제 1 항에 있어서,
    상기 하부 전극과 상기 유전막은 서로 직접 접하는 커패시터.
  8. 제 1 항에 있어서,
    상기 하부 전극과 상기 유전막 사이에 제공되는 계면막;을 더 포함하되,
    상기 계면막은 상기 하부 전극에 포함되는 금속 원소를 함유하는 산화물을 포함하는 커패시터.
  9. 제 8 항에 있어서,
    상기 하부 전극은 MM'N으로 표현되는 금속 질화물을 포함하고,
    상기 계면막은 MM'ON으로 표현되는 금속 질산화물을 포함하되,
    상기 M은 금속 원소이고, 상기 M'은 상기 M과 다른 원소이고, 상기 N은 질소, 상기 O는 산소인 커패시터.
  10. 제 9 항에 있어서,
    상기 하부 전극은 1% 이하의 탄소 불순물을 함유하는 커패시터.
  11. 제 9 항에 있어서,
    상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나인 커패시터.
  12. 제 9 항에 있어서,
    상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나인 커패시터.
  13. 제 9 항에 있어서,
    상기 금속 질화물의 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4인 커패시터.
  14. 제 1 항에 있어서,
    상기 유전막의 두께는 5 나노미터 미만이고,
    상기 도핑된 Al2O3막의 두께는 2 나노미터 미만인 커패시터.
  15. 제 1 항에 있어서,
    상기 상부 전극은 상기 도핑된 Al2O3막의 상면에 직접 접하고,
    상기 유전막은 상기 도핑된 Al2O3막의 바닥면에 직접 접하는 커패시터.
  16. 제 1 항에 있어서,
    상기 상부 전극은 TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함하는 커패시터.
  17. 기판;
    상기 기판 상에 제공되는 게이트 구조체;
    상기 기판의 상부에 제공되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및
    상기 기판 상에 제공되는 커패시터;를 포함하되,
    상기 커패시터는:
    상기 제1 소스/드레인 영역에 전기적으로 연결되는 하부 전극;
    상기 하부 전극 상에 제공되는 상부 전극;
    상기 하부 전극과 상기 상부 전극 사이에 제공되는 유전막; 및
    상기 상부 전극과 상기 유전막 사이에 제공되는 도핑된 Al2O3막;을 포함하되,
    상기 도핑된 Al2O3막은 제1 도펀트를 포함하며,
    상기 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 도핑된 Al2O3막은 상기 제1 도펀트와 다른 제2 도펀트를 더 포함하며,
    상기 제2 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제1 도펀트 및 상기 제2 도펀트의 각각은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 어느 하나인 반도체 장치.
  20. 제 18 항에 있어서,
    상기 도핑된 Al2O3막은 상기 제1 도펀트 및 상기 제2 도펀트를 50 at% 미만 함유하는 반도체 장치.
  21. 제 17 항에 있어서,
    상기 하부 전극은 MM'N으로 표현되는 금속 질화물을 포함하고,
    상기 M은 금속 원소이고, 상기 M'은 상기 M과 다른 원소이고, 상기 N은 질소, 상기 O는 산소인 반도체 장치.
  22. 제 21 항에 있어서,
    상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나이고,
    상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나인 반도체 장치.
  23. 제 21 항에 있어서,
    상기 금속 질화물의 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4인 반도체 장치.
  24. 제 17 항에 있어서,
    상기 상부 전극은 상기 도핑된 Al2O3막의 상면에 직접 접하고,
    상기 유전막은 상기 도핑된 Al2O3막의 바닥면에 직접 접하는 반도체 장치.
  25. 하부 전극을 형성하는 것;
    상기 하부 전극 상에 유전막을 형성하는 것;
    상기 유전막 상에 도핑된 Al2O3막을 형성하는 것; 및
    상기 도핑된 Al2O3막 상에 상부 전극을 형성하는 것;을 포함하되,
    상기 도핑된 Al2O3막은 제1 도펀트를 포함하며,
    상기 제1 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 커패시터 제조 방법.
  26. 제 25 항에 있어서,
    상기 도핑된 Al2O3막을 형성하는 것은:
    상기 유전막 상에 Al2O3막을 형성하는 것; 및
    상기 유전막 및 상기 Al2O3막을 열처리하는 것;을 포함하되,
    상기 유전막은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 어느 하나의 산화물을 포함하고,
    상기 열처리 공정에 의해 상기 유전막 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 어느 하나는 상기 Al2O3막 내로 주입되고,
    상기 제1 도펀트는 상기 유전막으로부터 상기 Al2O3막 내로 주입되는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 어느 하나인 커패시터 제조 방법.
  27. 제 25 항에 있어서,
    상기 도핑된 Al2O3막을 형성하는 것은:
    상기 유전막 상에 Al 원소, O 원소, 및 상기 제1 도펀트와 동일한 원소를 인-시츄(In-Situ) 공정으로 증착하는 것;을 포함하되,
    상기 제1 도펀트와 동일한 원소는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 어느 하나인 커패시터 제조 방법.
  28. 제 25 항에 있어서,
    상기 도핑된 Al2O3막은 상기 제1 도펀트와 다른 제2 도펀트를 더 포함하며,
    상기 제2 도펀트와 동일한 원소를 포함하는 산화물은 Al2O3보다 높은 유전율을 갖는 커패시터 제조 방법.
  29. 제 28 항에 있어서,
    상기 도핑된 Al2O3막을 형성하는 것은:
    상기 유전막에 추가 산화막을 형성하는 것;
    상기 추가 산화막 상에 Al2O3막을 형성하는 것; 및
    상기 유전막, 상기 추가 산화막, 및 상기 Al2O3막을 열처리하는 것;을 포함하되,
    상기 유전막 및 상기 추가 산화막은 각각 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 서로 다른 두 원소들을 함유하는 산화물들을 포함하고,
    상기 열처리 공정에 의해 상기 유전막 및 상기 추가 산화막 내의 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 두 원소들은 상기 Al2O3막 내로 주입되고,
    상기 제1 도펀트 및 상기 제2 도펀트는 각각 상기 Al2O3막 내로 주입되는 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택된 상기 두 원소들인 커패시터 제조 방법.
  30. 제 28 항에 있어서,
    상기 도핑된 Al2O3막은 상기 제1 도펀트 및 상기 제2 도펀트를 50 at% 미만 함유하는 커패시터 제조 방법.
  31. 제 25 항에 있어서,
    상기 하부 전극을 형성하는 것은:
    반응 챔버 내에 기판을 배치하고, 상기 반응 챔버에 금속 유기 리간드를 포함하는 제1 소스를 공급하는 단계;
    상기 제1 소스 중 상기 기판 상에 흡착되지 않은 유기 리간드를 제거하는 1차 퍼징(purging) 단계;
    상기 반응 챔버에 할로겐 화합물을 포함하는 제2 소스를 공급하는 단계:
    상기 제2 소스와 반응하지 않은 유기 리간드를 제거하는 2차 퍼징(purging) 단계; 및
    상기 반응 챔버에 질화제(nitridant)를 공급하는 단계;를 포함하는 커패시터 제조 방법.
  32. 제 31 항에 있어서,
    상기 금속 유기 리간드는 금속 원소 M, 유기 리간드 R로 이루어지는 MRx이며, x는 0 < x ≤ 6 의 범위인 커패시터 제조 방법.
  33. 제 32 항에 있어서,
    상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나인 커패시터 제조 방법.
  34. 제 32 항에 있어서,
    상기 R은 C1-C10 알킬기, C2-C10 알케닐기, 카르보닐기(C=O), 할라이드, C6-C10 아릴기, C6-C10 사이클로알킬기, C6-C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1-C10 알킬기임), C1-C10 알콕시기, C1-C10 아미디네이트(amidinate), C1-C10 알킬아미드(Alkylamides), C1-C10 알킬이미드(Alkylimides), -N(Q)(Q’)(Q 및 Q’은 서로 독립적으로 C1-C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1-C10 알킬기임) 또는 C1-C10 β-디케토네이트(β-diketonates) 중 적어도 하나의 리간드를 포함하는 커패시터 제조 방법.
  35. 제 31 항에 있어서,
    상기 할로겐 화합물은 할로겐 원소 A를 포함하는 M'Ay(y는 0보다 큰 실수)로 표현되며,
    상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 어느 하나인 커패시터 제조 방법.
  36. 제 35 항에 있어서,
    상기 A는 F, Cl, Br, I 중 적어도 하나를 포함하며, y는 0<y≤6의 범위인 커패시터 제조 방법.
  37. 제 31 항에 있어서,
    상기 제1 소스를 공급하는 단계, 상기 제2 소스를 공급하는 단계, 및 상기 질화제를 공급하는 단계는 AlD(atomic layer deposition) 공정을 사용하는 커패시터 제조 방법.
  38. 제 31 항에 있어서,
    상기 질화제는 NH3, N2H2, N3H, 또는 N2H4 중 적어도 하나를 포함하는 커패시터 제조 방법.
  39. 제 31 항에 있어서,
    상기 할로겐 화합물 중 반응 부산물로 남은 할로겐 원소를 제거하기 위한 열처리 단계;를 더 포함하는 커패시터 제조 방법.
  40. 제 31 항에 있어서,
    상기 하부 전극은 1% 이하의 탄소 불순물을 포함하는 커패시터 제조 방법.
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