KR20100078264A - Ｍｉｍ 캐패시터의 제조방법 - Google Patents
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Abstract
본 발명은 누설전류를 감소시킬 수 있는 MIM 캐패시터의 제조방법에 관한 것으로,
본 발명의 실시 예에 따른 MIM 캐패시터의 제조방법은 반도체 기판 상에 하부 전극을 형성하는 단계와, 상기 하부 전극 상에 제 1 산화알루미늄층, 하프늄다이옥사이드층 및 제 2 산화알루미늄층이 차례로 적층된 구조의 하프늄-알루미늄 산화막을 형성하는 단계와, 상기 하프늄-알루미늄 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
MIM 캐패시터, Hf-Al 산화막
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 누설전류를 감소시킬 수 있는 MIM 캐패시터의 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(Capacitor)가 로직 회로와 함께 집적화된 반도체 소자가 연구 개발되어 제품으로 사용되고 있다. CMOS(Complementary Metal Oxide Silicon) 로직에서 사용되는 아날로그 캐패시터는 피아이피(Polysilicon Insulator Polysilicon, PIP) 또는 엠아이엠(Metal-Insulator-Metal, MIM) 형태가 주로 사용된다.
이러한 PIP 또는 MIM 캐패시터는 MOS형 캐패시터나 정션(Junction) 캐패시터와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 일반적으로 캐패시터가 PIP 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘(Polysilicon)으로 사용하기 때문에 상부 전극 및 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연 산화막이 형성되어서 이에 따라, 전체 정전용량(Capasitance)이 낮아진다. 또한, 폴리 실리콘(Poly Silicon)층에 형성되는 공핍층(Depletion region)으로 인하여 정전용량이 낮아지게 되는 문제점이 있다. 따라서 PIP 캐패시터는 고속 및 고주파 동작에 적합하지 않다.
이를 해결하기 위해 상부 전극 및 하부 전극을 모두 금속층으로 형성하는 MIM(Metal/Insulator/Metal) 캐패시터가 적용되었다. MIM 캐패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시터가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.
일반적으로 MIM 캐패시터는 비아 홀(Via hole)에서 형성되는 형태에서 금속 탑 플레이트 형태로 이루어지고 있으며, 디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.
하지만, 일반적인 MIM 캐패시터의 제조방법은 BEOL(Back End Of Layer) 공정시 높은 온도에 의해 결정화(Crystallization)되어지고 이로 인해 높은 누설전류(leakage current)가 발생하게 되는 문제점이 있다.
따라서, 본 발명은 누설전류를 감소시킬 수 있는 MIM 캐패시터의 제조방법을 제공하는 데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 MIM 캐패시터의 제조방법은 반도체 기판 상에 하부 전극을 형성하는 단계와, 상기 하부 전극 상에 제 1 산화알루미늄층, 하프늄다이옥사이드층 및 제 2 산화알루미늄층이 차례로 적층된 구조의 하프늄-알루미늄 산화막을 형성하는 단계와, 상기 하프늄-알루미늄 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명에 의한 MIM 캐패시터의 제조방법은 종래에 비하여 공정을 단순화시킬 수 있으며, 하부전극과 상부전극 사이에 하프늄-알루미늄 산화막을 형성하여 누설전류의 패스 경로, 즉 핀홀(Pinhole)의 미스매치 극대화를 통하여 누설전류를 현저히 감소시킬 수 있다. 또한, 종래의 캐패시터 유전층을 대체할 수 있는 고밀도 캐패시터를 형성할 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 MIM 캐패시터의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명에 따른 MIM 캐패시터의 제조방법을 나타내는 도면이다.
도 1a 내지 1e에서는 전체 MIM 캐패시터 반도체 소자 중 본 발명과 관련된 영역만을 도시하였다. 이외의 영역은 일반적인 MIM 캐패시터와 동일한 구성을 가지므로 도시를 생략하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 스퍼터링(sputtering) 방법에 의해 제 1 금속막(미도시), 하부전극(lower metal)(104) 및 제 2 금속막(미도시)을 차례대로 형성한다.
여기서, 하부전극(104)은 MIM(Metal-Insulator-Metal) 구조에서의 하부전극 역할을 하는 금속층을 가르키는 것으로, 저항이 낮으며 전기 신호를 전달할 수 있는 알루미늄 계열의 금속층으로 형성되고, 제 1 금속막은 Ti/TiN막으로 구성된다.
제 1 금속막의 Ti막은 반도체 기판(100)과 하부전극(104)간의 접착력을 강화시키는 역할을 하고, TiN막은 하부전극(104)의 알루미늄 성분이 반도체 기판(104)의 하부로 확산되는 것을 방지하기 위한 확산 방지층의 역할을 한다.
또한, 제 2 금속막 또한 제 1 금속막과 동일하게 Ti/TiN막으로 구성되며, 여기서 Ti막 역시 접착력을 강화시키는 역할을 하며, TiN막은 후속 공정에서 포토레지스트를 도포하고 패터닝할 경우 빛을 흡수함으로써 포토레지스트로부터 빛이 반사되는 것을 방지시키는 역할을 한다.
이어서, 도 1b에 도시된 바와 같이, 제 2 금속막 상에 알루미늄(Al)를 O2 분위기에서 스퍼터링(Sputtering) 방법으로 증착하여 제 1 산화알루미늄층(Al2O3)(108a)을 형성한다.
이후, 도 1c에 도시된 바와 같이, 제 1 산화알루미늄층(108a) 상에 점진적으로 하프늄(hafnium: Hf) 비율을 증가시키며 알루미늄의 비율을 감소시켜 하프늄다이옥사이드층(HfO2)(110)을 형성한다. 이때, 하프늄의 비율 증가와 알루미늄의 비율 감소는 하프늄다이옥사이드층(110)만이 증착될때까지 실시하므로, 하프늄다이옥사이드층(110)과 제 1 산화알루미늄층(108a) 사이에는 그 하프늄 비율과 알루미늄 비율이 변화하는 과정의 제 1 변화산화층(109a)이 형성된다. 즉, 제 1 변화산화층(109a)을 거쳐서 하프늄다이옥사이드층(110)만이 층착되는 비율까지 하프늄의 비율은 증가시키며, 알루미늄의 비율은 감소시킨다.
다음으로, 도 1d에 도시된 바와 같이, 하프늄다이옥사이드층(110)을 형성한 후에, 하프늄다이옥사이드층(110) 상에서부터는 제 2 산화알루미늄층(Al2O3)(108b)만이 형성될때까지 하프늄의 비율을 감소시키며 알루미늄의 비율을 증가시켜, 그 하프늄 비율과 알루미늄 비율이 변화하는 과정의 제 2 변화산화층(109b)을 거쳐서 제 2 산화알루미늄층(108b)을 형성한다.
이로써, 제 1 산화알루미늄층(108a), 제 1 변화산화층(109a), 하프늄다이옥사이드층(110), 제 2 변화산화층(109b), 제 2 산화알루미늄층(108b)가 차례로 적층된 구조의 하프늄-알루미늄 산화막(Hf-Al Oxide)(120)을 형성할 수 있다. 이때, 하프늄-알루미늄 산화막(120)은 그 두께가 5~15nm인 것이 바람직하며, 하프늄다이옥사이드층(110)의 두께는 제 1 산화알루미늄층(108a) 및 제 2 산화알루미늄층(108b)의 두께의 1~2.5배로 형성하는 것이 바람직하다.
이후, 도 1e에 도시된 바와 같이, 상기 결과물 상에 스퍼터링 공정에 의해 상부전극(130)을 형성한다. 여기서, 상부전극(130)은 MIM 구조에서의 상부전극 역할을 하는 금속층을 가르키는 것으로, 티타늄(Titanium) 계열의 금속층으로 형성된다.
이 후, 비아홀 및 도전플러그 등을 형성하는 공지된 후속 공정을 실시하여 MIM 캐패시터 구조의 반도체 소자를 완성한다.
따라서, 본 발명에 따른 MIM 캐패시터는 종래에 비하여 공정을 단순화시킬 수 있으며, 하부전극과 상부전극 사이에 하프늄-알루미늄 산화막을 형성하여 누설전류의 패스 경로, 즉 핀홀(Pinhole)의 미스매치 극대화를 통하여 누설전류를 현저히 감소시킬 수 있다. 또한, 종래의 캐패시터 유전층을 대체할 수 있는 고밀도 캐패시터를 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 1e는 본 발명에 따른 MIM 캐패시터의 제조방법을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 102: 제 1 금속막
104: 하부전극 106: 제 2 금속막
108a: 제 1 산화알루미늄층 108b: 제 2 산화알루미늄층
109a: 제 1 변화산화막 109b: 제 2 변화산화막
110: 하프늄다이옥사이드층 120: 하프늄-알루미늄 산화막
130: 상부전극
Claims (8)
- 반도체 기판 상에 하부 전극을 형성하는 단계와,상기 하부 전극 상에 제 1 산화알루미늄층, 하프늄다이옥사이드층 및 제 2 산화알루미늄층이 차례로 적층된 구조의 하프늄-알루미늄 산화막을 형성하는 단계와,상기 하프늄-알루미늄 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 1항에 있어서,상기 하부 전극 상에 제 1 산화알루미늄층, 하프늄다이옥사이드층 및 제 2 산화알루미늄층이 차례로 적층된 구조의 하프늄-알루미늄 산화막을 형성하는 단계는상기 하부 전극 상에 알루미늄을 O2 분위기에서 스퍼터링 방법으로 증착하여 제 1 산화알루미늄층을 형성하는 단계와,상기 제 1 산화알루미늄층 상에 하프늄의 비율을 증가시키고, 알루미늄의 비율을 감소시키는 스퍼터링 방법으로 하프늄다이옥사이드층을 형성하는 단계와,상기 하프늄다이옥사이드층 상에 하프늄의 비율을 감소시키고, 알루미늄의 비율을 증가시키는 스퍼터링 방법으로 제 2 산화알루미늄층을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 2항에 있어서,상기 하프늄다이옥사이드층을 형성하는 단계는상기 하프늄다이옥사이드층이 형성될 때까지 상기 하프늄의 비율을 증가시키고, 상기 알루미늄 비율을 감소시키는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 3항에 있어서,상기 하프늄다이옥사이드층이 형성될 때까지 상기 하프늄의 비율을 증가시키고, 상기 알루미늄 비율을 감소시키는 과정에서 상기 제 1 산화알루미늄층과 상기 하프늄다이옥사이드층 사이에 제 1 변화산화막이 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 2항에 있어서,상기 제 2 산화알루미늄층을 형성하는 단계는상기 제 2 산화알루미늄층이 형성될 때까지 상기 하프늄의 비율을 감소시키고, 상기 알루미늄 비율을 증가시키는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 5항에 있어서,상기 제 2 산화알루미늄층이 형성될 때까지 상기 하프늄의 비율을 감소시키고, 상기 알루미늄 비율을 증가시키는 과정에서 상기 하프늄다이옥사이드층과 상기 제 2 산화알루미늄층 사이에 제 2 변화산화막이 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 1항에 있어서,상기 하프늄-알루미늄 산화막의 두께는 5~15nm인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 1항에 있어서,상기 하프늄다이옥사이드층의 두께는 상기 제 1 산화알루미늄층 또는 상기 제 2 산화알루미늄층의 두께보다 1~2.5배의 두께인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
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2008
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