CN116469875A - 电容器、包括电容器的半导体器件和制造电容器的方法 - Google Patents

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CN116469875A CN202310080671.2A CN202310080671A CN116469875A CN 116469875 A CN116469875 A CN 116469875A CN 202310080671 A CN202310080671 A CN 202310080671A CN 116469875 A CN116469875 A CN 116469875A
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宋政奎
曹恩爱
金容诚
朴报恩
N·韩
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Abstract

本发明涉及电容器、包括电容器的半导体器件和制造电容器的方法。电容器包括下部电极、上部电极、在所述下部电极和所述上部电极之间的电介质膜、以及在所述上部电极和所述电介质膜之间的漏电流减小膜。所述漏电流减小膜包括经掺杂的AlZrO膜，其中所述经掺杂的AlZrO膜中含有的掺杂剂的离子半径大于或等于约130皮米(pm)。

Description

电容器、包括电容器的半导体器件和制造电容器的方法
对相关申请的交叉引用
本申请基于在韩国知识产权局于2022年1月19日提交的韩国专利申请No.10-2022-0008030和于2022年12月22日提交的韩国专利申请No.10-2022-0182169并且要求其优先权，将其公开内容全部通过引用引入本文中。
技术领域
本公开内容涉及电容器、半导体器件、和制造所述电容器的方法。
背景技术
随着集成电路器件的小型化，可用于电容器的空间也减小。电容器包括上部电极和下部电极以及在其间的电介质膜(介电膜)，并且为了让电容器显示出高电容，使用高介电常数(高电容率)电介质材料。在电容器中可流动漏电流。为了适应对更小电容器的需求，需要在使电容器中流动的漏电流减小的同时使电容减少量最小化的技术。
发明内容
提供具有出色的漏电流阻挡特性和高电容的电容器。
提供包括具有出色的漏电流阻挡特性和高电容的电容器的半导体器件。
提供制造具有出色的漏电流阻挡特性和高电容的电容器的方法。
然而，待实现的目标不限于以上公开内容。
另外的方面将部分地在随后的描述中阐明，并且部分地将从该描述明晰，或者可通过本公开内容的所呈现的实施方式的实践而获悉。
根据一种实施方式的方面，电容器包括：下部电极；上部电极；在所述下部电极和所述上部电极之间的电介质膜；以及在所述上部电极和所述电介质膜之间的漏电流减小膜，所述漏电流减小膜包括经掺杂的AlZrO膜，和其中所述经掺杂的AlZrO膜中包括的掺杂剂的离子半径大于或等于约130皮米(pm)。
所述漏电流减小膜可以所述漏电流减小膜中包括的金属原子的约75原子％或更多包括锆(Zr)。
所述掺杂剂可包括选自如下之中的至少一种：钾(K)、铷(Rb)、铯(Cs)、锶(Sr)、钡(Ba)、钕(Nd)、钐(Sm)、铕(Eu)、钫(Fr)、或镭(Ra)。
所述电容器可进一步包括在所述下部电极和所述电介质膜之间的下部界面膜，其中所述下部界面膜包括表示为MM'ON、M'O、或M'ON的材料。M可包括如下的至少一种：铍(Be)、硼(B)、钠(Na)、镁(Mg)、铝(Al)、硅(Si)、钾(K)、钙(Ca)、钪(Sc)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、铜(Cu)、锌(Zn)、镓(Ga)、锗(Ge)、铷(Rb)、锶(Sr)、钇(Y)、锆(Zr)、铌(Nb)、钼(Mo)、锝(Tc)、钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、镉(Cd)、铟(In)、锡(Sn)、锑(Sb)、碲(Te)、铯(Cs)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)、铪(Hf)、钽(Ta)、钨(W)、铼(Re)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)、汞(Hg)、铊(Tl)、铅(Pb)、铋(Bi)、钋(Po)、钫(Fr)、镭(Ra)、锕(Ac)、钍(Th)、镤(Pa)、或铀(U)，和M'可包括如下的至少一种：氢(H)、锂(Li)、Be、B、N、O、Na、Mg、Al、Si、磷(P)、硫(S)、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、砷(As)、硒(Se)、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
所述电容器可进一步包括在所述漏电流减小膜和所述上部电极之间的上部界面膜，其中所述上部界面膜包括表示为M'O和M'ON的材料。
所述电介质膜和所述漏电流减小膜的总厚度可为约20埃-约/>
所述电介质膜的厚度可为所述漏电流减小膜的厚度的约一点五(1.5)倍。
所述漏电流减小膜可以所述漏电流减小膜中包括的金属原子的约25％或更少包括所述掺杂剂和Al。
所述经掺杂的AlZrO可由(L1)nAlxZryO(0.5n+1.5x+2y)、(L2)mAlxZryO(m+1.5x+2y)或(L1)n(L2)m AlxZryO(0.5n+m+1.5x+2y)表示，其中L1为K、Rb、Cs和Fr之一，L2为Sr、Ba和Ra之一，其中x、y、n和m分别表示所述经掺杂的AlZrO中的金属原子的原子百分比，和其中0<(n+x)≤0.25，0<(m+x)≤0.25，0<(n+m+x)≤0.25和0.75≤y<1。
所述电介质膜可包括如下的至少一种：HfO2、ZrO2、CeO2、La2O3、Ta2O3、或TiO2。所述下部电极可包括1％或更少的碳含量。
所述下部电极和所述上部电极各自可包括如下的至少一种：TiN、MoN、CoN、TaN、W、Ru、RuO2、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)、或其组合。
根据一种实施方式的方面，制造电容器的方法包括：形成下部电极；在所述下部电极上形成电介质膜；在所述电介质膜上形成漏电流减小膜，所述漏电流减小膜包括经掺杂的AlZrO膜；和在所述漏电流减小膜上形成上部电极，其中所述经掺杂的AlZrO膜中含有的掺杂剂的离子半径大于或等于约130皮米(pm)。
所述漏电流减小膜的形成可包括：在所述电介质膜上形成下部Al2O3膜、掺杂剂膜、ZrO2膜、和上部Al2O3膜，和热处理所述电介质膜、所述下部Al2O3膜、所述掺杂剂膜、所述ZrO2膜、和所述上部Al2O3膜，和其中所述掺杂剂膜可包括包含所述掺杂剂的氧化物膜。
所述下部Al2O3膜形成至约1-约3埃的厚度，所述掺杂剂膜形成至约1-约/>的厚度，所述ZrO2膜形成至约20-约/>的厚度，和所述上部Al2O3膜形成至约1-约/>的厚度。
所述漏电流减小膜可以所述漏电流减小膜中包括的金属原子的约75原子％或更多包括Zr。
所述掺杂剂可包括选自如下之中的至少一种：K、Rb、K、Rb、Cs、Sr、Ba、Nd、Sm、Eu、Fr、和Ra。
所述方法可进一步包括形成在所述下部电极和所述电介质膜之间提供的下部界面膜，其中所述下部界面膜包括表示为MM'ON、M'O、或M'ON的材料，其中M包括如下的至少一种：Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U，和M’包括如下的至少一种：H、Li、Be、B、N、O、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U。
所述方法可进一步包括形成在所述漏电流减小膜和所述上部电极之间提供的上部界面膜，其中所述上部界面膜包括表示为M'O或M'ON的材料。
根据另一实施方式的方面，半导体器件包括基板、提供于所述基板上的栅结构体、提供于所述基板的上部部分中的第一源/漏区域和第二源/漏区域、以及提供于所述基板上的电容器，其中所述电容器包括电连接至所述第一源/漏区域的下部电极、提供于所述下部电极上的上部电极、提供于所述下部电极和所述上部电极之间的电介质膜、以及提供于所述上部电极和所述电介质膜之间的漏电流减小膜，所述漏电流减小膜包括经掺杂的AlZrO膜，并且所述经掺杂的AlZrO膜中含有的掺杂剂的离子半径大于或等于约130皮米(pm)。
所述漏电流减小膜可以在所述漏电流减小膜中包括的除了O之外的金属原子之中的约75原子％或更多包括Zr。
所述掺杂剂可包括选自如下之中的至少一种：K、Rb、Cs、Sr、Ba、Nd、Sm、Eu、Fr、或Ra。
所述半导体器件可进一步包括在所述下部电极和所述电介质膜之间的下部界面膜，其中所述下部界面膜包括表示为MM'ON、M'O、或M'ON的材料，其中M包括如下的至少一种：Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U，和M'包括如下的至少一种：H、Li、Be、B、N、O、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
所述半导体器件可进一步包括在所述漏电流减小膜和所述上部电极之间的上部界面膜，其中所述上部界面膜包括表示为M'O或M'ON的材料。
所述电介质膜和所述漏电流减小膜的总厚度可为约20埃-约/>
所述电介质膜的厚度可为所述漏电流减小膜的厚度的约1.5倍。
所述漏电流减小膜可以所述漏电流减小膜中包括的除了O之外的金属原子的总计约25％或更少包括所述掺杂剂和Al。
附图说明
从结合附图考虑的以下描述，一些实施方式的以上和其它方面、特征、和优点将更明晰，其中：
图1为根据至少一种实例实施方式的电容器的横截面图；
图2显示相对于偏置电压(偏压)的标准化电容；
图3显示相对于偏置电压的漏电流；
图4显示相对于标准化电容的漏电流；
图5显示相对于漏电流减小膜中掺杂的掺杂剂的离子半径的标准化电容差值；
图6-8为根据一些实例实施方式的电容器的横截面图；
图9为制造包括表示为MM'N的金属氮化物的下部电极的方法的流程图；
图10A-H为说明图9的制造下部电极的方法的概念图；
图11显示根据至少一种实例实施方式的半导体器件；
图12显示根据至少一种实例实施方式的半导体器件；
图13为沿着根据至少一种实例实施方式的图12的线A-A’所取的横截面图的一个实例；
图14为沿着根据至少一种实例实施方式的图12的线A-A’所取的横截面图的另一实例；
图15为示意性地说明根据至少一种实例实施方式的可应用于电子设备的设备架构的概念图；和
图16为示意性地说明根据至少一种实例实施方式的可应用于电子设备的设备架构的概念图。
具体实施方式
下文中，将参照附图详细地描述本公开内容的实例实施方式。在附图中，相同的附图标记表示相同的部件，并且为了便于说明，附图中部件的尺寸可放大。同时，将描述的实施方式仅是实例，并且可由这样的实施方式进行多种改动。在这点上，本实施方式可具有不同形式并且不应被解释为限于本文中阐述的描述。因此，以下仅通过参照附图描述实施方式以说明方面。如本文中使用的，术语“和/或”包括相关列举项目的一个或多个的任意和全部组合。表述例如“的至少一个(种)”当在要素列表之前或之后时修饰整个要素列表而不修饰该列表的单独要素。
表述例如“在……上”可不仅包括“以接触方式直接在……上”的含义，而且包括“以非接触方式在……上”的含义。例如，当一个元件被称作“在”另外的元件“上”、“连接至”另外的元件、“偶联至”另外的元件、或者“与”另外的元件“相邻”时，所述元件可直接在所述另外的元件上、连接至所述另外的元件、偶联至所述另外的元件、或者与所述另外的元件相邻，或者可存在一个或多个中间元件。相反，当一个元件被称作“直接在”另外的元件“上”、“直接连接至”另外的元件、“直接偶联至”另外的元件、或者“与”另外的元件“直接相邻”时，不存在中间元件。
在本文中，为了易于描述，可使用空间相对术语例如“下部”、“上部”等来描述如图中所示的一个元件或特征与另外的元件或特征的关系。将理解，除图中所描绘的方位之外，空间相对术语还意图涵盖在使用或操作中器件的不同方位。例如，器件可以其它方式取向(旋转90度或者以其它方位)，并且本文中使用的空间相对描述词相应地解释。
单数形式可包括复数形式，除非上下文和/或清楚地另有说明。当一个部分被称作“包括”一个部件(组分)时，该部分可不排除另外的部件(组分)，和/或可进一步包括另外的部件(组分)，除非另有说明。
当在本说明书中关于数值使用术语“约”或“大约”时，意图是，相关数值包括围绕所陈述的数值的制造公差(例如，±10％)。此外，不管数值是否被修饰为“约”或“基本上”，将理解，这些值应被解释为包括围绕所陈述的数值的制造或操作公差(例如，±10％)。
图1为根据至少一种实例实施方式的电容器的横截面图。
参照图1，可提供电容器1。电容器1可包括下部电极100、下部界面膜200、电介质膜300、漏电流减小膜400、和上部电极500。下部电极100的材料可针对作为电极的导电性和为了即使在制造电容器1的工艺中的高温过程之后也维持稳定的电容性能而选择。在一些实例实施方式中，下部电极100可包括如下的至少一种：金属、导电金属氮化物、导电金属氧化物、其组合、和/或类似物。例如，下部电极100可包括如下的至少一种：TiN、MoN、CoN、TaN、W、Ru、RuO2、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)、其组合、和/或类似物。
在至少一些实施方式中，下部电极100可包括，例如，表示为MM'N的金属氮化物。此处，M为金属元素，M'为不同于M的元素，并且N为氮。下部电极100的金属氮化物MM'N可表示为用元素M'掺杂的金属氮化物MN。M'为不同于M的元素，并且可为金属，但是也可为除了金属之外的元素(或材料)。
M可包括如下的至少一种：铍(Be)、硼(B)、钠(Na)、镁(Mg)、铝(Al)、硅(Si)、钾(K)、钙(Ca)、钪(Sc)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、铜(Cu)、锌(Zn)、镓(Ga)、锗(Ge)、铷(Rb)、锶(Sr)、钇(Y)、锆(Zr)、铌(Nb)、钼(Mo)、锝(Tc)、钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、镉(Cd)、铟(In)、锡(Sn)、锑(Sb)、碲(Te)、铯(Cs)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)、铪(Hf)、钽(Ta)、钨(W)、铼(Re)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)、汞(Hg)、铊(Tl)、铅(Pb)、铋(Bi)、钋(Po)、钫(Fr)、镭(Ra)、锕(Ac)、钍(Th)、镤(Pa)、铀(U)、和/或类似物。
M'可包括如下的至少一种：氢(H)、锂(Li)、Be、B、N、O、Na、Mg、Al、Si、磷(P)、硫(S)、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、砷(As)、硒(Se)、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U。在至少一些实施方式中，当在金属氮化物MaM'bNc中M、M'和N的组成比由a:b:c表示时，可满足0<a≤2，0<b≤2，和0<c≤4。电容器1的电特性以及导电性可随着M、M'和N的组成比而变化。该组成可为影响下部界面膜200的材料组成的因素。下部界面膜200可为相对于偏置电压的电容变化的主要原因。该组成比可随着M和M'的具体选择而变化。
作为通常用于制造金属氮化物的原子层沉积(ALD)工艺中的金属材料的源，可使用金属有机配体材料作为前体。在此情况下，当在将金属材料施加至目标表面之后所述有机配体未被良好地除去时，所述金属氮化物中可包括碳杂质，使电容器1的性能劣化。如上所述，根据实施方式的电容器1可使用金属氮化物MM'N作为下部电极100的材料，并且根据将在以下描述的制造方法，可在下部电极100中使用具有很少碳杂质的金属氮化物MM'N。下部电极100的碳含量可小于或等于1％。
可在下部电极100上提供下部界面膜200。下部界面膜200可包括包含在下部电极100中包括的金属元素的金属氧化物的至少一种。例如，当下部电极100包括表示为MM'N的金属氮化物时，下部界面膜200可包括表示为MM'ON的金属氮氧化物。替代地，下部界面膜200可包括表示为M'O或M'ON的材料。此处，M为下部电极100中包括的金属元素，M'为下部电极100中包括的不同于M的元素，N为氮，并且O为氧。M和M'的实例材料可与以上描述的基本上相同。下部界面膜200可包括例如NbO或NbON。下部界面膜200的厚度可小于下部电极110的厚度。下部界面膜200的碳杂质含量可小于或等于1％。
可在下部界面膜200上提供电介质膜300。电介质膜300可直接接触下部界面层200。电介质膜300可具有基于期望的电容而选择的材料。随着电容器1中包括的集成电路器件的集成度增加，对于电容器1而言可用的空间逐渐减小，并且因此，为了减小电容器1的尺寸，高介电常数电介质可为有益的。
电介质膜300可包括高介电常数材料。所述高介电常数可意指比氧化硅的介电常数高的介电常数。电介质膜300可使用包括选自如下之中的至少一种金属的金属氧化物：Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、Lu、和/或类似物。例如，电介质膜300可包括如下的至少一种：HfO2、ZrO2、CeO2、La2O3、Ta2O3、TiO2、和/或类似物。电介质膜300可如所示地具有单层结构，或也可具有多层结构。例如，电介质膜300可具有ZrO2/HfO2/ZrO2/HfO2的多层结构或(HfO2+ZrO2)/AlO3/ZrO2/AlO3的多层结构。
可在电介质膜300上提供漏电流减小膜400。漏电流减小膜400可防止漏电流在上部电极500和下部电极100之间流动和/或减小在上部电极500和下部电极100之间的漏电流。漏电流减小膜400可为经掺杂的AlZrO(也称作AZO)膜。例如，漏电流减小膜400可为经掺杂的AlZrO。所述经残渣的AlZrO可由(L1)nAlxZryO(0.5n+1.5x+2y)、(L2)mAlxZryO(m+1.5x+2y)或(L1)n(L2)mAlxZryO(0.5n+m+1.5x+2y)表示，其中L1为K、Rb、Cs和Fr之一，L2为Sr、Ba和Ra之一，其中x、y、n和m分别表示所述经掺杂的AlZrO中的金属原子的原子百分比，和其中0<(n+x)≤0.25，0<(m+x)≤0.25，0<(n+m+x)≤0.25和0.75≤y<1。例如，在漏电流减小膜400中除了O之外的金属原子中可含有约75原子％或更多的Zr。
所述掺杂剂可选择成不过度增加漏电流减小膜400的结晶度指数，使得漏电流减小膜400具有高的结晶度程度。所述掺杂剂可包括具有130pm或更大的离子半径的元素。例如，所述掺杂剂(其离子半径)可为选自如下之中的至少一种：K(152pm)、Rb(166pm)、Cs(181pm)、Sr(132pm)、Ba(149pm)、Nd(143pm)、Sm(136pm)、Eu(131pm)、Fr(194pm)、和/或Ra(162pm)。将稍后描述相对于所述掺杂剂的离子半径的电容差值。在实例中，所述掺杂剂可为锶(Sr)，并且所述经掺杂的AlZrO膜可为SrmAlxZryO(m+1.5x+2y)膜。m、x、和y的范围可为0<m+x≤0.25，和0.75≤y<1.00。例如，漏电流减小膜400中除了O之外的金属原子中的Al和Sr的总含量可小于或等于约25原子％。当漏电流减小膜400中除了O之外的金属原子中的Al和Sr的总含量超过约25原子％时，电介质膜300可难以结晶化。因此，电容器1可具有比其在不存在漏电流减小膜400的情况下的电容低的电容。所述经掺杂的AlZrO膜可在改善电容器1的电容特性的同时，具有与未掺杂的AlZrO膜的那些类似的漏电流减小特性。将稍后描述基于所述经掺杂的AlZrO膜的电容特性的改善。
电介质膜300和漏电流减小膜400的总厚度可被确定为促进电介质膜300和漏电流减小膜400的结晶化和容许电容器1具有足够的电容。例如，电介质膜300和漏电流减小膜400的总厚度可为约20埃-约/>当电介质膜300和漏电流减小膜400的总厚度小于约时，电介质膜300和漏电流减小膜400可难以结晶化。当电介质膜300和漏电流减小膜400的总厚度大于约/>时，电容器1的电容可减小。电介质膜300的厚度可为漏电流减小膜400的厚度的约一点五(1.5)倍。
可在漏电流减小膜400上提供上部电极500。上部电极500可包括如下的至少一种：金属、导电金属氮化物、导电金属氧化物、其组合、和/或类似物。例如，上部电极500可包括如下的至少一种：TiN、MoN、CoN、TaN、TiAlN、TaAlN、W、Ru、RuO2、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)、其组合、和/或类似物。
将在以下描述基于所述经掺杂的AlZrO膜的电容特性的改善。
图2显示相对于偏置电压的标准化电容。图3显示相对于偏置电压的漏电流。图4显示相对于标准化电容的漏电流.
参照图2，提供根据漏电流减小膜400中的Sr和Al的含量，相对于偏置电压的标准化电容的曲线图1-1、2-1、3-1、和4-1。参照图3，提供根据漏电流减小膜400中的Sr和Al的含量，相对于偏置电压的漏电流的曲线图1-2、2-2、3-2、和4-2。参照图4，提供圆点①、②、③、和④，其指示根据漏电流减小膜400中的Sr和Al的含量，相对于标准化电容的漏电流。偏置电压可为施加至上部电极500的电压和施加至下部电极100的电压之间的差值。当该偏置电压为正时，施加至上部电极500的电压可大于施加至下部电极100的电压，和当该偏置电压为负时，施加至下部电极100的电压可大于施加至上部电极500的电压。图4的漏电流是在1伏(V)的偏置电压下测量的。
曲线图1-1、曲线图1-2、和圆点①指示，漏电流减小膜400为含有约20原子％的Al的未掺杂的AlZrO膜。曲线图2-1、曲线图2-2、和圆点②指示，漏电流减小膜400为含有约5原子％的Sr和约15原子％的Al的用Sr掺杂的AlZrO膜。曲线图3-1、曲线图3-2、和圆点③指示，漏电流减小膜400为含有约10原子％的Sr和约15原子％的Al的用Sr掺杂的AlZrO膜。曲线图4-1、曲线图4-2、和圆点④指示，漏电流减小膜400为含有约15原子％的Sr和约15原子％的Al的用Sr掺杂的AlZrO膜。这里，下部电极包括具有10nm厚度的TiN，上部电极包括具有10nm厚度的TiN，且电介质膜包括ZrO2。
如图2中所示，在偏置电压的大部分区域中，曲线图2-1、曲线图3-1、和曲线图4-1可大于曲线图1-1。当偏置电压接近于约-0.5V时，曲线图2-1具有比曲线图1-1的电容高的电容，曲线图3-1具有与曲线图1-1的电容类似的电容，和曲线图4-1具有比曲线图1-1的电容低得多的电容。如图3中所示，曲线图2-2、曲线图3-2、和曲线图4-2类似于曲线图1-2。如图4中所示，圆点②、圆点③、和圆点④具有与圆点①的漏电流类似的漏电流并且具有比圆点①的标准化电容高的标准化电容。
例如，当漏电流减小膜400为含有约5原子％的Sr和约15原子％的Al的经Sr掺杂的AlZrO膜时和当漏电流减小膜400为含有约10原子％的Sr和约15原子％的Al的经Sr掺杂的AlZrO膜时，漏电流减小膜400具有类似于当使用未掺杂的AlZrO膜作为漏电流减小膜400时的那些的漏电流特性，并且具有与未掺杂的AlZrO膜的那些相比改善的电容特性。当漏电流减小膜400为含有约15原子％的Sr和约15原子％的Al的经Sr掺杂的AlZrO膜时，漏电流减小膜400具有类似于用作漏电流减小膜400的未掺杂的AlZrO膜的那些的漏电流特性，但是在部分偏置电压区域附近(例如，在约-0.5V附近)具有比未掺杂的AlZrO膜的那些低的电容特性。因此，漏电流减小膜400中的Al和Zr的比率可被确定为小于或等于约25原子％。
图5显示相对于漏电流减小膜中掺杂的掺杂剂的离子半径的标准化电容差值。
参照图5，提供指示漏电流减小膜400为未掺杂的AlZrO膜的曲线图①、指示漏电流减小膜400为含有约5原子％的Sr和约15原子％的Al的经Sr掺杂的AlZrO膜的曲线图②、和指示漏电流减小膜400为含有约5原子％的La和约15原子％的Al的经镧(La)掺杂的AlZrO膜的曲线图③。La的离子半径(其为约117pm)可小于Sr的离子半径(其为约132pm)。
当漏电流减小膜400为含有约5原子％的La和约15原子％的Al的经La掺杂的AlZrO膜时的电容(曲线图③)小于当漏电流减小膜400为含有约5原子％的Sr和约15原子％的Al的经Sr掺杂的AlZrO膜时的电容(曲线图②)，且与当漏电流减小膜400为未掺杂的AlZrO膜时的电容(曲线图①)类似。
当在漏电流减小膜400中掺杂具有比Sr的离子半径小的离子半径的掺杂剂时，漏电流减小膜400可具有高的结晶度指数和低的结晶化程度。因此，电介质膜300可具有低的结晶化程度，并且电容器1可具有低的电容。
与本公开内容中不同，当在上部电极500和电介质膜300之间提供未掺杂的AlZrO膜时，漏电流可减小，但是由于所述未掺杂的AlZrO膜的低的结晶化程度，电介质膜300可具有低的结晶化程度。因此，电容器1可具有比其在不存在未掺杂的AlZrO膜的情况下的电容低的电容。
根据本公开内容的漏电流减小膜400在具有与未掺杂的AlZrO膜的那些类似的漏电流阻挡特性的同时具有高的结晶化程度。即，与使用未掺杂的AlZrO膜相比，本公开内容可改善电容特性。
当在电介质膜300和下部界面膜200之间提供漏电流减小膜400时，漏电流减小膜400中的掺杂剂(例如，Sr)可p掺杂下部界面膜200(例如，TiO2)。当施加至下部电极100的电压高于施加至上部电极500的电压时，可使p-掺杂的下部界面膜200中的耗尽区域变宽，从而降低电介质膜300的结晶化程度。结果，电容器1的电容可降低。
根据本公开内容的漏电流减小膜400可提供于电介质膜300和上部电极500之间，使得下部界面膜200可不是p-掺杂的。因此，电介质膜300的结晶化程度和电容器1的电容可不降低。
图6显示其中在图1中所示的电容器中进一步包括上部界面膜的实例。在图6中，使用与图1中相同附图标记的部件具有基本上相同的配置和功能，并且因此将不在本文中详细地描述。
电容器1A可进一步包括在漏电流减小膜400和上部电极500之间的上部界面膜450。
上部界面膜450可包括金属氧化物和/或金属氮氧化物。上部界面膜450可包括由M"O和/或M"ON表示的材料。M"可包括如下的至少一种：H、Li、Be、B、N、O、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、U、和/或类似物。在至少一种实施方式中，M"和M'可为相同的材料，使得上部界面膜450也可由M'O和/或M'ON表示。
例如，下部电极100可包括TiN，下部界面膜200可包括NbO或NbON，电介质膜300可包括ZrO2/HfO2/HfO2的多层或(HfO2+ZrO2)/AlO3/ZrO2/AlO3的多层，上部界面膜450可包括TiON或NbO，且上部电极500可包括TiN。
图7和8为示意性地说明制造图1的电容器的方法的横截面图。
参照图7，可在基板SU上顺序地形成下部电极100、下部界面膜200、和电介质膜300。基板SU可包括如下的至少一种：半导体材料图案、绝缘材料图案、和/或导电材料图案。例如，基板SU可包括将稍后描述的图11的基板1100、栅结构体1300、层间绝缘膜1400、和触头1500。
可在基板SU上通过沉积形成下部电极100。例如，形成下部电极100的工艺可包括化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或ALD工艺。下部电极100可包括如下的至少一种：金属、导电金属氮化物、导电金属氧化物、其组合、和/或其类似物。例如，下部电极100可包括如下的至少一种；TiN、MoN、CoN、TaN、W、Ru、RuO2、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)、或其组合。当下部电极100包括表示为MM'N的金属氮化物时制造下部电极100的方法将稍后详细地描述。
下部界面膜200可为形成于下部电极100上的天然氧化物膜。下部界面膜200可包括包含在下部电极100中包括的金属元素的金属氧化物。例如，当下部电极100包括表示为MM'N的金属氮化物时，下部界面膜200可包括表示为MM'ON的金属氮氧化物。替代地，下部界面膜200可包括表示为M'O或M'ON的材料。M和M'的实例材料可与以上描述的基本上相同。下部界面膜200的厚度可小于下部电极100的厚度。下部界面膜200的碳杂质含量可小于或等于1％。在一些实例实施方式中，下部界面膜200可例如通过如下形成：在MM'N的沉积之后和/或一旦下部电极已经达到设置(或期望)厚度，引入氧源。
可在下部界面膜200上沉积电介质膜300。例如，电介质膜300可通过例如如下的至少一种形成：CVD工艺、PVD工艺、和/或ALD工艺。电介质膜300可包括高介电常数材料。例如，电介质膜300可使用包括选自如下之中的至少一种金属的金属氧化物：Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和/或Lu。例如，电介质膜300可包括HfO2、ZrO2、CeO2、La2O3、Ta2O3、TiO2、和/或类似物。为了描述的简要，将描述包括ZrO2的电介质膜300。
参照图8，可在电介质膜300上顺序地形成下部Al2O3膜410、掺杂剂膜420、ZrO2膜430、和上部Al2O3膜440。掺杂剂膜420可包括具有130pm或更大的离子半径的元素的氧化物。例如，掺杂剂膜420可为如下的至少一种的氧化物膜：K、Rb、Cs、Sr、Ba、Nd、Sm、Eu、Fr、和/或Ra。下部Al2O3膜410、掺杂剂膜420、ZrO2膜430、和上部Al2O3膜440可通过例如CVD工艺、PVD工艺、和/或ALD工艺形成。下部Al2O3膜410的厚度可为例如约1-约3埃掺杂剂膜420的厚度可为例如约1-约/>ZrO2膜430的厚度可为例如约20-约/>上部Al2O3膜440的厚度可为例如约1-约/>
在形成下部Al2O3膜410、掺杂剂膜420、ZrO2膜430、和上部Al2O3膜440的工艺期间或之后，可进行热处理工艺H。下部Al2O3膜410、掺杂剂膜420、ZrO2膜430、和上部Al2O3膜440可通过热处理工艺H而混合以形成经Sr掺杂的AlZrO膜，并且可形成参照图1描述的漏电流减小膜400。形成漏电流减小膜400的工艺不限于前述公开内容。在另一实例中，漏电流减小膜400可通过经由ALD工艺以原位状态沉积Al、Zr、O、和Sr而形成。
返回参照图1，可在漏电流减小膜400上形成上部电极500。上部电极500可通过沉积工艺形成。例如，上部电极500可通过CVD工艺、PVD工艺、或ALD工艺形成。上部电极500可包括如下的至少一种：金属、导电金属氮化物、导电金属氧化物、其组合、和/或类似物。例如，上部电极500可包括TiN、MoN、CoN、TaN、W、Ru、RuO2、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)、其组合、和/或类似物。
下文中，将描述制造包括表示为MM'N的金属氮化物的下部电极的方法。
图9为制造包括表示为MM'N的金属氮化物的下部电极的方法的流程图。图10A-10H为说明制造图9的下部电极的方法的概念图。
参照图9、10A、和10B，可在操作S100中提供基板SU。基板SU可包括将在其上形成下部电极的目标表面。基板SU可包括半导体材料图案、绝缘材料图案、或导电材料图案。例如，基板SU可包括图11的基板1100、栅结构体1300、层间绝缘膜1400、和触头1500。
在将基板SU布置在反应腔室中之后，可在操作S110中将包括金属有机配体的第一源供应至所述反应腔室。所述金属有机配体可表示为包括金属元素M和有机配体R的MRx。x可为0<x≤6。M可为如下的至少一种：Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和/或U。R可为如下的至少一种：C1-C10烷基、C2-C10烯基、羰基(C＝O)、卤根、C6-C10芳基、C6-C10环烷基、C6-C10环烯基、(C＝O)R(R为氢或C1-C10烷基)、C1-C10烷氧基、C1-C10脒基、C1-C10烷基酰胺、C1-C10烷基酰亚胺、-N(Q)(Q')(Q和Q'彼此独立地为C1-C10烷基或氢)、Q(C＝O)CN(Q为氢或C1-C10烷基基团)、C1-C10β-二酮化物(二酮)、和/或类似物。
作为供应所述第一源的工艺，可使用ALD工艺。所述ALD工艺可在约100℃-约500℃的温度下进行。工艺温度可根据金属有机配体的热稳定性设置。具有低的热稳定性的金属有机配体可在高温下分解，使得对于具有低的热稳定性的金属有机配体的ALD工艺可在约400℃或更低的温度下进行。
来自提供于所述反应腔室中的所述金属有机配体的未吸附在基板SU上的有机配体可通过在操作S120中的吹扫而除去。所述吹扫可为将未参与反应的有机配体或者作为在参与反应之后的副产物的有机配体从所述反应腔室排出的过程。对于所述吹扫，可使用惰性气体例如Ar、He、Ne等、或N2气体。
如图10B中所示，所述金属有机配体可吸附在基板SU上。
图10A和10B的工艺可通过以下化学方程式(1)和(2)例示。
xMR4 → xMR4-a + x*aR (1)
xMR4-a + x*aR → xMR4-a (2)
方程式(2)表示，通过吹扫而除去剩下的配体组分。
接下来，可通过控制设备(未示出)确定在操作S130中是否需要另外的MRx源供应，和当必要时，可重复操作S110和S120。
参照图9、10C、10D、和10E，可在操作S140中将包括卤素化合物的第二源供应至所述反应腔室。作为供应所述第二源的工艺，可使用ALD工艺。所述ALD工艺可在约100℃-约500℃的温度下进行。工艺温度可基于吸附在基板SU上的金属有机配体的热稳定性而设置。具有低的热稳定性的金属有机配体可在高温下分解，使得对于所述卤素化合物的ALD工艺可在约400℃或更低的温度下进行。
所述卤素化合物可表示为包括卤素元素A的M'Ay(y为大于0的实数)。A可包括例如如下的至少一种：F、Cl、Br、和/或I。y可为0<y≤6。M'可为如下的至少一种：H、Li、Be、B、N、O、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和/或U。所述卤素化合物可吸附到基板SU上并且可置换所述有机配体的至少一部分。
接下来，可在操作S150中通过吹扫而除去未与所述卤素化合物反应的所述有机配体。对于吹扫，可使用惰性气体例如Ar、He、Ne等、或N2气体。在该操作中，未参与反应的所述卤素化合物和反应副产物可一起被除去。
供应包括卤素化合物的第二来源的操作S140和进行吹扫的操作S150示于图10C-10E中，并且可例示为化学方程式(3)-(5)。
yM'Cl4 → yM'Cl4-b+ y*bCl (3)
xMR4-a+yM'Cl4-b+y*bCl
→ xMCl4-a+ y M'Cl4-b+ x*(4-a)R + ((y*b-x*(4-a))/2)Cl2 (4)
xMCl4-a+yM'Cl4-b+x*(4-a)R+((y*b-x*(4-a))/2)Cl2
→ xMCl4-a + yM'Cl4-b (5)
在前述方程式中，为了简要，提供Cl作为卤素元素A的实例，和方程式(5)表示，通过吹扫而除剩下的配体组分和副产物。
如图10E中所示，通过所述第一源供应的M和通过所述第二源供应的M'以偶联至卤素元素A的状态吸附在基板SU上。
接下来，在操作S160中确定另外的M'Ay源供应是否为必要的，和当必要时，可重复操作S140和S150。
参照图9、10F、10G、和10H，可在操作S170中将氮化剂(nitridant)供应至所述反应腔室。作为供应所述氮化剂的工艺，可使用ALD工艺并且其可在约100℃-约500℃的温度下进行。作为包括氮元素的反应气体的所述氮化剂可包括如下的至少一种：NH3、N2H2、N3H、或N2H4。所述氮化剂可与偶联至卤素元素A的M以及偶联至卤素元素A的M'反应，并且可在基板SU上形成金属氮化物膜MM'N。包括所述卤素元素的反应副产物可通过所述工艺温度而大部分被气化。
所述氮化剂的供应和基于所述氮化剂的反应示于图10F-10H中，并且可例示为化学方程式(6)。
xMCl4-a+yM'Cl4-b+zNHc
→ MxM'yNz + (z*c)HCl + ((x*(4-a)+y*(4-b)-z*c)/2)Cl2 (6)
在操作S180中可确定金属氮化物膜101是否形成至期望的厚度，和取决于需要，可重复操作S110-S170。金属氮化物膜101可为以上描述的下部电极100。
在实例中，在将所述氮化剂供应至所述腔室的操作S170之后，可进一步进行用于除去作为所述卤素化合物中的反应副产物残留的卤素元素(和/或配体)的热处理。热处理温度可为约200℃-约1000℃。
根据这样的操作形成的金属氮化物膜101具有低的除MM'N之外的杂质的含量。用于形成MM'N的源中包括的有机配体几乎完全被除去，使得金属氮化物膜101可具有很少的碳杂质。在根据这样的工艺形成的金属氮化物膜101中，可包括约1％或更低的碳杂质。另一方面，在现有的方法中，配体或反应副产物不可避免地残留。随着杂质含量增加，金属氮化物膜显示出高的电阻率并且不适合于充当电极。取决于杂质含量，所述金属氮化物膜的电阻率可在几百倍的范围内变化。通过根据实施方式的方法制造的具有很少杂质的金属氮化物膜MM'N可呈现出低的电阻率并且可用作出色的电极材料。在实例中，金属氮化物膜101可为图1、6、7、和8中所示的下部电极100。
制造根据本公开内容的包括金属氮化物的下部电极的方法可不包括直接使金属有机配体与氮化剂反应的操作，使得可形成具有更好品质的包括金属氮化物的下部电极。
图11为根据至少一种实例实施方式的半导体器件的横截面图。为了描述的简要，省略与参照图1进行的描述基本上相同的描述。此外，为了简要，以下半导体器件D1是关于电容器1描述的，但是以上描述的任何实施方式也可适用。
参照图11，可提供包括基板1100、栅结构体1300、层间绝缘膜1400、触头1500、和电容器1的半导体器件D1。基板1100可包括半导体基板。例如，基板1100可包括硅基板、锗基板、或硅-锗基板。
可在基板1100的上部部分中提供第一源/漏区域1210和第二源/漏区域1220。第一源/漏区域1210和第二源/漏区域1220可在与基板1100的顶部表面平行的第一方向DR1上彼此间隔开。在至少一些实施方式中，第一源/漏区域1210和第二源/漏区域1220可通过将杂质注入至基板1100而形成。
可在基板1100上提供栅结构体1300。栅结构体1300可提供于第一源/漏区域1210和第二源/漏区域1220之间。栅结构体1300可包括栅电极1310和栅绝缘膜1320。栅电极1310可包括导电材料。例如，栅电极1310可包括金属和/或多晶硅。
栅绝缘膜1320可布置在栅电极1310和基板1100之间。栅绝缘膜1320可使基板1100与栅电极1310电断开(或隔离)。栅绝缘膜1320可包括电介质材料。例如，栅绝缘膜1320可包括例如Si氧化物(例如，SiO2)、Al氧化物(例如，Al2O3)、和/或高介电常数材料(例如，HfO2)。
可在基板1100上提供层间绝缘膜1400以覆盖栅结构体1300。层间绝缘膜1400可包括绝缘材料。例如，层间绝缘膜1400可包括Si氧化物(例如，SiO2)、Al氧化物(例如，Al2O3)、和/或高介电常数材料(例如，HfO2)。
可在层间绝缘膜1400上提供电容器1。电容器1可包括下部电极100、下部界面膜200、电介质膜300、漏电流减小膜400、和上部电极500。下部电极100、下部界面膜200、电介质膜300、漏电流减小膜400、和上部电极500可分别与参照图1描述的那些基本上相同。同时，在图11中，也可应用参照图6描述的电容器1A代替电容器1。
可在下部电极100和第一源/漏区域1210之间提供触头1500。触头1500可穿过层间绝缘膜1400。触头1500可将下部电极100电连接至第一源/漏区域1210。触头1500可包括导电材料(例如，金属)。
包括所述经掺杂的AlZrO膜的漏电流减小膜400可在使电容器1的电容的减小量最少化的同时具有类似于未掺杂的AlZrO膜的那些的漏电流阻挡特性。因此，半导体器件D1的稳定性和可靠性可改善。
图12显示根据至少一种实例实施方式的半导体器件D10。半导体器件D10具有其中多个电容器1和多个场效应晶体管重复地布置的结构。
参照图12，半导体器件D10可包括包含包括源、漏、和沟道的基板2100和栅堆叠体2200的场效应晶体管，在基板2100上布置成不与栅堆叠体2200重叠的触头结构体2700，和布置在触头结构体2700上的电容器1，并且可进一步包括电连接多个场效应晶体管的位线结构体2300。同时，在图12中，也可应用参照图6描述的电容器1A代替电容器1。
图12显示其中触头结构体2700和电容器1两者在X方向和Y方向上重复地布置的半导体器件D10，但是本公开内容不限于此。例如，触头结构体2700可布置在X方向和Y方向上，和电容器1可以像蜂窝结构的六边形形状布置。
图13为对于图12的半导体器件D10沿着线A-A’所取的横截面图的一个实例。
参照图13，基板2100可具有包括器件隔离膜2400的浅沟槽隔离(STI)结构。器件隔离膜2400可为包括一种类型绝缘膜的单层或者包括两种或更多种类型绝缘膜的组合的多层。器件隔离膜2400可包括在基板2100中的器件隔离沟槽2400T，并且器件隔离沟槽2400T可填充有绝缘材料。所述绝缘材料可包括，但不限于，氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强正硅酸四乙酯(PE-TEOS)、东燃硅氮烷(tonen silazene)(TOSZ)、和/或类似物。
基板2100可进一步包括平行于基板2100的顶部表面并且布置成在X方向上延伸的栅极线沟槽2200T和器件隔离膜2400限定的有源区域AC。有源区域AC可具有拥有短轴和长轴的相对长的岛形状。有源区域AC的长轴可沿着平行于基板2100的顶部表面的K方向布置。栅极线沟槽2200T可布置成横穿有源区域AC至距离基板2100的顶部表面起一定深度或者在有源区域AC中。栅极线沟槽2200T可布置在器件隔离沟槽2400T内部，并且在器件隔离沟槽2400T内部的栅极线沟槽2200T可具有比有源区域AC的栅极线沟槽2200T低的底部表面。
可在有源区域AC的上部部分中在栅极线沟槽2200T的两侧中布置第一源/漏2101和第二源/漏2102。
可在栅极线沟槽2200T内部布置栅堆叠体2200。更特别地，可在栅极线沟槽2200T内部顺序地布置栅绝缘层2200a、栅电极2200b、和栅封盖层2200c。栅绝缘层2200a和栅电极2200b可参见前面的描述，并且栅封盖层2200c可包括氧化硅、氮氧化硅、和/或氮化硅。栅封盖层2200c可布置在栅电极2200b上以填充栅极线沟槽2200T的剩余部分。
可在第一源/漏2101上布置位线结构体2300。位线结构体2300可布置成与基板2100的顶部表面平行并且在Y方向上延伸。位线结构体2300可电连接至第一源/漏2101，并且包括顺序地堆叠在基板2100上的位线触头2300a、位线2300b、和位线封盖层2300c。例如，位线触头2300a可包括多晶硅，位线2300b可包括金属材料，和位线封盖层2300c可包括绝缘材料例如氮化硅、氮氧化硅等。虽然在图13中作为实例显示位线触头2300a具有与基板2100的顶部表面相同水平的底部表面，但是位线触头2300a可延伸到从基板2100的顶部表面起形成至一定深度的凹槽(未示出)中，使得位线触头2300a的底部表面可低于基板2100的顶部表面。
位线结构体2300可进一步包括在位线触头2300a和位线2300b之间的位线中间层(未示出)。所述位线中间层可包括金属硅化物例如硅化钨、和/或金属氮化物例如氮化钨。此外，可进一步在位线结构体2300的侧壁上形成位线间隔体(未示出)。所述位线间隔体可具有单层结构或多层结构，并且可包括绝缘材料例如氧化硅、氮氧化硅、或氮化硅。所述位线间隔体可进一步包括空气空间(空气间隔，air space)(未示出)。
可在第二源/漏2102上布置触头结构体2700。触头结构体2700和位线结构体2300可布置在不同的源/漏上。在至少一种实施方式中，触头结构体2700可具有其中在第二源/漏2102上顺序地堆叠下部触头图案(未示出)、金属硅化物层(未示出)、和上部触头图案(未示出)的结构。此外，触头结构体2700可进一步包括包围所述上部触头图案的侧表面和底部表面的阻隔层(未示出)。例如，所述下部触头图案可包括多晶硅，所述上部触头图案可包括金属材料，和所述阻隔层可包括具有导电性的金属氮化物。
电容器1可电连接至触头结构体2700并且可布置在基板2100上。此处，电容器1可与参照图1描述的电容器1基本上相同，和/或可应用图6中所示的电容器1A代替电容器1。
电容器1可包括电连接至触头结构体2700的下部电极100、与下部电极100隔开提供的上部电极500、提供于下部电极100和上部电极500之间的下部界面膜200、电介质膜300、和漏电流减小膜400。
可进一步在电容器1和基板2100之间布置层间绝缘层2500。层间绝缘层2500可布置在其中未布置另外的结构体的在电容器1和基板2100之间的空间中。更特别地，层间绝缘层2500可布置成覆盖基板2100上的线路和/或电极结构体，例如位线结构体2300、触头结构体2700、栅堆叠体2200等。例如，层间绝缘层2500可包围触头结构体2700的壁。层间绝缘层2500可包括包围位线触头2300a的第一层间绝缘层2500a以及覆盖位线2300b和位线封盖层2300c的侧面和/或顶部表面的第二层间绝缘层2500b。此外，当布置多个电容器1时，多个下部电极100的底部表面可通过蚀刻停止层2600间隔开。例如，蚀刻停止层2600可包括开口2600T，并且电容器1的下部电极100的底部表面可布置在开口2600T中。
下部电极100可具有圆柱形状和/或如图13中所示的具有封闭底部的杯形状。同时，作为另一实例，如在图14中所示的电容器1'中那样，下部电极100可具有在竖直方向(Z方向)上延伸的柱形状例如圆柱、矩形柱、或多边形柱。电容器1'可进一步包括防止下部电极100倾斜或倒塌的支持体(未示出)，并且所述支持体可布置在下部电极100的侧壁上。
半导体器件D10可通过参照本领域已知的一般方法制造。例如，半导体器件D10可包括以下描述的操作i)-xvi)的方法而制造：
i)在基板2100中形成器件隔离沟槽2400T和在器件隔离沟槽2400T中形成器件隔离膜2400的操作(通过器件隔离膜2400和/或器件隔离沟槽2400T限定有源区域AC的操作)；
ii)将器件隔离沟槽2400T的内部用绝缘材料填充的操作；
iii)通过将杂质离子注入到基板2100中在有源区域AC的上部区域中形成第一源/漏2101和第二源/漏2102的操作；
iv)在基板2100中形成栅极线沟槽2200T的操作；
v)在栅极线沟槽2200T中形成栅绝缘层2200a、栅电极2200b、和栅封盖层2200c的操作；
vi)在基板2100上形成第一层间绝缘层2500a和形成使第一源/漏2101的顶部表面暴露的开口(未示出)的操作；
vii)在vi)的开口上形成电连接至第一源/漏2101的位线结构体2300的操作；
viii)形成覆盖位线结构体2300的顶部表面和侧表面的第二层间绝缘层2500b的操作；
ix)在第一和第二层间绝缘层2500a和2500b中形成开口(未示出)以使第二源/漏2102的顶部表面暴露的操作；
x)在ix)的开口上形成电连接至第二源/漏2102的触头结构体2700的操作；
xi)在第二层间绝缘层2500b和触头结构体2700上形成蚀刻停止层2600和模(mold)层(未示出)的操作；
xii)在蚀刻停止层2600和所述模层(未示出)中形成开口(未示出)以使触头结构体2700的顶部表面暴露的操作；
xiii)形成下部电极100以覆盖xii)的开口的内壁(底部表面和侧表面)的操作；
xiv)除去所述模层(未示出)的操作；
xv)形成下部界面膜200、电介质膜300、和漏电流减小膜400的操作；和
xvi)在漏电流减小膜400上形成上部电极500的操作。
各操作的类型和/或次序没有限制，并且可适当地调整并且可省略或增加。此外，为了在各操作中形成部件，可使用本领域中已知的沉积工艺、图案化工艺、蚀刻工艺等。例如，可应用回蚀刻工艺来形成电极。在操作v)中，可通过如下形成栅电极2200b：在栅绝缘层2200a上形成导电层，然后通过回蚀刻工艺除去所述导电层的上部部分。在操作xiii)中，可通过如下制造具有多个下部电极100的结构体：形成下部电极100以覆盖所述开口的底部表面和侧表面以及所述模层的顶部表面的全部，然后通过回蚀刻工艺除去所述模层的顶部表面上的电极的一部分。在另一实例中，可应用平滑化工艺。例如，在操作v)中，可通过如下形成栅封盖层2200c：将栅极线沟槽2200T的剩余部分用绝缘材料填充，然后将所述绝缘材料平滑化，直至基板2100的顶部表面暴露。
根据另一方面，上述电容器1和1A以及半导体器件D1和D10可应用于多种电子设备。例如，上述电容器1和1A和/或半导体器件D1和D10可用作多种电子设备中的逻辑器件或存储器件。更特别地，电容器1和1A以及半导体器件D1和D10可用于电子设备例如移动设备、计算机、膝上型计算机、传感器、网络设备、神经形态设备等中的算术运算、程序执行、临时数据保持等。根据实施方式的电容器1和1A以及半导体器件D1和D10对于具有大量数据传输和连续数据传输的电子设备可为有用的。
图15和16为示意性地显示根据实例实施方式的可应用于电子设备的设备架构的概念图。除非另有说明，否则在以下描述和示于附图中的相应框中的功能元件可以配置成执行特定功能的处理电路系统例如硬件、软件、或其组合实施。例如，所述处理电路系统更特别地可为和/或包括，但不限于，中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)、电子元器件(例如，如下的至少一种：晶体管、电阻器、电容器、逻辑门(包括如下的至少一种：与门、或门、或非门、与非门、非门、异或门等)、和/或类似物)。
参照图15，设备架构3000可包括存储单元3010、算术逻辑单元(ALU)3020、和控制单元3030。存储单元3010、ALU 3020、和控制单元3030可彼此电连接。例如，设备架构3000可作为一个包括存储单元3010、ALU 3020、和控制单元3030的芯片实施。更特别地，存储单元3010、ALU 3020、和控制单元3030可通过经由片上金属线连接而彼此直接通信。存储单元3010、ALU 3020、和控制单元3030可以单片方式集成于一个基板上以构成一个芯片。输入/输出设备3100可连接至设备架构3000。存储单元3010可包括主存储器和缓存(高速缓冲，cache)存储器。设备架构3000可为片上存储器处理单元。存储单元3010、ALU 3020、和/或控制单元3030各自可独立地包括上述电容器。
参照图16，缓存存储器3510、ALU 3520、和控制单元3530可形成中央处理单元(CPU)3500，并且缓存存储器3510可包括静态随机存取存储器(SRAM)。除了CPU 3500之外，还可包括主存储器3600和辅助储存器3700。主存储器3600可包括动态随机存取存储器(DRAM)，并且可包括上述电容器。根据情况，所述设备架构可以如下形式实施：其中计算单元器件和存储单元器件在一个芯片中彼此相邻，而不区分子单元。输入/输出可连接至主存储器3600。
本公开内容的技术精神的实施方式的以上描述提供针对本公开内容的技术精神的描述的实例。因此，本公开内容的技术精神不限于以上实施方式，并且清楚的是，在本公开内容的技术精神内，本领域普通技术人员可进行多种改动和变化例如组合和实施以上实施方式。
本公开内容可提供具有改善的漏电流特性和电容特性的电容器。
本公开内容可提供制造具有改善的漏电流特性和电容特性的电容器的方法。
本公开内容可提供包括具有改善的漏电流特性和电容特性的电容器的半导体器件。
然而，本公开内容的效果不限于以上公开内容。
应理解，本文中描述的实例实施方式应仅在描述的意义上考虑并且不用于限制目的。各实施方式内的特征或方面的描述应典型地被认为可用于其它实施方式中的其它类似特征或方面。虽然已经参照附图描述了一个或多个实施方式，但是本领域普通人员将理解，在不背离如由所附权利要求所限定的精神和范围的情况下可在其中进行形式和细节上的多种变化。

Claims (16)

1.电容器，包括：
下部电极；
上部电极；
在所述下部电极和所述上部电极之间的电介质膜；以及
在所述上部电极和所述电介质膜之间的漏电流减小膜，所述漏电流减小膜包括经掺杂的AlZrO膜，和
其中所述经掺杂的AlZrO膜中包括的掺杂剂的离子半径大于或等于约130皮米(pm)。
2.如权利要求1所述的电容器，其中所述漏电流减小膜以所述漏电流减小膜中包括的金属原子的约75原子％或更多包括锆(Zr)。
3.如权利要求1所述的电容器，其中所述掺杂剂包括如下的至少一种：钾(K)、铷(Rb)、铯(Cs)、锶(Sr)、钡(Ba)、钕(Nd)、钐(Sm)、铕(Eu)、钫(Fr)、或镭(Ra)。
4.如权利要求1所述的电容器，其进一步包括：
在所述下部电极和所述电介质膜之间的下部界面膜，
其中所述下部界面膜包括表示为MM'ON、M'O、或M'ON的材料，和
其中M包括如下的至少一种：铍(Be)、硼(B)、钠(Na)、镁(Mg)、铝(Al)、硅(Si)、钾(K)、钙(Ca)、钪(Sc)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、铜(Cu)、锌(Zn)、镓(Ga)、锗(Ge)、铷(Rb)、锶(Sr)、钇(Y)、锆(Zr)、铌(Nb)、钼(Mo)、锝(Tc)、钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、镉(Cd)、铟(In)、锡(Sn)、锑(Sb)、碲(Te)、铯(Cs)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)、铪(Hf)、钽(Ta)、钨(W)、铼(Re)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)、汞(Hg)、铊(Tl)、铅(Pb)、铋(Bi)、钋(Po)、钫(Fr)、镭(Ra)、锕(Ac)、钍(Th)、镤(Pa)、或铀(U)，和
M'包括如下的至少一种：氢(H)、锂(Li)、Be、B、N、O、Na、Mg、Al、Si、磷(P)、硫(S)、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、砷(As)、硒(Se)、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
5.如权利要求4所述的电容器，其进一步包括：
在所述漏电流减小膜和所述上部电极之间的上部界面膜，
其中所述上部界面膜包括表示为M'O或M'ON的材料。
6.如权利要求1所述的电容器，其中所述电介质膜和所述漏电流减小膜的总厚度为约20埃-约/>
7.如权利要求1所述的电容器，其中所述电介质膜的厚度为所述漏电流减小膜的厚度的约1.5倍。
8.如权利要求1所述的电容器，其中所述漏电流减小膜以所述漏电流减小膜中包括的除了O之外的金属原子的约25％或更少包括所述掺杂剂和Al。
9.如权利要求8所述的电容器，其中
所述经掺杂的AlZrO由(L1)nAlxZryO(0.5n+1.5x+2y)、(L2)mAlxZryO(m+1.5x+2y)或(L1)n(L2)mAlxZryO(0.5n+m+1.5x+2y)表示，
其中L1为K、Rb、Cs和Fr之一，L2为Sr、Ba和Ra之一，
其中x、y、n和m分别表示所述经掺杂的AlZrO中的金属原子的原子百分比，和
其中0<(n+x)≤0.25，0<(m+x)≤0.25，0<(n+m+x)≤0.25和0.75≤y<1。
10.如权利要求1所述的电容器，其中所述电介质膜包括如下的至少一种：HfO2、ZrO2、CeO2、La2O3、Ta2O3、或TiO2。
11.如权利要求1所述的电容器，其中所述下部电极和所述上部电极各自包括如下的至少一种：TiN、NbN、MoN、CoN、TaN、W、Ru、RuO2、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)、或其组合。
12.如权利要求1所述的电容器，其中所述下部电极包括1％或更少的碳含量。
13.制造如权利要求1-12任一项所述的电容器的方法，所述方法包括：
形成下部电极；
在所述下部电极上形成电介质膜；
在所述电介质膜上形成漏电流减小膜，所述漏电流减小膜包括经掺杂的AlZrO膜；和
在所述漏电流减小膜上形成上部电极。
14.如权利要求13所述的方法，其中形成漏电流减小膜包括：
在所述电介质膜上形成下部Al2O3膜、掺杂剂膜、ZrO2膜、和上部Al2O3膜，和
热处理所述电介质膜、所述下部Al2O3膜、所述掺杂剂膜、所述ZrO2膜、和所述上部Al2O3膜，和
其中所述掺杂剂膜包括包含所述掺杂剂的氧化物膜。
15.如权利要求14所述的方法，其中
所述下部Al2O3膜形成至约1-约3埃的厚度，
所述掺杂剂膜形成至约1-约的厚度，
所述ZrO2膜形成至约20-约的厚度，和
所述上部Al2O3膜形成至约1-约的厚度。
16.半导体器件，包括：
基板，其包括在所述基板的上部部分中的第一源/漏区域和第二源/漏区域；
在所述第一和第二源/漏区域之间的栅结构体；和
在所述基板上的如权利要求1-12任一项所述的电容器，所述下部电极电连接至所述第一源/漏区域。
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