CN117395990A - 集成电路器件及其制造方法 - Google Patents

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Abstract

一种制造集成电路器件的方法包括：在基板上方形成多个下电极；在所述多个下电极上形成电介质膜；在电介质膜上形成掺杂的上界面膜；以及在掺杂的上界面膜上形成上电极，其中掺杂的上界面膜包括掺杂剂，并且掺杂剂包括从锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)和铝(Al)中选择的一种。

Description

集成电路器件及其制造方法
技术领域
发明构思涉及集成电路器件和/或其制造方法，尤其涉及包括电容器的集成电路器件和/或制造集成电路器件的方法。
背景技术
随着近来半导体工艺技术的快速发展，集成电路器件的高集成加速，并且每个单元的面积减小。因此，每个单元中可以由电容器占据的面积也减小了。例如，随着诸如动态随机存取存储器(DRAM)的集成电路器件的集成密度的增加，在保持或减小电容的同时，每个单元的面积减小。因此，需要一种通过克服电容器的空间限制和设计规则的限制并增加电容器的电容来保持期望的电特性的结构。
发明内容
发明构思的一些方面提供了制造集成电路器件的方法，通过该方法，通过在电容器电介质膜和上电极之间的界面处使用原子层沉积(ALD)形成掺杂了非常少量的掺杂剂的掺杂的上界面膜，流经上电极和下电极之间的电容器电介质膜的泄漏电流降低。
发明构思不限于以上提及的内容，本领域技术人员将从以下描述中清楚地理解发明构思。
根据发明构思的一方面，提供一种制造集成电路器件的方法。该方法包括：在基板上方形成多个下电极；在所述多个下电极上形成电介质膜；在电介质膜上形成掺杂的上界面膜；以及在掺杂的上界面膜上形成上电极，其中掺杂的上界面膜包括掺杂剂，并且掺杂剂包括从锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)和铝(Al)选择的一种。
根据发明构思的另一方面，提供一种制造集成电路器件的方法。该方法包括：在基板上方形成多个下电极；形成被配置为支撑所述多个下电极的支撑件；在所述多个下电极和支撑件上形成电介质膜；在电介质膜上形成掺杂的上界面膜；以及在掺杂的上界面膜上形成上电极，其中掺杂的上界面膜包括从掺有锡(Sn)的InOx、掺有铌(Nb)的TiOx、掺有钽(Ta)的SnOx、掺有Ta的TiOx和掺有钼(Mo)的TiOx中选择的一种。
根据发明构思的一方面，提供一种制造集成电路器件的方法。该方法包括：在基板中形成限定有源区的隔离膜；形成与有源区交叉并在第一方向上延伸的栅极结构；分别在栅极结构的相对两侧在有源区中形成源极/漏极；形成在垂直于第一方向的第二方向上延伸的位线结构；分别在源极/漏极上形成多个接触结构；分别在所述多个接触结构上形成多个下电极；形成被配置为支撑所述多个下电极的支撑件；在所述多个下电极和支撑件上形成电介质膜；在电介质膜上形成掺杂的上界面膜；以及在掺杂的上界面膜上形成上电极，其中掺杂的上界面膜包括掺杂剂，以及掺杂剂包括从锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)和铝(Al)中选择的一种。
附图说明
从以下结合附图的详细说明，将更清楚地理解示例实施方式，在附图中：
图1是根据一示例实施方式的集成电路器件的布局图；
图2是根据一示例实施方式的集成电路器件的截面图；
图3是图2中的区域CX的放大截面图；
图4和图5是显示根据一些示例实施方式的集成电路器件的泄漏电流特性的图；
图6和图7是根据一示例实施方式的集成电路器件的截面图；
图8至图11是根据一示例实施方式的制造集成电路器件的方法的流程图；
图12至图19是根据一示例实施方式的制造集成电路器件的方法中各阶段的截面图；以及
图20是根据一示例实施方式的包括集成电路器件的系统的框图。
具体实施方式
在下文中，参考附图详细描述了一些示例实施方式。
虽然在示例实施方式的描述中使用了术语“相同”、“相等”或“同样”，但应理解，可能存在一些不精确之处。因此，当一个元素被称为与另一元素相同时，应该理解的是，在期望的制造或操作公差范围(例如，±10％)内，一元素或值与另一元素相同。
当术语“约”或“基本上”在本说明书中与数值一起使用时，意指相关数值包括所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“约”和“基本上”与几何形状结合使用时，意指不需要几何形状的精度，但是该形状的宽容度(latitude)在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解的是，这些值和形状应被解释为包括所述数值或形状附近的制造或操作公差(例如，±10％)。
如在这里使用的，诸如“……中的至少一个”的表述，当位于一列元素之前时，修饰整列元素，但不修饰该列中的个别元素。因此，例如，“A、B或C中的至少一个”和“A、B和C中的至少一个”两者表示A、B、C或其任意组合。
图1是根据一实例实施方式的集成电路器件10的布局图，图2是沿图1中的线II-II'截取的截面图，图3是图2中的区域CX的放大图。
参照图1至图3，集成电路器件10可以包括在基板110上方的下电极170、在下电极170上的电介质膜180、在电介质膜180上的掺杂的上界面膜182和在掺杂的上界面膜182上的上电极190。
基板110可以包括由隔离膜112限定的有源区AC。基板110可以对应于包括硅(Si)的晶片。在一些示例实施方式中，基板110可以对应于包括半导体元素(例如，锗(Ge))或化合物半导体(例如，碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))的晶片。基板110可以具有绝缘体上硅(SOI)结构。基板110可以包括导电区域(例如，杂质掺杂的阱或杂质掺杂的结构)。
例如，隔离膜112可以具有浅沟槽隔离(STI)结构。隔离膜112可以包括填充基板110中的隔离沟槽112T的绝缘材料。绝缘材料可以包括氟硅酸盐玻璃(FSG)、未掺杂硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强正硅酸乙酯(PE-TEOS)或东燃硅氮烷(tonen silazene，TOSZ)，但不限于此。
有源区AC可以具有相对长的岛形(例如，伸长的岛形)。有源区AC的长轴可以布置在与基板110的顶表面平行的K方向上。有源区AC可以掺杂有p型或n型杂质。
基板110可以包括沿X方向延伸的栅极线沟槽120T。栅极线沟槽120T可以与有源区AC交叉，并且具有距基板110的顶表面的特定深度。栅极线沟槽120T的一部分可以延伸到隔离膜112的内部。隔离膜112中的栅极线沟槽120T的底部可以位于比有源区AC中的栅极线沟槽120T的底部更低的水平。
源极/漏极区114可以在有源区AC上在栅极线沟槽120T的相对两侧的每侧。源极/漏极区114可以包括掺杂有与有源区AC不同导电类型的杂质的杂质区。源极/漏极区114可以掺杂有n型或p型杂质。
栅极结构120可以形成在栅极线沟槽120T中。栅极结构120可以包括顺序形成在栅极线沟槽120T的内壁上的栅极绝缘层122、栅电极层124和栅极盖层126。
栅极绝缘层122可以共形地形成在栅极线沟槽120T的内壁上至特定厚度。栅极绝缘层122可以包括从氧化硅、氮化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)和具有比氧化硅高的介电常数的高k材料中选择的至少一种。
栅电极层124可以形成在栅极绝缘层122上，以填充栅极线沟槽120T至距栅极线沟槽120T的底部的特定高度。栅电极层124可以包括在栅极绝缘层122上的功函数控制层(未示出)和在功函数控制层上的掩埋金属层(未示出)，其中掩埋金属层填充栅极线沟槽120T的底部部分。
栅极盖层126可以在栅电极层124上，并可以填充栅极线沟槽120T的剩余部分。例如，栅极盖层126可以包括从氧化硅、氮氧化硅和氮化硅中选择的至少一种。
位线结构130可以在源极/漏极区114上，并可以沿垂直于X方向的Y方向延伸。位线结构130可以包括顺序堆叠在基板110上的位线接触132、位线134和位线盖层136。例如，位线接触132可以包括多晶硅，位线134可以包括金属材料，位线盖层136可以包括氮化硅或氮氧化硅。
第一层间绝缘膜142可以在基板110上。位线接触132可以穿过第一层间绝缘膜142以连接到源极/漏极区114。位线134和位线盖层136可以在第一层间绝缘膜142上。第二层间绝缘膜144可以在第一层间绝缘膜142上，并且可以覆盖位线134的侧表面以及位线盖层136的侧表面和顶表面。
接触结构150可以在源极/漏极区114上。第一层间绝缘膜142和第二层间绝缘膜144可以围绕接触结构150的侧壁。在一些示例实施方式中，接触结构150可以包括顺序堆叠在基板110上的下接触(未示出)、金属硅化物层(未示出)和上接触(未示出)。
电容器结构CS可以在第二层间绝缘膜144上。电容器结构CS可以包括电连接到接触结构150的下电极170、共形地覆盖下电极170的电介质膜180以及在电介质膜180上的上电极190。具有开口160T的蚀刻停止膜160可以在第二层间绝缘膜144上，并且下电极170的底部部分可以在蚀刻停止膜160的开口160T中。
示出了多个电容器结构CS分别布置在多个接触结构150上，所述多个接触结构150沿X和Y方向重复排列，但示例实施方式不限于此。不同地，多个电容器结构CS可以在多个接触结构150上以蜂窝图案排列，接触结构150在X和Y方向上重复排列。
下电极170可以包括金属氮化物、金属或其组合。例如，下电极170可以包括从TiN、TaN、WN、Ru、Pt和Ir中选择的至少一种。下电极170可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
下电极170可以具有非常大的高宽比。例如，下电极170的高宽比可以是约10至约30。例如，下电极170的直径可以是约20nm至约100nm，下电极170的高度可以是约500nm至约4000nm，但是下电极170不限于此。由于下电极170具有大的高宽比，所以下电极170可能塌陷或断裂。
支撑件SPT可以减轻或防止下电极170塌陷或断裂。支撑件SPT可以具有包括与下电极170接触的支撑件图案的板形。作为绝缘膜，支撑件SPT可以包括例如氧化硅、氮化硅或氮氧化硅。
电介质膜180可以围绕下电极170和支撑件SPT。电介质膜180可以包括具有比氧化硅高的介电常数的高k材料。例如，电介质膜180可以具有约10至约25的介电常数。例如，电介质膜180可以包括氧化锆(ZrO2)。
在一示例实施方式中，掺杂的上界面膜182可以共形地围绕电介质膜180。例如，掺杂的上界面膜182可以在电介质膜180和上电极190之间的界面处。
掺杂的上界面膜182可以包括掺杂有非常少量掺杂剂DP的基底材料BM。在一些示例实施方式中，掺杂剂DP可以均匀分布在基底材料BM中。
例如，掺杂剂DP可以包括锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)或铝(Al)。例如，基底材料BM可以包括InOx、TiOx、SnOx或ZnOx。例如，掺杂的上界面膜182可以包括掺杂Sn的InOx、掺杂Nb的TiOx、掺杂Ta的SnOx、掺杂Ta的TiOx或掺杂Mo的TiOx。在一些示例实施方式中，掺杂的上界面膜182可以对应于具有高功函数(例如，功函数大于4eV)的透明电极。
掺杂的上界面膜182的厚度可以远小于电介质膜180的厚度，且可以小于或等于例如约1nm，但不限于此。
在一示例实施方式中，掺杂的上界面膜182可以通过交替执行第一和第二ALD工艺形成，第一和第二ALD工艺包括彼此不同的前体，使得掺杂的上界面膜182包括非常少量的掺杂剂DP。这将在下面详细描述。
上电极190可以与掺杂的上界面膜182直接接触。上电极190可以覆盖下电极170，电介质膜180和掺杂的上界面膜182在上电极190和下电极170之间。上电极190可以包括金属氮化物、金属或其组合。例如，上电极190可以包括从TiN、TaN、WN、Ru、Pt和Ir中选择的至少一种。
随着近年来半导体加工技术的快速发展，集成电路器件10的高集成密度加快，每个单元的面积减小。因此，每个单元中可以由电容器结构CS占据的面积减少。例如，随着诸如动态随机存取存储器(DRAM)的集成电路器件10的集成密度增加，在保持或减小电容的同时，每个单元的面积减小。
因此，在其中下电极170和上电极190因每个单元的面积减小而彼此非常接近的结构中，泄漏电流可能不期望地流过电介质膜180。
换句话说，期望通过克服具有高集成密度的集成电路器件10的空间限制和设计规则的限制并增加集成电路器件10的电容而维持所需电特性的结构。
根据发明构思的一些示例实施方式，为减少流经集成电路器件10中的电介质膜180的泄漏电流，可以通过使用掺杂有非常少量掺杂剂DP的基底材料BM在电介质膜180与上电极190之间形成掺杂的上界面膜182。
因此，通过使用其中供应非常少量的掺杂剂DP作为前体的ALD在电介质膜180和上电极190之间的界面处形成掺杂的上界面膜182，可以在集成电路器件10中减少流经下电极170和上电极190之间的电介质膜180的泄漏电流。
在下面描述了根据发明构思的一些示例实施方式的集成电路器件10的特征。图4和图5是各自显示根据一些示例实施方式的实验示例中的泄漏电流与比较示例中的泄漏电流的比较的图。
图4显示了实验示例A1和比较示例R的泄漏电流特性，在实验示例A1中，上界面膜已被掺杂。这里，在实验示例A1中，掺杂Sn的InOx用作上界面膜，并且在比较示例R中，未掺杂的TiOx用作上界面膜。
参照图4，通过实验示例A1和比较示例R之间的比较，可以看出实验示例A1中包括掺杂的上界面膜182(见图2)的电介质膜180(见图2)的等效氧化物厚度(横轴)与比较示例R的相似，但实验示例A1中的泄漏电流(纵轴)低于比较示例R的泄漏电流。
图5显示了实验示例A2和比较示例R的泄漏电流特性，在实验示例A2中，上界面膜被掺杂。这里，在实验示例A2中，掺杂Nb的TiOx用作上界面膜，在比较示例R中，未掺杂的TiOx用作上界面膜。
参照图5，通过实验示例A2和比较示例R之间的比较，可以看出实验示例A2中包括掺杂的上界面膜182(见图2)的电介质膜180(见图2)的等效氧化物厚度(横轴)与比较示例R的相似，但实验示例A2中的泄漏电流(纵轴)低于比较示例R的泄漏电流。
图6和图7是根据一示例实施方式的集成电路器件20和30的截面图。
集成电路器件20和30的元件以及下述元件的材料与以上参照图1至图3描述那些相同或基本相似。因此，为了便于描述，集中于与集成电路器件10的不同之处来描述集成电路器件20和30。
参照图6，集成电路器件20可以包括电容器结构CS2，其包括下电极170、在下电极170上的电介质膜180、在电介质膜180上的掺杂的上界面膜282和在掺杂的上界面膜282上的上电极190。
在一示例实施方式中，掺杂的上界面膜282可以共形地围绕电介质膜180。例如，掺杂的上界面膜282可以在电介质膜180和上电极190之间的界面处。
掺杂的上界面膜282可以包括掺杂有非常少量掺杂剂DP的基底材料BM。在一些示例实施方式中，掺杂剂DP可以在基底材料BM中以规则的间隔形成层。
例如，掺杂剂DP可以包括Sn、Mo、Nb、Ta或Al。例如，基底材料BM可以包括InOx、TiOx、SnOx或ZnOx。例如，掺杂的上界面膜282可以包括掺杂Sn的InOx、掺杂Nb的TiOx、掺杂Ta的SnOx、掺杂Ta的TiOx或掺杂Mo的TiOx。在一些示例实施方式中，掺杂的上界面膜282可以对应于具有高功函数(例如，功函数大于4eV)的透明电极。
掺杂的上界面膜282的厚度可以远小于电介质膜180的厚度，且可以小于或等于例如约1nm，但不限于此。
在一示例实施方式中，掺杂的上界面膜282可以通过包括超循环的ALD工艺形成，使得掺杂的上界面膜282包括非常少量的掺杂剂DP。这将在下面详细描述。
参照图7，集成电路器件30可以包括电容器结构CS3，其包括下电极370、在下电极370上的电介质膜380、在电介质膜380上的掺杂的上界面膜382和在掺杂的上界面膜382上的上电极390。
集成电路器件30的下电极370可以具有圆柱形或在接触结构150上具有封闭底部的杯形状。
当下电极370具有圆柱形状时，对应于存储电极的下电极370的表面积可以增加，因此，电容器结构CS3的电容可以增加。
在一示例实施方式中，掺杂的上界面膜382可以共形地围绕电介质膜380。例如，掺杂的上界面膜382可以在电介质膜380和上电极390之间的界面处。
图8至图11是根据一示例实施方式的制造集成电路器件的方法的流程图。
根据一些示例实施方式，操作顺序可以不同于描述操作的顺序。例如，被描述为顺序执行的两个操作可以同时执行或者以相反的顺序执行。
参照图8，制造集成电路器件的方法S10可以包括顺序执行的操作S110至S160。
方法S10可以包括：在操作S110中在基板上形成栅极结构和接触结构，在操作S120中在接触结构上形成下电极，在操作S130中形成接触下电极的侧壁的支撑件，在操作S140中在下电极和支撑件上形成电介质膜，在操作S150中在电介质膜上形成掺杂的上界面膜，以及在操作S160中在掺杂的上界面膜上形成上电极。
下面参照图12至图19详细描述操作S110至S160的技术特征。
参照图9，方法S10中的形成掺杂的上界面膜的操作S150可以包括第一ALD工艺P150和第二ALD工艺Q150。
第一ALD工艺P150可以包括供应和清除基底前体、供应和清除掺杂剂前体以及供应和清除反应物的循环。
例如，可以将基底前体供应至下层，以使其吸附至下层的表面。因此，可以在下层的表面上进行基底前体的自组织和定向吸附。由于基底前体的化学系统特性，所以基底前体可能不完全覆盖下层的表面。因此，可能在下层的表面上形成间隙。该间隙甚至在基底前体的未吸附部分通过清除被去除后仍会保留，并作为掺杂剂前体的吸附位置。
此后，可以将掺杂剂前体供应至下层，以使其吸附至下层的表面，该表面通过该间隙暴露。因此，吸附到该间隙的掺杂剂前体甚至在掺杂剂前体的未吸附部分通过清除被去除并被稳定地吸附到下层表面之后仍会保留。
此后，可以向吸附的基底前体和掺杂剂前体供应反应物。这样，基底前体和掺杂剂前体可以分解成第一原子层。可以清除反应物的未反应部分和副产物，从而完成第一循环。
因此，可以形成主要由基底材料和非常少量掺杂剂构成的第一原子层。这里，基底材料可以包括上述基底材料BM(参见图2)，掺杂剂可以包括上述掺杂剂DP(见图2)。为了控制掺杂剂的浓度，第一循环可以重复进行A次(其中A是自然数)。
第二ALD工艺Q150可以包括供应和清除基底前体以及供应和清除反应物的循环。
例如，基底前体可以被供应至第一原子层，以被吸附至第一原子层的表面。基底前体的未吸附部分通过清除被去除。因此，可以在第一原子层的表面上进行基底前体的自组织和定向吸附。
此后，可以向所吸附的基底前体供应反应物。这样，基底前体可以分解成第二原子层。可以清除反应物的未反应部分和副产物，从而完成第二循环。
因此，可以在第一原子层上形成由基底材料构成的第二原子层。为了获得基底材料的期望厚度，第二循环可以重复进行B次(其中B是自然数)。
在根据发明构思的一些示例实施方式的方法S10中，第一ALD工艺P150和第二ALD工艺Q150可以重复执行C次(其中C为自然数)，以将掺杂的上界面膜182(见图2)形成为期望的厚度。
参照图10，方法S10中形成掺杂的上界面膜的操作S150'可以包括第一ALD工艺Q150和第二ALD工艺P150。
第一ALD工艺Q150可以包括供应和清除基底前体以及供应和清除反应物的循环。
第二ALD工艺P150可以包括供应和清除基底前体、供应和清除掺杂剂前体以及供应和清除反应物的循环。
换言之，上述操作S150中的第一ALD工艺P150和第二ALD工艺Q150可以在操作S150'中以相反的顺序执行。除此之外，操作S150'与操作S150相同或基本相似，因此省略其详细描述。
参照图11，在方法S10中形成掺杂的上界面膜的操作S250可以包括第一ALD工艺P250和第二ALD工艺Q250。
第一ALD工艺P250可以包括供应和清除基底前体以及供应和清除反应物的超循环。
例如，基底前体可以被供应至下层以被吸附至下层的表面，并且基底前体的未被吸附部分通过清除被去除。因此，可以在下层的表面上进行基底前体的自组织和定向吸附。
此后，反应物可以被供应到被吸附的基底前体。这样，基底前体可以分解成第一原子层。可以清除反应物的未反应部分和副产物，从而完成第一超循环。
因此，可以在下层上形成由基底材料构成的第一原子层。为了将基底材料形成为期望的厚度，第一超循环可以重复进行多次。
第二ALD工艺Q250可以包括供应和清除掺杂剂前体以及供应和清除反应物的超循环。
例如，可以将掺杂剂前体供应至基底材料层，以使其吸附至基底材料层的表面，并且通过清除去除掺杂剂前体的未被吸附部分。因此，可以在基底材料层的表面上进行掺杂剂前体的自组织和定向吸附。
此后，可以向被吸附的掺杂剂前体供应反应物。这样，掺杂剂前体可以分解成第二原子层。可以清除反应物的未反应部分和副产物，从而完成第二超循环。
因此，可以在基底材料层上形成由掺杂剂材料构成的第二原子层。对于非常少量的掺杂剂的掺杂，第二超循环可以进行一次。换句话说，可以在具有特定厚度的基底材料层上形成单层掺杂剂。
在根据发明构思的一些示例实施方式的制造集成电路器件的方法S10中，第一ALD工艺P250和第二ALD工艺Q250可以重复执行多次，从而将掺杂的上界面膜282(见图6)形成为期望的厚度。换句话说，掺杂剂DP(见图6)可以在基底材料BM(见图6)中以规则的间隔形成层。
图12至图19是根据一示例实施方式的制造集成电路器件的方法中的各阶段的截面图。
为便于描述，图12至图19是沿图1中的线II-II'截取的截面图。
参照图12，可以在基板110中形成隔离沟槽112T，并且可以在隔离沟槽112T中形成限定有源区AC的隔离膜112。
随后，可以在基板110上形成掩模图案(未示出)，并且通过使用掩模图案作为蚀刻掩模，可以在基板110中形成多个栅极线沟槽120T。栅极线沟槽120T可以彼此平行地延伸，并且每个栅极线沟槽120T可以具有与有源区AC交叉的线形状。
随后，可以在每个栅极线沟槽120T的内壁上形成栅极绝缘层122。可以通过在栅极绝缘层122上形成栅极导电层(未示出)以填充每个栅极线沟槽120T以及然后使用回蚀工艺将栅极导电层的上部去除至特定高度来形成栅电极层124。
随后，通过形成绝缘材料以填充栅极线沟槽120T的剩余部分并平坦化绝缘材料以暴露基板110的顶表面，可以在栅极线沟槽120T中形成栅极盖层126。此时，可以去除掩模图案。
随后，可以通过在栅极结构120的相对两侧的每侧将杂质离子注入基板110的一部分来形成源极/漏极区114。在一些示例实施方式中，可以通过在形成隔离膜112之后将杂质离子注入到基板110中而在有源区AC上形成源极/漏极区114。
参照图13，可以在基板110上形成第一层间绝缘膜142，并且可以在第一层间绝缘膜142中形成开口，以暴露源极/漏极区114的顶表面。
通过在第一层间绝缘膜142上形成导电层以填充第一层间绝缘膜142的开口并平坦化导电层的上部，可以在第一层间绝缘膜142的开口中形成电连接至源极/漏极区114的位线接触132。
随后，通过在第一层间绝缘膜142上顺序形成导电层和绝缘层以及然后图案化导电层和绝缘层，可以形成位线134和位线盖层136，以在与基板110的顶表面平行的Y方向上延伸。尽管未示出，位线间隔物可以进一步形成在位线134和位线盖层136的侧壁上。
随后，可以在第一层间绝缘膜142上形成第二层间绝缘膜144，以覆盖位线134和位线盖层136。
随后，可以在第一层间绝缘膜142和第二层间绝缘膜144中形成开口以暴露源极/漏极区114的顶表面，并且可以在第一层间绝缘膜142和第二层间绝缘膜144的开口中形成接触结构150。在一些示例实施方式中，可以通过在第一层间绝缘膜142和第二层间绝缘膜144的开口中顺序形成下接触(未示出)、金属硅化物层(未示出)和上接触(未示出)来形成接触结构150。
参照图14，可以在第二层间绝缘膜144和接触结构150上顺序形成蚀刻停止膜160、模层ML、支撑件形成层SPTL和牺牲层SL。
模层ML可以包含氧化硅。例如，模层ML可以使用诸如BPSG、旋涂电介质(SOD)、PSG、PE-TEOS或低压TEOS(LPTEOS)的材料形成。模层ML可以形成为约500nm至约4000nm的厚度，但是不限于此。
随后，可以在模层ML中形成支撑件形成层SPTL。支撑件形成层SPTL可以包括绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。
随后，可以在模层ML上形成牺牲层SL。例如，可以使用诸如TEOS、BPSG、PSG、USG、SOD或高密度等离子体氧化物(HDP)的材料形成牺牲层SL。牺牲层SL可以形成为约50nm至约200nm的厚度，但是不限于此。
随后，可以通过向牺牲层SL施加光致抗蚀剂并经曝光和显影来图案化光致抗蚀剂而形成掩模图案MP。其中将要形成下电极170(见图17)的区域可以由掩模图案MP限定。还可以在牺牲层SL上形成抗反射涂层(ARC)(未示出)。
参照图15，可以通过使用掩模图案MP作为蚀刻掩模顺序蚀刻牺牲层SL、支撑件形成层SPTL和模层ML来形成贯穿孔PH。
随后，可以通过去除蚀刻停止膜160的在贯穿孔PH底部暴露的部分来形成开口160T。接触结构150的顶表面可以通过贯穿孔PH和蚀刻停止膜160的开口160T暴露。
随后，可以通过灰化和剥离工艺去除掩模图案MP。
参照图16，可以形成下电极形成层170L以共形地覆盖贯穿孔PH的内壁和蚀刻停止膜160的开口160T。
在一些示例实施方式中，下电极形成层170L可以形成在蚀刻停止膜160的侧表面、模层ML的侧表面、支撑件形成层SPTL的侧表面以及牺牲层SL的侧表面和顶表面上，从而与接触结构150的顶表面接触。例如，可以使用CVD或ALD形成下电极形成层170L。
参照图17，可以通过使用节点分离工艺去除下电极形成层170L(见图16)的在模层ML的顶表面上方的部分以及牺牲层SL(见图16)来形成下电极170。
节点分离工艺可以通过回蚀或化学机械抛光(CMP)去除牺牲层SL。
随后，可以去除模层ML。例如，当模层ML包括氧化硅时，模层ML可以通过使用氢氟酸或缓冲氧化物蚀刻剂(BOE)的湿蚀刻工艺被完全去除。
在湿蚀刻工艺期间，支撑件SPT可以不被蚀刻，而是保留并牢固地支撑下电极170，从而减轻或防止下电极170塌陷或断裂。下电极170可以形成在接触结构150上，以具有在垂直于基板110的顶表面的Z方向上延伸的柱形状。
参照图18，可以在下电极170和支撑件SPT的外表面上形成电介质膜180。
可以使用具有比氧化硅高的介电常数的高k材料形成电介质膜180。例如，电介质膜180可以具有约10至约25的介电常数。例如，电介质膜180可以包括ZrO2。
随后，可以形成掺杂的上界面膜182，以共形地围绕电介质膜180。例如，掺杂的上界面膜182可以形成在电介质膜180和上电极190之间的界面处。
在一示例实施方式中，可以通过交替执行第一ALD工艺和第二ALD工艺(其包括彼此不同的前体)或执行包括超循环的ALD工艺(如上所述)而形成掺杂的上界面膜182，使得掺杂的上界面膜182包括非常少量的掺杂剂。
参照图19，可以在掺杂的上界面膜182上形成上电极190。
上电极190可以形成在掺杂的上界面膜182上以完全填充由相邻的下电极170限定的空间。
在一些示例实施方式中，上电极190可以形成为与掺杂的上界面膜182直接接触。上电极190可以包括金属氮化物、金属或其组合。例如，上电极190可以包括从TiN、TaN、WN、Ru、Pt和Ir中选择的至少一种。
可以通过顺序执行上述工艺完全形成集成电路器件10。
最终，通过使用其中非常少量的掺杂剂DP可以被供应作为前体的ALD在电介质膜180和上电极190之间的界面处形成掺杂的上界面膜182，可以减少在集成电路器件10中流经下电极170和上电极190之间的电介质膜180的泄漏电流。
图20是根据一示例实施方式的包括集成电路器件的系统1000的框图。
参照图20，系统1000可以包括控制器1010、输入/输出(I/O)器件1020、存储器件1030、接口1040和总线1050。
系统1000可以包括移动系统或者传输或接收信息的系统。在一些示例实施方式中，移动系统可以包括便携式计算机、上网本、移动电话、数字音乐播放器或存储卡。
控制器1010可以控制系统1000中的可执行程序，并包括微处理器、数字信号处理器、微控制器等。
I/O器件1020可以用于系统1000的数据输入或输出。系统1000可以使用I/O器件1020连接到外部器件(例如，个人计算机(PC))或网络，并与其交换数据。例如，I/O器件1020可以包括触摸屏、触摸板、键盘或显示器。
存储器件1030可以存储用于控制器1010的操作的数据或已由控制器1010处理的数据。存储器件1030可以包括根据发明构思的一些示例实施方式的上述集成电路器件10、20或30。
接口1040可以对应于系统1000和外部器件之间的数据传输通道。控制器1010、I/O器件1020、存储器件1030和接口1040可以通过总线1050相互通信。
图20所示的任何功能块均可以在处理电路中实现，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已参照发明构思的一些示例实施方式具体显示和描述了发明构思，但是将理解，在不脱离以下权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。
本申请基于2022年7月11日在韩国知识产权局提交的第10-2022-0085272号韩国专利申请并要求其优先权，其公开内容通过引用整体并入本文。

Claims (20)

1.一种制造集成电路器件的方法，所述方法包括：
在基板上方形成多个下电极；
在所述多个下电极上形成电介质膜；
在所述电介质膜上形成掺杂的上界面膜；以及
在所述掺杂的上界面膜上形成上电极，
其中所述掺杂的上界面膜包括掺杂剂，以及
所述掺杂剂包括从锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)和铝(Al)中选择的一种。
2.根据权利要求1所述的方法，其中所述掺杂的上界面膜包括从InOx、TiOx、SnOx和ZnOx中选择的一种作为基底材料。
3.根据权利要求2所述的方法，其中所述掺杂的上界面膜对应于透明电极。
4.根据权利要求2所述的方法，其中
通过交替执行第一原子层沉积工艺和第二原子层沉积工艺，形成所述掺杂的上界面膜，
所述第一原子层沉积工艺包括供应和清除基底前体、供应和清除掺杂剂前体以及供应和清除反应物的第一循环，以及
所述第二原子层沉积工艺包括供应和清除所述基底前体以及供应和清除所述反应物的第二循环。
5.根据权利要求4所述的方法，其中
所述第一原子层沉积工艺在第一工艺中被重复执行A次，
所述第二原子层沉积工艺在第二工艺中被重复执行B次，以及
所述掺杂的上界面膜的形成包括重复执行所述第一工艺和所述第二工艺C次，
其中A、B和C中的每个是自然数。
6.根据权利要求4所述的方法，其中
所述第二原子层沉积工艺在第一工艺中被重复执行A次，
所述第一原子层沉积工艺在第二工艺中被重复执行B次，以及
所述掺杂的上界面膜的形成包括重复执行所述第一工艺和所述第二工艺C次，
其中A、B和C中的每个是自然数。
7.根据权利要求2所述的方法，其中所述掺杂的上界面膜的形成包括多次执行超循环，所述超循环包括所述基底材料的第一原子层沉积工艺和所述掺杂剂的第二原子层沉积工艺。
8.根据权利要求7所述的方法，其中
所述超循环的所述第一原子层沉积工艺被重复执行多次，以及
所述超循环的所述第二原子层沉积工艺被执行一次。
9.根据权利要求1所述的方法，其中
所述掺杂的上界面膜的厚度小于所述电介质膜的厚度，以及
所述掺杂的上界面膜的所述厚度小于或等于1nm。
10.根据权利要求1所述的方法，其中所述掺杂的上界面膜具有大于4eV的功函数。
11.一种制造集成电路器件的方法，所述方法包括：
在基板上方形成多个下电极；
形成被配置为支撑所述多个下电极的支撑件；
在所述多个下电极和所述支撑件上形成电介质膜；
在所述电介质膜上形成掺杂的上界面膜；以及
在所述掺杂的上界面膜上形成上电极，
其中所述掺杂的上界面膜包括从掺有锡(Sn)的InOx、掺有铌(Nb)的TiOx、掺有钽(Ta)的SnOx、掺有Ta的TiOx和掺有钼(Mo)的TiOx中选择的一种。
12.根据权利要求11所述的方法，其中所述掺杂的上界面膜通过原子层沉积掺杂有掺杂剂。
13.根据权利要求12所述的方法，其中
所述掺杂的上界面膜通过交替执行第一原子层沉积工艺和第二原子层沉积工艺形成，
所述第一原子层沉积工艺包括供应和清除基底前体、供应和清除掺杂剂前体以及供应和清除反应物的第一循环，所述第一循环被执行多次，以及
所述第二原子层沉积工艺包括供应和清除所述基底前体以及供应和清除所述反应物的第二循环，所述第二循环被执行多次。
14.根据权利要求12所述的方法，其中所述掺杂的上界面膜的形成包括多次执行超循环，所述超循环包括氧化物的第一原子层沉积工艺和所述掺杂剂的第二原子层沉积工艺。
15.根据权利要求11所述的方法，其中所述掺杂的上界面膜对应于具有大于4eV的功函数的透明电极。
16.一种制造集成电路器件的方法，所述方法包括：
在基板中形成限定有源区的隔离膜；
形成与所述有源区交叉并在第一方向上延伸的栅极结构；
分别在所述栅极结构的相对两侧在所述有源区中形成源极/漏极；
形成在垂直于所述第一方向的第二方向上延伸的位线结构；
分别在所述源极/漏极上形成多个接触结构；
分别在所述多个接触结构上形成多个下电极；
形成被配置为支撑所述多个下电极的支撑件；
在所述多个下电极和所述支撑件上形成电介质膜；
在所述电介质膜上形成掺杂的上界面膜；以及
在所述掺杂的上界面膜上形成上电极，
其中所述掺杂的上界面膜包括掺杂剂，以及
所述掺杂剂包括从锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)和铝(Al)中选择的一种。
17.根据权利要求16所述的方法，其中所述掺杂的上界面膜包括从掺杂Sn的InOx、掺杂Nb的TiOx、掺杂Ta的SnOx、掺杂Ta的TiOx和掺杂Mo的TiOx中选择的一种。
18.根据权利要求16所述的方法，其中
所述掺杂的上界面膜通过交替执行第一原子层沉积工艺和第二原子层沉积工艺形成，
所述第一原子层沉积工艺包括供应和清除基底前体、供应和清除掺杂剂前体以及供应和清除反应物的第一循环，所述第一循环被执行多次，以及
所述第二原子层沉积工艺包括供应和清除所述基底前体以及供应和清除所述反应物的第二循环，所述第二循环被执行多次。
19.根据权利要求16所述的方法，其中所述掺杂的上界面膜的形成包括多次执行超循环，所述超循环包括氧化物的第一原子层沉积工艺和所述掺杂剂的第二原子层沉积工艺。
20.根据权利要求16所述的方法，其中所述掺杂的上界面膜对应于具有大于4eV的功函数的透明电极。
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