JP5693348B2 - 成膜方法および成膜装置 - Google Patents

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Description

本発明は、半導体ウエハ等の被処理基板上にジルコニア系膜を成膜する成膜方法および成膜装置に関する。
近時、LSIの高集積化、高速化の要請からLSIを構成する半導体素子のデザインルールが益々微細化されている。それにともなって、誘電体膜の容量の上昇が求められており、SiO容量換算膜厚EOT(Equivalent Oxide Thickness)の小さい高誘電率の誘電体膜が求められている。このような誘電体膜は、より高い誘電率を得るために、結晶化させることが必要であり、さらにはより結晶性の高い膜が求められている。また、デバイスによっては、サーマルバジェットの制約があり、成膜や結晶化が低温で行える膜が望まれる。
これらの用途に適用可能な高誘電率材料として、酸化ジルコニウム(ZrO)膜が検討されている(例えば特許文献1)。また、酸化ジルコニウム膜を低温で成膜する手法として、原料ガス(プリカーサ)として例えばテトラキスエチルメチルアミノジルコニウム(TEMAZ)を用い、酸化剤として例えばOガスを用いて、これらを交互的に供給するALDプロセスが知られている(例えば特許文献2)。酸化ジルコニウムは結晶化しやすく、このような手法により低温で成膜したまま、あるいはその後450℃以下の低温でアニールすることにより、デバイスに悪影響を与えることなく結晶化することができる。
ところで、このような誘電体膜には誘電率が高いのみならず、リーク電流が低いことも求められているが、上述したように誘電体膜を結晶化すると、結晶粒界からリークする結晶粒界リークによりリーク電流が増大するという問題がある。
このような問題を解決するために、特許文献3には、処理容器内にジルコニウム原料と酸化剤とを交互的に複数回供給して基板上にZrO膜を成膜する工程と、処理容器内にシリコン原料と酸化剤とを交互的に1回または複数回供給して基板上にSiO膜を成膜する工程とを、膜中のSi濃度が1〜4atm%になるように供給回数を調整して行い、これら供給回数のZrO膜成膜とSiO膜成膜とを1サイクルとし、このサイクルを1以上行い所定膜厚のジルコニア系膜を成膜する方法が提案されている。これによりジルコニア結晶を維持したまま粒界リークを抑制することができ、ZrO単膜と同等の高誘電率を維持しつつ低リーク電流を実現することができるとしている。
特開2001−152339号公報 特開2006−310754号公報 特開2010−067958号公報
上記特許文献3の技術は、ZrO単膜と同等の高誘電率が得られ、したがってZrO単膜と同等のEOTが得られるとともに、低リーク電流を実現することができるため、DRAMのキャパシタ膜への適用が検討されている。
しかしながら、上記特許文献3の技術をDRAMのキャパシタ膜のように凹凸形状部位に形成する膜の形成に適用した場合には、誘電体特性およびリーク電流特性が悪化する場合があることが判明した。
本発明は、凹凸形状部位にもリーク電流が小さく高誘電率のジルコニア系膜を確実に成膜することができる成膜方法および成膜装置を提供することを目的とする。
本発明者は、上記課題を解決すべく検討を重ねた結果、DRAMのキャパシタ膜のように凹凸形状部位に上記特許文献3のようにSi含有ZrO膜を成膜する場合には、SiOとZrOのステップカバレッジ性能の相違から、凹凸形状部位の凹部内の膜は、平坦部の膜に比べてSi濃度が高くなる傾向にあり、このようにSi濃度が高くなって所定濃度を超えることにより、誘電率の低下およびリーク電流特性の悪化が生じることを見出した。そして、このような凹部でSi濃度が高くなることによる誘電率の低下およびリーク電流特性の悪化を抑制するためには、Si濃度を極力低下させることができる成膜方法を採用することが有効であることを見出した。
本発明は、このような知見に基づいてなされたものであり、第1の観点では、真空保持可能な処理容器内に、凹凸形状部位を有した被処理体を搬入し、前記処理容器内を真空に保持した状態とし、前記処理容器内にジルコニウム原料と酸化剤とをこの順に供給して前記被処理体の凹凸形状部位上にZrO膜を形成する第1工程と、前記処理容器内にジルコニウム原料とシリコン原料と酸化剤とをこの順で供給して前記被処理体の凹凸形状部位上にSiがドープされたZrO膜を形成する第2工程とを、平坦膜における膜中のSi濃度が1.0atm%以下になるように、前記第1工程の回数および前記第2工程の回数を調整して実施することにより、前記被処理体の凹凸形状部位上に結晶性を維持した所定膜厚のジルコニア系膜を成膜することを特徴とする成膜方法を提供する。
また、本発明の第2の観点では、凹凸形状部位を有した被処理体に対して金属酸化膜を成膜する成膜装置であって、真空保持可能な縦型で筒体状をなす処理容器と、前記被処理体を複数段に保持した状態で前記処理容器内に保持する保持部材と、前記処理容器の外周に設けられた加熱装置と、ジルコニウム原料を前記処理容器内に供給するジルコニウム原料供給機構と、シリコン原料を前記処理容器内に供給するシリコン原料供給機構と、前記処理容器内へ酸化剤を供給する酸化剤供給機構と、前記加熱装置、前記ジルコニウム原料供給機構、前記シリコン原料供給機構および前記酸化剤供給機構を制御する制御機構とを具備し、前記制御機構は、前記真空保持可能な処理容器内に被処理体搬入され、前記処理容器内真空に保持された状態上記第1の観点に係る成膜方法が実行されるように、前記加熱装置、前記ジルコニウム原料供給機構、前記シリコン原料供給機構および前記酸化剤供給機構を制御することを特徴とする成膜装置を提供する。
本発明によれば、処理容器内にジルコニウム原料と酸化剤とをこの順に供給して被処理体の凹凸形状部位上にZrO膜を形成する第1工程と、処理容器内にジルコニウム原料とシリコン原料と酸化剤とをこの順で供給して被処理体の凹凸形状部位上にSiがドープされたZrO膜を形成する第2工程とをこれらの回数を調整して実施する。これにより、第1工程ではSiを含有せず、かつ第2工程においては、ジルコニウム原料を吸着させた後にシリコン原料吸着されるので第1工程の回数および第2工程の回数を調整することで、Siの吸着量を平坦膜における膜中のSi濃度が1.0atm%以下になるように、少なくでる。このため、凹凸形状部位に成膜する場合に、平均Si濃度を、凹部において局部的にSi濃度が上昇しても誘電率の低下およびリーク電流特性の悪化が生じないような値とすることができ、凹凸形状部位にもZrOの結晶性を維持しつつ、誘電率およびリーク特性を低下させないジルコニア系膜を形成することができる。
本発明の一実施形態に係る成膜方法を実施するための成膜装置の一例を示す縦断面図である。 本発明の一実施形態に係る成膜方法を実施するための成膜装置の一例を示す横断面図である。 本発明の一実施形態に係る成膜方法を説明するためのチャートである。 本発明が適用されるDRAMのキャパシタの構造を示す断面図である。 比較サンプルおよび本発明に基づいて作成したサンプルについて二次イオン質量分析計(SIMS)により深さ方向のSi強度(カウント)を測定した結果を示す図である。 HRRBSにより求めたSi濃度とSIMSにおけるSi強度(カウント)との相関を示す図である。 膜中Si濃度と膜のEOTとの関係を示す図である。 膜中のSi濃度と膜のリーク電流との関係を示す図である。
以下、添付図面を参照しながら本発明の実施形態について詳細に説明する。
図1は本発明の一実施形態に係る成膜方法を実施するための成膜装置の一例を示す縦断面図、図2は図1の成膜装置を示す横断面図、図3は本発明の一実施形態に係る成膜方法を説明するためのチャートである。なお、図2においては、加熱装置を省略している。
成膜装置100は、下端が開口された有天井の円筒体状の処理容器1を有している。この処理容器1の全体は、例えば石英により形成されており、この処理容器1内の天井には、石英製の天井板2が設けられて封止されている。また、この処理容器1の下端開口部には、例えばステンレススチールにより円筒体状に成形されたマニホールド3がOリング等のシール部材4を介して連結されている。
上記マニホールド3は処理容器1の下端を支持しており、このマニホールド3の下方から被処理体として多数枚、例えば50〜100枚の半導体ウエハ(以下単にウエハと記す)Wを多段に載置可能な石英製のウエハボート5が処理容器1内に挿入可能となっている。このウエハボート5は3本の支柱6を有し(図2参照)、支柱6に形成された溝により多数枚のウエハWが支持されるようになっている。
このウエハボート5は、石英製の保温筒7を介してテーブル8上に載置されており、このテーブル8は、マニホールド3の下端開口部を開閉する例えばステンレススチール製の蓋部9を貫通する回転軸10上に支持される。
そして、この回転軸10の貫通部には、例えば磁性流体シール11が設けられており、回転軸10を気密にシールしつつ回転可能に支持している。また、蓋部9の周辺部とマニホールド3の下端部との間には、例えばOリングよりなるシール部材12が介設されており、これにより処理容器1内のシール性を保持している。
上記の回転軸10は、例えばボートエレベータ等の昇降機構(図示せず)に支持されたアーム13の先端に取り付けられており、ウエハボート5および蓋部9等を一体的に昇降して処理容器1内に対して挿脱されるようになっている。なお、上記テーブル8を上記蓋部9側へ固定して設け、ウエハボート5を回転させることなくウエハWの処理を行うようにしてもよい。
成膜装置100は、処理容器1内へガス状の酸化剤、例えばOガスを供給する酸化剤供給機構14と、処理容器1内へZrソースガス(ジルコニウム原料)を供給するZrソースガス供給機構15と、処理容器1内へSiソースガス(シリコン原料)を供給するSiソースガス供給機構16とを有している。また、処理容器1内へパージガスとして不活性ガス、例えばNガスを供給するパージガス供給機構28を有している。
酸化剤供給機構14は、酸化剤供給源17と、酸化剤供給源17から酸化剤を導く酸化剤配管18と、この酸化剤配管18に接続され、マニホールド3の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなる酸化剤分散ノズル19とを有している。この酸化剤分散ノズル19の垂直部分には、複数のガス吐出孔19aが所定の間隔を隔てて形成されており、各ガス吐出孔19aから水平方向に処理容器1に向けて略均一に酸化剤、例えばOガスを吐出することができるようになっている。酸化剤としては、Oガスの他に、HOガス、Oガス、NOガス、NOガス、NOガス等を用いることができる。プラズマ生成機構を設けて酸化剤をプラズマ化して反応性を高めるようにしてもよい。またOガスとHガスを用いたラジカル酸化であってもよい。Oガスを用いる場合には酸化剤供給源17としてはOガスを発生するオゾナイザーを備えたものとする。
Zrソースガス供給機構15は、液体状のZrソース、例えばテトラキスエチルメチルアミノジルコニウム(TEMAZ)が貯留されたZrソース貯留容器20と、このZrソース貯留容器20から液体のZrソースを導くZrソース配管21と、Zrソース配管21に接続され、Zrソースを気化させる気化器22と、気化器22で生成されたZrソースガスを導くZrソースガス配管23と、このZrソースガス配管23に接続され、マニホールド3の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなるZrソースガス分散ノズル24とを有している。気化器22にはキャリアガスとしてのNガスを供給するキャリアガス配管22aが接続されている。Zrソースガス分散ノズル24には、その長さ方向に沿って複数のガス吐出孔24aが所定の間隔を隔てて形成されており、各ガス吐出孔24aから水平方向に処理容器1内に略均一にZrソースガスを吐出することができるようになっている。
Siソースガス供給機構16は、液体状のSiソース、例えばトリ−ジメチルアミノシラン(3DMAS)が貯留されたSiソース貯留容器25と、Siソース貯留容器25の周囲に設けられた液体状のSiソースを気化するためのヒーター25aと、Siソース貯留容器25内で気化されたSiソースガスを導くSiソースガス配管26と、このSiソースガス配管26に接続され、マニホールド3の側壁を貫通して設けられたSiソースガス分散ノズル27とを有している。Siソースガス分散ノズル27には、その長さ方向に沿って複数のガス吐出孔27aが所定の間隔を隔てて形成されており、各ガス吐出孔27aから水平方向に処理容器1内に略均一にSiソースガスを吐出することができるようになっている。
さらに、パージガス供給機構28は、パージガス供給源29と、パージガス供給源29からパージガスを導くパージガス配管30と、このパージガス配管30に接続され、マニホールド3の側壁を貫通して設けられたパージガスノズル31とを有している。パージガスとしては不活性ガス例えばNガスを好適に用いることができる。
酸化剤配管18には、開閉弁18aおよびマスフローコントローラのような流量制御器18bが設けられており、ガス状の酸化剤を流量制御しつつ供給することができるようになっている。また、Siソースガス配管26にも、開閉弁26aおよびマスフローコントローラのような流量制御器26bが設けられており、Siソースガスを流量制御しつつ供給することができるようになっている。さらに、パージガス配管30にも開閉弁30aおよびマスフローコントローラのような流量制御器30bが設けられており、パージガスを流量制御しつつ供給することができるようになっている。
上記Zrソース貯留部20には、Zrソース圧送配管20aが挿入されており、Zrソース圧送配管20aからHeガス等の圧送ガスを供給することにより、Zrソース配管21へ液体のZrソースが送給される。上記Zrソース配管21には液体マスフローコントローラのような流量制御器21aが設けられており、上記Zrソースガス配管23にはバルブ23aが設けられている。
Zrソースは特に限定されるものではなく、ZrOを吸着可能な種々のものを用いることができるが、上述したTEMAZに代表される常温で液体である有機金属化合物であるものを好適に用いることができる。また、常温で液体である有機金属化合物としては、他にテトラキスジエチルアミノジルコニウム(TDEAZ)、シクロペンタジエニルトリス(ジメチルアミノ)ジルコニウム(MCPDTMZ)を用いることもできる。もちろん常温で固体のものを用いることもできるが、この場合には原料を蒸発させる機構および配管等を加熱する機構等が必要となる。また、無機化合物を用いることもできる。
Siソースも特に限定されるものではなく、吸着可能な種々のものを用いることができ、上述した3DMASの他、テトラ−ジメチルアミノシラン(4DMAS)、ビスターシャリブチルアミノシラン(BTBAS)等の有機化合物を用いることができる。また、ジクロロシラン(DCS)、ヘキサクロロジシラン(HCD)、モノシラン(SiH)、ジシラン(Si)、テトラクロロシラン(TCS)等の無機化合物を用いることもできる。
酸化剤を分散吐出するための酸化剤分散ノズル19は、処理容器1の凹部1a内に設けられており、Zrソースガス分散ノズル24と、Siソースガス分散ノズル27は、これらで酸化剤分散ノズル19を挟むように設けられている。
処理容器1の酸化剤分散ノズル19およびZrソースガス分散ノズル24と反対側の部分には、処理容器1内を真空排気するための排気口37が設けられている。この排気口37は処理容器1の側壁を上下方向へ削りとることによって細長く形成されている。処理容器1のこの排気口37に対応する部分には、排気口37を覆うように断面コ字状に成形された排気口カバー部材38が溶接により取り付けられている。この排気口カバー部材38は、処理容器1の側壁に沿って上方に延びており、処理容器1の上方にガス出口39を規定している。そして、このガス出口39から図示しない真空ポンプ等を含む真空排気機構により真空引きされる。そして、この処理容器1の外周を囲むようにしてこの処理容器1およびその内部のウエハWを加熱する筒体状の加熱装置40が設けられている。
成膜装置100の各構成部の制御、例えばバルブ18a、23a、26a、30aの開閉による各ガスの供給・停止、流量制御器18b、21a、26b、30bによるガスや液体ソースの流量の制御、処理容器1に導入するガスの切り替え、加熱装置40の制御等は例えばマイクロプロセッサ(コンピュータ)からなるコントローラ50により行われる。コントローラ50には、オペレータが成膜装置100を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース51が接続されている。
また、コントローラ50には、成膜装置100で実行される各種処理をコントローラ50の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置100の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部52が接続されている。レシピは記憶部52の中の記憶媒体に記憶されている。記憶媒体は、ハードディスク等の固定的に設けられたものであってもよいし、CDROM、DVD、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
そして、必要に応じて、ユーザーインターフェース51からの指示等にて任意のレシピを記憶部52から呼び出してコントローラ50に実行させることで、コントローラ50の制御下で、成膜装置100での所望の処理が行われる。すなわち、記憶部52の記憶媒体には、以下に説明する成膜方法を実行するプログラム(すなわち処理レシピ)が記憶されており、そのプログラムがコントローラ50に以下に説明する成膜方法を実行するように成膜装置100を制御させる。
次に、以上のように構成された成膜装置を用いて行なわれる本実施形態に係る成膜方法について図3を参照して説明する。
まず、常温において、例えば50〜100枚のウエハWが搭載された状態のウエハボート5を予め所定の温度に制御された処理容器1内にその下方から上昇させることによりロードし、蓋部9でマニホールド3の下端開口部を閉じることにより処理容器1内を密閉空間とする。ウエハWとしては、直径300mmのものが例示される。
そして処理容器1内を真空引きして所定のプロセス圧力に維持するとともに、加熱装置40への供給電力を制御して、ウエハ温度を上昇させてプロセス温度に維持し、ウエハボート5を回転させた状態で成膜処理を開始する。プロセス温度は200〜300℃が好ましく、例えば210℃で行われる。
この際の成膜処理は、図3に示すように、ZrO膜を形成する第1工程と、SiがドープされたZrO膜(ZrSiO膜)を形成する第2工程とを有し、第1工程をx回、第2工程をy回行う。第1工程は、処理容器1内にZrソースガスを供給してウエハWに吸着させるステップS1と、処理容器1内を真空引きするとともにパージガスでパージするステップS2と、ガス状の酸化剤として例えばOガスを処理容器1内に供給してZrソースガスを酸化させるステップS3と、処理容器1内を真空引きするとともにパージガスでパージするステップS4とを有する。また、第2工程は、処理容器1内にZrソースガスを供給してウエハWに吸着させるステップS11と、その後、処理容器1内を真空引きしつつパージガスでパージするステップS12と、処理容器1内にSiソースガスを供給してウエハW上に吸着されたZrソースガスの上に吸着させるステップS13と、その後、処理容器1内を真空引きしつつパージガスでパージするステップS14と、ガス状の酸化剤として例えばOガスを処理容器1内に供給してZrソースガスおよびSiソースガスを酸化させてSiがドープされたZrO膜を形成するステップS15と、その後、処理容器1内を真空引きしつつパージガスでパージするステップS16とを有する。
上記第1工程の回数xと上記第2工程の回数yとを調整することにより、所望の濃度のSiを含むジルコニア系膜を所望の厚さで形成することができる。すなわち、膜中のSi濃度は、第2工程の回数yの比率、すなわちy/(x+y)の値にほぼ比例するので、y/(x+y)とSi濃度との関係を予め求めておけば、所望のSi濃度が得られるようにxとyを決定することができる。
この場合に、第1工程ではSiを含有せず、かつ第2工程においては、ジルコニウム原料を吸着させた後にシリコン原料を吸着させてSiの吸着量を少なくすることができるので、第1工程と第2工程との回数を調整することにより、膜中のSi濃度を極めて低くすることができる。
図4に示すようなDRAMのキャパシタにおいては、凹凸形状の下部電極101上に、下部電極の一部となるTiN膜102を介して誘電体膜103を成膜し、さらにその上に上部電極104を成膜するが、凹凸形状の下部電極101上にZr原料とSi原料とを用いて上記特許文献3の手法でSiがドープされたジルコニア系膜を成膜する場合には、Zr原料とSi原料とのステップカバレッジの違いにより、凹部105におけるSi吸着量が相対的に増加して、その部分におけるSi濃度が局部的に高くなってしまい、誘電率の低下およびリーク電流特性の悪化が生じる。
これに対して、本実施形態の方法によりSiがドープされたジルコニア膜を形成する場合には、Si濃度を極めて低くすることができるため、凹部105において局部的にSi濃度が上昇しても、誘電率の低下およびリーク電流特性の悪化が生じないようにすることができ、DRAMのキャパシタのような凹凸形状部位にもZrOの結晶性を維持しつつ、誘電率およびリーク特性を低下させないジルコニア系膜を形成することができる。
本発明者らの実験結果によれば、フラットキャパシター(平坦膜)において、誘電率の低下が生じるSi濃度は、3.0atm%程度以上、リーク電流特性の悪化が生じるSi濃度は5.0atm%程度以上であることが判明した。フラットキャパシター上で、あるSi濃度に制御すると、トレンチ底部では約3倍のSi濃度となることがわかっているので、フラットキャパシター(平坦膜)において、Si濃度を1.0atm%以下とすることが好ましい。また、本実施形態では第2工程の回数yの割合を低くしていくことにより、Si濃度を0に近づけることができるが、Siの均一性が十分得られ、かつSiの効果を十分発現させるためには、0.02atm%以上とすることが好ましい。
このようにSiは微量にドープするため、上記第2工程の回数yの割合が極めて低いものとなる。一例を挙げると、例えばxを51回、yを2回行えば、0.04atm%のSiをドープすることができ、第1工程を繰り返す間に均等に第2工程を挿入することにより(例えば、第1工程を17回繰り返した後、第2工程を1回行うサイクルを2回繰り返し、その後さらに第1工程を17回繰り返す)、高い均一性でSiをドープさせることができる。
Siをより均一にドープする観点等からは、形成された膜をアニールすることが好ましい。この場合のアニール温度は450℃以下であることが好ましい。450℃を超えるとデバイスに悪影響を及ぼすおそれがある。
次に、上記第1工程および第2工程について具体的に説明する。
第1工程のステップS1においては、Zrソースガス供給機構15のZrソース貯留容器20からZrソースとして例えばTEMAZを供給し、気化器22で気化させて発生したZrソースガスをZrソースガス配管23およびZrソースガス分散ノズル24を介してガス吐出孔24aから処理容器1内にT1の期間供給する。これにより、ウエハ上にZrソースを吸着させる。このときの期間T1は1〜120secが例示される。また、Zrソースの流量は0.2〜0.5l/minが例示される。また、この際の処理容器1内の圧力は10〜100Paが例示される。Zrソースとしては、上述したように、TEMAZの他、同じく常温で液体であるTDEAZを好適に用いることができるし、常温で固体のものを用いることもできる。また、無機化合物を用いることもできる。
酸化剤を供給するステップS3においては、酸化剤供給機構14の酸化剤供給源17から酸化剤として例えばOガスが酸化剤配管18および酸化剤分散ノズル19を経て吐出される。これにより、ウエハWに吸着されたZrソースが酸化されてZrOが形成される。
このステップS3の期間T3は10〜180secの範囲が好ましい。酸化剤の流量はウエハWの搭載枚数や酸化剤の種類によっても異なるが、酸化剤としてOガスを用い、ウエハWの搭載枚数が50〜100枚程度のときには、100〜200g/Nmが例示される。また、この際の処理容器1内の圧力は10〜100Paが例示される。酸化剤としては、上述したように、Oガスの他に、HOガス、Oガス、NOガス、NOガス、NOガス等を用いることができる。プラズマ生成機構を設けて酸化剤をプラズマ化して反応性を高めるようにしてもよい。またOガスとHガスを用いたラジカル酸化であってもよい。
上記ステップS2、S4は、ステップS1の後またはステップS3の後に処理容器1内に残留するガスを除去して次の工程において所望の反応を生じさせるためのものであり、パージガス供給機構28のパージガス供給源29からパージガス配管30およびパージガスノズル31を経て処理容器1内にパージガス、例えばNを供給して処理容器1内をパージする。この場合に、真空引きとパージガスの供給とを複数回繰り返すことにより、残留するガスの除去効率を上げることができる。このステップS2,S4の期間T2、T4としては、20〜120secが例示される。また、この際の処理容器1内の圧力は10〜100Paが例示される。このとき、Zrソースガスを供給するステップS1の後のステップS2と、酸化剤を供給するステップS3の後のステップS4とは、両者のガスの排出性の相違から、真空引き時間、パージガス供給時間を変えてもよい。具体的には、ステップS1後のほうがガスの排出に時間がかかることから、ステップS1後に行うステップS2のほうの時間を長くすることが好ましい。
上記第2工程のステップS11は、第1工程のステップS1とほぼ同様に行われる。また、ステップS13は、Siソースガス供給機構16のSiソースガス貯留容器25内に貯留されたSiソース、例えば3DMASをヒーター25aにより気化させ、Siソースガス配管26およびSiソースガス分散ノズル27を介してガス吐出孔27aから処理容器1内にT13の期間供給する。これにより、ウエハW上にSiソースを吸着させる。このときの期間T13は10〜60secが例示される。また、Siソースガスの流量は50〜300ml/minが例示される。また、この際の処理容器1内の圧力は10〜100Paが例示される。Siソースとしては、上述したように、3DMASの他、4DMAS、BTBAS等の有機化合物を用いることができる。また、DCS、HCD、SiH、Si
、TCS等の無機化合物を用いることもできる。無機化合物を用いることにより、Si濃度をより低くすることができる。
酸化剤を供給するステップS15は、上記ステップS3と同様に実施される。また、処理容器1内を真空引きしつつパージガスを供給して処理容器1内をパージするステップS12、S14、S16は、上記ステップS2、S4と同様に実施される。Zrソースガスを供給した後のステップS12およびSiソースガスを供給した後のステップS14と、酸化剤を供給した後のステップS16工程とは、両者のガスの排出性の相違から、真空引き時間、パージガス供給時間を変えてもよい。具体的には、ステップS12、S14のほうがステップS16よりもガスの排出に時間がかかることから、ステップS12、S14をステップS16よりも長くすることが好ましい。
次に、本発明の根拠となった実験について説明する。
ここでは、まず、ZrソースとしてTEMAZを用い、Siソースとして3DMASを用い、酸化剤としてOを用いて、図3のチャートに示す方法で図1の成膜装置によりシリコンウエハ上に成膜を行った。
表1に示すように、ZrO膜を形成する第1工程のトータルの回数xを51回に設定し、SiがドープされたZrO膜(ZrSiO膜)を形成する第2工程の回数yを変化させることによりSi濃度を変化させてジルコニア系膜を成膜した。そして、得られた膜について、処理容器中で、N雰囲気、1Torr(133.3Pa)とし、450℃で30minのアニールを施した。ターゲット膜厚は7.0nmとした。
表1において、サンプルNo.1は、第2工程を含まずに第1工程のみを行った(便宜上第1工程を17回行うサイクルを3サイクルと記載)比較サンプルである。サンプルNo.2は、第1工程を17回行い次いで第2工程を1回行うサイクルを2サイクル実施し、その後、第1工程を17回行ったものであり、第1工程の回数x:51回に対し第2工程の回数yを2回としたものである。サンプルNo.3は、第1工程を10回行い次いで第2工程を1回行うサイクルを4サイクル実施し、その後、第1工程を11回行ったものであり、第1工程の回数x:51回に対し第2工程の回数yを4回としたものである。サンプルNo.4は、第1工程を7回行い次いで第2工程を1回行うサイクルを6サイクル実施し、その後、第1工程を9回行ったものであり、第1工程の回数x:51回に対し第2工程の回数yを6回としたものである。
Figure 0005693348
これらサンプルについて、二次イオン質量分析計(SIMS)により、深さ方向のSi強度(カウント)を測定した。その結果を図5に示す。この図から、サンプルNo.2〜4について膜中のSiの存在が確認された。膜中のSi濃度はラザフォード後方散乱分光計(RBS)により測定することができる。ただし、今回の実験ではSiが微量であるため、RBSのみでは正確なSi濃度が得られないおそれがある。そこで、図6に示すように、高分解能ラザフォード後方散乱分光計(HRRBS)により求めたSi濃度(3.0atm%、1.8atm%、0atm%)とSIMSにおけるSi強度(カウント)とから検量線を作成し、この検量線からRBS換算値としてSi濃度を求めた。すなわち、HRRBSにより求めたSi濃度とSIMSにおけるSi強度(カウント)との間には極めて強い相関関係があり、図6に示すようにほぼ原点を通る直線となるから、これを検量線として図5のSIMSにおけるSi強度(カウント)から膜中Si濃度を求めることにより、より正確に膜中Si濃度を把握することができると考えられる。この検量線を用いてRBS換算値としてSi濃度を求めた結果、サンプルNo.2の膜では0.04atm%、サンプルNo.3のサンプルでは0.08atm%、サンプルNo.4のサンプルでは0.13atm%となった。これにより、本発明により微量のSiがドープされたジルコニア系膜が形成できることが確認された。なお、この際のSIMSにおけるSi強度(カウント)としては、安定性の高い表面から2.5nmの深さ位置でのSi強度(カウント)を用いた。
次に、種々のSi濃度のジルコニア系膜の電気特性について測定した。
図7は膜中Si濃度と膜のフラットキャパシターにおけるEOTとの関係を示す図であり、図8は膜中のSi濃度と膜のリーク電流との関係を示す図である。これらの図は、上記No.1(ジルコニア単膜)の測定値、および上記No.2の測定値を含むものであり、No.2のSi濃度としては上記RBS換算値を用い、他のプロットについてはSi濃度としてHRRBSでの検出値を用いている。これらの図から本発明の方法によって得られた微量のSiを含むジルコニア系膜(No.2)は、ジルコニア単膜と比較してEOTが同等で、リーク電流特性が改善されることが確認された。また、膜中Siが3.0atm%にてEOTが上昇し、5.0atm%程度にてかえってリーク電流が上昇することが確認された。
なお、本発明は上記実施形態に限定されることなく、種々変形可能である。例えば、上記実施形態では本発明を複数のウエハを搭載して一括して成膜を行うバッチ式の成膜装置に適用した例を示したが、これに限らず、一枚のウエハ毎に成膜を行う枚葉式の成膜装置に適用することもできる。
また、上記実施形態では、Zrソース、Siソースとして有機金属化合物を用いた例を示したが、上述したように無機化合物であってもよい。Siソースとして無機化合物を用いた場合には、Si濃度をより低くすることができるというメリットがある。
また、Zrソースとして常温で液体である有機金属化合物であるシクロペンタジエニルトリス(ジメチルアミノ)ジルコニウム(MCPDTMZ)を用いると、例えば、テトラキスエチルメチルアミノジルコニウム(TEMAZ)に比較して、ステップカバレッジが良い、という利点を得ることができる。即ち、凹状形状の底部においても均一な膜を形成できるため、TEMAZのような薄膜化が起こりにくい。従って、Si濃度が極端に上がることはない。
また、MCPDTMZは、TEMAZに比較して、シクロペンタ基など反応阻害結合を持つため、この後にSiソースを吸着させようとしても吸着サイトがこれらにより覆われているので、Siが吸着しにくい。従って、Si濃度をより少ない量で制御することも可能である。
また、Zrソースとして常温で液体である有機金属化合物を供給する場合には、アンプル型気化器を用いることが良い。アンプル型気化器は、アンプル(貯留容器)内に貯留された液体原料を、該原料の蒸気圧を利用して気化させる。例えば、アンプル内の圧力を下げる、又はアンプル内の圧力を下げるとともにアンプル内の液体原料を加熱することで、液体原料を気化させ、気化した液体原料をキャリアガス、例えば、Arガスなどによるキャリアガスとともに、処理容器1内に供給する。このようなアンプル型気化器によれば、例えば、加熱金属に液体を供給し、その蒸気を利用する気化器に比較して、アンプル内で液体原料が気化するので、パーティクルの発生が少なくなる、という利点を得ることができる。アンプル型気化器は、Zrソースとして、MCPDTMZが選ばれた時に、特に好適である。
さらに、上記実施形態では第1工程と第2工程との回数を調整することによりSi濃度を制御したが、それに加えて第2工程におけるSiソースの流量を調整することによってもSi濃度を制御することができる。
さらにまた、被処理体としては、半導体ウエハに限定されず、LCDガラス基板等の他の基板にも本発明を適用することができる。
1;処理容器
5;ウエハボート(供給手段)
14;酸化剤供給機構
15;Zrソースガス供給機構
16;Siソースガス供給機構
19;酸化剤分散ノズル
24;Zrソースガス分散ノズル
27;Siソースガス分散ノズル
40;加熱機構
100;成膜装置
W;半導体ウエハ(被処理体)

Claims (10)

  1. 真空保持可能な処理容器内に、凹凸形状部位を有した被処理体を搬入し、前記処理容器内を真空に保持した状態とし、
    前記処理容器内にジルコニウム原料と酸化剤とをこの順に供給して前記被処理体の凹凸形状部位上にZrO膜を形成する第1工程と、前記処理容器内にジルコニウム原料とシリコン原料と酸化剤とをこの順で供給して前記被処理体の凹凸形状部位上にSiがドープされたZrO膜を形成する第2工程とを、平坦膜における膜中のSi濃度が1.0atm%以下になるように、前記第1工程の回数および前記第2工程の回数を調整して実施することにより、前記被処理体の凹凸形状部位上に結晶性を維持した所定膜厚のジルコニア系膜を成膜することを特徴とする成膜方法。
  2. 前記凹凸形状部位の凹部におけるジルコニア系膜の膜中のSi濃度が3.0atm%未満、前記凹凸形状部位の凸部におけるジルコニア系膜の膜中のSi濃度が0.02atm%以上になるように、前記第1工程の回数および前記第2工程の回数を調整することを特徴とする請求項1に記載の成膜方法。
  3. 前記ジルコニウム原料の供給と前記酸化剤の供給との間、および前記シリコン原料の供給と前記酸化剤の供給との間、前記ジルコニウム原料の供給と前記シリコン原料の供給との間に前記処理容器内のガスを排出することを特徴とする請求項1または請求項2に記載の成膜方法。
  4. 上記成膜の後、450℃以下の温度で得られた膜をアニールすることを特徴とする請求項1から請求項3のいずれか1項に記載の成膜方法。
  5. 前記ジルコニウム原料が、テトラキスエチルメチルアミノジルコニウム(TEMAZ)、テトラキスジエチルアミノジルコニウム(TDEAZ)、シクロペンタジエニルトリス(ジメチルアミノ)ジルコニウム(MCPDTMZ)のいずれか一つから選ばれることを特徴とする請求項1から請求項4のいずれか1項に記載の成膜方法。
  6. 前記ジルコニウム原料を気化させる際、前記ジルコニウム原料の蒸気圧を利用して気化されることを特徴とする請求項5に記載の成膜方法。
  7. 前記シリコン原料が、トリ−ジメチルアミノシラン(3DMAS)、テトラ−ジメチルアミノシラン(4DMAS)、ビスターシャリブチルアミノシラン(BTBAS)、ジクロロシラン(DCS)、ヘキサクロロジシラン(HCD)、モノシラン(SiH)、ジシラン(Si)、テトラクロロシラン(TCS)のいずれか一つから選ばれることを特徴とする請求項1から請求項6のいずれか1項に記載の成膜方法。
  8. 前記酸化剤は、Oガス、HOガス、Oガス、NOガス、NOガス、NOガス、OガスとHガスのラジカルから選択された少なくとも1種であることを特徴とする請求項1から請求項7のいずれか1項に記載の成膜方法。
  9. 凹凸形状部位を有した被処理体に対して金属酸化膜を成膜する成膜装置であって、
    真空保持可能な縦型で筒体状をなす処理容器と、
    前記被処理体を複数段に保持した状態で前記処理容器内に保持する保持部材と、
    前記処理容器の外周に設けられた加熱装置と、
    ジルコニウム原料を前記処理容器内に供給するジルコニウム原料供給機構と、
    シリコン原料を前記処理容器内に供給するシリコン原料供給機構と、
    前記処理容器内へ酸化剤を供給する酸化剤供給機構と、
    前記加熱装置、前記ジルコニウム原料供給機構、前記シリコン原料供給機構および前記酸化剤供給機構を制御する制御機構とを具備し、
    前記制御機構は、前記真空保持可能な処理容器内に被処理体搬入され、前記処理容器内真空に保持された状態請求項1から請求項5、請求項7および請求項8のいずれか一項に記載の成膜方法が実行されるように、前記加熱装置、前記ジルコニウム原料供給機構、前記シリコン原料供給機構および前記酸化剤供給機構を制御することを特徴とする成膜装置。
  10. 前記ジルコニウム原料供給機構は、前記ジルコニウム原料を気化させる気化器を含み、前記気化器が前記ジルコニウム原料を、該ジルコニウム原料の蒸気圧を利用して気化させることを特徴とする請求項9に記載の成膜装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101451716B1 (ko) * 2008-08-11 2014-10-16 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
US8343839B2 (en) * 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US8760845B2 (en) * 2012-02-10 2014-06-24 Nanya Technology Corp. Capacitor dielectric comprising silicon-doped zirconium oxide and capacitor using the same
JP6010451B2 (ja) * 2012-12-21 2016-10-19 東京エレクトロン株式会社 成膜方法
KR101993355B1 (ko) * 2013-03-13 2019-09-30 삼성전자주식회사 반도체 장치의 제조 방법
JP6211973B2 (ja) * 2014-03-27 2017-10-11 東京エレクトロン株式会社 成膜装置
JP2015188028A (ja) * 2014-03-27 2015-10-29 東京エレクトロン株式会社 薄膜形成方法、及び、薄膜形成装置
CN110164850A (zh) * 2018-02-15 2019-08-23 松下知识产权经营株式会社 电容元件和电容元件的制造方法
WO2020175152A1 (ja) * 2019-02-25 2020-09-03 株式会社アルバック プラズマcvd装置、および、プラズマcvd法
KR102562274B1 (ko) * 2020-12-17 2023-08-01 주식회사 이지티엠 유기 금속 전구체 화합물

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0660408B2 (ja) * 1988-12-16 1994-08-10 日電アネルバ株式会社 薄膜作製方法および装置
US5753934A (en) * 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
TW515032B (en) * 1999-10-06 2002-12-21 Samsung Electronics Co Ltd Method of forming thin film using atomic layer deposition method
EP1256638B1 (en) * 2001-05-07 2008-03-26 Samsung Electronics Co., Ltd. Method of forming a multi-components thin film
EP1332795A1 (en) * 2002-02-01 2003-08-06 Centre National De La Recherche Scientifique (Cnrs) New porous silicate materials and their uses as catalytic systems for diesel improvement
US7399666B2 (en) * 2005-02-15 2008-07-15 Micron Technology, Inc. Atomic layer deposition of Zr3N4/ZrO2 films as gate dielectrics
JP2006308844A (ja) * 2005-04-28 2006-11-09 Seiko Epson Corp プラスチックレンズ及びプラスチックレンズの製造方法
KR100716652B1 (ko) * 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
JP2007081265A (ja) * 2005-09-16 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7795160B2 (en) * 2006-07-21 2010-09-14 Asm America Inc. ALD of metal silicate films
JP2008160081A (ja) * 2006-11-29 2008-07-10 Hitachi Kokusai Electric Inc 基板処理装置及び基板処理方法
DE102007002962B3 (de) * 2007-01-19 2008-07-31 Qimonda Ag Verfahren zum Herstellen einer dielektrischen Schicht und zum Herstellen eines Kondensators
US7723771B2 (en) * 2007-03-30 2010-05-25 Qimonda Ag Zirconium oxide based capacitor and process to manufacture the same
US8159012B2 (en) * 2007-09-28 2012-04-17 Samsung Electronics Co., Ltd. Semiconductor device including insulating layer of cubic system or tetragonal system
US20090130414A1 (en) * 2007-11-08 2009-05-21 Air Products And Chemicals, Inc. Preparation of A Metal-containing Film Via ALD or CVD Processes
KR101451716B1 (ko) * 2008-08-11 2014-10-16 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
JP5587716B2 (ja) * 2010-09-27 2014-09-10 マイクロンメモリジャパン株式会社 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法

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