KR20110131096A - 성막 방법 및 성막 장치 - Google Patents

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카츠시게 하라다
유이치로 모로즈미
신고 히시야
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도쿄엘렉트론가부시키가이샤
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Abstract

(과제) 요철 형상 부위에도 리크 전류가 작아 고유전율의 지르코니아계 막을 확실히 성막할 수 있는 성막 방법 및 성막 장치를 제공하는 것이다.
(해결 수단) 진공 보지(保持) 가능한 처리 용기 내에 피(被)처리체를 삽입하고, 처리 용기 내를 진공으로 보지한 상태로 하고, 처리 용기 내에 지르코늄 원료와 산화제를 이 순서로 공급하여 피처리체 상에 ZrO막을 형성하는 제1 공정과, 상기 처리 용기 내에 지르코늄 원료와 실리콘 원료와 산화제를 이 순서로 공급하여 피처리체 상에 Si가 도프된 ZrO막을 형성하는 제2 공정을, 각각의 횟수를 조정하여 실시함으로써, 막 중의 Si 농도를 제어하면서 소정 막두께의 지르코니아계 막을 성막한다.

Description

성막 방법 및 성막 장치{FILM FORMATION METHOD AND FILM FORMATION APPARATUS}
본 발명은, 반도체 웨이퍼 등의 피(被)처리 기판 상에 지르코니아계 막을 성막하는 성막 방법 및 성막 장치에 관한 것이다.
최근, LSI의 고집적화, 고속화의 요청으로부터 LSI를 구성하는 반도체 소자의 디자인 룰이 점점 더 세분화되고 있다. 그에 수반하여, 유전체 막 용량의 상승이 요구되고 있고, SiO2 용량 환산 막두께 EOT(Equivalent Oxide Thickness)가 작은 고유전율의 유전체 막이 요구되고 있다. 이러한 유전체 막은, 보다 높은 유전율을 얻기 위해 결정화시키는 것이 필요하고, 나아가서는 보다 결정성이 높은 막이 요구되고 있다. 또한, 디바이스에 따라서는, 서멀 버짓(thermal budget)의 제약이 있어, 성막이나 결정화를 저온에서 행할 수 있는 막이 요구된다.
이들 용도에 적용 가능한 고유전율 재료로서, 산화 지르코늄(ZrO2) 막이 검토되어 있다(예를 들면 특허문헌 1). 또한, 산화 지르코늄 막을 저온에서 성막하는 수법으로서, 원료 가스(프리커서; precursor)로서 예를 들면 테트라키스에틸메틸아미노지르코늄(TEMAZ)을 이용하고, 산화제로서 예를 들면 O3 가스를 이용하여, 이들을 번갈아 공급하는 ALD 프로세스가 알려져 있다(예를 들면 특허문헌 2). 산화 지르코늄은 결정화하기 쉬워, 이러한 수법에 의해 저온에서 성막한 채로, 혹은 그 후 450℃ 이하의 저온에서 어닐함으로써, 디바이스에 악영향을 부여하는 일 없이 결정화할 수 있다.
그런데, 이러한 유전체 막에는 유전율이 높을 뿐만 아니라, 리크 전류(leak current)가 낮은 것도 요구되고 있지만, 전술한 바와 같이 유전체 막을 결정화하면, 결정 입계로부터 리크되는 결정 입계 리크에 의해 리크 전류가 증대된다는 문제가 있다.
이러한 문제를 해결하기 위해, 특허문헌 3에는, 처리 용기 내에 지르코늄 원료와 산화제를 번갈아 복수회 공급하여 기판 상에 ZrO2막을 성막하는 공정과, 처리 용기 내에 실리콘 원료와 산화제를 번갈아 1회 또는 복수회 공급하여 기판 상에 SiO2막을 성막하는 공정을, 막 중의 Si 농도가 1∼4atm%가 되도록 공급 횟수를 조정하여 행하고, 이들 공급 횟수의 ZrO2막 성막과 SiO2막 성막을 1사이클로 하고, 이 사이클을 1 이상 행하여 소정 막두께의 지르코니아계 막을 성막하는 방법이 제안되어 있다. 이에 따라 지르코니아 결정을 유지한 채로 입계 리크를 억제할 수 있어, ZrO2단막과 동등한 고유전율을 유지하면서 저(低)리크 전류를 실현할 수 있다고 하고 있다.
일본공개특허공보 2001-152339호 일본공개특허공보 2006-310754호 일본공개특허공보 2010-067958호
상기 특허문헌 3의 기술은, ZrO2단막과 동등한 고유전율이 얻어져, 따라서 ZrO2단막과 동등한 EOT가 얻어짐과 함께, 저리크 전류를 실현할 수 있기 때문에, DRAM의 커패시터(capacitor) 막으로의 적용이 검토되고 있다.
그러나, 상기 특허문헌 3의 기술을 DRAM의 커패시터 막과 같이 요철 형상 부위에 형성하는 막의 형성에 적용한 경우에는, 유전체 특성 및 리크 전류 특성이 악화되는 경우가 있는 것이 판명되었다.
본 발명은, 요철 형상 부위에도 리크 전류가 작아 고유전율의 지르코니아계 막을 확실히 성막할 수 있는 성막 방법 및 성막 장치를 제공하는 것을 목적으로 한다.
본 발명자는, 상기 과제를 해결하기 위해 검토를 거듭한 결과, DRAM의 커패시터 막과 같이 요철 형상 부위에 상기 특허문헌 3과 같이 Si 함유 ZrO2막을 성막하는 경우에는, SiO2와 ZrO2의 스텝 커버리지 성능이 서로 다르기 때문에, 요철 형상 부위의 오목부 내의 막은, 평탄부의 막에 비해 Si 농도가 높아지는 경향이 있어, 이와 같이 Si 농도가 높아져 소정 농도를 초과함으로써, 유전율의 저하 및 리크 전류 특성의 악화가 발생하는 것을 발견했다. 그리고, 이러한 오목부에서 Si 농도가 높아지는 것에 따른 유전율의 저하 및 리크 전류 특성의 악화를 억제하기 위해서는, Si 농도를 극력 저하시킬 수 있는 성막 방법을 채용하는 것이 유효하다는 것을 발견했다.
본 발명은, 이러한 인식에 기초하여 이루어진 것으로, 제1 관점에서는, 진공 보지(保持) 가능한 처리 용기 내에 피처리체를 반입하고, 상기 처리 용기 내를 진공으로 보지한 상태로 하고, 상기 처리 용기 내에 지르코늄 원료와 산화제를 이 순서로 공급하여 피처리체 상에 ZrO막을 형성하는 제1 공정과, 상기 처리 용기 내에 지르코늄 원료와 실리콘 원료와 산화제를 이 순서로 공급하여 피처리체 상에 Si가 도프된 ZrO막을 형성하는 제2 공정을, 각각의 횟수를 조정하여 실시함으로써, 막 중의 Si 농도를 제어하면서 소정 막두께의 지르코늄계 막을 성막하는 것을 특징으로 하는 성막 방법을 제공한다.
또한, 본 발명의 제2 관점에서는, 피처리체에 대하여 금속 산화막을 성막하는 성막 장치로서, 진공 보지 가능한 종형(vertical)으로 통체 형상을 이루는 처리 용기와, 상기 피처리체를 복수단으로 보지한 상태로 상기 처리 용기 내에 보지하는 보지 부재와, 상기 처리 용기의 외주(外周)에 설치된 가열 장치와, 지르코늄 원료를 상기 처리 용기 내에 공급하는 지르코늄 원료 공급 기구와, 실리콘 원료를 상기 처리 용기 내에 공급하는 실리콘 원료 공급 기구와, 상기 처리 용기 내에 산화제를 공급하는 산화제 공급 기구와, 상기 지르코늄 원료 공급 기구, 상기 실리콘 원료 공급 기구 및 상기 산화제 공급 기구를 제어하는 제어 기구를 구비하고, 상기 제어 기구는, 진공 보지 가능한 처리 용기 내에 피처리체를 반입하고, 상기 처리 용기 내를 진공으로 보지한 상태로 하고, 상기 처리 용기 내에 지르코늄 원료와 산화제를 이 순서로 공급하여 피처리체 상에 ZrO막을 성막하는 제1 공정과, 상기 처리 용기 내에 지르코늄 원료와 실리콘 원료와 산화제를 이 순서로 공급하여 피처리체 상에 Si가 도프된 ZrO막을 성막하는 제2 공정을 갖고, 상기 제1 공정 및 상기 제2 공정의 횟수를 조정함으로써, 막 중의 Si 농도를 제어하면서 소정 막두께의 지르코니아계 막을 성막하도록 제어하는 것을 특징으로 하는 성막 장치를 제공한다.
본 발명에 의하면, 처리 용기 내에 지르코늄 원료와 산화제를 이 순서로 공급하여 피처리체 상에 ZrO막을 성막하는 제1 공정과, 처리 용기 내에 지르코늄 원료와 실리콘 원료와 산화제를 이 순서로 공급하여 피처리체 상에 Si가 도프된 ZrO막을 성막하는 제2 공정을 이들 횟수를 조정하여 실시한다. 이에 따라, 제1 공정에서는 Si를 함유하지 않고, 또한 제2 공정에 있어서는 지르코늄 원료를 흡착시킨 후에 실리콘 원료를 흡착시켜 Si의 흡착량을 적게할 수 있기 때문에, 제1 공정과 제2 공정과의 횟수를 조정함으로써, 막 중의 Si 농도를 매우 낮게 할 수 있다. 이 때문에, 요철 형상 부위에 성막하는 경우에, 평균 Si 농도를, 오목부에 있어서 국부적으로 Si 농도가 상승해도 유전율의 저하 및 리크 전류 특성의 악화가 발생하지 않는 값으로 할 수 있어, 요철 형상 부위에도 ZrO2의 결정성을 유지하면서, 유전율 및 리크 특성을 저하시키지 않는 지르코니아계 막을 형성할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 성막 방법을 실시하기 위한 성막 장치의 일 예를 나타내는 종단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 성막 방법을 실시하기 위한 성막 장치의 일 예를 나타내는 횡단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 성막 방법을 설명하기 위한 차트이다.
도 4는 본 발명이 적용되는 DRAM의 커패시터의 구조를 나타내는 단면도이다.
도 5는 비교 샘플 및 본 발명에 기초하여 작성한 샘플에 대해서 2차 이온 질량 분석계(SIMS)에 의해 깊이 방향의 Si 강도(카운트)를 측정한 결과를 나타내는 도면이다.
도 6은 HRRBS에 의해 구한 Si 농도와 SIMS에 있어서의 Si 강도(카운트)와의 상관을 나타내는 도면이다.
도 7은 막 중 Si 농도와 막의 EOT와의 관계를 나타내는 도면이다.
도 8은 막 중의 Si 농도와 막의 리크 전류와의 관계를 나타내는 도면이다.
(발명을 실시하기 위한 형태)
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태에 대해서 상세하게 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 성막 방법을 실시하기 위한 성막 장치의 일 예를 나타내는 종단면도이고, 도 2는 도 1의 성막 장치를 나타내는 횡단면도이고, 도 3은 본 발명의 일 실시 형태에 관련된 성막 방법을 설명하기 위한 차트이다. 또한, 도 2에 있어서는, 가열 장치를 생략하고 있다.
성막 장치(100)는, 하단이 개구된 천장이 있는 원통체 형상의 처리 용기(1)를 갖고 있다. 이 처리 용기(1)의 전체는, 예를 들면 석영에 의해 형성되어 있고, 이 처리 용기(1) 내의 천장에는, 석영제의 천장판(2)이 설치되어 봉지(seal)되어 있다. 또한, 이 처리 용기(1)의 하단 개구부에는, 예를 들면 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니폴드(manifold; 3)가 O링 등의 시일 부재(4)를 개재하여 연결되어 있다.
상기 매니폴드(3)는 처리 용기(1)의 하단을 지지하고 있고, 이 매니폴드(3)의 하방으로부터 피처리체로서 다수매, 예를 들면 50∼100매의 반도체 웨이퍼(이하 간단히 웨이퍼라고 기재함)(W)를 다단으로 재치 가능한 석영제의 웨이퍼 보트(5)가 처리 용기(1) 내에 삽입 가능하게 되어 있다. 이 웨이퍼 보트(5)는 3개의 지주(pillar; 6)를 갖고(도 2 참조), 지주(6)에 형성된 홈에 의해 다수매의 웨이퍼(W)가 지지되도록 되어 있다.
이 웨이퍼 보트(5)는, 석영제의 보온통(7)을 개재하여 테이블(8) 상에 올려놓여져 있고, 이 테이블(8)은, 매니폴드(3)의 하단 개구부를 개폐하는, 예를 들면 스테인리스 스틸제의 덮개부(9)를 관통하는 회전축(10) 상에 지지된다.
그리고, 이 회전축(10)의 관통부에는, 예를 들면 자성 유체 시일(11)이 설치되어 있고, 회전축(10)을 기밀하게 시일하면서 회전 가능하게 지지하고 있다. 또한, 덮개부(9)의 주변부와 매니폴드(3)의 하단부와의 사이에는, 예를 들면 O링으로 이루어지는 시일 부재(12)가 개설(介設)되어 있어, 이에 따라 처리 용기(1) 내의 시일성을 보지하고 있다.
상기의 회전축(10)은, 예를 들면 보트 엘리베이터 등의 승강 기구(도시하지 않음)로 지지된 아암(13)의 선단(先端)에 부착되어 있고, 웨이퍼 보트(5) 및 덮개부(9) 등을 일체적으로 승강하여 처리 용기(1) 내에 대하여 삽입 및 이탈되도록 되어 있다. 또한, 상기 테이블(8)을 상기 덮개부(9)측으로 고정해 설치하여, 웨이퍼 보트(5)를 회전시키는 일 없이 웨이퍼(W)의 처리를 행하도록 해도 좋다.
성막 장치(100)는, 처리 용기(1) 내로 가스 상태의 산화제, 예를 들면 O3 가스를 공급하는 산화제 공급 기구(14)와, 처리 용기(1) 내로 Zr 소스 가스(지르코늄 원료)를 공급하는 Zr 소스 가스 공급 기구(15)와, 처리 용기(1) 내로 Si 소스 가스(실리콘 원료)를 공급하는 Si 소스 가스 공급 기구(16)를 갖고 있다. 또한, 처리 용기(1) 내로 퍼지 가스로서 불활성 가스, 예를 들면 N2 가스를 공급하는 퍼지 가스 공급 기구(28)를 갖고 있다.
산화제 공급 기구(14)는, 산화제 공급원(17)과, 산화제 공급원(17)으로부터 산화제를 유도하는 산화제 배관(18)과, 이 산화제 배관(18)에 접속되고, 매니폴드(3)의 측벽을 내측으로 관통해 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 산화제 분산 노즐(19)을 갖고 있다. 이 산화제 분산 노즐(19)의 수직 부분에는, 복수의 가스 토출공(19a)이 소정의 간격을 두고 형성되어 있어, 각 가스 토출공(19a)으로부터 수평 방향으로 처리 용기(1)를 향하여 대략 균일하게 산화제, 예를 들면 O3 가스를 토출할 수 있도록 되어 있다. 산화제로서는, O3 가스 외에, H2O 가스, O2 가스, NO2 가스, NO 가스, N2O 가스 등을 이용할 수 있다. 플라즈마 생성 기구를 설치해 산화제를 플라즈마화 하여 반응성을 높이도록 해도 좋다. 또한 O2 가스와 H2 가스를 이용한 라디칼 산화라도 좋다. O3 가스를 이용하는 경우에는 산화제 공급원(17)으로서는 O3 가스를 발생하는 오조나이저(ozonizer)를 구비한 것으로 한다.
Zr 소스 가스 공급 기구(15)는, 액체 상태의 Zr 소스, 예를 들면 테트라키스에틸메틸아미노지르코늄(TEMAZ)이 저류(貯留)된 Zr 소스 저류 용기(20)와, 이 Zr 소스 저류 용기(20)로부터 액체의 Zr 소스를 유도하는 Zr 소스 배관(21)과, Zr 소스 배관(21)에 접속되고, Zr 소스를 기화시키는 기화기(22)와, 기화기(22)에서 생성된 Zr 소스 가스를 유도하는 Zr 소스 가스 배관(23)과, 이 Zr 소스 가스 배관(23)에 접속되고 매니폴드(3)의 측벽을 안쪽으로 관통해 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 Zr 소스 가스 분산 노즐(24)을 갖고 있다. 기화기(22)에는 캐리어 가스로서의 N2 가스를 공급하는 캐리어 가스 배관(22a)이 접속되어 있다. Zr 소스 가스 분산 노즐(24)에는, 그의 길이 방향을 따라서 복수의 가스 토출공(24a)이 소정의 간격을 두고 형성되어 있고, 각 가스 토출공(24a)으로부터 수평 방향으로 처리 용기(1) 내로 대략 균일하게 Zr 소스 가스를 토출할 수 있도록 되어 있다.
Si 소스 가스 공급 기구(16)는, 액체 상태의 Si 소스, 예를 들면 트리-디메틸아미노실란(3DMAS)이 저류된 Si 소스 저류 용기(25)와, Si 소스 저류 용기(25)의 주위에 설치된 액체 상태의 Si 소스를 기화하기 위한 히터(25a)와, Si 소스 저류 용기(25) 내에서 기화된 Si 소스 가스를 유도하는 Si 소스 가스 배관(26)과, 이 Si 소스 가스 배관(26)에 접속되고, 매니폴드(3)의 측벽을 관통해 설치된 Si 소스 가스 분산 노즐(27)을 갖고 있다. Si 소스 가스 분산 노즐(27)에는, 그의 길이 방향을 따라서 복수의 가스 토출공(27a)이 소정의 간격을 두고 형성되어 있고, 각 가스 토출공(27a)으로부터 수평 방향으로 처리 용기(1) 내에 대략 균일하게 Si 소스 가스를 토출할 수 있도록 되어 있다.
또한, 퍼지 가스 공급 기구(28)는, 퍼지 가스 공급원(29)과, 퍼지 가스 공급원(29)으로부터 퍼지 가스를 유도하는 퍼지 가스 배관(30)과, 이 퍼지 가스 배관 (30)에 접속되고, 매니폴드(3)의 측벽을 관통해 설치된 퍼지 가스 노즐(31)을 갖고 있다. 퍼지 가스로서는 불활성 가스, 예를 들면 N2 가스를 적합하게 이용할 수 있다.
산화제 배관(18)에는, 개폐 밸브(18a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(18b)가 설치되어 있어, 가스 상태의 산화제를 유량 제어하면서 공급할 수 있도록 되어 있다. 또한, Si 소스 가스 배관(26)에도, 개폐 밸브(26a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(26b)가 설치되어 있어, Si 소스 가스를 유량 제어하면서 공급할 수 있도록 되어 있다. 또한, 퍼지 가스 배관(30)에도 개폐 밸브 (30a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(30b)가 설치되어 있어, 퍼지 가스를 유량 제어하면서 공급할 수 있도록 되어 있다.
상기 Zr 소스 저류 용기(20)에는, Zr 소스 압송 배관(20a)이 삽입되어 있어, Zr 소스 압송 배관(20a)으로부터 He 가스 등의 압송 가스를 공급함으로써, Zr 소스 배관(21)에 액체의 Zr 소스가 송급(送給)된다. 상기 Zr 소스 배관(21)에는 액체 매스 플로우 컨트롤러와 같은 유량 제어기(21a)가 설치되어 있고, 상기 Zr 소스 가스 배관 (23)에는 개폐 밸브(23a)가 설치되어 있다.
Zr 소스는 특별히 한정되는 것은 아니며, ZrO2가 흡착 가능한 여러 가지의 것을 이용할 수 있지만, 전술한 TEMAZ로 대표되는 상온에서 액체인 유기 금속 화합물인 것을 적합하게 이용할 수 있다. 또한, 상온에서 액체인 유기 금속 화합물로서는, 그 외에 테트라키스디에틸아미노지르코늄(TDEAZ), 사이클로펜타디에닐트리스(디메틸아미노)지르코늄(MCPDTMZ)을 이용할 수도 있다. 물론 상온에서 고체인 것을 이용할 수도 있지만, 이 경우에는 원료를 증발시키는 기구 및 배관 등을 가열하는 기구 등이 필요해진다. 또한, 무기 화합물을 이용할 수도 있다.
Si 소스도 특별히 한정되는 것은 아니며, 흡착 가능한 여러 가지의 것을 이용할 수 있어, 전술한 3DMAS 외, 테트라-디메틸아미노실란(4DMAS), 비스터셔리부틸아미노실란(BTBAS) 등의 유기 화합물을 이용할 수 있다. 또한, 디클로로실란(DCS), 헥사클로로디실란(HCD), 모노실란(SiH4), 디실란(Si2H6), 테트라클로로실란(TCS) 등의 무기 화합물을 이용할 수도 있다.
산화제를 분산 토출하기 위한 산화제 분산 노즐(19)은, 처리 용기(1)의 오목부(1a) 내에 설치되어 있고, Zr 소스 가스 분산 노즐(24)과 Si 소스 가스 분산 노즐(27)은, 이들로 산화제 분산 노즐(19)을 사이에 두도록 설치되어 있다.
처리 용기(1)의 산화제 분산 노즐(19) 및 Zr 소스 가스 분산 노즐(24)과 반대측의 부분에는, 처리 용기(1) 내를 진공 배기하기 위한 배기구(37)가 설치되어 있다. 이 배기구(37)는 처리 용기(1)의 측벽을 상하 방향으로 깎아냄으로써 가늘고 길게 형성되어 있다. 처리 용기(1)의 이 배기구(37)에 대응하는 부분에는, 배기구(37)를 덮도록 단면이 ㄷ자 형상으로 성형된 배기구 커버 부재(38)가 용접에 의해 부착되어 있다. 이 배기구 커버 부재(38)는, 처리 용기(1)의 측벽을 따라서 상방으로 연장되어 있고, 처리 용기(1)의 상방에 가스 출구(39)를 규정하고 있다. 그리고, 이 가스 출구(39)로부터 도시하지 않은 진공 펌프 등을 포함하는 진공 배기 기구에 의해 진공 흡인된다. 그리고, 이 처리 용기(1)의 외주를 둘러싸도록 하여 이 처리 용기(1) 및 그의 내부의 웨이퍼(W)를 가열하는 통체 형상의 가열 장치(40)가 설치되어 있다.
성막 장치(100)의 각 구성부의 제어, 예를 들면 개폐 밸브(18a, 23a, 26a, 30a)의 개폐에 의한 각 가스의 공급·정지, 유량 제어기(18b, 21a, 26b, 30b)에 의한 가스나 액체 소스의 유량의 제어, 처리 용기(1)에 도입하는 가스의 전환, 가열 장치(40)의 제어 등은, 예를 들면 마이크로 프로세서(컴퓨터)로 이루어지는 컨트롤러 (50)에 의해 행해진다. 컨트롤러(50)에는, 오퍼레이터가 성막 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드나, 성막 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(51)가 접속되어 있다.
또한, 컨트롤러(50)에는, 성막 장치(100)에서 실행되는 각종 처리를 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라서 성막 장치 (100)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 격납된 기억부 (52)가 접속되어 있다. 레시피는 기억부(52) 안의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크 등의 고정적으로 설치된 것이라도 좋고, CDROM, DVD, 플래시 메모리 등의 가반성(portable type)의 것이라도 좋다. 또한, 기타 장치로부터, 예를 들면 전용 회선을 개재하여 레시피를 적절히 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 유저 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 불러내어 컨트롤러(50)에 실행시킴으로써, 컨트롤러(50)의 제어 하에서, 성막 장치(100)에서의 원하는 처리가 행해진다. 즉, 기억부(52)의 기억 매체에는, 이하에 설명하는 성막 방법을 실행하는 프로그램(즉 처리 레시피)이 기억되어 있어, 그 프로그램이 컨트롤러(50)에, 이하에 설명하는 성막 방법을 실행하도록 성막 장치(100)를 제어시킨다.
다음으로, 이상과 같이 구성된 성막 장치를 이용하여 행해지는 본 실시 형태에 따른 성막 방법에 대해서 도 3을 참조하여 설명한다.
우선, 상온에 있어서, 예를 들면 50∼100매의 웨이퍼(W)가 탑재된 상태의 웨이퍼 보트(5)를 미리 소정의 온도로 제어된 처리 용기(1) 내에 그의 하방으로부터 상승시킴으로써 로드하고, 덮개부(9)로 매니폴드(3)의 하단 개구부를 닫음으로써 처리 용기(1) 내를 밀폐 공간으로 한다. 웨이퍼(W)로서는, 직경 300㎜의 것이 예시된다.
그리고 처리 용기(1) 내를 진공 흡인하여 소정의 프로세스 압력으로 유지함과 함께, 가열 장치(40)로의 공급 전력을 제어하고, 웨이퍼 온도를 상승시켜 프로세스 온도로 유지하여, 웨이퍼 보트(5)를 회전시킨 상태로 성막 처리를 개시한다. 프로세스 온도는 200∼300℃가 바람직하며, 예를 들면 210℃에서 행해진다.
이때의 성막 처리는, 도 3에 나타내는 바와 같이, ZrO막을 형성하는 제1 공정과, Si가 도프된 ZrO막(ZrSiO막)을 형성하는 제2 공정을 갖고, 제1 공정을 x회, 제2 공정을 y회 행한다. 제1 공정은, 처리 용기(1) 내에 Zr 소스 가스를 공급하여 웨이퍼(W)에 흡착시키는 스텝 S1과, 처리 용기(1) 내를 진공 흡인함과 함께 퍼지 가스로 퍼지하는 스텝 S2와, 가스 상태의 산화제로서, 예를 들면 O3 가스를 처리 용기(1) 내에 공급하여 Zr 소스 가스를 산화시키는 스텝 S3과, 처리 용기(1) 내를 진공 흡인함과 함께 퍼지 가스로 퍼지하는 스텝 S4를 갖는다. 또한, 제2 공정은, 처리 용기(1) 내에 Zr 소스 가스를 공급하여 웨이퍼(W)에 흡착시키는 스텝 S11과, 그 후, 처리 용기(1) 내를 진공 흡인하면서 퍼지 가스로 퍼지하는 스텝 S12와, 처리 용기(1) 내에 Si 소스 가스를 공급하여 웨이퍼(W) 상에 흡착된 Zr 소스 가스의 위에 흡착시키는 스텝 S13과, 그 후, 처리 용기(1) 내를 진공 흡인하면서 퍼지 가스로 퍼지하는 스텝 S14와, 가스 상태의 산화제로서, 예를 들면 O3 가스를 처리 용기(1) 내에 공급하여 Zr 소스 가스 및 Si 소스 가스를 산화시켜 Si가 도프된 ZrO막을 형성하는 스텝 S15와, 그 후, 처리 용기(1) 내를 진공 흡인하면서 퍼지 가스로 퍼지하는 스텝 S16을 갖는다.
상기 제1 공정의 횟수 x와 상기 제2 공정의 횟수 y를 조정함으로써, 원하는 농도의 Si를 포함하는 지르코니아계 막을 원하는 두께로 형성할 수 있다. 즉, 막 중의 Si 농도는, 제2 공정의 횟수 y의 비율, 즉 y/(x+y)의 값에 거의 비례하기 때문에, y/(x+y)와 Si 농도와의 관계를 미리 구해 두면, 원하는 Si농도가 얻어지도록 x와 y를 결정할 수 있다.
이 경우에, 제1 공정에서는 Si를 함유하지 않고, 또한 제2 공정에 있어서는, 지르코늄 원료를 흡착시킨 후에 실리콘 원료를 흡착시켜 Si의 흡착량을 적게 할 수 있기 때문에, 제1 공정과 제2 공정과의 횟수를 조정함으로써, 막 중의 Si농도를 매우 낮게 할 수 있다.
도 4에 나타내는 바와 같은 DRAM의 커패시터에 있어서는, 요철 형상의 하부 전극(101) 상에, 하부 전극의 일부가 되는 TiN막(102)을 개재하여 유전체 막(103)을 성막하고, 또한 그 위에 상부 전극(104)을 성막하지만, 요철 형상의 하부 전극(101) 상에 Zr 원료와 Si 원료를 이용하여 상기 특허문헌 3의 수법으로 Si가 도프된 지르코니아계 막을 성막하는 경우에는, Zr 원료와 Si 원료와의 스텝 커버리지의 차이에 의해, 오목부(105)에 있어서의 Si 흡착량이 상대적으로 증가하여, 그 부분에 있어서의 Si 농도가 국부적으로 높아져 버려, 유전율의 저하 및 리크 전류 특성의 악화가 발생한다.
이에 대하여, 본 실시 형태의 방법에 의해 Si가 도프된 지르코니아계 막을 형성하는 경우에는, Si 농도를 매우 낮게 할 수 있기 때문에, 오목부(105)에 있어서 국부적으로 Si 농도가 상승해도, 유전율의 저하 및 리크 전류 특성의 악화가 발생하지 않도록 할 수 있어, DRAM의 커패시터와 같은 요철 형상 부위에도 ZrO2의 결정성을 유지하면서, 유전율 및 리크 특성을 저하시키지 않는 지르코니아계 막을 형성할 수 있다.
본 발명자들의 실험 결과에 의하면, 플랫 커패시터(평탄막)에 있어서, 유전율의 저하가 발생하는 Si 농도는, 3.0atm% 정도 이상, 리크 전류 특성의 악화가 발생하는 Si 농도는 5.0atm% 정도 이상인 것이 판명되었다. 플랫 커패시터 상에서, 어떤 Si 농도로 제어하면 트렌치 저부(底部)에서는 약 3배의 Si 농도가 되는 것을 알고 있기 때문에, 플랫 커패시터(평탄막)에 있어서, Si 농도를 1.0atm% 이하로 하는 것이 바람직하다. 또한, 본 실시형태에서는 제2 공정의 횟수 y의 비율을 낮게 해나감으로써, Si 농도를 0에 접근시킬 수 있지만, Si의 균일성이 충분히 얻어지고, 또한 Si의 효과를 충분히 발현시키기 위해서는, 0.02atm% 이상으로 하는 것이 바람직하다.
이와 같이 Si는 미량으로 도프되기 때문에, 상기 제2 공정의 횟수 y의 비율이 매우 낮은 것이 된다. 일 예를 들면, 예를 들면 x를 51회, y를 2회 행하면, 0.04atm%의 Si를 도프할 수 있어, 제1 공정을 반복하는 동안에 균등하게 제2 공정을 삽입함으로써(예를 들면, 제1 공정을 17회 반복한 후, 제2 공정을 1회 행하는 사이클을 2회 반복하고, 그 후 추가로 제1 공정을 17회 반복함), 높은 균일성으로 Si를 도프시킬 수 있다.
Si를 보다 균일하게 도프하는 관점 등에서는, 형성된 막을 어닐하는 것이 바람직하다. 이 경우의 어닐 온도는 450℃ 이하인 것이 바람직하다. 450℃를 초과하면 디바이스에 악영향을 미칠 우려가 있다.
다음으로, 상기 제1 공정 및 제2 공정에 대해서 구체적으로 설명한다.
제1 공정의 스텝 S1에 있어서는, Zr 소스 가스 공급 기구(15)의 Zr 소스 저류 용기(20)로부터 Zr 소스로서, 예를 들면 TEMAZ를 공급하고, 기화기(22)로 기화시켜 발생한 Zr 소스 가스를 Zr 소스 가스 배관(23) 및 Zr 소스 가스 분산 노즐(24)을 개재하여 가스 토출공(24a)으로부터 처리 용기(1) 내에 T1의 기간 공급한다. 이에 따라, 웨이퍼 상에 Zr 소스를 흡착시킨다. 이때의 기간 T1은 1∼120초가 예시된다. 또한, Zr 소스의 유량은 0.2∼0.5l/분이 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 10∼100㎩이 예시된다. Zr 소스로서는, 전술한 바와 같이, TEMAZ의 외, 동일하게 상온에서 액체인 TDEAZ를 적합하게 이용할 수 있고, 상온에서 고체인 것을 이용할 수도 있다. 또한, 무기 화합물을 이용할 수도 있다.
산화제를 공급하는 스텝 S3에 있어서는, 산화제 공급 기구(14)의 산화제 공급원(17)으로부터 산화제로서, 예를 들면 O3 가스가 산화제 배관(18) 및 산화제 분산 노즐(19)을 거쳐 토출된다. 이에 따라, 웨이퍼(W)에 흡착된 Zr 소스가 산화되어 ZrO가 형성된다.
이 스텝 S3의 기간 T3은 10∼180초의 범위가 바람직하다. 산화제의 유량은 웨이퍼(W)의 탑재 매수나 산화제의 종류에 따라서도 상이하지만, 산화제로서 O3 가스를 이용하고, 웨이퍼(W)의 탑재 매수가 50∼100매 정도일 때에는, 100∼200g/N㎥가 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 10∼100㎩이 예시된다. 산화제로서는, 전술한 바와 같이, O3 가스 외에, H2O 가스, O2 가스, NO2 가스, NO 가스, N2O 가스 등을 이용할 수 있다. 플라즈마 생성 기구를 설치해 산화제를 플라즈마화하고 반응성을 높이도록 해도 좋다. 또한 O2 가스와 H2 가스를 이용한 라디칼 산화라도 좋다.
상기 스텝 S2, S4는, 스텝 S1의 후 또는 스텝 S3의 후에 처리 용기(1) 내에 잔류하는 가스를 제거하여 다음의 공정에 있어서 원하는 반응을 발생시키기 위한 것으로, 퍼지 가스 공급 기구(28)의 퍼지 가스 공급원(29)으로부터 퍼지 가스 배관 (30) 및 퍼지 가스 노즐(31)을 거쳐 처리 용기(1) 내에 퍼지 가스, 예를 들면 N2를 공급하여 처리 용기(1) 내를 퍼지한다. 이 경우에, 진공 흡인과 퍼지 가스의 공급을 복수회 반복함으로써, 잔류하는 가스의 제거 효율을 올릴 수 있다. 이 스텝 S2, S4의 기간 T2, T4로서는, 20∼120초가 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 10∼100㎩이 예시된다. 이때, Zr 소스 가스를 공급하는 스텝 S1 후의 스텝 S2와, 산화제를 공급하는 스텝 S3 후의 스텝 S4는, 양자의 가스의 배출성이 서로 다르기 때문에, 진공 흡인 시간, 퍼지 가스 공급 시간을 바꾸어도 좋다. 구체적으로는, 스텝 S1 후의 쪽이 가스의 배출에 시간이 걸리는 점에서, 스텝 S1 후에 행하는 스텝 S2쪽의 시간을 길게 하는 것이 바람직하다.
상기 제2 공정의 스텝 S11은, 제1 공정의 스텝 S1과 거의 동일하게 행해진다. 또한, 스텝 S13은, Si 소스 가스 공급 기구(16)의 Si 소스 저류 용기(25) 내에 저류된 Si 소스, 예를 들면 3DMAS를 히터(25a)에 의해 기화시키고, Si 소스 가스 배관(26) 및 Si 소스 가스 분산 노즐(27)을 개재하여 가스 토출공(27a)으로부터 처리 용기(1) 내에 T13의 기간 공급한다. 이에 따라, 웨이퍼(W) 상에 Si소스를 흡착시킨다. 이때의 기간 T13는 10∼60초가 예시된다. 또한, Si 소스 가스의 유량은 50∼300㎖/분이 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 10∼100㎩이 예시된다. Si 소스로서는, 전술한 바와 같이, 3DMAS 외, 4DMAS, BTBAS 등의 유기 화합물을 이용할 수 있다. 또한, DCS, HCD, SiH4, Si2H6, TCS 등의 무기 화합물을 이용할 수도 있다. 무기 화합물을 이용함으로써, Si 농도를 보다 낮게 할 수 있다.
산화제를 공급하는 스텝 S15는, 상기 스텝 S3과 동일하게 실시된다. 또한, 처리 용기(1) 내를 진공 흡인하면서 퍼지 가스를 공급하여 처리 용기(1) 내를 퍼지하는 스텝 S12, S14, S16은, 상기 스텝 S2, S4와 동일하게 실시된다. Zr 소스 가스를 공급한 후의 스텝 S12 및 Si 소스 가스를 공급한 후의 스텝 S14와, 산화제를 공급한 후의 스텝 S16 공정은, 양자의 가스의 배출성이 서로 다르기 때문에, 진공 흡인 시간, 퍼지 가스 공급 시간을 바꾸어도 좋다. 구체적으로는, 스텝 S12, S14쪽이 스텝 S16 보다도 가스의 배출에 시간이 걸리는 점에서, 스텝 S12, S14를 스텝 S16보다도 길게 하는 것이 바람직하다.
다음으로, 본 발명의 근거가 된 실험에 대해서 설명한다.
여기에서는, 우선, Zr 소스로서 TEMAZ를 이용하고, Si 소스로서 3DMAS를 이용하고, 산화제로서 O3를 이용하여, 도 3의 차트에 나타내는 방법으로 도 1의 성막 장치에 의해 실리콘 웨이퍼 상에 성막을 행했다.
표 1에 나타내는 바와 같이, ZrO막을 형성하는 제1 공정의 총 횟수 x를 51회로 설정하고, Si가 도프된 ZrO막(ZrSiO막)을 형성하는 제2 공정의 횟수 y를 변화시킴으로써 Si 농도를 변화시켜 지르코니아계 막을 성막했다. 그리고, 얻어진 막에 대해서, 처리 용기 중에서, N2 분위기, 1Torr(133.3㎩)로 하고, 450℃로 30분의 어닐을 시행했다. 타깃(target) 막두께는 7.0㎚로 했다.
표 1에 있어서, 샘플 No.1은, 제2 공정을 포함하지 않고 제1 공정만을 행한(편의상 제1 공정을 17회 행하는 사이클을 3사이클이라고 기재) 비교 샘플이다. 샘플 No.2는, 제1 공정을 17회 행하고, 이어서 제2 공정을 1회 행하는 사이클을 2사이클 실시하고, 그 후, 제1 공정을 17회 행한 것으로, 제1 공정의 횟수 x:51회에 대하여 제2 공정의 횟수 y를 2회로 한 것이다. 샘플 No.3은, 제1 공정을 10회 행하고, 이어서 제2 공정을 1회 행하는 사이클을 4사이클 행하고, 그 후, 제1 공정을 11회 행한 것으로, 제1 공정의 횟수 x:51회에 대하여 제2 공정의 횟수 y를 4회로 한 것이다. 샘플 No.4는, 제1 공정을 7회 행하고, 이어서 제2 공정을 1회 행하는 사이클을 6사이클 실시하고, 그 후, 제1 공정을 9회 행한 것으로, 제1 공정의 횟수 x:51회에 대하여 제 2 공정의 횟수 y를 6회로 한 것이다.
Figure pat00001
이들 샘플에 대해서, 2차 이온 질량 분석계(SIMS)에 의해, 깊이 방향의 Si 강도(카운트)를 측정했다. 그의 결과를 도 5에 나타낸다. 이 도면으로부터, 샘플 No.2∼4에 대해서 막 중의 Si의 존재가 확인되었다. 막 중의 Si 농도는 러더퍼드후방 산란 분광계(RBS)에 의해 측정할 수 있다. 단, 이번 실험에서는 Si가 미량이기 때문에, RBS만으로는 정확한 Si 농도가 얻어지지 않을 우려가 있다. 그래서, 도 6에 나타내는 바와 같이, 고분해능 러더퍼드 후방 산란 분광계(HRRBS)에 의해 구한 Si 농도(3.0atm%, 1.8atm%, 0atm%)와 SIMS에 있어서의 Si 강도(카운트)로부터 검량선을 작성하여, 이 검량선으로부터 RBS 환산값으로서 Si 농도를 구했다. 즉, HRRBS에 의해 구한 Si 농도와 SIMS에 있어서의 Si 강도(카운트)의 사이에는 매우 강한 상관 관계가 있어, 도 6에 나타내는 바와 같이 거의 원점을 지나는 직선이 되기 때문에, 이것을 검량선으로서 도 5의 SIMS에 있어서의 Si 강도(카운트)로부터 막 중 Si 농도를 구함으로써, 보다 정확하게 막 중 Si 농도를 파악할 수 있다고 생각된다. 이 검량선을 이용하여 RBS 환산값으로서 Si 농도를 구한 결과, 샘플 No.2의 막에서는 0.04atm%, 샘플 No.3의 샘플에서는 0.08atm%, 샘플 No.4의 샘플에서는 0.13atm%가 되었다. 이에 따라, 본 발명에 의해 미량의 Si가 도프된 지르코늄계 막을 형성할 수 있는 것이 확인되었다. 또한, 이때의 SIMS에 있어서의 Si 강도(카운트)로서는, 안정성의 높은 표면으로부터 2.5㎚의 깊이 위치에서의 Si 강도(카운트)를 이용했다.
다음으로 여러 가지의 Si 농도의 지르코늄계 막의 전기 특성에 대해서 측정했다.
도 7은 막 중 Si 농도와 막의 플랫 커패시터에 있어서의 EOT와의 관계를 나타내는 도면이고, 도 8은 막 중의 Si 농도와 막의 리크 전류와의 관계를 나타내는 도면이다. 이들 도면은, 상기 No.1(지르코니아 단막)의 측정값 및, 상기 No.2의 측정값을 포함하는 것이고, No.2의 Si 농도로서는 상기 RBS 환산값를 이용하고 기타 플롯에 대해서는 Si 농도로서 HRRBS로의 검출값을 이용하고 있다. 이들 도면으로부터 본 발명의 방법에 의해 얻어진 미량의 Si를 포함하는 지르코니아계 막 (No.2)은, 지르코니아 단막과 비교하여 EOT가 동등하고, 리크 전류 특성이 개선되는 것이 확인되었다. 또한, 막 중 Si가 3.0atm%에서 EOT가 상승하여, 5.0atm% 정도에서 오히려 리크 전류가 상승하는 것이 확인되었다.
또한, 본 발명은 상기 실시 형태에 한정되는 일 없이, 여러 가지 변형이 가능하다. 예를 들면, 상기 실시 형태에서는 본 발명을 복수의 웨이퍼를 탑재해 일괄하여 성막을 행하는 배치식(batch type)의 성막 장치에 적용한 예를 나타냈지만, 이에 한정하지 않고, 1매의 웨이퍼마다 성막을 행하는 매엽식(single wafer type)의 성막 장치에 적용할 수도 있다.
또한, 상기 실시 형태에서는, Zr 소스, Si 소스로서 유기 금속 화합물을 이용한 예를 나타냈지만, 전술한 바와 같이 무기 화합물이라도 좋다. Si 소스로서 무기 화합물을 이용한 경우에는, Si 농도를 보다 낮게 할 수 있다는 메리트가 있다.
또한, Zr 소스로서 상온에서 액체인, 유기 금속 화합물인 사이클로펜타디에닐트리스(디메틸아미노)지르코늄(MCPDTMZ)을 이용하면, 예를 들면, 테트라키스에틸메틸아미노지르코늄(TEMAZ)과 비교하여, 스텝 커버리지가 좋다는 이점을 얻을 수 있다. 즉, 오목 형상의 저부에 있어서도 균일한 막을 형성할 수 있기 때문에, TEMAZ와 같은 박막화가 일어나기 어렵다. 따라서, Si 농도가 극단으로 올라가는 일은 없다.
또한, MCPDTMZ는, TEMAZ와 비교하여, 사이클로펜타기 등 반응 저해 결합을 가져, 이후에 Si 소스를 흡착시키려고 해도 흡착 사이트가 이들에 의해 덮여 있기 때문에, Si 소스가 흡착되기 어렵다. 따라서, Si 소스를 보다 적은 양으로 억제하는 것도 가능하다.
또한, Zr 소스로서 상온에서 액체인 유기 금속 화합물을 공급하는 경우에는, 앰플형 기화기를 이용하는 것이 좋다. 앰플형 기화기는, 앰플(저류 용기) 내에 저류된 액체 원료를, 당해 원료의 증기압을 이용하여 증기시킨다. 예를 들면, 앰플 내의 압력을 낮춤으로써, 또는 앰플 내의 압력을 낮춤과 함께 앰플 내의 액체 원료를 가열함으로써, 액체 원료를 기화시켜, 기화된 액체 원료를 캐리어 가스, 예를 들면, Ar 가스 등에 의한 캐리어 가스와 함께, 처리 용기(1) 내에 공급한다. 이러한 앰플형 기화기에 의하면, 예를 들면, 가열 금속에 액체를 공급하고, 그의 증기를 이용하는 기화기와 비교하여, 앰플 내에서 액체 원료가 기화되기 때문에, 파티클 발생이 적어진다는 이점을 얻을 수 있다. 앰플형 기화기는, Zr 소스로서 MCPDTMZ가 선택되었을 때에 특히 적합하다.
게다가, 상기 실시형태에서는 제1 공정과 제2 공정과의 횟수를 조정함으로써 Si 농도를 억제했지만, 그에 더하여 제2 공정에 있어서의 Si 소스의 유량을 조정함으로써도 Si 농도를 억제할 수 있다.
게다가 또한, 피처리체로서는, 반도체 웨이퍼에 한정되지 않고, LCD 유리 기판 등의 기타 기판에도 본 발명을 적용할 수 있다.
1 ; 처리 용기
5 ; 웨이퍼 보트(공급 수단)
14 ; 산화제 공급 기구
15 ; Zr 소스 가스 공급 기구
16 ; Si 소스 가스 공급 기구
19 ; 산화제 분산 노즐
24 ; Zr 소스 가스 분산 노즐
27 ; Si 소스 가스 분산 노즐
40 ; 가열 장치
100 ; 성막 장치
W ; 반도체 웨이퍼(피처리체)

Claims (13)

  1. 진공 보지(保持) 가능한 처리 용기 내에 피(被)처리체를 반입하고, 상기 처리 용기 내를 진공으로 보지한 상태로 하고,
    상기 처리 용기 내에 지르코늄 원료와 산화제를 이 순서로 공급하여 상기 피처리체 상에 ZrO막을 형성하는 제1 공정과, 상기 처리 용기 내에 지르코늄 원료와 실리콘 원료와 산화제를 이 순서로 공급하여 상기 피처리체 상에 Si가 도프된 ZrO막을 형성하는 제2 공정을, 각각의 횟수를 조정하여 실시함으로써, 막 중의 Si 농도를 제어하면서 소정 막두께의 지르코니아계 막을 성막하는 것을 특징으로 하는 성막 방법.
  2. 제1항에 있어서,
    평탄막에 있어서의 막 중의 Si 농도가 1.0atm% 이하가 되도록, 상기 제1 공정의 횟수 및 상기 제2 공정의 횟수를 조정하는 것을 특징으로 하는 성막 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 지르코늄 원료의 공급과 상기 산화제의 공급과의 사이 및, 상기 실리콘 원료의 공급과 상기 산화제의 공급과의 사이, 상기 지르코늄 원료의 공급과 상기 실리콘 원료의 공급과의 사이에 상기 처리 용기 내의 가스를 배출하는 것을 특징으로 하는 성막 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 성막 후, 450℃ 이하의 온도에서 얻어진 막을 어닐하는 것을 특징으로 하는 성막 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지르코늄 원료가, 테트라키스에틸메틸아미노지르코늄(TEMAZ), 테트라키스디에틸아미노지르코늄(TDEAZ), 사이클로펜타디에닐트리스(디메틸아미노)지르코늄(MCPDTMZ) 중 어느 하나로부터 선택되는 것을 특징으로 하는 성막 방법.
  6. 제5항에 있어서,
    상기 지르코늄 원료를 기화시킬 때, 상기 지르코늄 원료의 증기압을 이용하여 기화되는 것을 특징으로 하는 성막 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 실리콘 원료가, 트리-디메틸아미노실란(3DMAS), 테트라-디메틸아미노실란(4DMAS), 비스터셔리부틸아미노실란(BTBAS), 디클로로실란(DCS), 헥사클로로디실란(HCD), 모노실란(SiH4), 디실란(Si2H6), 테트라클로로실란(TCS) 중 어느 하나로부터 선택되는 것을 특징으로 하는 성막 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 산화제는, O3 가스, H2O 가스, O2 가스, NO2 가스, NO 가스, N2O 가스, O2 가스와 H2 가스의 라디칼로부터 선택된 적어도 1종인 것을 특징으로 하는 성막 방법
  9. 피처리체에 대하여 금속 산화막을 성막하는 성막 장치로서,
    진공 보지 가능한 종형(vertical)으로 통체 형상을 이루는 처리 용기와,
    상기 피처리체를 복수단으로 보지한 상태로 상기 처리 용기 내에 보지하는 보지 부재와,
    상기 처리 용기의 외주(外周)에 설치된 가열 장치와,
    지르코늄 원료를 상기 처리 용기 내에 공급하는 지르코늄 원료 공급 기구와,
    실리콘 원료를 상기 처리 용기 내에 공급하는 실리콘 원료 공급 기구와,
    상기 처리 용기 내에 산화제를 공급하는 산화제 공급 기구와,
    상기 지르코늄 원료 공급 기구, 상기 실리콘 원료 공급 기구 및 상기 산화제 공급 기구를 제어하는 제어 기구를 구비하고,
    상기 제어 기구는, 진공 보지 가능한 상기 처리 용기 내에 상기 피처리체를 반입하고, 상기 처리 용기 내를 진공으로 보지한 상태로 하고, 상기 처리 용기 내에 지르코늄 원료와 산화제를 이 순서로 공급하여 상기 피처리체 상에 ZrO막을 성막하는 제1 공정과, 상기 처리 용기 내에 지르코늄 원료와 실리콘 원료와 산화제를 이 순서로 공급하여 상기 피처리체 상에 Si가 도프된 ZrO막을 성막하는 제2 공정을 갖고, 상기 제1 공정 및 상기 제2 공정의 횟수를 조정함으로써, 막 중의 Si 농도를 제어하면서 소정 막두께의 지르코니아계 막을 성막하도록 제어하는 것을 특징으로 하는 성막 장치.
  10. 제9항에 있어서,
    상기 제어 기구는, 평탄막에 있어서의 막 중의 Si 농도가 1.0atm% 이하가 되도록, 상기 제1 공정의 횟수 및 상기 제2 공정의 횟수를 조정하는 것을 특징으로 성막 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 제어 기구는, 상기 지르코늄 원료의 공급과 상기 산화제의 공급과의 사이 및, 상기 실리콘 원료의 공급과 상기 산화제의 공급과의 사이, 상기 지르코늄 원료의 공급과 상기 실리콘 원료의 공급과의 사이에, 상기 처리 용기 내의 가스를 배출하도록 제어하는 것을 특징으로 하는 성막 장치.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제어 기구는, 상기 성막 후, 450℃ 이하의 온도에서 얻어진 막을 어닐하도록 제어하는 것을 특징으로 하는 성막 장치.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 지르코늄 원료 공급 기구는, 상기 지르코늄 원료를 기화시키는 기화기를 포함하고, 상기 기화기가 상기 지르코늄 원료를, 당해 지르코늄 원료의 증기압을 이용하여 기화시키는 것을 특징으로 하는 성막 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140114480A (ko) * 2013-03-13 2014-09-29 삼성전자주식회사 박막 형성 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101451716B1 (ko) * 2008-08-11 2014-10-16 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
US8343839B2 (en) * 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US8760845B2 (en) * 2012-02-10 2014-06-24 Nanya Technology Corp. Capacitor dielectric comprising silicon-doped zirconium oxide and capacitor using the same
JP6010451B2 (ja) * 2012-12-21 2016-10-19 東京エレクトロン株式会社 成膜方法
JP6211973B2 (ja) * 2014-03-27 2017-10-11 東京エレクトロン株式会社 成膜装置
JP2015188028A (ja) * 2014-03-27 2015-10-29 東京エレクトロン株式会社 薄膜形成方法、及び、薄膜形成装置
CN110164850A (zh) * 2018-02-15 2019-08-23 松下知识产权经营株式会社 电容元件和电容元件的制造方法
KR102402116B1 (ko) * 2019-02-25 2022-05-25 가부시키가이샤 알박 플라즈마 cvd 장치 및 플라즈마 cvd 방법
KR102562274B1 (ko) * 2020-12-17 2023-08-01 주식회사 이지티엠 유기 금속 전구체 화합물

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0660408B2 (ja) * 1988-12-16 1994-08-10 日電アネルバ株式会社 薄膜作製方法および装置
US5753934A (en) * 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
DE10049257B4 (de) * 1999-10-06 2015-05-13 Samsung Electronics Co., Ltd. Verfahren zur Dünnfilmerzeugung mittels atomarer Schichtdeposition
EP1256638B1 (en) * 2001-05-07 2008-03-26 Samsung Electronics Co., Ltd. Method of forming a multi-components thin film
EP1332795A1 (en) * 2002-02-01 2003-08-06 Centre National De La Recherche Scientifique (Cnrs) New porous silicate materials and their uses as catalytic systems for diesel improvement
US7399666B2 (en) * 2005-02-15 2008-07-15 Micron Technology, Inc. Atomic layer deposition of Zr3N4/ZrO2 films as gate dielectrics
JP2006308844A (ja) * 2005-04-28 2006-11-09 Seiko Epson Corp プラスチックレンズ及びプラスチックレンズの製造方法
KR100716652B1 (ko) * 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
JP2007081265A (ja) * 2005-09-16 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7795160B2 (en) * 2006-07-21 2010-09-14 Asm America Inc. ALD of metal silicate films
JP2008160081A (ja) * 2006-11-29 2008-07-10 Hitachi Kokusai Electric Inc 基板処理装置及び基板処理方法
DE102007002962B3 (de) * 2007-01-19 2008-07-31 Qimonda Ag Verfahren zum Herstellen einer dielektrischen Schicht und zum Herstellen eines Kondensators
US7723771B2 (en) * 2007-03-30 2010-05-25 Qimonda Ag Zirconium oxide based capacitor and process to manufacture the same
US8159012B2 (en) * 2007-09-28 2012-04-17 Samsung Electronics Co., Ltd. Semiconductor device including insulating layer of cubic system or tetragonal system
US20090130414A1 (en) * 2007-11-08 2009-05-21 Air Products And Chemicals, Inc. Preparation of A Metal-containing Film Via ALD or CVD Processes
KR101451716B1 (ko) * 2008-08-11 2014-10-16 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
JP5587716B2 (ja) * 2010-09-27 2014-09-10 マイクロンメモリジャパン株式会社 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140114480A (ko) * 2013-03-13 2014-09-29 삼성전자주식회사 박막 형성 방법

Also Published As

Publication number Publication date
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JP2012009823A (ja) 2012-01-12
TWI506156B (zh) 2015-11-01
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