WO2010082342A1 - 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法 - Google Patents

半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法 Download PDF

Info

Publication number
WO2010082342A1
WO2010082342A1 PCT/JP2009/050578 JP2009050578W WO2010082342A1 WO 2010082342 A1 WO2010082342 A1 WO 2010082342A1 JP 2009050578 W JP2009050578 W JP 2009050578W WO 2010082342 A1 WO2010082342 A1 WO 2010082342A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
sputtering
semiconductor device
nickel
partial pressure
Prior art date
Application number
PCT/JP2009/050578
Other languages
English (en)
French (fr)
Inventor
康恭 竹内
Original Assignee
トヨタ自動車株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by トヨタ自動車株式会社 filed Critical トヨタ自動車株式会社
Priority to JP2010546521A priority Critical patent/JP5343979B2/ja
Priority to PCT/JP2009/050578 priority patent/WO2010082342A1/ja
Publication of WO2010082342A1 publication Critical patent/WO2010082342A1/ja
Priority to US13/163,221 priority patent/US8410427B2/en

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/037—Manufacturing methods involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]

Definitions

  • the present invention relates to a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device evaluation method.
  • Patent Document 1 proposes to perform heat treatment at 400 to 450 ° C. after forming the back electrode by vapor deposition in order to improve the adhesion between the metal layers constituting the back electrode.
  • the inventor has found the following as a result of earnest research.
  • peeling occurs at the interface between the titanium layer and the nickel layer of the back electrode (so-called defects such as cretering). It has been found that there is.
  • defects such as cretering
  • the present invention has been made in view of such points, and the object thereof is to suppress peeling (occurrence of defects such as cretering) at the interface between the titanium layer and the nickel layer constituting the back electrode of the semiconductor device. There is to do.
  • the present inventors have made the oxygen content of the titanium layer near the interface between the titanium layer and the nickel layer sufficiently low in order to prevent peeling at the interface between the titanium layer and the nickel layer. We have found that there is a need, and have made the present invention.
  • the present invention provides a method for manufacturing a semiconductor device comprising a semiconductor substrate and a back electrode on which an aluminum layer (including an aluminum-containing layer), a titanium layer, a nickel layer, and a nickel antioxidant layer are stacked from the semiconductor substrate side.
  • the titanium layer provides a method for manufacturing a semiconductor device, which is formed by performing sputtering in an atmosphere having an oxygen partial pressure of 5 ⁇ 10 ⁇ 6 Pa or less.
  • the present inventors have found that defects such as cretering can be suppressed by controlling the oxygen partial pressure in the sputtering process of the titanium layer. If the titanium layer is formed by sputtering in an atmosphere having an oxygen partial pressure of 5 ⁇ 10 ⁇ 6 Pa or less, the oxygen content of the titanium layer in the vicinity of the interface between the titanium layer and the nickel layer should be sufficiently reduced. Can do. Thereby, the adhesion between the titanium layer and the nickel layer is improved, and peeling at the interface between the titanium layer and the nickel layer (occurrence of defects such as cretering) can be reduced. Moreover, since it can also prevent operating a decompression device too much in the process of sputtering a titanium layer, it can also contribute to the efficiency improvement of a manufacturing process.
  • the nickel layer is also formed by sputtering in an atmosphere having an oxygen partial pressure of 5 ⁇ 10 ⁇ 6 Pa or less.
  • the oxygen content of the nickel layer in the vicinity of the interface between the titanium layer and the nickel layer can be reduced, and the adhesion at the interface between the titanium layer and the nickel layer can be further improved.
  • the method for manufacturing a semiconductor device of the present invention includes a first step of replacing a target in a chamber of a sputtering apparatus for sputtering a titanium layer, and an oxygen partial pressure in the chamber of 5 ⁇ 10 ⁇ 6 Pa or less.
  • the present invention can also provide an apparatus for carrying out a method for manufacturing a semiconductor device.
  • An apparatus for manufacturing a semiconductor device of the present invention includes a sputtering device, a detection device that detects an oxygen partial pressure in a chamber of the sputtering device, an adjustment device that adjusts the oxygen partial pressure in the chamber, and a control device. Yes. Based on the detection value of the detection device, the control device controls the adjustment device so that the titanium layer is formed by sputtering under an atmosphere in which the oxygen partial pressure in the chamber is 5 ⁇ 10 ⁇ 6 Pa or less.
  • control device causes the sputtering device to perform sputtering when the detection value of the detection device is equal to or lower than a preset threshold value in the range of 5 ⁇ 10 ⁇ 6 Pa or less. You may control to start.
  • a semiconductor device with a low defect occurrence rate can also be provided.
  • the present inventor is a semiconductor device comprising a semiconductor substrate and a back electrode on which an aluminum-containing layer, a titanium layer, a nickel layer, and a nickel antioxidant layer are laminated from the semiconductor substrate side, and the titanium layer
  • oxygen present in the titanium layer at the interface between the nickel layer and the nickel layer has a count of oxygen atoms per second of 2 ⁇ 10 4 or less as determined by secondary ion mass spectrometry, at the interface between the titanium layer and the nickel layer It has been found that peeling is prevented.
  • the present invention can also provide a method for determining a defect of a semiconductor device.
  • oxygen existing in the titanium layer at the interface between the titanium layer and the nickel layer is preset within a range where the oxygen atom count per second by secondary ion mass spectrometry is 2 ⁇ 10 4 or less. It is determined that the product is non-defective when it is equal to or less than the threshold value. As a result, it is possible to eliminate defective products such as peeling at the interface between the titanium layer and the nickel layer of the back electrode. For example, before performing a soldering process or a wire bonding process, it is possible to eliminate a semiconductor device that is highly likely to cause defects such as cretering.
  • the present invention it is possible to improve the efficiency of the manufacturing process while suppressing the occurrence of defects in the semiconductor device that peels off at the interface between the titanium layer and the nickel layer constituting the back electrode.
  • FIG. 6 illustrates a semiconductor device of an example.
  • FIG. 2A and FIG. 2B are diagrams showing a state in which the semiconductor device of the embodiment is connected to an external member.
  • the figure which shows the sputtering device which comprises the manufacturing apparatus which manufactures the semiconductor device of an Example.
  • the SIMS analysis result about the back surface electrode of the semiconductor device of an Example.
  • the SIMS analysis result about the back surface electrode of the semiconductor device of a comparative example.
  • a gold (Au) layer is used as the nickel oxidation preventing layer.
  • Au gold
  • Al-Si aluminum-silicon alloy
  • the semiconductor device 10 includes a semiconductor substrate 1, a back electrode 2, and a front electrode 3.
  • the back electrode 2 has an aluminum-silicon alloy (Al—Si) layer 4 as an aluminum-containing layer, a titanium (Ti) layer 5, a nickel (Ni) layer 6, and gold (as a nickel antioxidant layer) from the semiconductor substrate 1 side.
  • Au) layer 7 is laminated in order.
  • Al—Si aluminum-silicon alloy
  • Ti titanium
  • Ni nickel
  • Au gold
  • Au gold
  • Au layer 7 is laminated in order.
  • Al alloy may be used as in this embodiment, or high-purity Al may be used.
  • the semiconductor substrate a circuit substrate formed on a silicon substrate, a silicon carbide substrate, or the like can be used.
  • the thickness of the Al—Si layer is 800 nm
  • the thickness of the Ti layer is 200 nm
  • the thickness of the Ni layer 6 is 700 nm
  • the thickness of the Au layer 7 is 100 nm.
  • the semiconductor device 10 is connected and fixed to an external member 12 such as a lead frame by soldering the back electrode 2 thereof.
  • an external member 12 such as a lead frame by soldering the back electrode 2 thereof.
  • the thickness from the upper surface of the surface electrode to the lower surface of the solder layer 8 is about 165 ⁇ m, and the thickness of the solder layer 8 is about 100 ⁇ m.
  • the solder layer 8 is made of a tin (Sn) alloy.
  • a method for manufacturing the back electrode 2 of the semiconductor device 10 of this embodiment will be described. After the surface electrode 3 is formed on the front surface of the wafer 100 on which the semiconductor elements are formed, the Al—Si layer 4, Ti layer 5, Ni layer 6 and Au layer 7 are formed in this order on the back surface of the wafer 100 by sputtering. Then, the back electrode 2 is formed.
  • the sputtering apparatus 30 includes a load lock chamber 32, a transfer chamber 33, a plurality of sputtering chambers 34, a transfer mechanism (not shown), and a control device 40 separated by an openable / closable door valve 38.
  • the load lock chamber 32, the transfer chamber 33, and the plurality of sputtering chambers 34 are each provided with a decompression port (not shown) connected to a decompression device (341 in FIG. 4).
  • a vacuum pump such as a dry pump, a turbo molecular pump, or a cryopump can be suitably used.
  • the decompression device may be installed for each chamber, or may be shared by several chambers.
  • the transfer chamber 33 is installed in order to exchange the wafer 100 between different chambers under vacuum.
  • the load lock chamber 32 and the plurality of sputtering chambers 34 are connected via the transfer chamber 33.
  • As the transfer mechanism for example, a frog-leg type robot that holds the side surface of the wafer can be used.
  • the transfer mechanism holds the wafers 100 one by one, and carries the wafers 100 in and out of the load lock chamber 32, the transfer chamber 33, and the sputtering chamber 34.
  • the load lock chamber 32 includes a wafer carry-in port (not shown) and a wafer carry-out port (not shown). For example, a plurality of wafers 100 are transferred to the load lock chamber 32 in a state where a plurality of wafers 100 are mounted on a magazine set.
  • the transfer mechanism takes out the wafers 100 one by one from the magazine set, and transfers the wafers 100 between the load lock chamber 32, the transfer chamber 33, and the sputtering chamber 34.
  • each of the plurality of sputtering chambers 34 includes a film forming device 36, a gas supply path 345, and a detection device 347 that detects an oxygen partial pressure.
  • a stage 343 is provided in the sputtering chamber 34.
  • a dielectric layer is provided on the stage 343.
  • the stage 343 applies a voltage between the stage 343 and the wafer 100, and attracts and holds the wafer by a force generated between them (a so-called electrostatic chuck).
  • the stage 343 is provided with a heating unit (not shown) and a cooling unit (not shown) for heating the wafer.
  • a vacuum pump can be used as the decompression device 341, a vacuum pump can be used.
  • the decompression device 341 is electrically connected to the control device 40.
  • the operation of the decompression device 341 is controlled by the control device 40.
  • the detection device 347 for example, a quadrupole gas analyzer capable of measuring the type and partial pressure of gas remaining in a vacuum can be used.
  • the detection device 347 is electrically connected to the control device 40.
  • the result (gas type and partial pressure for each type) detected by the detection device 347 is output to the control device 40.
  • Ar gas can be introduced into the sputtering chamber 34 by the gas supply path 345.
  • the film forming apparatus 36 includes a backing plate 361 and a target 362.
  • the surface of the backing plate 361 opposite to the surface to which the target 362 is attached is cooled by cooling water or the like (not shown).
  • the film forming apparatus 36 is configured to be able to apply a high voltage between the target 362 and the wafer 100 placed on the stage 343.
  • the target 362 and the stage 343 are opposed to each other in the sputtering chamber 36 and are spaced apart from each other.
  • the target 362 is exchanged by the electrode layer to be formed.
  • each of the plurality of sputtering chambers 34 is provided with a target 362 made of a different metal.
  • the wafer 100 is carried into and out of the plurality of sputtering chambers 34 via the transfer chamber 33, whereby the Al—Si layer 4, the Ti layer 5, the Ni layer 6, and the Au layer 7 are formed on the back surface of the wafer 100.
  • a sputtering chamber for forming the Al—Si layer 4 and the Ti layer 5, a sputtering chamber for forming the Ni layer 6, and a sputtering chamber for forming the Au layer 7 are provided.
  • the magazine set on which the wafer 100 is placed is transferred to the load lock chamber 32 with the door valve 38 closed.
  • the control device 40 closes the load lock chamber 32 and operates the decompression device, and opens the decompression port installed in the load lock chamber 32 to decompress the load lock chamber 32.
  • the control device 40 opens the door valve 38 that partitions the load lock chamber 32 and the transfer chamber 33, and the wafer 100 placed in the magazine set is transferred using the transfer mechanism.
  • the load valve chamber 32 is moved to the transfer chamber 33, and the door valve 38 separating the load lock chamber 32 and the transfer chamber 33 is closed.
  • the control device 40 opens the door valve 38 that partitions the transfer chamber 33 and the sputtering chamber 34, and moves the wafer 100 to the stage 343 of the sputtering chamber 34 by the transfer mechanism.
  • the inside of the transfer chamber 33 and the inside of the sputtering chamber 34 have already been decompressed by the decompression device 341.
  • the transfer mechanism places the wafer 100 on the stage 343 of the sputtering chamber 34.
  • the transport mechanism places the wafer 100 on the stage 343 so that the back surface of the wafer 100 faces the target 343.
  • the control device 40 closes the door valve 38 that partitions the transfer chamber 33 and the sputtering chamber 34.
  • control device 40 When the decompression of the sputtering chamber 34 is completed, the control device 40 operates the decompression device 341 while introducing Ar gas into the sputtering chamber 34 from the gas supply path 345.
  • a high voltage is applied between the target 362 and the wafer 100.
  • the ionized Ar collides with the target 362.
  • the metal atom which is the material of the target 362 is knocked out of the target 362 by the energy with which the Ar ions collide.
  • the knocked out metal atoms are deposited on the back surface of the wafer 100 facing the target 362.
  • a metal layer that is the material of the target 362 is formed on the back surface of the wafer 100.
  • the control device 40 opens the door valve 38 that partitions the transfer chamber 33 and the sputtering chamber 34, and the wafer 100 is moved to the next by the transfer device. It moves to the sputtering chamber 34 and forms a metal layer similarly.
  • a metal layer is laminated on the back surface of the wafer 100 in the order of the Al—Si layer 4, the Ti layer 5, the Ni layer 6, and the Au layer 7, and the wafer.
  • a back electrode 2 is formed on the back surface of 100.
  • a pre-processing process for processing some extra wafers is performed, and then the product is manufactured.
  • the inside of the sputtering chamber 34 is depressurized, and then sputtering is performed on the wafer 100 to be a product.
  • the Al—Si layer 4 is formed.
  • the target 362 a target made of an Al—Si alloy is used.
  • the wafer 100 is transferred to the sputtering chamber 34 after the pretreatment process and is installed at a position facing the target 362.
  • the controller 40 controls the decompression device 341 according to preset decompression operation conditions to decompress the sputtering chamber 34 and heat the stage 343 to 70 ° C.
  • the introduction of Ar gas from the gas supply path 345 is started, and the film forming apparatus 36 is operated at the input voltage and sputtering time shown in Table 1.
  • the Al—Si layer 4 is formed on the back surface of the wafer 100 by operating the film forming apparatus 36 with the input power and sputtering time of the Ai—Si layer shown in Table 1.
  • the controller 40 controls the decompression device 341 according to preset decompression operation conditions to decompress the sputtering chamber 34 and heat the stage 343 to 70 ° C.
  • the decompression condition is obtained by conducting an experiment or the like in advance.
  • the decompression condition is set so that sputtering can be performed in an atmosphere having an oxygen partial pressure of 5 ⁇ 10 ⁇ 6 Pa or less.
  • the control device 40 operates the decompression device 341 in accordance with the decompression condition so that the oxygen partial pressure in the sputtering chamber 34 becomes 5 ⁇ 10 ⁇ 6 Pa or less.
  • the film forming apparatus 36 is operated to start sputtering. Even during sputtering, the controller 40 controls the decompressor 341 so that the oxygen partial pressure in the sputtering chamber 34 is 5 ⁇ 10 ⁇ 6 Pa or less.
  • the Ti layer 5 is formed on the back surface of the wafer 100 by operating the film forming apparatus 36 with the input power and sputtering time of the Ti layer shown in Table 1.
  • the control device 40 controls the decompression device 341 according to preset decompression operation conditions to decompress the sputtering chamber 34, and cools the wafer 100 by the electrostatic chuck of the stage 343.
  • the depressurization condition is obtained by conducting an experiment or the like in advance, and is set to a condition under which sputtering can be performed in an atmosphere having an oxygen partial pressure of 5 ⁇ 10 ⁇ 6 Pa or less.
  • the control device 40 operates the decompression device 341 in accordance with the decompression condition so that the oxygen partial pressure in the sputtering chamber 34 becomes 5 ⁇ 10 ⁇ 6 Pa or less. Thereafter, the film forming apparatus 36 is operated to start sputtering. Even during sputtering, the controller 40 controls the decompressor 341 so that the oxygen partial pressure in the sputtering chamber 34 is 5 ⁇ 10 ⁇ 6 Pa or less.
  • the Ni layer 6 is formed on the back surface of the wafer 100 by operating the film forming apparatus 36 with the input power and sputtering time of the Ti layer shown in Table 1.
  • an Au layer 7 is formed.
  • the wafer 100 is transferred to the sputtering chamber 34 provided with a target 362 made of Au.
  • the wafer 100 is transferred to a position facing the target 362.
  • the control device 40 controls the decompression device 341 according to preset decompression operation conditions to decompress the sputtering chamber 34, and cools the wafer 100 by the electrostatic chuck of the stage 343.
  • the Au layer 7 is formed on the back surface of the wafer 100 by operating the film forming apparatus 36.
  • the semiconductor device 10 can be manufactured by dicing the wafer 100.
  • the control device 40 executes preset decompression operation conditions, but the control device 40 controls the decompression device 341 based on the oxygen partial pressure detected by the detection device 347 and starts sputtering. You may make it do.
  • the control device 40 detects oxygen detected by the detection device 347 based on a preset threshold A within a range of 5 ⁇ 10 ⁇ 6 Pa or less.
  • the film forming apparatus 36 may be controlled to start sputtering.
  • the oxygen partial pressure is surely 5 ⁇ 10 5.
  • Sputtering can be performed in an atmosphere of ⁇ 6 Pa or less.
  • the oxygen partial pressure in the sputtering chamber 34 in which the Ti layer forming process was performed was adjusted, and the back electrode of the semiconductor device was produced.
  • the oxygen partial pressure detecting device 347 a basic process gas monitor Qulee BGM manufactured by ULVAC, Inc. was used.
  • Table 2 also shows the values detected by the detector 347 for the oxygen partial pressure in the sputtering chamber after the decompression step shown in Table 2. Furthermore, after soldering the semiconductor devices fabricated in the examples and comparative examples, wire bonding was performed to examine the number of samples in which cretering occurred, and the results are also shown in Table 2.
  • Example 1 In Example 1, before the Ti layer 5 was formed by sputtering, the pretreatment process was performed for 12 hours. After performing the pretreatment step, the pressure was reduced (evacuated) for 6 hours using the pressure reducing device 341 provided in the sputtering chamber 34. The oxygen partial pressure in the sputtering chamber 34 after this decompression step was performed was 5 ⁇ 10 ⁇ 6 Pa. When 35 semiconductor devices 10 manufactured in Example 1 were used to examine the number of samples in which cretering occurred, the number of samples in which cretering occurred was zero.
  • Example 2 In Example 2, after the pretreatment process was performed for 12 hours, the decompression apparatus 341 provided in the sputtering chamber 34 was used to perform decompression (evacuation) for 9 hours.
  • the oxygen partial pressure in the sputtering chamber 34 after this decompression step was performed was 3 ⁇ 10 ⁇ 6 Pa.
  • 35 semiconductor devices 10 manufactured in Example 2 were used to examine the number of samples in which cretering occurred, the number of samples in which cretering occurred was zero.
  • the back electrode of the semiconductor device manufactured according to Example 2 was analyzed by secondary ion mass spectrometry (SIMS). The result is shown in FIG.
  • SIMS analyzer As a SIMS analyzer, ADEPT1010 manufactured by PHI was used, and measurement was performed under the conditions of primary ion: Cs + and primary ion acceleration energy: 3 keV.
  • SIMS analysis was performed on the back electrode of the semiconductor device manufactured according to the comparative example, and the result is shown in FIG.
  • FIG. 8 is a photograph of a cross section of a solder layer and a back electrode of a non-defective sample in which cretering did not occur when a soldering process and a wire bonding process were performed on a semiconductor device manufactured by a conventional sputtering process. It is a thing.
  • FIG. 9 shows a cross section of the solder layer and the back electrode for a defective sample in which cretering occurred when a soldering process and a wire bonding process were performed on a semiconductor device manufactured by a conventional sputtering process. It was taken by SEM. As shown in FIG.
  • the state of the back electrode of the defective product in which cretering has occurred is such that each metal layer forms a layer from the solder layer to the Al—Si layer.
  • FIG. 8 showing the state of the non-defective back electrode in which no cretering occurred, no clear interface was formed from the Ti layer to the solder layer, and the solder layer, Ni layer, and Ti layer were not formed. It can be seen that forms an alloy.
  • FIG. 7 The result of SIMS analysis of the back electrode of the defective sample is shown in FIG.
  • ADEPT1010 manufactured by PHI was used, and measurement was performed under the conditions of primary ion: Cs + and primary ion acceleration energy: 3 keV.
  • FIG. 7 in the defective sample, a steep peak of oxygen atom count per second by SIMS analysis was observed at the interface between the Ti layer and the Ni layer, as in FIG. From the analysis results shown in FIGS. 5 to 9, when the oxygen concentration of the Ti layer is too high at the interface between the Ti layer and the Ni layer, the solder layer, the Ni layer, and the Ti layer are alloyed as shown in FIG. It is inferred that it will not be possible.
  • the oxygen content of the Ti layer can be lowered at the interface between the Ti layer and the Ni layer, Adhesion between the back electrode and the solder layer can be improved. Thereby, it is possible to suppress the occurrence of peeling (cretering) at the interface between the Ti layer and the Ni layer.
  • Example 1 In the semiconductor device of Example 1, a state where there is no peak of the oxygen content can be obtained at the interface between the Ti layer and the Ni layer. Therefore, as shown in FIG. 8, the alloy layer is formed between the solder layer and the Ti layer or Ni layer of the back electrode, and peeling (cretering) at the interface between the Ti layer and the Ni layer occurs. It is assumed that the occurrence is suppressed.
  • the oxygen content can be reduced at the interface between the Ti layer and the Ni layer. For this reason, generation
  • the Ti layer and the Ni layer When the oxygen atom count per second by the secondary ion mass spectrometry of the Ti layer at the interface is 2 ⁇ 10 4 or less, peeling at the interface between the Ti layer and the Ni layer is prevented.
  • secondary ion mass spectrometry of a back electrode is performed on a semiconductor device including a semiconductor substrate and a back electrode on which an Al-containing layer, a Ti layer, a Ni layer, and a Ni antioxidant layer are stacked from the semiconductor substrate side. .
  • a preset threshold value in the range of 2 ⁇ 10 4 or less

Abstract

　半導体基板と、半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置の製造方法を提供する。裏面電極のチタン層は、酸素分圧を５×１０－６Ｐａ以下としてスパッタリングを行うことによって形成される。スパッタリング装置は、酸素分圧を検知する検知装置と、検知装置の検知値を参照して酸素分圧を５×１０－６Ｐａ以下の雰囲気下でのスパッタリングを実施可能にする制御装置とを備えている。

Description

[規則37.2に基づきISAが決定した発明の名称]　半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
　本発明は、半導体装置、半導体装置の製造方法、および半導体装置の評価方法に関する。
　半導体基板の裏面に、複数の金属層から成る裏面電極が設けられている半導体装置では、例えば、リードフレーム等の外部部材に裏面電極をはんだ付けにより接続固定した後、半導体基板の表面に形成された表面電極にワイヤボンディングを行う。裏面電極は、例えば、半導体基板側から、アルミニウム層、チタン層、ニッケル層、金層が積層されることによって構成されている。裏面電極の特性としては、半導体基板やはんだとの接着性に優れていること、裏面電極を構成する各金属層間の密着性が高いことが要求される。裏面電極がこれらの特性を十分に備えていないと、ワイヤボンディング工程等における不良発生の要因となり得る。そのため、例えば特許文献１では、裏面電極を構成する各金属層間の密着性を向上させるため、蒸着により裏面電極を形成した後、４００～４５０℃で熱処理を行うことが提案されている。
特開平１０－１６３４６７号公報
　本発明者は、鋭意研究の結果、以下のことを見出すに至った。すなわち、はんだ付けにより外部部材と接着固定した半導体装置に対して、後工程のワイヤボンディング工程を行うと、裏面電極のチタン層とニッケル層との界面において剥離すること（いわゆるクレタリング等の不良が発生すること）があることを見出した。このため、不良発生を防ぐためには、裏面電極におけるチタン層とニッケル層との密着性を向上することが必要であり、種々の検討を行った結果、界面の近傍でのチタン層の酸素含有量を適切に管理する必要があるとの知見を得るに至った。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体装置の裏面電極を構成するチタン層とニッケル層との界面における剥離（クレタリング等の不良発生）を抑制することにある。
　本発明者らは、鋭意研究の結果、チタン層とニッケル層との界面における剥離を防止するためには、チタン層とニッケル層との界面近傍でのチタン層の酸素含有量を十分に低くする必要があることを見出し、本発明をなすに至った。
　そこで、本発明では、半導体基板と、半導体基板側からアルミニウム層（アルミニウム含有層を含む）、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置の製造方法であって、チタン層は、酸素分圧が５×１０－６Ｐａ以下の雰囲気下でスパッタリングを行うことによって形成する半導体装置の製造方法を提供する。
　本発明者らは、鋭意研究の結果、チタン層のスパッタリングする工程において、酸素分圧を管理することで、クレタリング等の不良発生を抑制できることを見出すに至った。酸素分圧が５×１０－６Ｐａ以下の雰囲気下でスパッタリングを行うことによってチタン層を形成すれば、チタン層とニッケル層との界面近傍でのチタン層の酸素含有量を十分に低くすることができる。これによって、チタン層とニッケル層との密着性が向上し、チタン層とニッケル層との界面での剥離（クレタリング等の不良発生）を低減できる。また、チタン層のスパッタリングを行う工程において過度に減圧装置を運転させることを防ぐこともできるから、製造工程の効率向上にも寄与し得る。
　本発明の半導体装置の製造方法では、さらに、ニッケル層も酸素分圧が５×１０－６Ｐａ以下の雰囲気下でスパッタリングを行うことによって形成されることが好ましい。チタン層とニッケル層との界面近傍でのニッケル層の酸素含有量を低くすることができ、チタン層とニッケル層との界面の密着性をより向上させることができる。
　また、本発明の半導体装置の製造方法は、チタン層をスパッタリングするスパッタリング装置のチャンバ内で、ターゲットを交換する第１工程と、チャンバ内の酸素分圧が５×１０－６Ｐａ以下の範囲で予め設定した閾値以下となるまで、前記チャンバ内の酸素分圧を調整する第２工程と、チャンバ内の酸素分圧が前記閾値以下となった場合に、スパッタリングを開始する第３工程とを含む製造方法によって実施することができる。
　本発明では、半導体装置の製造方法を実施するための装置も提供できる。本発明の半導体装置を製造する装置は、スパッタリング装置と、スパッタリング装置のチャンバ内の酸素分圧を検知する検知装置と、チャンバ内の酸素分圧を調整する調整装置と、制御装置とを備えている。制御装置は、検知装置の検知値に基づいて、チャンバ内の酸素分圧が５×１０－６Ｐａ以下の雰囲気下でスパッタリングによってチタン層が形成されるように、調整装置を制御する。
　また、本発明の半導体装置を製造する装置では、制御装置は、検知装置の検知値が、５×１０－６Ｐａ以下の範囲で予め設定した閾値以下となった場合に、スパッタリング装置がスパッタリングを開始するように制御してもよい。
　本発明では、不良発生率の低い半導体装置を提供することもできる。本発明者は、鋭意研究の結果、半導体基板と、半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置であって、チタン層とニッケル層との界面のチタン層に存在する酸素が、２次イオン質量分析による１秒当りの酸素原子カウント数が２×１０４以下である場合に、チタン層とニッケル層との界面での剥離が防止されることを見出した。
　また、本発明では、半導体装置の不良判定方法についても提供することができる。本発明の不良判定方法では、チタン層とニッケル層との界面のチタン層に存在する酸素が、２次イオン質量分析による１秒当りの酸素原子カウント数が２×１０４以下の範囲で予め設定した閾値以下である場合に、良品と判定する。これによって、裏面電極のチタン層とニッケル層との界面において剥離するといった不良品を排除することができる。例えば、はんだ付け工程やワイヤボンディング工程を行う前に、クレタリング等の不良が発生する可能性の高い半導体装置を排除することができる。
　本発明によれば、裏面電極を構成するチタン層とニッケル層の界面で剥離する半導体装置の不良発生を抑制しつつ、製造工程の効率化を図ることができる。
実施例の半導体装置を示す図。 図２（ａ）および図２（ｂ）は、実施例の半導体装置を外部部材に接続した状態を示す図である。 実施例の半導体装置を製造する製造装置を構成するスパッタリング装置を示す図。 実施例の半導体装置を製造する製造装置を構成するスパッタリング装置を示す図。 実施例の半導体装置の裏面電極についてのＳＩＭＳ分析結果。 比較例の半導体装置の裏面電極についてのＳＩＭＳ分析結果。 従来の半導体装置の裏面電極についてのＳＩＭＳ分析結果。 従来の半導体装置の裏面電極の断面を示すＳＥＭ像。 従来の半導体装置の裏面電極の断面を示すＳＥＭ像。
以下に説明する実施例の主要な特徴を以下に列記する。
（特徴１）ニッケル酸化防止層として金（Ａｕ）層を用いている。
（特徴２）アルミニウム含有層としては、アルミニウム－シリコン合金(Ａｌ－Ｓｉ)を用いている。
　以下、本発明の実施例について、図面を参照しながら説明する。本実施例に係る半導体装置１０は、図１に示すように、半導体基板１、裏面電極２、表面電極３によって構成されている。裏面電極２は、半導体基板１側から、アルミニウム含有層としてのアルミニウム－シリコン合金(Ａｌ－Ｓｉ)層４、チタン（Ｔｉ）層５、ニッケル（Ｎｉ）層６、ニッケル酸化防止層としての金（Ａｕ）層７が順に積層されている。アルミニウム含有層は、本実施例のように、Ａｌ合金を用いてもよいし、高純度Ａｌを用いてもよい。半導体基板１は、シリコン基板、炭化シリコン基板等に回路形成されたものを用いることができる。本実施例では、Ａｌ－Ｓｉ層の厚さは８００ｎｍ、Ｔｉ層の厚さは２００ｎｍ、Ｎｉ層６の厚さは７００ｎｍ、Ａｕ層７の厚さは１００ｎｍである。
　図２（ａ）に示すように、半導体装置１０は、その裏面電極２をはんだ付けすることによって、リードフレーム等の外部部材１２に接続固定される。この状態で、表面電極の上面から、はんだ層８の下面までの厚さは１６５μｍ程度であり、はんだ層８の厚さは１００μｍ程度である。はんだ層８は、すず（Ｓｎ）合金を材料としている。はんだ付けを行った後、ワイヤボンディング工程において、半導体装置１０の表面電極３とワイヤ９を接続し、リードフレームのインナリード等とを導通させると、図２（ｂ）に示す状態となる。
　本実施例の半導体装置１０の裏面電極２の製造方法について説明する。半導体素子が形成されたウェハ１００の表面に表面電極３を形成した後、ウェハ１００の裏面に、スパッタリングによってＡｌ－Ｓｉ層４、Ｔｉ層５、Ｎｉ層６、Ａｕ層７をこの順序で形成し、裏面電極２を形成する。
　図３および図４は本実施例の裏面電極２を形成するために用いられるスパッタリング装置３０の構成を示す模式図である。スパッタリング装置３０は、開閉可能なドアバルブ３８で隔てられたロードロックチャンバ３２と、搬送チャンバ３３と、複数のスパッタリングチャンバ３４と、搬送機構（図示しない）と、制御装置４０とを備えている。ロードロックチャンバ３２、搬送チャンバ３３、複数のスパッタリングチャンバ３４には、それぞれ減圧装置（図４の３４１）と接続している減圧口（図示しない）が設置されている。減圧装置としては、ドライポンプ、ターボ分子ポンプ、クライオポンプ等の真空ポンプを好適に用いることができる。減圧装置は、各々のチャンバごとに設置されていてもよいし、いくつかのチャンバで共用されていてもよい。搬送チャンバ３３は、異なるチャンバ間でのウェハ１００のやり取りを真空下で行うために設置されている。ロードロックチャンバ３２と複数のスパッタリングチャンバ３４は、搬送チャンバ３３を介して接続している。搬送機構としては、例えばウェハの側面を挟持するフロッグレッグ型ロボットを用いることができる。搬送機構は、ウェハ１００を１枚ずつ保持して、ロードロックチャンバ３２、搬送チャンバ３３、スパッタリングチャンバ３４の間でウェハ１００の搬出入を行う。
　ロードロックチャンバ３２は、ウェハ搬入口（図示しない）と、ウェハ搬出口（図示しない）とを備えている。ウェハ１００は、例えばマガジンセットに複数枚が載置された状態で、ロードロックチャンバ３２に搬送される。搬送機構は、マガジンセットからウェハ１００を１枚ずつ取り出し、ロードロックチャンバ３２、搬送チャンバ３３、スパッタリングチャンバ３４の間でウェハ１００を搬送する。
　複数のスパッタリングチャンバ３４は、図４に示すように、それぞれ成膜装置３６と、ガス供給路３４５と、酸素分圧を検知する検知装置３４７とを備えている。スパッタリングチャンバ３４内には、ステージ３４３が設けられている。ステージ３４３の上には誘電層が設けられている。ステージ３４３は、ステージ３４３とウェハ１００の間に電圧を印加し、両者の間に発生した力によってウェハを吸着して保持する（いわゆる静電チャックである）。ステージ３４３には、ウェハを加熱する加熱ユニット（図示しない）と冷却ユニット（図示しない）が設けられている。減圧装置３４１としては、真空ポンプを用いることができる。減圧装置３４１は、制御装置４０と電気的に接続されている。減圧装置３４１の運転は、制御装置４０によって制御される。検知装置３４７としては、例えば真空中に残留するガスの種類と分圧を測定可能な四重極ガス分析計を用いることができる。検知装置３４７は、制御装置４０に電気的に接続されている。検知装置３４７で検知された結果（ガスの種類と種類毎の分圧）は、制御装置４０に出力される。本実施例では、ガス供給路３４５によってスパッタリングチャンバ３４内に、Ａｒガスを導入することができる。
　成膜装置３６は、バッキングプレート３６１とターゲット３６２とを備えている。バッキングプレート３６１は、ターゲット３６２が取り付けられている面と反対側の面が、図示していない冷却水等によって冷却されている。成膜装置３６は、ターゲット３６２と、ステージ３４３上に載置するウェハ１００との間に高電圧を印加することが可能な構成となっている。ターゲット３６２とステージ３４３とは、スパッタリングチャンバ３６内において対向しており、離間して配置されている。ターゲット３６２は、形成する電極層によって交換される。本実施例では、複数のスパッタリングチャンバ３４のそれぞれには異なる金属からなるターゲット３６２が設けられている。搬送チャンバ３３を介してウェハ１００が複数のスパッタリングチャンバ３４に搬出入することによって、ウェハ１００の裏面にＡｌ－Ｓｉ層４、Ｔｉ層５、Ｎｉ層６、Ａｕ層７を形成していく。本実施例では、Ａｌ－Ｓｉ層４とＴｉ層５を形成するスパッタリングチャンバ、Ｎｉ層６を形成するスパッタリングチャンバ、Ａｕ層７を形成するスパッタリングチャンバが設置されている。
　本実施例に係る半導体装置の裏面電極の製造工程においては、まず、ドアバルブ３８を閉じた状態で、ウェハ１００が載置されたマガジンセットをロードロックチャンバ３２に搬送する。制御装置４０は、ロードロックチャンバ３２を閉じて減圧装置を作動し、ロードロックチャンバ３２に設置された減圧口を開放してロードロックチャンバ３２を減圧する。
　ロードロックチャンバ３２内の減圧が完了すると、制御装置４０は、ロードロックチャンバ３２と搬送チャンバ３３とを仕切っているドアバルブ３８を開放し、搬送機構を用いてマガジンセットに載置されたウェハ１００をロードロックチャンバ３２から搬送チャンバ３３に移動させ、ロードロックチャンバ３２と搬送チャンバ３３とを仕切っているドアバルブ３８を閉止する。次に、制御装置４０は、搬送チャンバ３３とスパッタリングチャンバ３４とを仕切っているドアバルブ３８を開放して、ウェハ１００を搬送機構によってスパッタリングチャンバ３４のステージ３４３に移動させる。なお、この時点で、搬送チャンバ３３内およびスパッタリングチャンバ３４内は、既に減圧装置３４１によって減圧されている。搬送機構は、ウェハ１００をスパッタリングチャンバ３４のステージ３４３上に載置する。搬送機構は、ウェハ１００の裏面がターゲット３４３に対向するように、ウェハ１００をステージ３４３に載置する。その後、制御装置４０は、搬送チャンバ３３とスパッタリングチャンバ３４とを仕切っているドアバルブ３８を閉止する。
　スパッタリングチャンバ３４の減圧が完了したら、制御装置４０はガス供給路３４５からスパッタリングチャンバ３４内にＡｒガスを導入しながら減圧装置３４１を運転する。
　この状態でターゲット３６２とウェハ１００との間に高電圧を印加する。その結果イオン化したＡｒがターゲット３６２に衝突する。Ａｒイオンが衝突したエネルギーにより、ターゲット３６２からターゲット３６２の材料である金属原子がたたき出される。たたき出された金属原子が、ターゲット３６２と対向しているウェハ１００の裏面に堆積する。これによって、ウェハ１００の裏面にターゲット３６２の材料である金属の層が形成されていく。ウェハ１００が入っているスパッタリングチャンバで行われるスパッタリング工程が終了した後は、制御装置４０は搬送チャンバ３３とスパッタリングチャンバ３４とを仕切っているドアバルブ３８を開放して、ウェハ１００を搬送装置によって次のスパッタリングチャンバ３４に移動させ、同様に金属層を形成する。このように、順次異なるターゲット３６２を用いてスパッタリングを行うことによって、ウェハ１００の裏面に、Ａｌ－Ｓｉ層４、Ｔｉ層５、Ｎｉ層６、Ａｕ層７の順序で金属層を積層し、ウェハ１００の裏面に裏面電極２を形成する。尚、製造工程においては、ターゲット３６２を交換した後や、製品の製造前には、余分なウェハを何枚か処理する前処理工程を実施し、その後で、製品の製造を行う。前処理工程の終了後に、スパッタリングチャンバ３４内を減圧してから、製品となるウェハ１００に対してスパッタリングを行う。
　具体的には、まず、Ａｌ－Ｓｉ層４を形成する。ターゲット３６２として、Ａｌ－Ｓｉ合金を材料とするターゲットが用いられる。前処理工程を行った後のスパッタリングチャンバ３４に、ウェハ１００が搬送され、ターゲット３６２と対向する位置に設置される。制御装置４０は、予め設定した減圧運転条件に従って減圧装置３４１を制御してスパッタリングチャンバ３４を減圧し、ステージ３４３を７０℃に加熱する。減圧が完了した後に、ガス供給路３４５からＡｒガスの導入を開始し、表１に示す投入電圧およびスパッタ時間で成膜装置３６を操作する。表１に示すＡｉ－Ｓｉ層の投入電力およびスパッタ時間で成膜装置３６を操作することによってウェハ１００の裏面にＡｌ－Ｓｉ層４を形成する。
Figure JPOXMLDOC01-appb-T000001
　次に、Ｔｉ層５を形成する。ターゲット３６２をＴｉを材料とするターゲットに交換する。ウェハ１００は、ターゲット３６２と対向する。制御装置４０は、予め設定した減圧運転条件に従って減圧装置３４１を制御してスパッタリングチャンバ３４を減圧し、ステージ３４３を７０℃に加熱する。減圧条件は、予め実験等を行うことによって求められる。例えば、酸素分圧が５×１０－６Ｐａ以下の雰囲気下でのスパッタリングが実施可能な減圧条件に設定されている。制御装置４０は、減圧条件に従って減圧装置３４１を操作し、スパッタリングチャンバ３４内の酸素分圧が５×１０－６Ｐａ以下となる状態にする。その後、成膜装置３６を操作してスパッタリングを開始する。スパッタリング実施中においても、スパッタリングチャンバ３４内の酸素分圧が５×１０－６Ｐａ以下となるように制御装置４０が減圧装置３４１を制御する。表１に示すＴｉ層の投入電力およびスパッタ時間で成膜装置３６を操作することによってウェハ１００の裏面にＴｉ層５を形成する。
　次に、Ｎｉ層６を形成する。Ｎｉを材料とするターゲット３６２を備えたスパッタリングチャンバ３４にウェハ１００が搬送される。ウェハ１００は、ターゲット３６２と対向する位置に搬送される。制御装置４０は、予め設定した減圧運転条件に従って減圧装置３４１を制御してスパッタリングチャンバ３４を減圧し、ステージ３４３の静電チャックによってウェハ１００を冷却する。減圧条件は、予め実験等を行うことによって求められ、酸素分圧が５×１０－６Ｐａ以下の雰囲気下でのスパッタリングが実施可能な条件に設定されている。制御装置４０は、減圧条件に従って減圧装置３４１を操作し、スパッタリングチャンバ３４内の酸素分圧が５×１０－６Ｐａ以下となる状態にする。その後、成膜装置３６を操作してスパッタリングを開始する。スパッタリング実施中においても、スパッタリングチャンバ３４内の酸素分圧が５×１０－６Ｐａ以下となるように制御装置４０が減圧装置３４１を制御する。表１に示すＴｉ層の投入電力およびスパッタ時間で成膜装置３６を操作することによってウェハ１００の裏面にＮｉ層６を形成する。
　さらに、Ａｕ層７を形成する。Ａｕを材料とするターゲット３６２を備えたスパッタリングチャンバ３４にウェハ１００が搬送される。ウェハ１００は、ターゲット３６２と対向する位置に搬送される。制御装置４０は、予め設定した減圧運転条件に従って減圧装置３４１を制御してスパッタリングチャンバ３４を減圧し、ステージ３４３の静電チャックによってウェハ１００を冷却する。減圧が完了した後に、成膜装置３６を操作することによってウェハ１００の裏面にＡｕ層７を形成する。上記のようにウェハ１００に裏面電極２を形成した後、ウェハ１００をダイシングすることによって、半導体装置１０を製造することができる。
　尚、本実施例では、制御装置４０は予め設定された減圧運転条件を実施したが、制御装置４０が検知装置３４７によって検知される酸素分圧に基づいて減圧装置３４１を制御し、スパッタリングを開始するようにしてもよい。例えば、Ｔｉ層５やＮｉ層６等をスパッタリングによって形成する工程において、制御装置４０は、５×１０－６Ｐａ以下の範囲で予め設定した閾値Ａに基づいて、検知装置３４７によって検知される酸素分圧が閾値Ａ以下となった場合に、成膜装置３６がスパッタリングを開始するように制御するようにしてもよい。酸素分圧が閾値Ａ（≦５×１０－６Ｐａ）以下となるまで制御装置４０によって減圧装置３４１の運転が継続され、その後、スパッタリングが開始されるから、確実に酸素分圧が５×１０－６Ｐａ以下の雰囲気下でのスパッタリングが実施可能となる。
　表２に示すようにスパッタリングチャンバ３４で行う減圧工程の条件を変更することによって、Ｔｉ層形成工程を実施するスパッタリングチャンバ３４内の酸素分圧を調整し、半導体装置の裏面電極を作製した。本実施例に係る酸素分圧の検知装置３４７としては、アルバック社製のベーシックプロセスガスモニタＱｕｌｅｅ　ＢＧＭを用いた。表２に示す減圧工程を実施した後のスパッタリングチャンバ内の酸素分圧について、この検知装置３４７によって検知した値を併せて表２に示した。さらに、実施例および比較例において作製した半導体装置をはんだ付けした後、ワイヤボンディングを行い、クレタリングが発生したサンプルの個数を調べ、その結果も表２に示した。
（実施例１）
　実施例１では、まずＴｉ層５をスパッタリングによって形成する前に、前処理工程を１２時間行った。前処理工程を行った後、スパッタリングチャンバ３４に備えられた減圧装置３４１を用いて、６ｈ減圧（真空引き）を行った。この減圧工程を実施した後のスパッタリングチャンバ３４内の酸素分圧は、５×１０－６Ｐａであった。実施例１において作製した半導体装置１０を３５個用いて、クレタリングが発生したサンプルの個数を調べたところ、クレタリングが発生したサンプルは０個であった。
（実施例２）
　実施例２では、前処理工程を１２時間行った後、スパッタリングチャンバ３４に備えられた減圧装置３４１を用いて、９ｈ減圧（真空引き）を行った。この減圧工程を実施した後のスパッタリングチャンバ３４内の酸素分圧は、３×１０－６Ｐａであった。実施例２において作製した半導体装置１０を３５個用いて、クレタリングが発生したサンプルの個数を調べたところ、クレタリングが発生したサンプルは０個であった。
（比較例）
　比較例では、前処理工程を１２時間行った後、スパッタリングチャンバ３４に備えられた減圧装置３４１を用いて、１ｈ減圧（真空引き）を行った。この減圧工程を実施した後のスパッタリングチャンバ３４内の酸素分圧は、７×１０－６Ｐａであった。比較例において作製した半導体装置１０を３５個用いて、クレタリングが発生したサンプルの個数を調べたところ、クレタリングが発生したサンプルは６個であった。
Figure JPOXMLDOC01-appb-T000002
　表２に示した実施例１、２および比較例における酸素分圧とクレタリング発生の頻度を比較すると、Ｔｉ層５を形成する工程において、実施例１、２のようにスパッタリングチャンバ３４内の酸素分圧を５×１０－６Ｐａ以下とすれば、クレタリングの発生を効果的に抑制できることがわかる。
　実施例２によって作製された半導体装置の裏面電極を２次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）によって分析した。その結果を図５に示す。ＳＩＭＳ分析装置としては、ＰＨＩ社製　ＡＤＥＰＴ１０１０を用い、１次イオン：Ｃｓ＋、１次イオン加速エネルギー：３ｋｅＶの条件で測定を行った。同様に、比較例によって作製された半導体装置の裏面電極についても、ＳＩＭＳ分析を実施し、その結果を図６に示した。
　図５と図６とを比較すると、図６では、Ｔｉ層とＮｉ層との界面において、ＳＩＭＳ分析による１秒当りの酸素原子カウント数の急峻なピークが認められる。図６においては、Ｔｉ層とＮｉ層との界面でのＴｉ層の２次イオン質量分析による１秒当りの酸素原子カウント数が、２×１０４よりも大きい。これは、図７に示す従来の不良品サンプルと同様の結果を示している。一方、図５においては、ＳＩＭＳ分析による１秒当りの酸素原子カウント数が、Ｔｉ層とＮｉ層との界面にピークを有していない。図５においては、Ｔｉ層とＮｉ層との界面でのＴｉ層の２次イオン質量分析による１秒当りの酸素原子カウント数が、２×１０４以下となっている。これらの結果より、酸素分圧が５×１０－６Ｐａよりも高い条件下でＮｉ層のスパッタリング工程を実施することによって、Ｔｉ層とＮｉ層との界面において、酸素含有量を低くすることができることが明らかになった。
　図８は、従来のスパッタリング工程によって作製した半導体装置について、はんだ付け工程とワイヤボンディング工程を行った場合に、クレタリングが発生しなかった良品サンプルについて、はんだ層および裏面電極の断面をＳＥＭにより撮影したものである。それに対して、図９は、従来のスパッタリング工程によって作製した半導体装置について、はんだ付け工程とワイヤボンディング工程を行った場合に、クレタリングが発生した不良品サンプルについて、はんだ層および裏面電極の断面をＳＥＭにより撮影したものである。クレタリングが発生した不良品の裏面電極の状態は、図９に示すように、はんだ層からＡｌ－Ｓｉ層にかけて、それぞれの金属層が層を成している。これに対して、クレタリングが発生しなかった良品の裏面電極の状態を示す図８では、Ｔｉ層からはんだ層にかけて明確な界面が形成されておらず、はんだ層と、Ｎｉ層と、Ｔｉ層が合金を形成していることがわかる。
　上記の不良品サンプルの裏面電極をＳＩＭＳ分析した結果を図７に示す。ＳＩＭＳ分析装置としては、ＰＨＩ社製　ＡＤＥＰＴ１０１０を用い、１次イオン：Ｃｓ＋、１次イオン加速エネルギー：３ｋｅＶの条件で測定を行った。図７に示すように、不良品サンプルでは、図６と同様に、Ｔｉ層とＮｉ層との界面において、ＳＩＭＳ分析による１秒当りの酸素原子カウント数の急峻なピークが認められた。図５～９に示す分析結果より、Ｔｉ層とＮｉ層との界面においてＴｉ層の酸素濃度が高過ぎると、図９のように、はんだ層と、Ｎｉ層と、Ｔｉ層を合金化させることができなくなることが推察される。すなわち、後述するように、Ｔｉ層やＮｉ層を形成する工程において酸素分圧を適切に管理することによって、Ｔｉ層とＮｉ層との界面においてＴｉ層の酸素含有量を低くすることができ、裏面電極とはんだ層との密着性を向上させることができる。これによって、Ｔｉ層とＮｉ層との界面の剥離（クレタリング）が発生することを抑制し得る。
　実施例１の半導体装置では、Ｔｉ層とＮｉ層との界面において、酸素含有量のピークが無い状態を得ることができている。このため、図８に示すようにはんだ層と裏面電極のＴｉ層やＮｉ層とが合金層が形成された状態となっており、Ｔｉ層とＮｉ層との界面での剥離（クレタリング）の発生が抑制されているものと推察される。
　上記のとおり、本実施例に係る製造方法によって半導体装置の裏面電極を形成すると、Ｔｉ層とＮｉ層との界面において、酸素含有量を低くすることができる。このため、ワイヤボンディング工程において、裏面電極のＴｉ層とＮｉ層との界面での剥離（クレタリング）の発生を効果的に抑制できる。
　また、本実施例のように、半導体基板と、半導体基板側からＡｌ含有層、Ｔｉ層、Ｎｉ層、Ｎｉ酸化防止層が積層された裏面電極とを備えた半導体装置において、Ｔｉ層とＮｉ層との界面でのＴｉ層の２次イオン質量分析による１秒当りの酸素原子カウント数が２×１０４以下である場合には、Ｔｉ層とＮｉ層との界面での剥離が防止される。
　この知見を利用して、半導体装置の不良判定を行うことができる。例えば、半導体基板と、半導体基板側からＡｌ含有層、Ｔｉ層、Ｎｉ層、Ｎｉ酸化防止層が積層された裏面電極とを備えた半導体装置に対して、裏面電極の２次イオン質量分析を行う。Ｔｉ層とＮｉ層との界面でのＴｉ層の２次イオン質量分析による１秒当りの酸素原子カウント数が、２×１０４以下の範囲で予め設定した閾値以下である場合に、良品と判定する。これによって、裏面電極のＴｉ層とＮｉ層との界面において剥離する可能性のある不良品を排除することができる。例えば、はんだ付け工程やワイヤボンディング工程を行う前に、クレタリング等の不良が発生する可能性の高い半導体装置を排除することができる。従来、ワイヤボンディング工程で発生するクレタリング等は、実際にはんだ付けを行って、引き剥がし等の試験を行って調べる必要があった。ＳＩＭＳ分析法によって裏面電極のＴｉ層とＮｉ層との界面の酸素含有量を調べる判定方法を実施すれば、はんだ付けを行う前の段階で半導体装置の不良判定を行うことが可能であるため、製造工程の効率向上に寄与し得る。
　以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (7)

  1. 　半導体基板と、前記半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置の製造方法であって、
    　前記チタン層を、酸素分圧が５×１０－６Ｐａ以下の雰囲気下でスパッタリングを行うことによって形成することを特徴とする半導体装置の製造方法。
  2. 　前記ニッケル層を、酸素分圧が５×１０－６Ｐａ以下の雰囲気下でスパッタリングを行うことによって形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　半導体基板と、前記半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置の製造方法であって、
    　前記チタン層をスパッタリングするスパッタリング装置のチャンバ内で、ターゲットを交換する第１工程と、
    　第１工程後に、前記チャンバ内の酸素分圧が５×１０－６Ｐａ以下の範囲で予め設定した閾値以下となるまで、前記チャンバ内の酸素分圧を調整する第２工程と、
    　前記チャンバ内の酸素分圧が前記閾値以下となった場合に、スパッタリングを開始する第３工程とを含んでいることを特徴とする半導体装置の裏面電極の製造方法。
  4. 　半導体基板と、前記半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置を製造する装置であって、
    　スパッタリング装置と、
    　前記スパッタリング装置のチャンバ内の酸素分圧を検知する検知装置と、
    　前記チャンバ内の酸素分圧を調整する調整装置と、
    　前記検知装置の検知値に基づいて、前記チャンバ内の酸素分圧が５×１０－６Ｐａ以下となるように前記調整装置を制御する制御装置と、を備えている製造装置。
  5. 　前記制御装置は、前記検知装置の検知値が、５×１０－６Ｐａ以下の範囲で予め設定した閾値以下となった場合に、前記スパッタリング装置がスパッタリングを開始するように制御することを特徴とする請求項４に記載の製造装置。
  6. 　半導体基板と、前記半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置であって、
    　前記チタン層と前記ニッケル層との界面のチタン層に存在する酸素は、２次イオン質量分析による１秒当りの酸素原子カウント数が２×１０４以下であることを特徴とする半導体装置。
  7. 　半導体基板と、前記半導体基板側からアルミニウム含有層、チタン層、ニッケル層、ニッケル酸化防止層が積層された裏面電極とを備えた半導体装置の不良判定方法であって、
    　前記チタン層と前記ニッケル層との界面のチタン層に存在する酸素は、２次イオン質量分析による１秒当りの酸素原子カウント数が２×１０４以下の範囲で予め設定した閾値以下である場合に、良品と判定することを特徴とする半導体装置の不良判定方法。
PCT/JP2009/050578 2009-01-16 2009-01-16 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法 WO2010082342A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010546521A JP5343979B2 (ja) 2009-01-16 2009-01-16 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
PCT/JP2009/050578 WO2010082342A1 (ja) 2009-01-16 2009-01-16 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
US13/163,221 US8410427B2 (en) 2009-01-16 2011-06-17 Semiconductor device, method for manufacturing semiconductor device, apparatus for manufacturing semiconductor device, and method for evaluating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/050578 WO2010082342A1 (ja) 2009-01-16 2009-01-16 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/163,221 Continuation US8410427B2 (en) 2009-01-16 2011-06-17 Semiconductor device, method for manufacturing semiconductor device, apparatus for manufacturing semiconductor device, and method for evaluating semiconductor device

Publications (1)

Publication Number Publication Date
WO2010082342A1 true WO2010082342A1 (ja) 2010-07-22

Family

ID=42339611

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/050578 WO2010082342A1 (ja) 2009-01-16 2009-01-16 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法

Country Status (3)

Country Link
US (1) US8410427B2 (ja)
JP (1) JP5343979B2 (ja)
WO (1) WO2010082342A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2445406C1 (ru) * 2010-10-05 2012-03-20 Российская Федерация, от имени которой выступает Министерство промышленности и торговли Российской Федерации (Минпромторг России) Способ обработки поверхности изделия из титанового сплава

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58121674A (ja) * 1982-01-13 1983-07-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH09223779A (ja) * 1996-02-16 1997-08-26 Texas Instr Japan Ltd 強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法
JP2006156910A (ja) * 2004-12-01 2006-06-15 Denso Corp 半導体装置
JP2007335431A (ja) * 2006-06-12 2007-12-27 Toyota Motor Corp 半導体装置とその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04226023A (ja) * 1990-04-16 1992-08-14 Applied Materials Inc 半導体ウエハにケイ化チタンを形成するための低窒素圧製造方法
JPH0521382A (ja) 1991-07-10 1993-01-29 Sony Corp スパツタリング装置
JPH0737768A (ja) * 1992-11-26 1995-02-07 Sumitomo Electric Ind Ltd 半導体ウェハの補強方法及び補強された半導体ウェハ
JP3339552B2 (ja) 1996-11-27 2002-10-28 株式会社日立製作所 半導体装置及びその製造方法
US6106676A (en) * 1998-04-16 2000-08-22 The Boc Group, Inc. Method and apparatus for reactive sputtering employing two control loops
JP3303790B2 (ja) * 1998-09-02 2002-07-22 松下電器産業株式会社 半導体装置の製造方法
US6362099B1 (en) * 1999-03-09 2002-03-26 Applied Materials, Inc. Method for enhancing the adhesion of copper deposited by chemical vapor deposition
JP2002075872A (ja) * 2000-08-24 2002-03-15 Shibaura Mechatronics Corp 真空処理装置
TW517334B (en) * 2000-12-08 2003-01-11 Nec Corp Method of forming barrier layers for solder bumps
US7095121B2 (en) * 2002-05-17 2006-08-22 Texas Instrument Incorporated Metallic strain-absorbing layer for improved fatigue resistance of solder-attached devices
US6740577B2 (en) * 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices
US7767563B2 (en) * 2007-03-21 2010-08-03 Intel Corporation Method of forming a silicide layer on a thinned silicon wafer, and related semiconducting structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58121674A (ja) * 1982-01-13 1983-07-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH09223779A (ja) * 1996-02-16 1997-08-26 Texas Instr Japan Ltd 強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法
JP2006156910A (ja) * 2004-12-01 2006-06-15 Denso Corp 半導体装置
JP2007335431A (ja) * 2006-06-12 2007-12-27 Toyota Motor Corp 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2445406C1 (ru) * 2010-10-05 2012-03-20 Российская Федерация, от имени которой выступает Министерство промышленности и торговли Российской Федерации (Минпромторг России) Способ обработки поверхности изделия из титанового сплава

Also Published As

Publication number Publication date
JP5343979B2 (ja) 2013-11-13
US8410427B2 (en) 2013-04-02
US20110240846A1 (en) 2011-10-06
JPWO2010082342A1 (ja) 2012-06-28

Similar Documents

Publication Publication Date Title
JP3713332B2 (ja) 単結晶銅ターゲット及びその製造方法
US6217715B1 (en) Coating of vacuum chambers to reduce pump down time and base pressure
US20170044668A1 (en) Metal Capping Process And Processing Platform Thereof
KR20140043877A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
JP2008210971A (ja) スパッタ成膜方法及びスパッタ成膜装置
JP5343979B2 (ja) 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
EP1654395B1 (en) Target/backing plate constructions, and methods of forming them
JP5526189B2 (ja) Ｃｕ膜の形成方法
Tempez et al. Combining plasma profiling TOFMS with TOF-SIMS depth profiling for microelectronic applications
KR20100024416A (ko) 성막 방법 및 처리 시스템
US10790152B2 (en) Method for etching multilayer film
JPH0314227A (ja) 半導体装置の製造方法
TWI707968B (zh) 靶材與背板之接合體、及靶材與背板之接合體之製造方法
KR102302635B1 (ko) 반도체 구조의 전세정
JP4206403B2 (ja) 半導体内部配線の製造方法
JP5670085B2 (ja) 半導体装置の製造方法
US9443820B2 (en) Device and method for bonding substrates
TWI808439B (zh) 層積構造體及層積構造體之製造方法
CN110534428B (zh) 金属层结构的制造方法以及半导体器件及其制造方法
WO2022158365A1 (ja) 基板処理方法及び基板処理装置
JPH02237114A (ja) 半導体装置の製造方法
JP4522569B2 (ja) 熱処理方法
JPH08288219A (ja) 半導体処理装置及び半導体処理方法
JP2782797B2 (ja) 半導体装置の製造方法
TW202026444A (zh) 用於壓電塗層的沉積方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09838310

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010546521

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09838310

Country of ref document: EP

Kind code of ref document: A1