JP2002141480A - 強誘電体キャパシタを有する半導体装置及びその製造方法 - Google Patents

強誘電体キャパシタを有する半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 強誘電体キャパシタを有する半導体装置及び
その製造方法を提供する。 【解決手段】 本発明よる半導体はコンタクトプラグを
含む層間絶縁膜の上に形成される酸素バリヤメタル層、
酸素バリヤメタル層及び酸素と結合して導電性固溶体を
形成する物質層、酸素バリヤメタル層の３層からなる酸
素バリヤパターンと、酸素バリヤ層に電気的に接続され
る電極と強誘電体誘電膜を有するキャパシタを含み、酸
素バリヤ層とコンタクトプラグの間の接触層及び酸素バ
リヤ層とキャパシタ電極の間のイリジウム酸化膜を含む
ことが望ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体キャパシタ
を有する半導体装置及びその製造方法に関し、さらには
強誘電体キャパシタと連結されるコンタクトプラグの界
面酸化を防止できる構成を有する半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】半導体装置のうち、ＦＲＡＭ(ferroelec
tric random access memory)又はＤＲＡＭ(dynamic ran
dom access memory)はトランジスタと共にキャパシタを
備える。高集積化に従ってキャパシタが占める面積は縮
み、これによって半導体装置の特性が低下する問題点が
発生する。従って、キャパシタを有する半導体装置でキ
ャパシタは小面積を占め、多い静電容量を確保するよう
にすることが半導体装置の設計と製造において重要な要
素になる。
【０００３】高集積化に従って、ＤＲＡＭ装置で強誘電
体キャパシタを使用する必要性が増加しているが、特
に、ＦＲＡＭ装置で強誘電体キャパシタを使用すること
は、特性上、必須である。ＦＲＡＭはフラッシュメモリ
のような不揮発性メモリであるが、１０12以上の優れた
持続性、数十ナノ秒の速い演算速度、５Ｖｏｌｔ以下の
低い作動電圧、低消費電力のために、近年、注目されて
いる。このようなＦＲＡＭが高付加価値の商品として実
現されるためには、ＤＲＡＭのように１トランジスタ／
１キャパシタのセル構造を有し、多層配線工程を導入
し、データ保有能力と、ＤＲＡＭに準じたリード及びラ
イト反復性等の信頼性を向上させなければならない。
【０００４】ＤＲＡＭ又はＦＲＡＭで高誘電膜キャパシ
タを形成するにおいて、一番問題点になることは、トラ
ンジスタ電極とキャパシタ電極を連結するコンタクトプ
ラグのキャパシタ電極界面での酸化現象である。１トラ
ンジスタ／１キャパシタの構造ではトランジスタとキャ
パシタを連結するコンタクトが必須であり、ポリシリコ
ン又はタングステンからなるコンタクトプラグを使用す
る。強誘電体キャパシタでは誘電膜を積層した後、酸素
雰囲気で熱処理する。この時、工程環境に直接露出され
たり、酸素を通過させる物質層を通じて工程環境に間接
露出されると、コンタクトプラグの表面又は物質層との
界面が酸化される。
【０００５】コンタクトプラグは強誘電体キャパシタの
下部電極と連結される。強誘電体キャパシタの下部電極
は熱と酸化に強い白金等を使用し、白金電極は酸素の移
動を遮蔽できない。従って、誘電膜又は環境の中の酸素
は下部電極を通じて下部電極と連結されるコンタクトプ
ラグの界面を酸化させる。シリコン及びタングステンの
酸化膜は導体ではないので、表面又は界面の一部だけが
酸化される場合にもコンタクトの抵抗は非常に高くなっ
てセルが動作しにくい。
【０００６】従って、強誘電体キャパシタを形成する
時、このような界面酸化を防止するために酸素を通過さ
せる下部電極とコンタクトプラグの間に酸素バリヤ層を
設置することが一般的である。酸素バリヤ層としては多
くの物質が研究されている。酸素バリヤ層になるために
は導電性を有しながら酸化されなく、酸化されても導電
性を有する物質が必要であり、自体として又は酸化され
た膜が内部で酸素がよく拡散されないようにする性質を
有する物質が適合である。又、キャパシタ下部電極とコ
ンタクトプラグ全部と接合性がよく、オーミックコンタ
クト(ohmmic contact)をなすことが必要である。
【０００７】近年、強誘電体キャパシタの酸素バリヤ物
質としてイリジウム、ルテニウム、オスミウム等の貴金
属物質が使用されている。日本特許公開公報特開平１０
−２４２４０８号明細書を参照すると、コンタクトプラ
グと白金下部電極の間にチタン接合層、イリジウム−イ
ットリウム−酸素が混合されたバリヤ層及びチタン接合
層が設置される構造である。又、日本特許公開公報特開
平１０−１７３１３８を参照すると、シリコン層コンタ
クトプラグと高誘電体キャパシタ下部電極の間にチタン
オーミックコンタクト層、チタン窒化膜シリコン拡散バ
リヤ層、イリジウム／イリジウム酸化膜／イリジウムの
多層酸素バリヤ層が設置される。
【０００８】このような既存構成の酸素バリヤ層は、酸
素がバリヤ層を通過して拡散されることを阻止する役割
をする。しかし、高温で微量の酸素がバリヤ層の内部に
進入することが発生し、バリヤ層の内部に進入した酸素
は固定されなくてバリヤ層を通過する。そして、バリヤ
層を通過した酸素はバリヤ層と連結されるコンタクトプ
ラグの界面で酸化膜を形成してコンタクト抵抗を高め、
セルの正常的な動作を妨害する。即ち、駆動電圧要求量
を増加させたり、動作に要求される時間を増加させる問
題点が発生する。
【０００９】特に、半導体装置の高集積化に伴って素子
の寸法が小さくなり、バリヤ層の厚さも薄くなって、酸
素がバリヤ層を通過する確率が増加する。
【００１０】
【発明が解決しようとする課題】本発明は、前述した問
題点を解決するためのものであり、強誘電体キャパシタ
とコンタクトプラグの間の既存の酸素バリヤ層に比べて
酸素遮蔽の効果がさらに増加された酸素バリヤ層を有す
る半導体装置及びその形成方法を提供することを目的と
する。
【００１１】本発明は、高温環境で強誘電体キャパシタ
とコンタクトプラグの間のバリヤ層の内部に酸素が進入
する場合にも、酸素をコンタクトプラグ界面に通過させ
ないバリヤ層を有する半導体装置及びその形成方法を提
供することを他の目的とする。
【００１２】
【課題を解決するための手段】前述の目的を達成するた
めの本発明の半導体装置は、コンタクトプラグを含む層
間絶縁膜の上に形成される酸素バリヤメタル層、酸素バ
リヤメタル層及び酸素と結合して導電性固溶体を形成し
た物質層、酸素バリヤメタル層の３層からなる酸素バリ
ヤ層パターンと、酸素バリヤ層に電気的に接続される電
極と強誘電体誘電膜を備えるキャパシタを含む。
【００１３】通常、酸素バリヤ層とコンタクトプラグの
間にはオーミックコンタクトを形成するために又は接触
性を向上させるために接触層(wetting layer)を媒介に
して電気的に接続される。接触層はチタン又はタンタル
とこの元素の化合物膜で形成されることが望ましい。そ
して、キャパシタ電極は熱と酸化に強い白金で形成され
ることが一般的である。
【００１４】酸素バリヤメタルとしてはイリジウムを使
用し、酸素バリヤ層とキャパシタ電極の間にはイリジウ
ム酸化膜を設置することが望ましい。イリジウム酸化膜
は、強誘電膜を酸素雰囲気で熱処理して形成する時、強
誘電膜に不足しやすい酸素を供給する役割をすると同時
にバリヤ層とキャパシタ電極の間の望ましくない合金結
合を防止する役割もする。
【００１５】通常、強誘電膜はＰＺＴ（ＰｂＺｒＴｉＯ
3）、ＢＳＴ（ＢａＳｒＴｉＯ3）、ＢＳＴＮ、ＢＳＴＴ
等を使用する。
【００１６】前述の目的を達成するための本発明の半導
体装置の形成方法は、基板にコンタクトプラグを含む層
間絶縁膜を形成する。コンタクトプラグ及び周辺部を含
む層間絶縁膜の上にコンタクトプラグと電気的に接続さ
れる酸素バリヤ層を形成する。そして、酸素バリヤ層の
上に電気的に接続されるように強誘電体キャパシタの下
部電極を形成する。この時、酸素バリヤ層は膜自体が酸
素バリヤの役割をするバリヤメタル層とバリヤメタル層
の間にチタン、タンタルのような転移金属を介在させて
形成される。
【００１７】望ましくは、酸素バリヤ層の上にキャパシ
タ電極を形成する前にバリヤメタルの酸化膜が積層され
る。従って、バリヤメタルの酸化膜は導電性を有する。
バリヤメタルとして適合したものは、膜自体が酸素バリ
ヤ層としての役割を果たす材質であり、白金を除いて、
イリジウム、ルテニウム、オスミウム等の貴金属があ
る。バリヤメタルの酸化膜を蒸着して形成する場合、形
成の初期には酸素の合量が不安定な状態であるので、ア
ニーリングによって成分を一定に形成することが望まし
い。
【００１８】酸素バリヤ層とコンタクトプラグの間には
オーミックコンタクトのために又は界面接触性を向上さ
せるためにチタンのような別度の接触層を先に形成する
こともできる。
【００１９】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
【００２０】図１乃至図５は本発明によるＦＲＡＭ形成
方法の特定段階を示す工程断面図である。
【００２１】図１を参照すると、基板１０に素子分離を
実施し、ゲート及びソース／ドレインを有するＭＯＳト
ランジスタ構造を形成する。そして、トランジスタ構造
を有する基板１０の全面に第１層間絶縁膜１１を形成す
る。第１層間絶縁膜１１をパターニングしてビットライ
ンコンタクトホールを形成し、第１導電層を積層及びパ
ターニングしてビットラインコンタクトホールを充填す
るコンタクトプラグ及びコンタクトプラグと連結される
ビットライン１５を形成する。ビットライン１５の上に
第２層間絶縁膜１３を形成する。パターニングによって
第２及び第１層間絶縁膜１５，１３にストレージノード
コンタクトホールを形成し、第２導電層積層によってコ
ンタクトホールを充填する。そして、ＣＭＰ又はエッチ
ングバックのような平坦化エッチングによって、ストレ
ージノードコンタクトプラグ１７を形成する。
【００２２】図２を参照すると、ストレージノードコン
タクトプラグ１７が形成された基板１０の上に酸素バリ
ヤ層２７が形成される。酸素バリヤ層２７は、イリジウ
ム層２１、チタン層２３、イリジウム層２５を順次に積
層して形成する。先ず、膜自体が酸素バリヤメタルの性
質を有するイリジウム層２１を積層する。イリジウム層
はスパッタリング方法を使用して積層できる。一方、図
２のように、イリジウム層の積層の前にチタン層を接触
層１９として先に形成できる。これは第２層間絶縁膜１
５のシリコン酸化膜と金属層のイリジウム層２１の間の
熱膨張係数の差が大きいので、後続工程で熱ストレスに
よって層間剥離が発生することを防止するためのもので
ある。接触層１９として、チタンの外にチタン系列のチ
タンシリサイド、チタンナイトライド、チタンシリコン
ナイトライド、チタンアルミナイトライド等を使用した
り、タンタルの系列のタンタルシリサイド、タンタルナ
イトライド、タンタルシリコンナイトライド、タンタル
アルミナイトライド等を使用することもできる。
【００２３】接触層１９とバリヤメタルのイリジウム層
２１が積層された後、チタン層２３を積層する。チタン
層の代わりに同様に作用できるタンタル層を積層するこ
ともできる。そして、再び酸素バリヤメタルのイリジウ
ム層２５を積層する。チタン層２３はイリジウム層２
１，２５の間に位置し、イリジウムと合金の形態に存在
できるように、５００Å以下、望ましくは２００Å以下
に形成する。実質的に、イリジウム層２５を通過して進
入した酸素と結合して導体性チタン酸化膜又はイリジウ
ム−チタン−酸素の合金層を形成する。このチタン酸化
膜又は合金層の酸素はストレージノードコンタクトプラ
グ１７の界面に進入するために再びイリジウム層２１を
通過しなければならないのでプラグ界面に到達しにく
い。そして、イリジウム−チタン−酸素の合金層もグレ
ーンが精密な層に酸素バリヤとして作用するので、望ま
しくはチタン層２３を薄く形成してイリジウム−チタン
−酸素の合金層が形成されるように誘導する。
【００２４】従って、後続されるキャパシタ強誘電体誘
電膜の形成工程で高温の酸化雰囲気によって少量の酸素
がバリヤメタルのイリジウム層を透過する場合にもチタ
ン、チタンイリジウム合金層は用意に酸素を捕獲してそ
れ以上コンタクトプラグ界面に拡散されないようにす
る。
【００２５】図３を参照すると、３層構造の酸素バリヤ
層２７の上にＦＲＡＭセルの疲労(fatigue)特性を改善
できるようにイリジウム酸化膜２９を積層する。ＦＲＡ
Ｍ装置が商品価値を高めるためには、反復的にリード又
はライトできるように反復特性に優れなければならな
い。キャパシタ強誘電膜の形成の時、十分な酸素が供給
されないと、強誘電膜にボイドが発生し、ボイドが多い
場合、キャパシタの反復特性又はデータ保有力に悪影響
を与える。酸素バリヤ層と強誘電体キャパシタの電極の
間にイリジウム酸化膜を形成すると、キャパシタの強誘
電膜の形成段階で強誘電膜に酸素を供給する役割をして
強誘電膜のボイドを減らす役割をする。一方、イリジウ
ム酸化膜は、蒸着初期段階ではイリジウム元素と酸素元
素の組成比が１：２ではなく、不安定であるので、コン
タクトプラグの界面に影響を与えるくらいの多量の酸素
が供給され得る。これを防止するためにイリジウム酸化
膜の蒸着の後、アニーリングをすることが望ましい。ア
ニーリングは４００℃程度の温度と大気雰囲気で実施さ
れる。アニーリングすると、イリジウム酸化膜の酸素組
成比が一定に安定されて過度の酸素放出を防止でき、熱
処理過程で前段階のイリジウム層積層過程によって発生
した基板のストレスを緩和させる役割をすることもでき
る。
【００２６】又、イリジウム酸化膜は、イリジウム層が
白金電極の形成段階で白金電極と直接に接する場合、白
金にイリジウムが拡散されて白金電極層の上に後続強誘
電膜が形成される時、強誘電膜の結晶成長に妨害になる
現象も防止できる。
【００２７】図４によると、イリジウム酸化膜２９の上
に白金電極層３１が積層される。続いて、白金電極層３
１の上に強誘電膜３３が積層される。始めに形成された
強誘電膜３３の強誘電性を高めるためにペロブスカイト
結晶構造を形成する。このために、大気のように酸素が
豊富な雰囲気で７００℃で１０分程度熱処理する。この
熱処理過程で強誘電膜３３は、強誘電性ペロブスカイト
構造を有するように再形成され、酸素バリヤ層２７のう
ち、酸素バリヤメタルのイリジウム層２５を通過した酸
素がチタン層２３でイリジウム、チタンと結合してイリ
ジウム−チタン−酸素の合金層を形成する。続いて、キ
ャパシタ上部電極層３５が積層される。上部電極層３５
としては、イリジウム膜とイリジウム酸化膜からなる複
合膜を使用したり、白金層を使用したりする。そして、
上部電極層３５、強誘電膜３３、下部電極層を形成する
白金電極層３１を順次にパターニングする。このように
形成されたキャパシタ構造の上にキャッピング層３７が
積層され、パターニングされる。
【００２８】図５によると、キャパシタに対するキャッ
ピング層３７パターンが形成され、第３層間絶縁膜３
９、アルミ配線４３、第４層間絶縁膜４１、キャパシタ
の上部電極に連結される電極４５及び配線が形成され
る。結果的に、高集積１トランジスタ／１キャパシタ構
造のＦＲＡＭセルが形成される。
【００２９】図６は本発明の効果を確認するためのテス
トモジュールの部分断面図である。図を参照してテスト
方法を説明すると、ノード‘２３７’はキャパシタ下部
電極及び酸素バリヤ層２３１に連結され、キャパシタ下
部電極及び酸素バリヤ層２３１の下部膜質は、コンタク
トプラグ２１７を通じて基板１０の活性領域と連結さ
れ、その活性領域は他の方にノード‘２３９’と連結さ
れている。このような構造の素子１０００個を直列に連
結して酸素バリヤ層のコンタクト抵抗を測定できる。
【００３０】本発明による酸素バリヤ層の構成におい
て、コンタクトプラグの寸法が０．４μmであると、図
７のグラフＡで示されるコンタクト抵抗が得られる。三
角点のグラフＢは単一のイリジウム層からなる酸素バリ
ヤ層の場合のような実験をした場合のコンタクト抵抗値
である。図７の結果は、実験が実効性を有するように、
素子コンタクト抵抗は、強誘電体熱処理の後に測定され
たものであり、平均コンタクト抵抗が１００Ωで、強誘
電体装置を駆動させる程度に十分に低いコンタクト抵抗
を示す。同一の寸法のイリジウム単一バリヤ層と比較す
る時にも非常に低いことがわかる。これは本発明の構成
が強誘電体熱処理の時、安定的に酸素の拡散を防止して
コンタクトプラグ界面酸化を防止する効果があることを
示す。
【００３１】
【発明の効果】図７に示すように本発明によると、強誘
電体キャパシタ素子を形成するにおいて、強誘電体の誘
電率を高めるための酸素雰囲気の熱処理でキャパシタ下
部電極とコンタクトプラグ界面でコンタクトプラグが酸
化されることを防止して、安定的で、低いコンタクト抵
抗を維持できる。
【図面の簡単な説明】
【図１】 本発明によるＦＲＡＭの形成方法の工程段階
を示す工程断面図である。
【図２】 本発明によるＦＲＡＭの形成方法の工程段階
を示す工程断面図である。
【図３】 本発明によるＦＲＡＭの形成方法の工程段階
を示す工程断面図である。
【図４】 本発明によるＦＲＡＭの形成方法の工程段階
を示す工程断面図である。
【図５】 本発明によるＦＲＡＭの形成方法の工程段階
を示す工程断面図である。
【図６】 本発明の効果を確認するためのテストモジュ
ールの部分断面図である。
【図７】 図６の発明のテストモジュールによって本発
明の酸素バリヤ層とイリジウム単一バリヤ層の累積抵抗
を測定した結果グラフである。
【符号の説明】
１０ 基板 １１ 第１層間絶縁膜 １３ 第２層間絶縁膜 １５ ビットライン １７ ストレージノードコンタクトプラグ １９ 接触層 ２１，２５ イリジウム層 ２３ チタン層 ２７ 酸素バリヤ層 ２９ イリジウム酸化膜 ３１，３５ 電極層 ３３ 強誘電膜 ３７ キャッピング層 ３９ 第３層間絶縁膜 ４１ 第４層間絶縁膜 ４３ アルミ配線 ４５ 電極 ２１７ コンタクトプラグ ２３１ 下部電極及び酸素バリヤ層 ２３７，２３９ ノード

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 基板に形成され、コンタクトプラグを含
    む層間絶縁膜と、 前記層間絶縁膜の上に前記コンタクトプラグを覆うよう
    に、酸素バリヤメタル層、前記酸素バリヤメタル層及び
    酸素と結合して導電性固溶体を形成した物質層、酸素バ
    リヤメタル層の３層からなる酸素バリヤ層パターンと、 前記酸素バリヤ層パターンに電気的に接続されるキャパ
    シタ下部電極と、 前記下部電極に面して形成される強誘電体誘電膜とを含
    むことを特徴とする半導体装置。
  2. 【請求項２】 前記酸素バリヤ層パターンと前記コンタ
    クトプラグの間に導電性接触層が介在されることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記接触層は、チタン、タンタル及びこ
    の元素の化合物のうち、１つで形成されることを特徴と
    する請求項２に記載の半導体装置。
  4. 【請求項４】 前記キャパシタ電極は、白金で形成され
    ることを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 前記酸素バリヤメタルとしては、イリジ
    ウム、ルテニウム、オスミウムのうち、１つを使用する
    ことを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】 前記酸素バリヤ層パターンと前記キャパ
    シタ下部電極の間にはイリジウム酸化膜を設置すること
    を特徴とする請求項１に記載の半導体装置。
  7. 【請求項７】 前記強誘電体誘電膜は、ＰＺＴ、ＢＳ
    Ｔ、ＢＳＴＮ、ＢＳＴＴのうち、１つで形成されること
    を特徴とする請求項１に記載の半導体装置。
  8. 【請求項８】 前記物質層はチタン及びタンタルのう
    ち、１つで形成されることを特徴とする請求項１に記載
    の半導体装置。
  9. 【請求項９】 基板にコンタクトプラグを含む層間絶縁
    膜を形成する段階と、 前記コンタクトプラグを覆うように前記層間絶縁膜の上
    にコンタクトプラグと電気的に接続されるようにバリヤ
    メタル層、導電性固溶体の形成のための物質層、バリヤ
    メタル層を順次に積層して酸素バリヤ層を形成する段階
    と、 前記酸素バリヤ層の上に電気的に接続されるようにキャ
    パシタ下部電極を形成する段階と、 前記下部電極層の上に強誘電膜を形成する段階とを含む
    ことを特徴とする半導体装置の形成方法。
  10. 【請求項１０】 前記強誘電膜を形成する段階の後、キ
    ャパシタ上部電極層を形成する段階と、 キャパシタパターンマスクを形成して前記層間絶縁膜の
    上の膜をエッチングする段階と、 前記エッチングによって形成されたキャパシタパターン
    を覆うキャッピング膜を形成する段階とを含むことを特
    徴とする請求項９に記載の半導体装置の形成方法。
  11. 【請求項１１】 前記酸素バリヤ層を形成する段階と前
    記キャパシタ下部電極層を形成する段階の間に前記バリ
    ヤメタルの酸化膜が積層される段階を含むことを特徴と
    する請求項９に記載の半導体装置の形成方法。
  12. 【請求項１２】 前記バリヤメタルの酸化膜を積層する
    段階の後、前記バリヤメタルの酸化膜に対するアニーリ
    ングを実施する段階を含むことを特徴とする請求項１１
    に記載の半導体装置の形成方法。
  13. 【請求項１３】 前記酸素バリヤ層を形成する段階の前
    に前記コンタクトプラグの上に接触層を形成する段階を
    含むことを特徴とする請求項９に記載の半導体装置の形
    成方法。
  14. 【請求項１４】 前記酸素バリヤ層はバリヤメタルとし
    てイリジウム層を積層し、前記物質層を５００Å以下の
    厚さに積層し、バリヤメタルとしてイリジウム層を積層
    して形成することを特徴とする請求項９に記載の半導体
    装置の形成方法。
  15. 【請求項１５】 前記物質層はチタン及びタンタルのう
    ち、１つで形成されることを特徴とする請求項１４に記
    載の半導体装置の形成方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10105997C1 (de) * 2001-02-09 2002-07-25 Infineon Technologies Ag Verfahren zur Herstellung ferroelektrischer Kondensatoren und integrierter Halbleiterspeicherbausteine
KR100450669B1 (ko) * 2002-01-30 2004-10-01 삼성전자주식회사 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법
KR20040003127A (ko) * 2002-06-29 2004-01-13 삼성전자주식회사 캡핑층을 갖는 ｍｉｍ 캐패시터 및 그의 제조방법
US6927074B2 (en) * 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Asymmetric memory cell
JP4800627B2 (ja) * 2004-03-24 2011-10-26 セイコーエプソン株式会社 強誘電体メモリ素子
US7265403B2 (en) * 2004-03-30 2007-09-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP4637733B2 (ja) * 2005-11-30 2011-02-23 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7772014B2 (en) 2007-08-28 2010-08-10 Texas Instruments Incorporated Semiconductor device having reduced single bit fails and a method of manufacture thereof
JP2011134977A (ja) * 2009-12-25 2011-07-07 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8598027B2 (en) * 2010-01-20 2013-12-03 International Business Machines Corporation High-K transistors with low threshold voltage
US9548348B2 (en) * 2013-06-27 2017-01-17 Cypress Semiconductor Corporation Methods of fabricating an F-RAM
US10854680B2 (en) * 2017-07-04 2020-12-01 Joled Inc. Organic electroluminescent element, organic electroluminescent panel, organic electroluminescent unit, and electronic apparatus

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169854A (ja) * 1993-12-16 1995-07-04 Nec Corp 半導体デバイスおよびその製造方法
JPH0851165A (ja) * 1994-01-13 1996-02-20 Rohm Co Ltd 誘電体キャパシタおよび不揮発性メモリ
JPH08330513A (ja) * 1995-05-30 1996-12-13 Samsung Electron Co Ltd 半導体装置のキャパシタ及びその製造方法
JPH09223779A (ja) * 1996-02-16 1997-08-26 Texas Instr Japan Ltd 強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法
JPH1093036A (ja) * 1996-09-12 1998-04-10 Toshiba Corp 誘電体薄膜素子
JPH10173138A (ja) * 1996-12-11 1998-06-26 Fujitsu Ltd 半導体メモリおよびその製造方法
JPH10242409A (ja) * 1996-12-26 1998-09-11 Sony Corp 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置
JPH11121705A (ja) * 1997-10-07 1999-04-30 Samsung Electron Co Ltd 強誘電体ｒａｍ装置及びその製造方法
JPH11354732A (ja) * 1998-06-04 1999-12-24 Matsushita Electric Ind Co Ltd 薄膜キャパシタ及びその製造方法
WO2000039842A1 (de) * 1998-12-23 2000-07-06 Infineon Technologies Ag Kondensatorelektrodenanordnung
JP2000223667A (ja) * 1999-02-02 2000-08-11 Sony Corp 強誘電体メモリおよびその製造方法と非接触型ｉｃカード
WO2000054318A1 (de) * 1999-03-12 2000-09-14 Infineon Technologies Ag Verfahren zur herstellung einer mikroelektronischen struktur
JP2001007298A (ja) * 1999-05-21 2001-01-12 Sharp Corp バリアに耐熱金属を用いた複合イリジウム−金属−酸素バリア構造とその形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012492A (ko) * 1996-07-19 1998-04-30 김광호 강유전체막을 구비하는 캐패시터 및 그 제조방법
JPH10242408A (ja) 1996-12-26 1998-09-11 Sony Corp 誘電体キャパシタ、不揮発性メモリおよび半導体装置
US6600183B1 (en) * 1997-07-01 2003-07-29 Texas Instruments Incorporated Integrated circuit capacitor and memory
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
JP3211809B2 (ja) * 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法
JP2002076298A (ja) * 2000-08-23 2002-03-15 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169854A (ja) * 1993-12-16 1995-07-04 Nec Corp 半導体デバイスおよびその製造方法
JPH0851165A (ja) * 1994-01-13 1996-02-20 Rohm Co Ltd 誘電体キャパシタおよび不揮発性メモリ
JPH08330513A (ja) * 1995-05-30 1996-12-13 Samsung Electron Co Ltd 半導体装置のキャパシタ及びその製造方法
JPH09223779A (ja) * 1996-02-16 1997-08-26 Texas Instr Japan Ltd 強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法
JPH1093036A (ja) * 1996-09-12 1998-04-10 Toshiba Corp 誘電体薄膜素子
JPH10173138A (ja) * 1996-12-11 1998-06-26 Fujitsu Ltd 半導体メモリおよびその製造方法
JPH10242409A (ja) * 1996-12-26 1998-09-11 Sony Corp 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置
JPH11121705A (ja) * 1997-10-07 1999-04-30 Samsung Electron Co Ltd 強誘電体ｒａｍ装置及びその製造方法
JPH11354732A (ja) * 1998-06-04 1999-12-24 Matsushita Electric Ind Co Ltd 薄膜キャパシタ及びその製造方法
WO2000039842A1 (de) * 1998-12-23 2000-07-06 Infineon Technologies Ag Kondensatorelektrodenanordnung
JP2000223667A (ja) * 1999-02-02 2000-08-11 Sony Corp 強誘電体メモリおよびその製造方法と非接触型ｉｃカード
WO2000054318A1 (de) * 1999-03-12 2000-09-14 Infineon Technologies Ag Verfahren zur herstellung einer mikroelektronischen struktur
JP2001007298A (ja) * 1999-05-21 2001-01-12 Sharp Corp バリアに耐熱金属を用いた複合イリジウム−金属−酸素バリア構造とその形成方法

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