JPH1093036A - 誘電体薄膜素子 - Google Patents
誘電体薄膜素子Info
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- JPH1093036A JPH1093036A JP8242297A JP24229796A JPH1093036A JP H1093036 A JPH1093036 A JP H1093036A JP 8242297 A JP8242297 A JP 8242297A JP 24229796 A JP24229796 A JP 24229796A JP H1093036 A JPH1093036 A JP H1093036A
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Abstract
(57)【要約】
【課題】 誘電体薄膜と下部電極との界面整合性を高め
た上で、下部電極の下側に存在するＳｉプラグやＷプラ
グ等の導電層表面の表面性状や電気的特性等に悪影響を
及ぼすような酸化を防止する。 【解決手段】 導電性ペロブスカイト型酸化物からなる
下部電極４と、この下部電極４上に形成されたペロブス
カイト型酸化物からなる誘電体薄膜５とを具備する誘電
体薄膜素子３において、下部電極４の下地層７として、
その酸化物が導電性を有する金属、および導電性を有す
る前記金属の窒化物、珪化物、酸化物から選ばれる少な
くとも 1種からなる層、例えばＲｕ、Ｒｅ、Ｏｓ、Ｒ
ｈ、Ｉｒまたはこれらの酸化物、珪化物、窒化物等から
なる層や、酸化しないＰｔやＡｕからなる層、あるいは
導電性ペロブスカイト型酸化物の非晶質層を設ける。
た上で、下部電極の下側に存在するＳｉプラグやＷプラ
グ等の導電層表面の表面性状や電気的特性等に悪影響を
及ぼすような酸化を防止する。 【解決手段】 導電性ペロブスカイト型酸化物からなる
下部電極４と、この下部電極４上に形成されたペロブス
カイト型酸化物からなる誘電体薄膜５とを具備する誘電
体薄膜素子３において、下部電極４の下地層７として、
その酸化物が導電性を有する金属、および導電性を有す
る前記金属の窒化物、珪化物、酸化物から選ばれる少な
くとも 1種からなる層、例えばＲｕ、Ｒｅ、Ｏｓ、Ｒ
ｈ、Ｉｒまたはこれらの酸化物、珪化物、窒化物等から
なる層や、酸化しないＰｔやＡｕからなる層、あるいは
導電性ペロブスカイト型酸化物の非晶質層を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
酸化物からなる誘電体薄膜を用いた誘電体薄膜素子に関
する。
酸化物からなる誘電体薄膜を用いた誘電体薄膜素子に関
する。
【０００２】
【従来の技術】近年、大容量ＤＲＡＭや不揮発性ＲＡＭ
等に搭載される誘電体薄膜素子（薄膜キャパシタ）に関
して、高誘電性材料や強誘電性材料の研究、さらには素
子構造の研究等が活発に行われている。例えば、ＳｒＴ
ｉＯ3 （以下、ＳＴＯと記す）やＢａ1-x Ｓｒx ＴｉＯ
3 （以下、ＢＳＴＯと記す）等のペロブスカイト型酸化
物は、従来のＳｉＯ2 、Ｓｉ3 Ｎ4 、Ｔａ2 Ｏ5 等に比
べて比誘電率が各段に大きいことから、例えばメモリー
セルのセル構造を微細化した場合においても十分な蓄積
電荷量を確保することができ、なおかつ複雑なキャパシ
タ構造を用いることなく容量を確保することができる。
等に搭載される誘電体薄膜素子（薄膜キャパシタ）に関
して、高誘電性材料や強誘電性材料の研究、さらには素
子構造の研究等が活発に行われている。例えば、ＳｒＴ
ｉＯ3 （以下、ＳＴＯと記す）やＢａ1-x Ｓｒx ＴｉＯ
3 （以下、ＢＳＴＯと記す）等のペロブスカイト型酸化
物は、従来のＳｉＯ2 、Ｓｉ3 Ｎ4 、Ｔａ2 Ｏ5 等に比
べて比誘電率が各段に大きいことから、例えばメモリー
セルのセル構造を微細化した場合においても十分な蓄積
電荷量を確保することができ、なおかつ複雑なキャパシ
タ構造を用いることなく容量を確保することができる。
【０００３】上記したようなペロブスカイト型酸化物か
らなる高誘電体薄膜を用いた誘電体薄膜素子において
は、Ｐｔ、Ｒｕ等の貴金属やＲｕ等の貴金属の酸化物、
ないしはこれらの貴金属上にその酸化物を形成した積層
膜等を下部電極として利用することが検討されている。
これらのうち、Ｒｕは特に加工性が良好で、ＲＩＥ等に
よる微細加工が可能であることから、ＤＲＡＭ用のキャ
パシタ電極として優れたものであると考えられてきた。
らなる高誘電体薄膜を用いた誘電体薄膜素子において
は、Ｐｔ、Ｒｕ等の貴金属やＲｕ等の貴金属の酸化物、
ないしはこれらの貴金属上にその酸化物を形成した積層
膜等を下部電極として利用することが検討されている。
これらのうち、Ｒｕは特に加工性が良好で、ＲＩＥ等に
よる微細加工が可能であることから、ＤＲＡＭ用のキャ
パシタ電極として優れたものであると考えられてきた。
【０００４】しかし、上記したようなＲｕ等の貴金属や
その酸化物を下部電極として用いた誘電体薄膜素子で
は、誘電体薄膜と下部電極との界面の不整合によって、
イオン欠損等に起因する大量の界面準位発生が起こり、
これが原因となってリーク電流の増大や誘電破壊耐性の
低下等といった問題が生じている。
その酸化物を下部電極として用いた誘電体薄膜素子で
は、誘電体薄膜と下部電極との界面の不整合によって、
イオン欠損等に起因する大量の界面準位発生が起こり、
これが原因となってリーク電流の増大や誘電破壊耐性の
低下等といった問題が生じている。
【０００５】一方、上記したＳＴＯやＢＳＴＯと同一の
結晶構造を有する導電性ペロブスカイト型酸化物を下部
電極材料として用いることも検討されている。導電性ペ
ロブスカイト型酸化物を下部電極として使用すると、誘
電体薄膜と下部電極との界面で高い界面整合性が得ら
れ、欠陥や界面準位の発生を抑制することができる。
結晶構造を有する導電性ペロブスカイト型酸化物を下部
電極材料として用いることも検討されている。導電性ペ
ロブスカイト型酸化物を下部電極として使用すると、誘
電体薄膜と下部電極との界面で高い界面整合性が得ら
れ、欠陥や界面準位の発生を抑制することができる。
【０００６】しかしながら、導電性ペロブスカイト型酸
化物を下部電極として用いる際には、その作製を酸素含
有雰囲気で行う心要がある。ここで、通常下部電極はポ
リシリコンやタングステン等からなるプラグ（Ｓｉプラ
グやＷプラグ）上に形成するため、上記したように導電
性ペロブスカイト型酸化物からなる下部電極を通常の条
件下で作製すると、ＳｉプラグやＷプラグ等の表面が酸
化してＳｉＯ2 やＷＯ3 等が形成され、これら低誘電率
層が誘電体薄膜素子の実効的な誘電率を低下させたり、
また上記したＳｉＯ2 やＷＯ3 等の形成に伴って下部電
極表面のモフォロジー荒れが発生し、リーク電流の増大
や誘電破壊耐性の低下等を招いたり、さらには短絡をも
たらす等の問題がある。
化物を下部電極として用いる際には、その作製を酸素含
有雰囲気で行う心要がある。ここで、通常下部電極はポ
リシリコンやタングステン等からなるプラグ（Ｓｉプラ
グやＷプラグ）上に形成するため、上記したように導電
性ペロブスカイト型酸化物からなる下部電極を通常の条
件下で作製すると、ＳｉプラグやＷプラグ等の表面が酸
化してＳｉＯ2 やＷＯ3 等が形成され、これら低誘電率
層が誘電体薄膜素子の実効的な誘電率を低下させたり、
また上記したＳｉＯ2 やＷＯ3 等の形成に伴って下部電
極表面のモフォロジー荒れが発生し、リーク電流の増大
や誘電破壊耐性の低下等を招いたり、さらには短絡をも
たらす等の問題がある。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のペロブスカイト型酸化物からなる誘電体薄膜を用いた
誘電体薄膜素子においては、下部電極としてＲｕ等の貴
金属やその酸化物を用いると、誘電体薄膜と下部電極と
の界面の不整合によって、リーク電流の増大や誘電破壊
耐性の低下等といった問題が生じてしまう。一方、導電
性ペロブスカイト型酸化物を下部電極として用いると、
下部電極の下側に存在するＳｉプラグやＷプラグ等の表
面が酸化してＳｉＯ2 やＷＯ3 等が形成され、これらに
よって誘電体薄膜素子の実効的な誘電率が低下したり、
また下部電極表面のモフォロジー荒れに起因してリーク
電流の増大や誘電破壊耐性の低下等が生じたり、さらに
は短絡等が発生するという問題がある。
のペロブスカイト型酸化物からなる誘電体薄膜を用いた
誘電体薄膜素子においては、下部電極としてＲｕ等の貴
金属やその酸化物を用いると、誘電体薄膜と下部電極と
の界面の不整合によって、リーク電流の増大や誘電破壊
耐性の低下等といった問題が生じてしまう。一方、導電
性ペロブスカイト型酸化物を下部電極として用いると、
下部電極の下側に存在するＳｉプラグやＷプラグ等の表
面が酸化してＳｉＯ2 やＷＯ3 等が形成され、これらに
よって誘電体薄膜素子の実効的な誘電率が低下したり、
また下部電極表面のモフォロジー荒れに起因してリーク
電流の増大や誘電破壊耐性の低下等が生じたり、さらに
は短絡等が発生するという問題がある。
【０００８】本発明は、このような課題に対処するため
になされたもので、誘電体薄膜と下部電極との界面整合
性を高めた上で、下部電極の下側に存在するＳｉプラグ
やＷプラグ等の導電層表面の表面性状や電気的特性等に
悪影響を及ぼすような酸化を防止した誘電体薄膜素子を
提供することを目的としている。
になされたもので、誘電体薄膜と下部電極との界面整合
性を高めた上で、下部電極の下側に存在するＳｉプラグ
やＷプラグ等の導電層表面の表面性状や電気的特性等に
悪影響を及ぼすような酸化を防止した誘電体薄膜素子を
提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明における第１の誘
電体薄膜素子は、請求項１に記載したように、導電性ペ
ロブスカイト型酸化物からなる下部電極と、前記下部電
極上に形成されたペロブスカイト型酸化物からなる誘電
体薄膜とを具備する誘電体薄膜素子において、前記下部
電極の下地層として、その酸化物が導電性を有する金
属、および導電性を有する前記金属の窒化物、珪化物、
酸化物から選ばれる少なくとも 1種からなる層が設けら
れていることを特徴としている。
電体薄膜素子は、請求項１に記載したように、導電性ペ
ロブスカイト型酸化物からなる下部電極と、前記下部電
極上に形成されたペロブスカイト型酸化物からなる誘電
体薄膜とを具備する誘電体薄膜素子において、前記下部
電極の下地層として、その酸化物が導電性を有する金
属、および導電性を有する前記金属の窒化物、珪化物、
酸化物から選ばれる少なくとも 1種からなる層が設けら
れていることを特徴としている。
【００１０】本発明における第１の誘電体薄膜素子は、
より具体的には請求項２に記載したように、導電性ペロ
ブスカイト型酸化物からなる下部電極と、前記下部電極
上に形成されたペロブスカイト型酸化物からなる誘電体
薄膜とを具備する誘電体薄膜素子において、前記下部電
極の下地層として、ルテニウム、ルテニウム酸化物、ル
テニウム珪化物、ルテニウム窒化物、レニウム、レニウ
ム酸化物、レニウム珪化物、オスミウム、オスミウム酸
化物、オスミウム珪化物、オスミウム窒化物、ロジウ
ム、ロジウム酸化物、ロジウム珪化物、ロジウム窒化
物、イリジウム、イリジウム酸化物、イリジウム珪化
物、イリジウム窒化物、白金および金から選ばれる少な
くとも 1種からなる層が設けられていることを特徴とし
ている。
より具体的には請求項２に記載したように、導電性ペロ
ブスカイト型酸化物からなる下部電極と、前記下部電極
上に形成されたペロブスカイト型酸化物からなる誘電体
薄膜とを具備する誘電体薄膜素子において、前記下部電
極の下地層として、ルテニウム、ルテニウム酸化物、ル
テニウム珪化物、ルテニウム窒化物、レニウム、レニウ
ム酸化物、レニウム珪化物、オスミウム、オスミウム酸
化物、オスミウム珪化物、オスミウム窒化物、ロジウ
ム、ロジウム酸化物、ロジウム珪化物、ロジウム窒化
物、イリジウム、イリジウム酸化物、イリジウム珪化
物、イリジウム窒化物、白金および金から選ばれる少な
くとも 1種からなる層が設けられていることを特徴とし
ている。
【００１１】本発明における第２の誘電体薄膜素子は、
請求項３に記載したように、導電層上に形成された導電
性ペロブスカイト型酸化物からなる下部電極と、前記下
部電極上に形成されたペロブスカイト型酸化物からなる
誘電体薄膜とを具備する誘電体薄膜素子において、前記
導電層と下部電極との界面に、前記導電層の構成元素と
前記下部電極の構成元素の複合酸化物からなり、かつ厚
さが 1〜 100nmの範囲の導電性を有する酸化物層が設け
られていることを特徴としている。
請求項３に記載したように、導電層上に形成された導電
性ペロブスカイト型酸化物からなる下部電極と、前記下
部電極上に形成されたペロブスカイト型酸化物からなる
誘電体薄膜とを具備する誘電体薄膜素子において、前記
導電層と下部電極との界面に、前記導電層の構成元素と
前記下部電極の構成元素の複合酸化物からなり、かつ厚
さが 1〜 100nmの範囲の導電性を有する酸化物層が設け
られていることを特徴としている。
【００１２】本発明における第３の誘電体薄膜素子は、
請求項４に記載したように、導電性ペロブスカイト型酸
化物からなる下部電極と、前記下部電極上に形成された
ペロブスカイト型酸化物からなる誘電体薄膜とを具備す
る誘電体薄膜素子において、前記下部電極またはその下
地層として、導電性ペロブスカイト型酸化物の非晶質層
を設けたことを特徴としている。
請求項４に記載したように、導電性ペロブスカイト型酸
化物からなる下部電極と、前記下部電極上に形成された
ペロブスカイト型酸化物からなる誘電体薄膜とを具備す
る誘電体薄膜素子において、前記下部電極またはその下
地層として、導電性ペロブスカイト型酸化物の非晶質層
を設けたことを特徴としている。
【００１３】本発明の誘電体薄膜素子においては、導電
性ペロブスカイト型酸化物からなる下部電極の下地層と
して、その酸化物が導電性を有する金属、導電性を有す
る前記金属の窒化物、珪化物、酸化物等からなる層、具
体的にはルテニウム、レニウム、オスミウム、ロジウ
ム、イリジウム、あるいはこれらの酸化物、珪化物、窒
化物等からなる層、あるいは酸化しない白金や金からな
る層を設けているため、ＳｉプラグやＷプラグ等の導電
層、あるいはバリヤ層やアドヒージョン層等の導電層の
表面酸化を防止することができる。従って、これら導電
層の酸化に伴うモフォロジー荒れの発生を防ぐことがで
き、下部電極や誘電体薄膜を良好な表面状態の下で形成
することが可能となる。これによって、リーク電流の増
大や短絡の発生、誘電破壊耐性の低下等を大幅に抑制す
ることができる。また、下地層自体が下部電極や誘電体
薄膜の形成時に酸化したとしても、下地層の酸化物は導
電性を有するために、電気的特性に悪影響を及ぼすこと
はない。
性ペロブスカイト型酸化物からなる下部電極の下地層と
して、その酸化物が導電性を有する金属、導電性を有す
る前記金属の窒化物、珪化物、酸化物等からなる層、具
体的にはルテニウム、レニウム、オスミウム、ロジウ
ム、イリジウム、あるいはこれらの酸化物、珪化物、窒
化物等からなる層、あるいは酸化しない白金や金からな
る層を設けているため、ＳｉプラグやＷプラグ等の導電
層、あるいはバリヤ層やアドヒージョン層等の導電層の
表面酸化を防止することができる。従って、これら導電
層の酸化に伴うモフォロジー荒れの発生を防ぐことがで
き、下部電極や誘電体薄膜を良好な表面状態の下で形成
することが可能となる。これによって、リーク電流の増
大や短絡の発生、誘電破壊耐性の低下等を大幅に抑制す
ることができる。また、下地層自体が下部電極や誘電体
薄膜の形成時に酸化したとしても、下地層の酸化物は導
電性を有するために、電気的特性に悪影響を及ぼすこと
はない。
【００１４】また、上記した導電層の表面性状や電気的
特性等に悪影響を及ぼすような酸化は、例えば下部電極
を作製する際のプロセス条件を制御することによって、
導電層と下部電極との界面に、導電層の構成元素と下部
電極の構成元素の複合酸化物からなり、かつ厚さが 1〜
100nmの範囲の導電性を有する酸化物層を、例えば反応
層として生成することによっても防止することができ
る。さらに、上述したような金属層、導電性を有する金
属酸化物、金属窒化物、金属珪化物等の層に代えて、下
部電極と同様な導電性ペロブスカイト型酸化物を低温で
成膜し、この導電性ペロブスカイト型酸化物の非晶質層
を下部電極の下地層とすることによっても、導電層表面
の酸化を防止することができる。なお、導電性ペロブス
カイト型酸化物の非晶質層が下部電極を兼ねてもよい。
従って、本発明の第２および第３の誘電体薄膜素子によ
っても、導電層表面の酸化に伴うモフォロジー荒れの発
生を防ぐことができ、誘電体薄膜等を良好な表面状態の
下で形成することが可能となり、リーク電流の増大や短
絡の発生、誘電破壊耐性の低下等を大幅に抑制すること
ができる。
特性等に悪影響を及ぼすような酸化は、例えば下部電極
を作製する際のプロセス条件を制御することによって、
導電層と下部電極との界面に、導電層の構成元素と下部
電極の構成元素の複合酸化物からなり、かつ厚さが 1〜
100nmの範囲の導電性を有する酸化物層を、例えば反応
層として生成することによっても防止することができ
る。さらに、上述したような金属層、導電性を有する金
属酸化物、金属窒化物、金属珪化物等の層に代えて、下
部電極と同様な導電性ペロブスカイト型酸化物を低温で
成膜し、この導電性ペロブスカイト型酸化物の非晶質層
を下部電極の下地層とすることによっても、導電層表面
の酸化を防止することができる。なお、導電性ペロブス
カイト型酸化物の非晶質層が下部電極を兼ねてもよい。
従って、本発明の第２および第３の誘電体薄膜素子によ
っても、導電層表面の酸化に伴うモフォロジー荒れの発
生を防ぐことができ、誘電体薄膜等を良好な表面状態の
下で形成することが可能となり、リーク電流の増大や短
絡の発生、誘電破壊耐性の低下等を大幅に抑制すること
ができる。
【００１５】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００１６】図１は、本発明の薄膜誘電体素子の一実施
形態の構成を示す図である。同図において、１は配線層
としてシリコン（Ｓｉ）やタングステン（Ｗ）等からな
るプラグ２等の導電層が設けられた半導体基板等であ
り、このプラグ２等の導電層上に薄膜誘電体素子３が形
成されている。この薄膜誘電体素子３は、ＤＲＡＭやＦ
ＲＡＭ等の半導体記憶装置の電荷蓄積部等として使用さ
れるものである。
形態の構成を示す図である。同図において、１は配線層
としてシリコン（Ｓｉ）やタングステン（Ｗ）等からな
るプラグ２等の導電層が設けられた半導体基板等であ
り、このプラグ２等の導電層上に薄膜誘電体素子３が形
成されている。この薄膜誘電体素子３は、ＤＲＡＭやＦ
ＲＡＭ等の半導体記憶装置の電荷蓄積部等として使用さ
れるものである。
【００１７】上記した薄膜誘電体素子３において、４は
例えば膜厚 5〜 100nm程度の導電性ペロブスカイト型酸
化物からなる下部電極であり、この下部電極４上に膜厚
5〜100nm程度のペロブスカイト型酸化物からなる誘電
体薄膜５が形成されており、さらにその上に上部電極６
が設けられている。
例えば膜厚 5〜 100nm程度の導電性ペロブスカイト型酸
化物からなる下部電極であり、この下部電極４上に膜厚
5〜100nm程度のペロブスカイト型酸化物からなる誘電
体薄膜５が形成されており、さらにその上に上部電極６
が設けられている。
【００１８】下部電極４としての導電性ペロブスカイト
型酸化物としては、金属的導電性を示す各種のペロブス
カイト型酸化物を用いることができる。例えば、ＳｒＲ
ｕＯ3 やＳｒ1-x Ｂａx ＲｕＯ3 (0＜ x＜1)等のＡＥＲ
ｕＯ3 （ＡＥはＳｒ、ＢａおよびＣａから選ばれる少な
くとも 1種を示す）、Ｓｒ1-x ＲＥx ＣｏＯ3 （ＲＥは
Ｌａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少なくとも 1
種を示し、 xは 0≦ x＜ 1である）等が代表的な導電性
ペロブスカイト型酸化物として挙げることができるが、
Ｓｒ1-x ＲＥx ＴｉＯ3 等を使用することもできる。
型酸化物としては、金属的導電性を示す各種のペロブス
カイト型酸化物を用いることができる。例えば、ＳｒＲ
ｕＯ3 やＳｒ1-x Ｂａx ＲｕＯ3 (0＜ x＜1)等のＡＥＲ
ｕＯ3 （ＡＥはＳｒ、ＢａおよびＣａから選ばれる少な
くとも 1種を示す）、Ｓｒ1-x ＲＥx ＣｏＯ3 （ＲＥは
Ｌａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少なくとも 1
種を示し、 xは 0≦ x＜ 1である）等が代表的な導電性
ペロブスカイト型酸化物として挙げることができるが、
Ｓｒ1-x ＲＥx ＴｉＯ3 等を使用することもできる。
【００１９】また、誘電体薄膜５としてのペロブスカイ
ト型酸化物には、薄膜誘電体素子３の使用目的に応じ
て、誘電体としての機能を有する種々のぺロブスカイト
型酸化物を用いることができる。例えば、ＤＲＡＭ等の
キャパシタに適用する場合には、前述したＳｒＴｉＯ3
（ＳＴＯ）やＢａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴＯ）等の
高誘電性ペロブスカイト型酸化物が、また強誘電体メモ
リに適用する場合にはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺ
Ｔ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺ
Ｔ）、Ｂｉ−Ｓｒ−Ｔａ系酸化物、Ｂｉ−Ｓｒ−Ｔｉ系
酸化物等のペロブスカイト型酸化物が用いられる。
ト型酸化物には、薄膜誘電体素子３の使用目的に応じ
て、誘電体としての機能を有する種々のぺロブスカイト
型酸化物を用いることができる。例えば、ＤＲＡＭ等の
キャパシタに適用する場合には、前述したＳｒＴｉＯ3
（ＳＴＯ）やＢａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴＯ）等の
高誘電性ペロブスカイト型酸化物が、また強誘電体メモ
リに適用する場合にはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺ
Ｔ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺ
Ｔ）、Ｂｉ−Ｓｒ−Ｔａ系酸化物、Ｂｉ−Ｓｒ−Ｔｉ系
酸化物等のペロブスカイト型酸化物が用いられる。
【００２０】なお、上部電極６は特に限定されるもので
はないが、下部電極４と同様な導電性ペロブスカイト型
酸化物や後述するその酸化物が導電性を有する金属、あ
るいはＰｔ等で構成することが好ましい。
はないが、下部電極４と同様な導電性ペロブスカイト型
酸化物や後述するその酸化物が導電性を有する金属、あ
るいはＰｔ等で構成することが好ましい。
【００２１】そして、上述したプラグ２と下部電極４と
の間には、下部電極４の下地層７として、その酸化物が
導電性を有する金属（合金を含む）、あるいはそれ自体
導電性を示す上記金属の窒化物、珪化物、酸化物等から
なる層が形成されており、これらによって誘電体薄膜素
子３が構成されている。下部電極４の下地層７は、Ｓｉ
やＷ等からなるプラグ２の酸化を防止すると共に、Ｓｉ
やＷの拡散を阻止して下部電極４との界面にＳｉやＷが
析出することを防ぐものである。すなわち、下地層７
は、酸化防止層兼拡散バリヤ層ということができる。
の間には、下部電極４の下地層７として、その酸化物が
導電性を有する金属（合金を含む）、あるいはそれ自体
導電性を示す上記金属の窒化物、珪化物、酸化物等から
なる層が形成されており、これらによって誘電体薄膜素
子３が構成されている。下部電極４の下地層７は、Ｓｉ
やＷ等からなるプラグ２の酸化を防止すると共に、Ｓｉ
やＷの拡散を阻止して下部電極４との界面にＳｉやＷが
析出することを防ぐものである。すなわち、下地層７
は、酸化防止層兼拡散バリヤ層ということができる。
【００２２】上記した下部電極４の下地層７、すなわち
プラグ２の酸化防止層兼拡散バリヤ層として使用し得る
金属としては、その酸化物が導電性を有するルテニウム
（Ｒｕ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、ロ
ジウム（Ｒｈ）、イリジウム（Ｉｒ）等が挙げられる。
また、これら金属の窒化物、珪化物、酸化物のうち、そ
れ自体が導電性を示すルテニウム酸化物、ルテニウム珪
化物、ルテニウム窒化物、レニウム酸化物、レニウム珪
化物、レニウム窒化物、オスミウム酸化物、オスミウム
珪化物、オスミウム窒化物、ロジウム酸化物、ロジウム
珪化物、ロジウム窒化物、イリジウム酸化物、イリジウ
ム珪化物、イリジウム窒化物等を使用することもでき
る。さらに加工性はやや劣るものの、下地層７として白
金（Ｐｔ）や金（Ａｕ）等の酸化物を形成しない金属を
用いることも可能である。これらは適宜組合せた多層膜
として使用することもできる。
プラグ２の酸化防止層兼拡散バリヤ層として使用し得る
金属としては、その酸化物が導電性を有するルテニウム
（Ｒｕ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、ロ
ジウム（Ｒｈ）、イリジウム（Ｉｒ）等が挙げられる。
また、これら金属の窒化物、珪化物、酸化物のうち、そ
れ自体が導電性を示すルテニウム酸化物、ルテニウム珪
化物、ルテニウム窒化物、レニウム酸化物、レニウム珪
化物、レニウム窒化物、オスミウム酸化物、オスミウム
珪化物、オスミウム窒化物、ロジウム酸化物、ロジウム
珪化物、ロジウム窒化物、イリジウム酸化物、イリジウ
ム珪化物、イリジウム窒化物等を使用することもでき
る。さらに加工性はやや劣るものの、下地層７として白
金（Ｐｔ）や金（Ａｕ）等の酸化物を形成しない金属を
用いることも可能である。これらは適宜組合せた多層膜
として使用することもできる。
【００２３】また、上記したＳｒ1-x ＲＥx ＣｏＯ3 は
酸素非含有雰囲気中で成膜することもできるため、これ
を下地層７としてその上部にＳｒＲｕＯ3 等からなる下
部電極４を形成するようにしてもよい。なお、Ｓｒ1-x
ＲＥx ＣｏＯ3 は下地層７、すなわち酸化防止層兼拡散
バリヤ層を兼ねる下部電極４として、プラグ２上に直接
形成して用いることもできる。
酸素非含有雰囲気中で成膜することもできるため、これ
を下地層７としてその上部にＳｒＲｕＯ3 等からなる下
部電極４を形成するようにしてもよい。なお、Ｓｒ1-x
ＲＥx ＣｏＯ3 は下地層７、すなわち酸化防止層兼拡散
バリヤ層を兼ねる下部電極４として、プラグ２上に直接
形成して用いることもできる。
【００２４】なお、下地層７のさらに下側に、ＳｉやＷ
との反応を防ぐと共に、ＳｉやＷの拡散を防止するＰｔ
やＲｕ等からなるバリヤ層、また密着性を向上させるＴ
ａ、ＴｉＮ、Ｔｉ1-x Ａｌx Ｎ等からなるアドヒージョ
ン層を設けてもよい。これらを形成する場合、上述した
下地層７は導電層としてのバリヤ層やアドヒージョン層
の酸化防止層として機能することになる。
との反応を防ぐと共に、ＳｉやＷの拡散を防止するＰｔ
やＲｕ等からなるバリヤ層、また密着性を向上させるＴ
ａ、ＴｉＮ、Ｔｉ1-x Ａｌx Ｎ等からなるアドヒージョ
ン層を設けてもよい。これらを形成する場合、上述した
下地層７は導電層としてのバリヤ層やアドヒージョン層
の酸化防止層として機能することになる。
【００２５】上述したように、導電性ペロブスカイト型
酸化物からなる下部電極４の下側に、その酸化物が導電
性を有するルテニウム、レニウム、オスミウム、ロジウ
ム、イリジウム等の金属、これら金属の窒化物、珪化
物、酸化物、あるいはＰｔやＡｕ等からなる下地層７を
予め設けておくことによって、ＳｉやＷ等からなるプラ
グ２のＳｉＯ2 やＷＯ3 等を生成するような酸化を防止
することができる。また、バリヤ層やアドヒージョン層
を形成する場合には、それらの酸化を防止することがで
きる。
酸化物からなる下部電極４の下側に、その酸化物が導電
性を有するルテニウム、レニウム、オスミウム、ロジウ
ム、イリジウム等の金属、これら金属の窒化物、珪化
物、酸化物、あるいはＰｔやＡｕ等からなる下地層７を
予め設けておくことによって、ＳｉやＷ等からなるプラ
グ２のＳｉＯ2 やＷＯ3 等を生成するような酸化を防止
することができる。また、バリヤ層やアドヒージョン層
を形成する場合には、それらの酸化を防止することがで
きる。
【００２６】従って、ＳｉやＷ等の酸化に伴うモフォロ
ジー荒れ、あるいはバリヤ層やアドヒージョン層の酸化
に伴うモフォロジー荒れの発生を防ぐことができ、下部
電極４や誘電体薄膜５を良好な表面状態の下で形成する
ことが可能となる。これによって、リーク電流の増大や
短絡の発生を大幅に抑制することができ、また良好な誘
電破壊耐性を得ることができる。さらに、ＳｉやＷ等の
酸化もしくは拡散に伴う低誘電率層の形成を防ぐことが
でき、実効的な誘電率の低下を防止することが可能とな
る。そして、下地層７が下部電極４や誘電体薄膜５の形
成時に酸化したとしても、下地層７の酸化物は導電性を
有するために、実効的な誘電率を低下させることはな
い。
ジー荒れ、あるいはバリヤ層やアドヒージョン層の酸化
に伴うモフォロジー荒れの発生を防ぐことができ、下部
電極４や誘電体薄膜５を良好な表面状態の下で形成する
ことが可能となる。これによって、リーク電流の増大や
短絡の発生を大幅に抑制することができ、また良好な誘
電破壊耐性を得ることができる。さらに、ＳｉやＷ等の
酸化もしくは拡散に伴う低誘電率層の形成を防ぐことが
でき、実効的な誘電率の低下を防止することが可能とな
る。そして、下地層７が下部電極４や誘電体薄膜５の形
成時に酸化したとしても、下地層７の酸化物は導電性を
有するために、実効的な誘電率を低下させることはな
い。
【００２７】上述した実施形態では、プラグ２（あるい
はバリヤ層やアドヒージョン層）の酸化防止層兼拡散バ
リヤ層を、予め下地層７として形成しておく場合につい
て説明したが、プラグ２の酸化防止層兼拡散バリヤ層は
これに限らず、例えば図２に示すように、導電性ペロブ
スカイト型酸化物からなる下部電極４を作製する際のプ
ロセス条件を制御することによって、プラグ２と下部電
極４との界面に極薄い反応層８を形成し、この反応層８
をプラグ２の酸化防止層兼拡散バリヤ層として利用する
こともできる。なお、この実施形態で言うプラグ２の酸
化防止層とは、粗大なＳｉＯ2 やＷＯ3 等の形成を防止
するものである。
はバリヤ層やアドヒージョン層）の酸化防止層兼拡散バ
リヤ層を、予め下地層７として形成しておく場合につい
て説明したが、プラグ２の酸化防止層兼拡散バリヤ層は
これに限らず、例えば図２に示すように、導電性ペロブ
スカイト型酸化物からなる下部電極４を作製する際のプ
ロセス条件を制御することによって、プラグ２と下部電
極４との界面に極薄い反応層８を形成し、この反応層８
をプラグ２の酸化防止層兼拡散バリヤ層として利用する
こともできる。なお、この実施形態で言うプラグ２の酸
化防止層とは、粗大なＳｉＯ2 やＷＯ3 等の形成を防止
するものである。
【００２８】すなわち、下部電極４として例えばＳｒＲ
ｕＯ3 層を形成する場合、ＲＦスパッタリング法を用
い、ＳｒＲｕＯ3 をターゲット材料として、成膜時のプ
ロセス条件を成膜温度873K、成膜時の雰囲気Ａｒ／Ｏ2
＝4/1 、全圧力 0.1Paというように制御することによっ
て、例えば平均厚さ 1〜 100nm程度のＳｒ−Ｒｕ−Ｓｉ
−Ｏ層やＳｒ−Ｒｕ−Ｗ−Ｏ層等のプラグ２の構成元素
と下部電極４の構成元素の複合酸化物からなる反応層８
を生成することができる。また、ＲＦスパッタリング法
を用い、かかる雰囲気、圧力条件の下で室温で成膜した
膜を、窒素中で873K×30分の熱処理を施すことによって
も生成可能である。
ｕＯ3 層を形成する場合、ＲＦスパッタリング法を用
い、ＳｒＲｕＯ3 をターゲット材料として、成膜時のプ
ロセス条件を成膜温度873K、成膜時の雰囲気Ａｒ／Ｏ2
＝4/1 、全圧力 0.1Paというように制御することによっ
て、例えば平均厚さ 1〜 100nm程度のＳｒ−Ｒｕ−Ｓｉ
−Ｏ層やＳｒ−Ｒｕ−Ｗ−Ｏ層等のプラグ２の構成元素
と下部電極４の構成元素の複合酸化物からなる反応層８
を生成することができる。また、ＲＦスパッタリング法
を用い、かかる雰囲気、圧力条件の下で室温で成膜した
膜を、窒素中で873K×30分の熱処理を施すことによって
も生成可能である。
【００２９】このような反応層８は導電性を有すると共
に、それ以上のＳｉやＷ等の過度の酸化や拡散を防止す
る。この反応層８の厚さは、あまり薄いとＳｉやＷ等の
過度の酸化や拡散を十分に抑制できないおそれがあり、
またあまり厚いとモフォロジー荒れが生じる可能性があ
ることから、上記したように平均厚さで 1〜 100nm程度
とする。この反応層８の望ましい厚さは 1〜 5nmの範囲
である。
に、それ以上のＳｉやＷ等の過度の酸化や拡散を防止す
る。この反応層８の厚さは、あまり薄いとＳｉやＷ等の
過度の酸化や拡散を十分に抑制できないおそれがあり、
またあまり厚いとモフォロジー荒れが生じる可能性があ
ることから、上記したように平均厚さで 1〜 100nm程度
とする。この反応層８の望ましい厚さは 1〜 5nmの範囲
である。
【００３０】従って、上記したような反応層８をプラグ
２と下部電極４との界面に生成することによって、前述
した実施形態と同様に、モフォロジー荒れの発生を防ぐ
ことができることから、リーク電流の増大や短絡の発生
を大幅に抑制することが可能となり、また良好な誘電破
壊耐性を得ることができる。さらに、低誘電率層の形成
等による実効的な誘電率の低下を防止することが可能と
なる。
２と下部電極４との界面に生成することによって、前述
した実施形態と同様に、モフォロジー荒れの発生を防ぐ
ことができることから、リーク電流の増大や短絡の発生
を大幅に抑制することが可能となり、また良好な誘電破
壊耐性を得ることができる。さらに、低誘電率層の形成
等による実効的な誘電率の低下を防止することが可能と
なる。
【００３１】次に、本発明の薄膜誘電体素子の他の実施
形態について、図３を参照して説明する。
形態について、図３を参照して説明する。
【００３２】図３に示す薄膜誘電体素子３は、前述した
実施形態と同様に、ＳｉやＷ等からなるプラグ２上に形
成されている。この薄膜誘電体素子３は、前述した実施
形態と構成が同様な下部電極４、誘電体薄膜５、上部電
極６を有している。そして、プラグ２と下部電極４との
間には、下部電極４の下地層９として、下部電極４の構
成材料として例示したものと同様な導電性ペロブスカイ
ト型酸化物の非晶質層が設けられている。この下地層９
としての導電性ペロブスカイト型酸化物は、下部電極４
と同組成の酸化物であっても、また陽イオン組成が異な
る酸化物であってもよい。また、下部電極４と下地層９
とは同一の層であってもよい。すなわち、導電性ペロブ
スカイト型酸化物の非晶質層を、下部電極４の一部もし
くは全てを兼ねる層として使用することも可能である。
実施形態と同様に、ＳｉやＷ等からなるプラグ２上に形
成されている。この薄膜誘電体素子３は、前述した実施
形態と構成が同様な下部電極４、誘電体薄膜５、上部電
極６を有している。そして、プラグ２と下部電極４との
間には、下部電極４の下地層９として、下部電極４の構
成材料として例示したものと同様な導電性ペロブスカイ
ト型酸化物の非晶質層が設けられている。この下地層９
としての導電性ペロブスカイト型酸化物は、下部電極４
と同組成の酸化物であっても、また陽イオン組成が異な
る酸化物であってもよい。また、下部電極４と下地層９
とは同一の層であってもよい。すなわち、導電性ペロブ
スカイト型酸化物の非晶質層を、下部電極４の一部もし
くは全てを兼ねる層として使用することも可能である。
【００３３】例えば、ＳｒＲｕＯ3 やＳｒ1-x Ｌａx Ｃ
ｏＯ3 等の導電性ペロブスカイト型酸化物を、室温から
673K程度の比較的低温の成膜温度で堆積すると、導電性
ペロブスカイト型酸化物の非晶質層が得られる。このよ
うに、導電性ペロブスカイト型酸化物を比較的低温で成
膜することによって、ＳｉやＷ等からなるプラグ２の酸
化を防止することができる。また、下地層９（もしくは
下部電極４）のさらに下側に、ＳｉやＷとの反応を防ぐ
と共に、ＳｉやＷの拡散を防止するＰｔやＲｕ等からな
るバリヤ層、また密着性を向上させるＴａ、ＴｉＮ、Ｔ
ｉ1-x Ａｌx Ｎ等からなるアドヒージョン層を設けた場
合には、これらバリヤ層やアドヒージョン層の酸化を防
止することができる。
ｏＯ3 等の導電性ペロブスカイト型酸化物を、室温から
673K程度の比較的低温の成膜温度で堆積すると、導電性
ペロブスカイト型酸化物の非晶質層が得られる。このよ
うに、導電性ペロブスカイト型酸化物を比較的低温で成
膜することによって、ＳｉやＷ等からなるプラグ２の酸
化を防止することができる。また、下地層９（もしくは
下部電極４）のさらに下側に、ＳｉやＷとの反応を防ぐ
と共に、ＳｉやＷの拡散を防止するＰｔやＲｕ等からな
るバリヤ層、また密着性を向上させるＴａ、ＴｉＮ、Ｔ
ｉ1-x Ａｌx Ｎ等からなるアドヒージョン層を設けた場
合には、これらバリヤ層やアドヒージョン層の酸化を防
止することができる。
【００３４】なお、上述したような低温下で導電性ペロ
ブスカイト型酸化物を成膜した場合には、実質的に非晶
質となる場合が多いが、例えば一部結晶化したり、ある
いは微結晶質となることもある。本発明はこのような下
地層を必ずしも除外するものではない。また導電性ペロ
ブスカイト型酸化物の非晶質層からなる下地層９は、そ
の後下部電極４、誘電体薄膜５、上部電極６を高温で成
膜する際や、成膜途中や成膜後のアニール処理等によっ
て、結晶質に変化する場合があるが、基本的には下地層
９形成時にプラグ２やバリヤ層、アドヒージョン層等の
酸化を防止することが可能であれば、その後の結晶質へ
の転換は特に問題となるものではない。上述したよう
に、導電性ペロブスカイト型酸化物からなる下部電極４
の下側に、同様な導電性ペロブスカイト型酸化物の非晶
質層からなる下地層９を予め設けておくことによって、
あるいは導電性ペロブスカイト型酸化物の非晶質層を下
部電極４を兼ねる層、すなわち下部電極兼酸化防止層と
して設けることによって、ＳｉやＷ等からなるプラグ２
のＳｉＯ2 やＷＯ3 等を生成するような酸化を防止する
ことができる。また、バリヤ層やアドヒージョン層を形
成する場合には、それらの酸化を防止することができ
る。
ブスカイト型酸化物を成膜した場合には、実質的に非晶
質となる場合が多いが、例えば一部結晶化したり、ある
いは微結晶質となることもある。本発明はこのような下
地層を必ずしも除外するものではない。また導電性ペロ
ブスカイト型酸化物の非晶質層からなる下地層９は、そ
の後下部電極４、誘電体薄膜５、上部電極６を高温で成
膜する際や、成膜途中や成膜後のアニール処理等によっ
て、結晶質に変化する場合があるが、基本的には下地層
９形成時にプラグ２やバリヤ層、アドヒージョン層等の
酸化を防止することが可能であれば、その後の結晶質へ
の転換は特に問題となるものではない。上述したよう
に、導電性ペロブスカイト型酸化物からなる下部電極４
の下側に、同様な導電性ペロブスカイト型酸化物の非晶
質層からなる下地層９を予め設けておくことによって、
あるいは導電性ペロブスカイト型酸化物の非晶質層を下
部電極４を兼ねる層、すなわち下部電極兼酸化防止層と
して設けることによって、ＳｉやＷ等からなるプラグ２
のＳｉＯ2 やＷＯ3 等を生成するような酸化を防止する
ことができる。また、バリヤ層やアドヒージョン層を形
成する場合には、それらの酸化を防止することができ
る。
【００３５】従って、ＳｉやＷ等の酸化に伴うモフォロ
ジー荒れ、あるいはバリヤ層やアドヒージョン層の酸化
に伴うモフォロジー荒れの発生を防ぐことができ、下部
電極４や誘電体薄膜５を良好な表面状態の下で形成する
ことが可能となる。これによって、リーク電流の増大や
短絡の発生を大幅に抑制することができ、また良好な誘
電破壊耐性を得ることができる。さらに、ＳｉやＷ等の
酸化もしくは拡散に伴う低誘電率層の形成を防ぐことが
でき、実効的な誘電率の低下を防止することが可能とな
る。
ジー荒れ、あるいはバリヤ層やアドヒージョン層の酸化
に伴うモフォロジー荒れの発生を防ぐことができ、下部
電極４や誘電体薄膜５を良好な表面状態の下で形成する
ことが可能となる。これによって、リーク電流の増大や
短絡の発生を大幅に抑制することができ、また良好な誘
電破壊耐性を得ることができる。さらに、ＳｉやＷ等の
酸化もしくは拡散に伴う低誘電率層の形成を防ぐことが
でき、実効的な誘電率の低下を防止することが可能とな
る。
【００３６】
【実施例】次に、本発明の具体的な実施例について述べ
る。
る。
【００３７】実施例１ まず、図４に示すように、ポリシリコンで作製したプラ
グ２まで完成している基板１上に、プラズマＴＥＯＳで
厚さ 100nmのＳｉＯ2 絶縁層１１を形成した。これに図
４に示すようなキャパシタトレンチ１２を、リソグラフ
ィー工程により作製した。このキャパシタトレンチ１２
内を含めてＳｉＯ2 絶縁層１１上に、ＤＣスパッタで厚
さ10nmのＲｕ膜を下地層７として堆積し、さらに下部電
極４として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネト
ロンスパッタで堆積した後、ＣＭＰで表面を平坦化する
と共にセル間を分離した。
グ２まで完成している基板１上に、プラズマＴＥＯＳで
厚さ 100nmのＳｉＯ2 絶縁層１１を形成した。これに図
４に示すようなキャパシタトレンチ１２を、リソグラフ
ィー工程により作製した。このキャパシタトレンチ１２
内を含めてＳｉＯ2 絶縁層１１上に、ＤＣスパッタで厚
さ10nmのＲｕ膜を下地層７として堆積し、さらに下部電
極４として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネト
ロンスパッタで堆積した後、ＣＭＰで表面を平坦化する
と共にセル間を分離した。
【００３８】次に、上記した下部電極４上に誘電体薄膜
５として厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を堆積
し、さらにその上に上部電極６として厚さ 100nmのＳｒ
ＲｕＯ3 膜を堆積した。このようにして、ＤＲＡＭ用の
薄膜キャパシタを作製した。作製した薄膜キャパシタの
断面を電子顕微鏡で観察したところ、下地層７としての
Ｒｕ膜と下部電極４としてのＳｒＲｕＯ3 膜との間に
は、厚さ 1〜 2nm程度の薄いＲｕ酸化物層と思われる層
が生成していたが、この酸化層生成に伴う下部電極４と
誘電体薄膜５との界面の荒れ等は認められなかった。
５として厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を堆積
し、さらにその上に上部電極６として厚さ 100nmのＳｒ
ＲｕＯ3 膜を堆積した。このようにして、ＤＲＡＭ用の
薄膜キャパシタを作製した。作製した薄膜キャパシタの
断面を電子顕微鏡で観察したところ、下地層７としての
Ｒｕ膜と下部電極４としてのＳｒＲｕＯ3 膜との間に
は、厚さ 1〜 2nm程度の薄いＲｕ酸化物層と思われる層
が生成していたが、この酸化層生成に伴う下部電極４と
誘電体薄膜５との界面の荒れ等は認められなかった。
【００３９】一方、本発明との比較例として、下地層７
としてのＲｕ膜を形成しない以外は上記実施例と同一構
成の薄膜キャパシタを作製した。そして、これらの特性
を比較したところ、実施例の薄膜キャパシタでは、誘電
率 490、1.8V印加時のリーク電流密度 1×10-8A/cm2 以
下という特性が得られ、この薄膜キャパシタに 10VのＤ
Ｃ電圧を印加しても誘電破壊は発生しなかった。これに
対して、比較例では260個の薄膜キャパシタのうち 90%
が短絡により測定不可能であり、残りの薄膜キャパシタ
もリーク電流は少ないものの、誘電率は 190で、ＤＣ 1
0V印加で残存するうちの 80%の薄膜キャパシタが1000秒
以内に破壊する結果となった。
としてのＲｕ膜を形成しない以外は上記実施例と同一構
成の薄膜キャパシタを作製した。そして、これらの特性
を比較したところ、実施例の薄膜キャパシタでは、誘電
率 490、1.8V印加時のリーク電流密度 1×10-8A/cm2 以
下という特性が得られ、この薄膜キャパシタに 10VのＤ
Ｃ電圧を印加しても誘電破壊は発生しなかった。これに
対して、比較例では260個の薄膜キャパシタのうち 90%
が短絡により測定不可能であり、残りの薄膜キャパシタ
もリーク電流は少ないものの、誘電率は 190で、ＤＣ 1
0V印加で残存するうちの 80%の薄膜キャパシタが1000秒
以内に破壊する結果となった。
【００４０】実施例２ 実施例１と同様に、まずポリシリコンで作製したプラグ
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＩｒ膜を下地層として堆積し、さらに下部
電極として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネト
ロンスパッタで堆積した後、ＣＭＰで表面を平坦化する
と共にセル間を分離した。
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＩｒ膜を下地層として堆積し、さらに下部
電極として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネト
ロンスパッタで堆積した後、ＣＭＰで表面を平坦化する
と共にセル間を分離した。
【００４１】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
【００４２】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００４３】実施例３ 実施例１と同様に、まずポリシリコンで作製したプラグ
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＲｅ膜を下地層として堆積し、さらに下部
電極として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネト
ロンスパッタで堆積した後、ＣＭＰで表面を平坦化する
と共にセル間を分離した。
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＲｅ膜を下地層として堆積し、さらに下部
電極として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネト
ロンスパッタで堆積した後、ＣＭＰで表面を平坦化する
と共にセル間を分離した。
【００４４】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
【００４５】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００４６】実施例４ 実施例１と同様に、まずポリシリコンで作製したプラグ
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＲｕＮ膜を下地層として堆積し、さらに下
部電極として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネ
トロンスパッタで堆積した後、ＣＭＰで表面を平坦化す
ると共にセル間を分離した。
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＲｕＮ膜を下地層として堆積し、さらに下
部電極として厚さ 100nmのＳｒＲｕＯ3 膜をＲＦマグネ
トロンスパッタで堆積した後、ＣＭＰで表面を平坦化す
ると共にセル間を分離した。
【００４７】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
【００４８】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００４９】実施例５ 実施例１と同様に、まずポリシリコンで作製したプラグ
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＲｕ膜を堆積し、さらにスパッタ雰囲気を
調整してＲｕＯ2 膜を 5nm堆積して、積層膜構造の下地
層を形成した。この上に下部電極として厚さ 100nmのＬ
ａ0.5 Ｓｒ0.5 ＣｏＯ3 膜をＲＦマグネトロンスパッタ
で堆積した後、ＣＭＰで表面を平坦化すると共にセル間
を分離した。
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ10nmのＲｕ膜を堆積し、さらにスパッタ雰囲気を
調整してＲｕＯ2 膜を 5nm堆積して、積層膜構造の下地
層を形成した。この上に下部電極として厚さ 100nmのＬ
ａ0.5 Ｓｒ0.5 ＣｏＯ3 膜をＲＦマグネトロンスパッタ
で堆積した後、ＣＭＰで表面を平坦化すると共にセル間
を分離した。
【００５０】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
【００５１】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００５２】実施例６ 実施例１と同様に、まずポリシリコンで作製したプラグ
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ50nmのＬａ0.5 Ｓｒ0.5 ＣｏＯ3膜を下地層とし
て堆積し、さらに下部電極として厚さ50nmのＳｒＲｕＯ
3 膜をＲＦマグネトロンスパッタで堆積した後、ＣＭＰ
で表面を平坦化すると共にセル間を分離した。
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＤＣスパッタ
で厚さ50nmのＬａ0.5 Ｓｒ0.5 ＣｏＯ3膜を下地層とし
て堆積し、さらに下部電極として厚さ50nmのＳｒＲｕＯ
3 膜をＲＦマグネトロンスパッタで堆積した後、ＣＭＰ
で表面を平坦化すると共にセル間を分離した。
【００５３】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
【００５４】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
の特性が得られ、またこの薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００５５】実施例７ まず、図５に示すように、ポリシリコンで作製したプラ
グ２まで完成している基板１上に、プラズマＴＥＯＳで
厚さ 100nmのＳｉＯ2 絶縁層１１を形成した。これに図
５に示すようなキャパシタトレンチ１２をリソグラフィ
ーにより作製した。このキャパシタトレンチ１２内を含
めてＳｉＯ2 絶縁層１１上に、アドヒージョン層１３と
して厚さ10nmのＴａ膜、および下地層７として厚さ10nm
のＰｔ膜を順に堆積し、さらに下部電極４として厚さ 1
00nmのＳｒＲｕＯ3 膜をＲＦマグネトロンスパッタを用
いて堆積した後、ＣＭＰにより表面を平担化すると共に
セル間を分離した。
グ２まで完成している基板１上に、プラズマＴＥＯＳで
厚さ 100nmのＳｉＯ2 絶縁層１１を形成した。これに図
５に示すようなキャパシタトレンチ１２をリソグラフィ
ーにより作製した。このキャパシタトレンチ１２内を含
めてＳｉＯ2 絶縁層１１上に、アドヒージョン層１３と
して厚さ10nmのＴａ膜、および下地層７として厚さ10nm
のＰｔ膜を順に堆積し、さらに下部電極４として厚さ 1
00nmのＳｒＲｕＯ3 膜をＲＦマグネトロンスパッタを用
いて堆積した後、ＣＭＰにより表面を平担化すると共に
セル間を分離した。
【００５６】次に、上記した下部電極４上に誘電体薄膜
５として厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を堆積
し、さらにその上に上部電極６として厚さ 100nmのＳｒ
ＲｕＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを
作製した。
５として厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を堆積
し、さらにその上に上部電極６として厚さ 100nmのＳｒ
ＲｕＯ3 膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを
作製した。
【００５７】この実施例の薄膜キャパシタでは、誘電率
480、1.8V印加時のリーク電流 1×10-8A/cm2 以下の特
性が得られ、またこの薄膜キャパシタに 10VのＤＣ電圧
を印加しても誘電破壊は発生しなかった。
480、1.8V印加時のリーク電流 1×10-8A/cm2 以下の特
性が得られ、またこの薄膜キャパシタに 10VのＤＣ電圧
を印加しても誘電破壊は発生しなかった。
【００５８】実施例８ まず、タングステンで作製したプラグまで完成している
基板上に、プラズマＴＥＯＳで厚さ 100nmのＳｉＯ2 絶
縁層を形成した。これにキャパシタトレンチをリソグラ
フィーにより作製した。このキャパシタトレンチ内を含
めてＳｉＯ2 絶縁層上に、アドヒージョン層として厚さ
10nmのＴａ膜、および下地層として厚さ10nmのＰｔ膜を
順に堆積し、さらに下部電極として厚さ 100nmのＳｒＲ
ｕＯ3 膜をＲＦマグネトロンスパッタを用いて堆積した
後、ＣＭＰにより表面を平担化すると共にセル間を分離
した。
基板上に、プラズマＴＥＯＳで厚さ 100nmのＳｉＯ2 絶
縁層を形成した。これにキャパシタトレンチをリソグラ
フィーにより作製した。このキャパシタトレンチ内を含
めてＳｉＯ2 絶縁層上に、アドヒージョン層として厚さ
10nmのＴａ膜、および下地層として厚さ10nmのＰｔ膜を
順に堆積し、さらに下部電極として厚さ 100nmのＳｒＲ
ｕＯ3 膜をＲＦマグネトロンスパッタを用いて堆積した
後、ＣＭＰにより表面を平担化すると共にセル間を分離
した。
【００５９】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。
して厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。
【００６０】この実施例の薄膜キャパシタでは、誘電率
480、1.8V印加時のリーク電流 1×10-8A/cm2 以下の特
性が得られ、またこの薄膜キャパシタに 10VのＤＣ電圧
を印加しても誘電破壊は発生しなかった。
480、1.8V印加時のリーク電流 1×10-8A/cm2 以下の特
性が得られ、またこの薄膜キャパシタに 10VのＤＣ電圧
を印加しても誘電破壊は発生しなかった。
【００６１】実施例９ まず、図６（ａ）に示すように、プラズマＴＥＯＳでＳ
ｉＯ2 絶縁層１１、ならびにポリシリコンからなるプラ
グ２を形成した基板１上に、ＤＣスパッタで厚さ 300nm
のＲｕ膜１４を堆積し、これにＲＩＥ加工を施して、所
望形状の下地層（酸化防止層）とした。さらに、Ｈ2 を
キャリアガスとするＣＶＤにより厚さ10nmのＳｒ膜１５
を堆積した。
ｉＯ2 絶縁層１１、ならびにポリシリコンからなるプラ
グ２を形成した基板１上に、ＤＣスパッタで厚さ 300nm
のＲｕ膜１４を堆積し、これにＲＩＥ加工を施して、所
望形状の下地層（酸化防止層）とした。さらに、Ｈ2 を
キャリアガスとするＣＶＤにより厚さ10nmのＳｒ膜１５
を堆積した。
【００６２】次いで、上記したＲｕ膜１４とＳｒ膜１５
の積層膜に、873Kで熱処理を施すことによって、図６
（ｂ）に示すように、Ｒｕ膜１４の表面に厚さ12nmのＳ
ｒＲｕＯ3 膜１６を下部電極として形成した。なお、図
中１７は酸化膜状に生成した厚さ 5nmのＳｒＯ層であ
る。
の積層膜に、873Kで熱処理を施すことによって、図６
（ｂ）に示すように、Ｒｕ膜１４の表面に厚さ12nmのＳ
ｒＲｕＯ3 膜１６を下部電極として形成した。なお、図
中１７は酸化膜状に生成した厚さ 5nmのＳｒＯ層であ
る。
【００６３】この後、図６（ｃ）に示すように、上記し
たＳｒＲｕＯ3 膜１６からなる下部電極上に、誘電体薄
膜５としてＭＯＣＶＤで厚さ40nmのＢａ0.5 Ｓｒ0.5 Ｔ
ｉＯ3 膜を堆積し、さらにその上に上部電極６として厚
さ 100nmのＲｕ膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
たＳｒＲｕＯ3 膜１６からなる下部電極上に、誘電体薄
膜５としてＭＯＣＶＤで厚さ40nmのＢａ0.5 Ｓｒ0.5 Ｔ
ｉＯ3 膜を堆積し、さらにその上に上部電極６として厚
さ 100nmのＲｕ膜を堆積して、ＤＲＡＭ用の薄膜キャパ
シタを作製した。
【００６４】この実施例の薄膜キャパシタの断面を電子
顕微鏡で観察したところ、セル間のＳｒＯ層１７はＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜の成膜時にＢａ0.5 Ｓｒ0.5 Ｔ
ｉＯ3 に吸収されて消失していることが確認された。こ
の実施例の薄膜キャパシタは、誘電率 400、リーク電流
密度 5×10-8A/cm2 であった。
顕微鏡で観察したところ、セル間のＳｒＯ層１７はＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜の成膜時にＢａ0.5 Ｓｒ0.5 Ｔ
ｉＯ3 に吸収されて消失していることが確認された。こ
の実施例の薄膜キャパシタは、誘電率 400、リーク電流
密度 5×10-8A/cm2 であった。
【００６５】実施例１０ 実施例１と同様に、まずポリシリコンで作製したプラグ
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＡＣスパッタ
を用いて厚さ 100nmのＳｒＲｕＯ3 膜を堆積した。この
際の成膜条件は、ベース圧力 4×10-4Pa、基板温度873
K、成膜雰囲気Ａｒ80% ＋酸素20% 、圧力 0.1Paとし
た。
まで完成している基板上に、プラズマＴＥＯＳで厚さ 1
50nmのＳｉＯ2 絶縁層を形成し、これにキャパシタトレ
ンチをリソグラフィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＡＣスパッタ
を用いて厚さ 100nmのＳｒＲｕＯ3 膜を堆積した。この
際の成膜条件は、ベース圧力 4×10-4Pa、基板温度873
K、成膜雰囲気Ａｒ80% ＋酸素20% 、圧力 0.1Paとし
た。
【００６６】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 490、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 490、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
【００６７】この薄膜キャパシタの断面構造を透過電子
顕微鏡を用いて観察したところ、ＳｉプラグとＳｒＲｕ
Ｏ3 膜との界面には、厚さ 1〜 2nmの非晶質Ｓｉ酸化物
層と、同じく厚さ 1〜 3nmの結晶質Ｓｒ−Ｒｕ−Ｓｉ−
Ｏ層が生成していたが、これらの層が電気的特性に及ぼ
す影響は小さく、上記したキャパシタ特性が得られた。
顕微鏡を用いて観察したところ、ＳｉプラグとＳｒＲｕ
Ｏ3 膜との界面には、厚さ 1〜 2nmの非晶質Ｓｉ酸化物
層と、同じく厚さ 1〜 3nmの結晶質Ｓｒ−Ｒｕ−Ｓｉ−
Ｏ層が生成していたが、これらの層が電気的特性に及ぼ
す影響は小さく、上記したキャパシタ特性が得られた。
【００６８】実施例１１ 実施例１０と同様に、まずポリシリコンで作製したプラ
グまで完成している基板上に、プラズマＴＥＯＳで厚さ
150nmのＳｉＯ2 絶縁層を形成し、これにキャパシタト
レンチをリソグラィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＡＣスパッタ
を用いて厚さ 100nmのＳｒＲｕＯ3 膜を堆積した。この
際の成膜条件は、ベース圧力 4×10-4Pa、基板温度873
K、成膜雰囲気Ａｒ100%、圧力 0.1Paとした。
グまで完成している基板上に、プラズマＴＥＯＳで厚さ
150nmのＳｉＯ2 絶縁層を形成し、これにキャパシタト
レンチをリソグラィーにより作製した。このキャパシタ
トレンチ内を含めてＳｉＯ2 絶縁層上に、ＡＣスパッタ
を用いて厚さ 100nmのＳｒＲｕＯ3 膜を堆積した。この
際の成膜条件は、ベース圧力 4×10-4Pa、基板温度873
K、成膜雰囲気Ａｒ100%、圧力 0.1Paとした。
【００６９】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 500、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 500、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
【００７０】この薄膜キャパシタの断面構造を透過電子
顕微鏡を用いて観察したところ、ＳｉプラグとＳｒＲｕ
Ｏ3 膜との界面には、厚さ 1〜 3nmの結晶質Ｓｒ−Ｒｕ
−Ｓｉ−Ｏ層が生成していたが、この層が電気的特性に
及ぼす影響は小さく、上記したキャパシタ特性が得られ
た。
顕微鏡を用いて観察したところ、ＳｉプラグとＳｒＲｕ
Ｏ3 膜との界面には、厚さ 1〜 3nmの結晶質Ｓｒ−Ｒｕ
−Ｓｉ−Ｏ層が生成していたが、この層が電気的特性に
及ぼす影響は小さく、上記したキャパシタ特性が得られ
た。
【００７１】実施例１２ まず、タングステンで作製したプラグまで完成している
基板上に、プラズマＴＥＯＳで厚さ 150nmのＳｉＯ2 絶
縁層を形成し、これにキャパシタトレンチをリソグラフ
ィーにより作製した。このキャパシタトレンチ内を含め
てＳｉＯ2 絶縁層上に、ＡＣスパッタを用いて厚さ 100
nmのＳｒＲｕＯ3 膜を堆積した。この際の成膜条件は、
ベース圧力 4×10-4Pa、基板温度873K、成膜雰囲気Ａｒ
100%、圧力 0.1Paとした。
基板上に、プラズマＴＥＯＳで厚さ 150nmのＳｉＯ2 絶
縁層を形成し、これにキャパシタトレンチをリソグラフ
ィーにより作製した。このキャパシタトレンチ内を含め
てＳｉＯ2 絶縁層上に、ＡＣスパッタを用いて厚さ 100
nmのＳｒＲｕＯ3 膜を堆積した。この際の成膜条件は、
ベース圧力 4×10-4Pa、基板温度873K、成膜雰囲気Ａｒ
100%、圧力 0.1Paとした。
【００７２】次に、上記した下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 480、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 480、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
【００７３】この薄膜キャパシタの断面構造を透過電子
顕微鏡を用いて観察したところ、ＷプラグとＳｒＲｕＯ
3 膜との界面には、厚さ 1〜 3nmの結晶質Ｓｒ−Ｒｕ−
Ｗ−Ｏ層が生成していたが、この層が電気的特性に及ぼ
す影響は小さく、上記したキャパシタ特性が得られた。
顕微鏡を用いて観察したところ、ＷプラグとＳｒＲｕＯ
3 膜との界面には、厚さ 1〜 3nmの結晶質Ｓｒ−Ｒｕ−
Ｗ−Ｏ層が生成していたが、この層が電気的特性に及ぼ
す影響は小さく、上記したキャパシタ特性が得られた。
【００７４】実施例１３ 実施例１２と同様に、まずタングステンで作製したプラ
グまで完成している基板上に、プラズマＴＥＯＳで厚さ
150nmのＳｉＯ2 絶縁層を形成し、これにキャパシタト
レンチをリソグラフィーにより作製した。このキャパシ
タトレンチ内を含めてＳｉＯ2 絶縁層上に、ＡＣスパッ
タを用いてＡｒ雰囲気中で厚さ 100nmのＬａ0.5 Ｓｒ
0.5 ＣｏＯ3 膜を下地層として堆積した。Ｌａ0.5 Ｓｒ
0.5 ＣｏＯ3 はＡｒ100%の雰囲気中でも結晶性が高く、
高い導電性が得られるという特徴がある。
グまで完成している基板上に、プラズマＴＥＯＳで厚さ
150nmのＳｉＯ2 絶縁層を形成し、これにキャパシタト
レンチをリソグラフィーにより作製した。このキャパシ
タトレンチ内を含めてＳｉＯ2 絶縁層上に、ＡＣスパッ
タを用いてＡｒ雰囲気中で厚さ 100nmのＬａ0.5 Ｓｒ
0.5 ＣｏＯ3 膜を下地層として堆積した。Ｌａ0.5 Ｓｒ
0.5 ＣｏＯ3 はＡｒ100%の雰囲気中でも結晶性が高く、
高い導電性が得られるという特徴がある。
【００７５】次に、上記したＬａ0.5 Ｓｒ0.5 ＣｏＯ3
膜上に、ＡＣスパッタを用いて厚さ100nmのＳｒＲｕＯ
3 膜を堆積した。この際の成膜条件は、ベース圧力 4×
10-4Pa、基板温度873K、成膜雰囲気Ａｒ80% ＋酸素20%
、圧力 0.1Paとした。この下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3 膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 480、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
膜上に、ＡＣスパッタを用いて厚さ100nmのＳｒＲｕＯ
3 膜を堆積した。この際の成膜条件は、ベース圧力 4×
10-4Pa、基板温度873K、成膜雰囲気Ａｒ80% ＋酸素20%
、圧力 0.1Paとした。この下部電極上に誘電体薄膜と
して厚さ40nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を堆積し、
さらにその上に上部電極として厚さ 100nmのＳｒＲｕＯ
3 膜を堆積して、ＤＲＡＭ用の薄膜キャパシタを作製し
た。この薄膜キャパシタでは、誘電率 480、1.8V印加時
のリーク電流密度 1×10-8A/cm2 以下の特性が得られ、
またこの薄膜キャパシタに 10VのＤＣ電圧を印加しても
誘電破壊は発生しなかった。
【００７６】この薄膜キャパシタの断面構造を透過電子
顕微鏡を用いて観察したところ、ＷプラグとＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜との界面には、厚さ 1〜 3nmの結晶質
Ｌａ−Ｓｒ−Ｃｏ−Ｗ−Ｏ層が生成していたが、この層
が電気的特性に及ぼす影響は小さく、上記したキャパシ
タ特性が得られた。
顕微鏡を用いて観察したところ、ＷプラグとＬａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 膜との界面には、厚さ 1〜 3nmの結晶質
Ｌａ−Ｓｒ−Ｃｏ−Ｗ−Ｏ層が生成していたが、この層
が電気的特性に及ぼす影響は小さく、上記したキャパシ
タ特性が得られた。
【００７７】実施例１４ 図７に示すように、ポリシリコンで作製したプラグ２ま
で完成している基板１上に、プラズマＴＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層１１を形成した。これにキャパシ
タトレンチ１２をリソグラフィー工程により作製した。
このキャパシタトレンチ１２内を含めてＳｉＯ2 絶縁層
１１上に、ＲＦマグネトロンスパッタを用いて、室温で
厚さ10nmの非晶質ＳｒＲｕＯ3 膜を下地層９として堆積
し、さらに873Kに昇温した後にＲＦマグネトロンスパッ
タで下部電極４として厚さ30nmのＳｒＲｕＯ3 膜を堆積
した。この後、ＣＭＰで表面を平坦化すると共にセル間
を分離した。
で完成している基板１上に、プラズマＴＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層１１を形成した。これにキャパシ
タトレンチ１２をリソグラフィー工程により作製した。
このキャパシタトレンチ１２内を含めてＳｉＯ2 絶縁層
１１上に、ＲＦマグネトロンスパッタを用いて、室温で
厚さ10nmの非晶質ＳｒＲｕＯ3 膜を下地層９として堆積
し、さらに873Kに昇温した後にＲＦマグネトロンスパッ
タで下部電極４として厚さ30nmのＳｒＲｕＯ3 膜を堆積
した。この後、ＣＭＰで表面を平坦化すると共にセル間
を分離した。
【００７８】次に、上記した下部電極４上に誘電体薄膜
５として厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜、さら
にその上に上部電極６として厚さ 100nmのＳｒＲｕＯ3
膜を、それぞれ873Kで堆積した。このようにして、ＤＲ
ＡＭ用の薄膜キャパシタを作製した。作製した薄膜キャ
パシタの断面を電子顕微鏡で観察したところ、プラグ２
と下地層９としての非晶質ＳｒＲｕＯ3 膜との界面に
は、酸化物層と思われる層は見られなかった。
５として厚さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜、さら
にその上に上部電極６として厚さ 100nmのＳｒＲｕＯ3
膜を、それぞれ873Kで堆積した。このようにして、ＤＲ
ＡＭ用の薄膜キャパシタを作製した。作製した薄膜キャ
パシタの断面を電子顕微鏡で観察したところ、プラグ２
と下地層９としての非晶質ＳｒＲｕＯ3 膜との界面に
は、酸化物層と思われる層は見られなかった。
【００７９】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
という特性が得られ、この薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
という特性が得られ、この薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００８０】実施例１５ 図８に示すように、ポリシリコンで作製したプラグ２ま
で完成している基板１上に、プラズマＴＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層１１を形成した。これにキャパシ
タトレンチ１２をリソグラフィー工程により作製した。
このキャパシタトレンチ１２内を含めてＳｉＯ2 絶縁層
１１上に、ＤＣスパッタでアドヒージョン層１３として
厚さ10nmのＴｉＮ膜を形成した。
で完成している基板１上に、プラズマＴＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層１１を形成した。これにキャパシ
タトレンチ１２をリソグラフィー工程により作製した。
このキャパシタトレンチ１２内を含めてＳｉＯ2 絶縁層
１１上に、ＤＣスパッタでアドヒージョン層１３として
厚さ10nmのＴｉＮ膜を形成した。
【００８１】次いで、ＲＦマグネトロンスパッタを用い
て、室温で厚さ10nmの非晶質ＳｒＲｕＯ3 膜を下地層９
として堆積し、さらに下部電極４として厚さ 100nmのＳ
ｒＲｕＯ3 膜を堆積した。この後、ＣＭＰで表面を平坦
化すると共にセル間を分離した。次に、上記した下部電
極４上に誘電体薄膜５として厚さ40nmのＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜、さらにその上に上部電極６として厚さ
100nmのＳｒＲｕＯ3 膜を、それぞれ873Kで堆積した。
このようにして、ＤＲＡＭ用の薄膜キャパシタを作製し
た。
て、室温で厚さ10nmの非晶質ＳｒＲｕＯ3 膜を下地層９
として堆積し、さらに下部電極４として厚さ 100nmのＳ
ｒＲｕＯ3 膜を堆積した。この後、ＣＭＰで表面を平坦
化すると共にセル間を分離した。次に、上記した下部電
極４上に誘電体薄膜５として厚さ40nmのＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜、さらにその上に上部電極６として厚さ
100nmのＳｒＲｕＯ3 膜を、それぞれ873Kで堆積した。
このようにして、ＤＲＡＭ用の薄膜キャパシタを作製し
た。
【００８２】この実施例の薄膜キャパシタでは、誘電率
480、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
という特性が得られ、この薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
480、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
という特性が得られ、この薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００８３】実施例１６ 図９に示すように、ポリシリコンで作製したプラグ２ま
で完成している基板１上に、プラズマＴＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層１１を形成した。これにキャパシ
タトレンチ１２をリソグラフィー工程により作製した。
このキャパシタトレンチ１２内を含めてＳｉＯ2 絶縁層
１１上に、ＤＣスパッタでアドヒージョン層１３として
厚さ10nmのＴｉ0.5 Ａｌ0.5 Ｎ膜を形成した。
で完成している基板１上に、プラズマＴＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層１１を形成した。これにキャパシ
タトレンチ１２をリソグラフィー工程により作製した。
このキャパシタトレンチ１２内を含めてＳｉＯ2 絶縁層
１１上に、ＤＣスパッタでアドヒージョン層１３として
厚さ10nmのＴｉ0.5 Ａｌ0.5 Ｎ膜を形成した。
【００８４】次いで、ＲＦマグネトロンスパッタを用い
て、室温で厚さ10nmのＳｒＲｕＯ3膜を酸化防止層を兼
ねる下部電極１８として堆積した後、ＣＭＰで表面を平
坦化すると共にセル間を分離した。次に、上記した酸化
防止層を兼ねる下部電極１８上に誘電体薄膜５として厚
さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜、さらにその上に
上部電極６として厚さ 100nmのＳｒＲｕＯ3 膜を、それ
ぞれ873Kで堆積した。このようにして、ＤＲＡＭ用の薄
膜キャパシタを作製した。作製した薄膜キャパシタの断
面を電子顕微鏡で観察したところ、プラグ２と酸化防止
層を兼ねる下部電極１８との界面には、酸化物層と思わ
れる層は見られなかった。
て、室温で厚さ10nmのＳｒＲｕＯ3膜を酸化防止層を兼
ねる下部電極１８として堆積した後、ＣＭＰで表面を平
坦化すると共にセル間を分離した。次に、上記した酸化
防止層を兼ねる下部電極１８上に誘電体薄膜５として厚
さ40nmのＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜、さらにその上に
上部電極６として厚さ 100nmのＳｒＲｕＯ3 膜を、それ
ぞれ873Kで堆積した。このようにして、ＤＲＡＭ用の薄
膜キャパシタを作製した。作製した薄膜キャパシタの断
面を電子顕微鏡で観察したところ、プラグ２と酸化防止
層を兼ねる下部電極１８との界面には、酸化物層と思わ
れる層は見られなかった。
【００８５】この実施例の薄膜キャパシタでは、誘電率
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
という特性が得られ、この薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
490、1.8V印加時のリーク電流密度1×10-8A/cm2 以下
という特性が得られ、この薄膜キャパシタに 10VのＤＣ
電圧を印加しても誘電破壊は発生しなかった。
【００８６】
【発明の効果】以上説明したように、本発明の誘電体薄
膜素子によれば、導電性ペロブスカイト型酸化物を下部
電極として用いた上で、プラグ等の導電層表面の過度の
酸化、それに伴う表面荒れや拡散を防止することができ
ることから、良好な誘電特性および高い信頼性を有する
誘電体薄膜素子を提供することが可能となる。
膜素子によれば、導電性ペロブスカイト型酸化物を下部
電極として用いた上で、プラグ等の導電層表面の過度の
酸化、それに伴う表面荒れや拡散を防止することができ
ることから、良好な誘電特性および高い信頼性を有する
誘電体薄膜素子を提供することが可能となる。
【図１】 本発明の誘電体薄膜素子の一実施形態の構成
を示す断面図である。
を示す断面図である。
【図２】 本発明の他の誘電体薄膜素子の一実施形態の
構成を示す断面図である。
構成を示す断面図である。
【図３】 本発明のさらに他の誘電体薄膜素子の一実施
形態の構成を示す断面図である。
形態の構成を示す断面図である。
【図４】 本発明の実施例１の誘電体薄膜素子の構成を
示す断面図である。
示す断面図である。
【図５】 本発明の実施例７の誘電体薄膜素子の構成を
示す断面図である。
示す断面図である。
【図６】 本発明の実施例９の誘電体薄膜素子の構成お
よび製造工程を示す断面図である。
よび製造工程を示す断面図である。
【図７】 本発明の実施例１４の誘電体薄膜素子の構成
および製造工程を示す断面図である。
および製造工程を示す断面図である。
【図８】 本発明の実施例１５の誘電体薄膜素子の構成
および製造工程を示す断面図である。
および製造工程を示す断面図である。
【図９】 本発明の実施例１６の誘電体薄膜素子の構成
および製造工程を示す断面図である。
および製造工程を示す断面図である。
２……プラグ ３……誘電体薄膜素子 ４……下部電極 ５……誘電体薄膜 ６……上部電極 ７、９……下地層 ８……反応層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｇ 4/33 Ｈ０１Ｇ 4/06 １０２ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ 21/822 29/78 ３７１ 27/10 ４５１ 21/8247 29/788 29/792
Claims (5)
- 【請求項１】 導電性ペロブスカイト型酸化物からなる
下部電極と、前記下部電極上に形成されたペロブスカイ
ト型酸化物からなる誘電体薄膜とを具備する誘電体薄膜
素子において、 前記下部電極の下地層として、その酸化物が導電性を有
する金属、および導電性を有する前記金属の窒化物、珪
化物、酸化物から選ばれる少なくとも 1種からなる層が
設けられていることを特徴とする誘電体薄膜素子。 - 【請求項２】 導電性ペロブスカイト型酸化物からなる
下部電極と、前記下部電極上に形成されたペロブスカイ
ト型酸化物からなる誘電体薄膜とを具備する誘電体薄膜
素子において、 前記下部電極の下地層として、ルテニウム、ルテニウム
酸化物、ルテニウム珪化物、ルテニウム窒化物、レニウ
ム、レニウム酸化物、レニウム珪化物、オスミウム、オ
スミウム酸化物、オスミウム珪化物、オスミウム窒化
物、ロジウム、ロジウム酸化物、ロジウム珪化物、ロジ
ウム窒化物、イリジウム、イリジウム酸化物、イリジウ
ム珪化物、イリジウム窒化物、白金および金から選ばれ
る少なくとも 1種からなる層が設けられていることを特
徴とする誘電体薄膜素子。 - 【請求項３】 導電層上に形成された導電性ペロブスカ
イト型酸化物からなる下部電極と、前記下部電極上に形
成されたペロブスカイト型酸化物からなる誘電体薄膜と
を具備する誘電体薄膜素子において、 前記導電層と下部電極との界面に、前記導電層の構成元
素と前記下部電極の構成元素の複合酸化物からなり、か
つ厚さが 1〜 100nmの範囲の導電性を有する酸化物層が
設けられていることを特徴とする誘電体薄膜素子。 - 【請求項４】 導電性ペロブスカイト型酸化物からなる
下部電極と、前記下部電極上に形成されたペロブスカイ
ト型酸化物からなる誘電体薄膜とを具備する誘電体薄膜
素子において、 前記下部電極またはその下地層として、導電性ペロブス
カイト型酸化物の非晶質層を設けたことを特徴とする誘
電体薄膜素子。 - 【請求項５】 請求項１、請求項２、請求項３または請
求項４記載の誘電体薄膜素子において、 前記下部電極は、ＡＥＲｕＯ3 （ＡＥはＳｒ、Ｂａおよ
びＣａから選ばれる少なくとも 1種を示す）、またはＳ
ｒ1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ、Ｐｒ、Ｓｍおよび
Ｎｄから選ばれる少なくとも 1種を示し、 xは 0≦ x＜
1である）からなることを特徴とする誘電体薄膜素子。
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| JP24229796A JP3340917B2 (ja) | 1996-09-12 | 1996-09-12 | 誘電体薄膜素子 |
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| JP2007335818A (ja) * | 2006-06-19 | 2007-12-27 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| CN100377357C (zh) * | 2003-10-22 | 2008-03-26 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
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-
1996
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555886B1 (en) | 1999-09-03 | 2003-04-29 | Agency Of Industrial Science And Technology | Device having two perovskite crystalline layers that shows hysteresis and piezoelectric behavior |
| US6709776B2 (en) | 2000-04-27 | 2004-03-23 | Tdk Corporation | Multilayer thin film and its fabrication process as well as electron device |
| JP2002141480A (ja) * | 2000-09-18 | 2002-05-17 | Samsung Electronics Co Ltd | 強誘電体キャパシタを有する半導体装置及びその製造方法 |
| JP2002141478A (ja) * | 2000-11-06 | 2002-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6590252B2 (en) | 2000-11-06 | 2003-07-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with oxygen diffusion barrier layer termed from composite nitride |
| US6723637B2 (en) | 2000-11-06 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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| CN100377357C (zh) * | 2003-10-22 | 2008-03-26 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP2007335818A (ja) * | 2006-06-19 | 2007-12-27 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| WO2017094835A1 (ja) * | 2015-12-02 | 2017-06-08 | 株式会社村田製作所 | 薄膜デバイスおよび薄膜デバイスの製造方法 |
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