JPH1079483A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH1079483A JPH1079483A JP8253801A JP25380196A JPH1079483A JP H1079483 A JPH1079483 A JP H1079483A JP 8253801 A JP8253801 A JP 8253801A JP 25380196 A JP25380196 A JP 25380196A JP H1079483 A JPH1079483 A JP H1079483A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- 239000010408 film Substances 0.000 claims description 104
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 239000003989 dielectric material Substances 0.000 claims description 14
- 238000002425 crystallisation Methods 0.000 claims description 10
- 230000008025 crystallization Effects 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052786 argon Inorganic materials 0.000 abstract description 5
- 239000013078 crystal Substances 0.000 abstract description 4
- 239000007789 gas Substances 0.000 abstract description 4
- 230000001747 exhibiting effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 32
- 239000011229 interlayer Substances 0.000 description 10
- 239000002245 particle Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000013077 target material Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- -1 argon ions Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
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- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
(57)【要約】
【課題】 結晶化により比誘電率が向上する誘電体材料
の成長界面を適正に加熱して、半導体基板１８を全体的
に加熱することなく高い比誘電率の誘電体膜２６を製造
する。 【解決手段】 結晶化により比誘電率が向上する誘電体
材料から成る誘電体膜２６をキャパシタ膜として利用す
べく誘電体膜を半導体基板１８上に成長させることを含
む半導体素子の製造方法において、誘電体膜の成長に際
し、成長界面温度を高めるために、プラズマ雰囲気下で
半導体基板１８に電圧を印加する。
の成長界面を適正に加熱して、半導体基板１８を全体的
に加熱することなく高い比誘電率の誘電体膜２６を製造
する。 【解決手段】 結晶化により比誘電率が向上する誘電体
材料から成る誘電体膜２６をキャパシタ膜として利用す
べく誘電体膜を半導体基板１８上に成長させることを含
む半導体素子の製造方法において、誘電体膜の成長に際
し、成長界面温度を高めるために、プラズマ雰囲気下で
半導体基板１８に電圧を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、半導体基板上に組み込まれるコンデ
ンサのキャパシタ膜として利用するのに好適な誘電体膜
の製造方法に関する。
方法に関し、特に、半導体基板上に組み込まれるコンデ
ンサのキャパシタ膜として利用するのに好適な誘電体膜
の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）のようなメモリ素子は、コンデンサから成る
メモリキャパシタと、このメモリキャパシタのスイッチ
作用をなすセレクトトランジスタとをセル単位として、
半導体基板上に構成されている。このような、メモリ素
子あるいは通信用ＬＳＩのコンデンサのキャパシタ膜
は、比誘電率が高い程、コンパクト化等の技術上、有利
である。この理由から、酸化シリコン膜あるいは窒化シ
リコン膜のような誘電体膜に比較して、比誘電率が極め
て高いチタン酸バリウムストロンチュウム（Ba1-xSrxTi
O3：ここで、ｘは、０≦ｘ≦１の関係を満たす。以下、
ＢＳＴと称する。）が着目されている。
スメモリ）のようなメモリ素子は、コンデンサから成る
メモリキャパシタと、このメモリキャパシタのスイッチ
作用をなすセレクトトランジスタとをセル単位として、
半導体基板上に構成されている。このような、メモリ素
子あるいは通信用ＬＳＩのコンデンサのキャパシタ膜
は、比誘電率が高い程、コンパクト化等の技術上、有利
である。この理由から、酸化シリコン膜あるいは窒化シ
リコン膜のような誘電体膜に比較して、比誘電率が極め
て高いチタン酸バリウムストロンチュウム（Ba1-xSrxTi
O3：ここで、ｘは、０≦ｘ≦１の関係を満たす。以下、
ＢＳＴと称する。）が着目されている。
【０００３】このＢＳＴ膜は、一般的なＣＶＤ法あるい
はスパッタ法により形成することができる。また、ＢＳ
Ｔ膜の成長界面温度が高い程、高い比誘電率を示すＢＳ
Ｔ膜を得ることができ、４００℃を下回る成長界面温度
では、得られたＢＳＴ膜の比誘電率は著しく減少するこ
とが知られている。
はスパッタ法により形成することができる。また、ＢＳ
Ｔ膜の成長界面温度が高い程、高い比誘電率を示すＢＳ
Ｔ膜を得ることができ、４００℃を下回る成長界面温度
では、得られたＢＳＴ膜の比誘電率は著しく減少するこ
とが知られている。
【０００４】
【発明が解決しようとする課題】そのため、ＢＳＴ膜を
キャパシタ膜として有効に利用するには、高い比誘電率
のＢＳＴ膜を成長させるために、ＢＳＴ膜の成長界面を
高温に保持する必要がある。そこで、半導体基板を例え
ば加熱コイル源等により全体的に加熱することが考えら
れるが、高い比誘電率を得られるほどに半導体基板を全
体的に加熱すると、半導体素子の構成部分での熱拡散に
よる種々の問題が生じる。特に、半導体基板としてGaAs
のような加熱により遊離し易い成分を含む化合物半導体
を用いた例えば、マイクロ波モノリシックＩＣのような
通信用ＬＳＩでは、化合物半導体の加熱による半導体基
板への大きな影響が生じる。
キャパシタ膜として有効に利用するには、高い比誘電率
のＢＳＴ膜を成長させるために、ＢＳＴ膜の成長界面を
高温に保持する必要がある。そこで、半導体基板を例え
ば加熱コイル源等により全体的に加熱することが考えら
れるが、高い比誘電率を得られるほどに半導体基板を全
体的に加熱すると、半導体素子の構成部分での熱拡散に
よる種々の問題が生じる。特に、半導体基板としてGaAs
のような加熱により遊離し易い成分を含む化合物半導体
を用いた例えば、マイクロ波モノリシックＩＣのような
通信用ＬＳＩでは、化合物半導体の加熱による半導体基
板への大きな影響が生じる。
【０００５】このことから、従来では、半導体素子のキ
ャパシタ膜として、高い比誘電率を示すＢＳＴ膜を組み
込む程に半導体基板を充分に加熱できないことから、高
い比誘電率を示すキャパシタ膜を形成することはできな
かった。そのため、半導体基板を全体的に加熱すること
なく高い比誘電率を示す誘電体層を形成する技術が待望
されていた。
ャパシタ膜として、高い比誘電率を示すＢＳＴ膜を組み
込む程に半導体基板を充分に加熱できないことから、高
い比誘電率を示すキャパシタ膜を形成することはできな
かった。そのため、半導体基板を全体的に加熱すること
なく高い比誘電率を示す誘電体層を形成する技術が待望
されていた。
【０００６】
【課題を解決するための手段】本発明は、ＢＳＴ膜のよ
うな誘電体材料は、成長界面温度がその結晶性の良否に
大きな影響を受け、この結晶性の向上により比誘電率が
向上すること、誘電体膜の成長方法にプラズマ雰囲気を
利用したスパッタ法あるいはプラズマＣＶＤ法があるこ
と、加熱方法にプラズマ中の粒子エネルギーを利用する
方法があることに着目し、次の構成を採用する。 〈構成〉本発明は、結晶化により比誘電率が向上する誘
電体材料から成る誘電体膜をキャパシタ膜として利用す
べく誘電体膜を半導体基板上に成長させることを含む半
導体素子の製造方法において、誘電体膜の成長に際し、
成長界面温度を高めるために、プラズマ雰囲気下で半導
体基板に電圧を印加することを特徴とする。
うな誘電体材料は、成長界面温度がその結晶性の良否に
大きな影響を受け、この結晶性の向上により比誘電率が
向上すること、誘電体膜の成長方法にプラズマ雰囲気を
利用したスパッタ法あるいはプラズマＣＶＤ法があるこ
と、加熱方法にプラズマ中の粒子エネルギーを利用する
方法があることに着目し、次の構成を採用する。 〈構成〉本発明は、結晶化により比誘電率が向上する誘
電体材料から成る誘電体膜をキャパシタ膜として利用す
べく誘電体膜を半導体基板上に成長させることを含む半
導体素子の製造方法において、誘電体膜の成長に際し、
成長界面温度を高めるために、プラズマ雰囲気下で半導
体基板に電圧を印加することを特徴とする。
【０００７】〈作用〉誘電体膜の成長方法には、例えば
スパッタ法あるいはプラズマＣＶＤ法のように、プラズ
マ雰囲気を利用した成長方法がある。このようなプラズ
マ雰囲気下で半導体基板に電圧を印加すると、プラズマ
の粒子エネルギーにより、誘電体材料が積層される面で
あるプラズマ雰囲気に晒された半導体基板の表面が主と
して加熱される。このことから、半導体基板の温度を誘
電体膜の結晶化に最適な高い温度に全体的に加熱するこ
となく、誘電体膜の成長界面である半導体基板の表面部
分を選択的に誘電体膜の結晶化に最適な温度に保持する
ことができる。
スパッタ法あるいはプラズマＣＶＤ法のように、プラズ
マ雰囲気を利用した成長方法がある。このようなプラズ
マ雰囲気下で半導体基板に電圧を印加すると、プラズマ
の粒子エネルギーにより、誘電体材料が積層される面で
あるプラズマ雰囲気に晒された半導体基板の表面が主と
して加熱される。このことから、半導体基板の温度を誘
電体膜の結晶化に最適な高い温度に全体的に加熱するこ
となく、誘電体膜の成長界面である半導体基板の表面部
分を選択的に誘電体膜の結晶化に最適な温度に保持する
ことができる。
【０００８】従って、半導体基板を含む半導体素子の全
体的な加熱による悪影響を招くことなく、誘電体膜の成
長界面を適正な高温状態に維持させることができること
から、結晶性に優れた比誘電率の高い良質な誘電体膜を
形成することができる。
体的な加熱による悪影響を招くことなく、誘電体膜の成
長界面を適正な高温状態に維持させることができること
から、結晶性に優れた比誘電率の高い良質な誘電体膜を
形成することができる。
【０００９】誘電体膜の必要な厚さ寸法の全てを半導体
基板に電圧を印加して形成することができる。また、こ
れに代えて、誘電体膜の薄膜層を前記した電圧を印加し
て形成した後、結晶性に優れたこの薄膜層をベース層と
して、当該ベース層上に、従来と同様な加熱手段により
半導体基板を全体的に加熱した状態で誘電体膜を成長さ
せることができる。
基板に電圧を印加して形成することができる。また、こ
れに代えて、誘電体膜の薄膜層を前記した電圧を印加し
て形成した後、結晶性に優れたこの薄膜層をベース層と
して、当該ベース層上に、従来と同様な加熱手段により
半導体基板を全体的に加熱した状態で誘電体膜を成長さ
せることができる。
【００１０】ベース層を構成する薄膜層は、結晶性に優
れていることから、この薄膜層の温度を従来におけると
同様な比較的低い温度になるように半導体基板を全体的
に加熱してベース層上に誘電膜を成長させても、従来に
比較して充分に優れた結晶性の比較的高い誘電率を示す
誘電体膜を成長させることができる。ベース層の成長の
みを半導体基板に電圧を印加する前記した２段階成長法
によれば、半導体基板への長時間の電圧の印加が不利な
素子構造に特に有利である。
れていることから、この薄膜層の温度を従来におけると
同様な比較的低い温度になるように半導体基板を全体的
に加熱してベース層上に誘電膜を成長させても、従来に
比較して充分に優れた結晶性の比較的高い誘電率を示す
誘電体膜を成長させることができる。ベース層の成長の
みを半導体基板に電圧を印加する前記した２段階成長法
によれば、半導体基板への長時間の電圧の印加が不利な
素子構造に特に有利である。
【００１１】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る半導体素子の製造方
法を半導体メモリのキャパシタの製造方法に適用した製
造工程を示すスパッタ装置の概略図である。
について詳細に説明する。 〈具体例１〉図１は、本発明に係る半導体素子の製造方
法を半導体メモリのキャパシタの製造方法に適用した製
造工程を示すスパッタ装置の概略図である。
【００１２】スパッタ装置１０は、従来よく知られてい
るように、チャンバ１１を規定するハウジング１２を備
え、チャンバ１１内には導電性の試料台１３が配置され
ている。チャンバ１１は、ハウジング１２に設けられた
バルブ１４を介して、図示しない負圧源に接続されてお
り、これによりチャンバ１１には、負圧が導入される。
また、チャンバ１１には、例えばアルゴンガス（Ａｒ）
のような希ガスあるいは酸素が導入される。さらに、チ
ャンバ１１内には、試料台１３から間隔を置いて、ター
ゲット１５が配置されている。このターゲット１５に
は、試料台１３との間で負電位を与えるための直流電源
１６が接続されている。
るように、チャンバ１１を規定するハウジング１２を備
え、チャンバ１１内には導電性の試料台１３が配置され
ている。チャンバ１１は、ハウジング１２に設けられた
バルブ１４を介して、図示しない負圧源に接続されてお
り、これによりチャンバ１１には、負圧が導入される。
また、チャンバ１１には、例えばアルゴンガス（Ａｒ）
のような希ガスあるいは酸素が導入される。さらに、チ
ャンバ１１内には、試料台１３から間隔を置いて、ター
ゲット１５が配置されている。このターゲット１５に
は、試料台１３との間で負電位を与えるための直流電源
１６が接続されている。
【００１３】スパッタ装置１０の基本的な動作原理は、
従来よく知られているように、直流電源１６の電位によ
ってチャンバ１１内にアルゴンガスのグロー放電が生
じ、アルゴンイオン（Ａｒ+ ）のターゲット１５への衝
突により、ターゲット１５がスパッタを受け、このスパ
ッタを受けたターゲット粒子１５ａが試料台１３上の試
料に堆積することから、ターゲット材料の膜が試料上に
成長する。
従来よく知られているように、直流電源１６の電位によ
ってチャンバ１１内にアルゴンガスのグロー放電が生
じ、アルゴンイオン（Ａｒ+ ）のターゲット１５への衝
突により、ターゲット１５がスパッタを受け、このスパ
ッタを受けたターゲット粒子１５ａが試料台１３上の試
料に堆積することから、ターゲット材料の膜が試料上に
成長する。
【００１４】このターゲット材料の膜の成長に際し、そ
の成長界面温度を適正な成長温度に維持するために、ス
パッタ装置１０の試料台１３には、高周波電源１７が接
続されている。この高周波電源１７の作用は、スパッタ
装置１０を利用した半導体素子の製造工程の説明に沿っ
て後に詳述する。
の成長界面温度を適正な成長温度に維持するために、ス
パッタ装置１０の試料台１３には、高周波電源１７が接
続されている。この高周波電源１７の作用は、スパッタ
装置１０を利用した半導体素子の製造工程の説明に沿っ
て後に詳述する。
【００１５】スパッタ装置１０を利用してのＤＲＡＭ半
導体メモリ素子のメモリキャパシタを半導体基板に組み
込む例について説明する。例えばｎ型シリコンからなる
半導体基板１８には、導電路となる拡散層１９が例えば
イオン注入および熱処理により形成されている。この拡
散層１９の上面を覆うように、半導体基板１８上には酸
化シリコンからなる層間絶縁膜２０が形成されている。
導体メモリ素子のメモリキャパシタを半導体基板に組み
込む例について説明する。例えばｎ型シリコンからなる
半導体基板１８には、導電路となる拡散層１９が例えば
イオン注入および熱処理により形成されている。この拡
散層１９の上面を覆うように、半導体基板１８上には酸
化シリコンからなる層間絶縁膜２０が形成されている。
【００１６】この層間絶縁膜２０上には、メモリキャパ
シタの下部電極２１が組み込まれるが、この下部電極２
１の形成に先立って、下部電極２１と拡散層１９との電
気的接続を得るために、層間絶縁膜２０には、従来よく
知られたフォトリソグラフィおよびエッチング技術によ
ってスルーホール２２が形成され、このスルーホール２
２内には、例えばリンがドープされたポリシリコンから
なるシリコンプラグ２３が形成される。
シタの下部電極２１が組み込まれるが、この下部電極２
１の形成に先立って、下部電極２１と拡散層１９との電
気的接続を得るために、層間絶縁膜２０には、従来よく
知られたフォトリソグラフィおよびエッチング技術によ
ってスルーホール２２が形成され、このスルーホール２
２内には、例えばリンがドープされたポリシリコンから
なるシリコンプラグ２３が形成される。
【００１７】プラグ２３の形成後、このプラグ２３を経
て導電路である拡散層１９に接続される下部電極２１が
形成される。下部電極２１は、例えばRu、Ir、Ptあるい
はTiのような金属材料で形成することができる。必要に
応じて、下部電極２１の両側に絶縁材料からなるサイド
ウオール部２４を形成することができ、また、下部電極
２１とシリコンプラグ２３との間に、シリコンプラグ２
３から下部電極２１側へのシリコンの熱拡散を阻止する
ための例えばTiあるいはTiN からなるバリア層２５を設
けることができる。
て導電路である拡散層１９に接続される下部電極２１が
形成される。下部電極２１は、例えばRu、Ir、Ptあるい
はTiのような金属材料で形成することができる。必要に
応じて、下部電極２１の両側に絶縁材料からなるサイド
ウオール部２４を形成することができ、また、下部電極
２１とシリコンプラグ２３との間に、シリコンプラグ２
３から下部電極２１側へのシリコンの熱拡散を阻止する
ための例えばTiあるいはTiN からなるバリア層２５を設
けることができる。
【００１８】半導体基板１８の層間絶縁膜２０上に形成
された下部電極２１を覆うように、誘電体膜２６が形成
される。この誘電体膜２６として、ＢＳＴ誘電体膜を半
導体基板１８上に形成するために、図１に示したよう
に、誘電体膜２６を形成すべき下部電極２１をターゲッ
ト１５に対向させて、半導体基板１８が試料台１３上に
配置される。このとき、ターゲット１５として、成長さ
せるべき誘電体材料であるＢＳＴが用いられる。
された下部電極２１を覆うように、誘電体膜２６が形成
される。この誘電体膜２６として、ＢＳＴ誘電体膜を半
導体基板１８上に形成するために、図１に示したよう
に、誘電体膜２６を形成すべき下部電極２１をターゲッ
ト１５に対向させて、半導体基板１８が試料台１３上に
配置される。このとき、ターゲット１５として、成長さ
せるべき誘電体材料であるＢＳＴが用いられる。
【００１９】前記したとおり、ＢＳＴ材料から成るター
ゲット１５からのターゲット粒子１５ａは、ターゲット
１５に対向する層間絶縁膜２０およびこの層間絶縁膜２
０上の下部電極２１に堆積し、これにより、ＢＳＴから
なる誘電体膜２６が成長する。この誘電体膜２６の成長
に際し、半導体基板１８には、試料台１３を経て高周波
電源１７が印加される。また、チャンバ１１内にはアル
ゴンガスのグロー放電によりプラズマが生成されてい
る。そのため、高周波誘電加熱を受ける半導体基板１８
のチャンバ１１内に露出する成長界面には、常にプラズ
マが衝突し、このプラズマと高周波誘電加熱との相互作
用が生じる。
ゲット１５からのターゲット粒子１５ａは、ターゲット
１５に対向する層間絶縁膜２０およびこの層間絶縁膜２
０上の下部電極２１に堆積し、これにより、ＢＳＴから
なる誘電体膜２６が成長する。この誘電体膜２６の成長
に際し、半導体基板１８には、試料台１３を経て高周波
電源１７が印加される。また、チャンバ１１内にはアル
ゴンガスのグロー放電によりプラズマが生成されてい
る。そのため、高周波誘電加熱を受ける半導体基板１８
のチャンバ１１内に露出する成長界面には、常にプラズ
マが衝突し、このプラズマと高周波誘電加熱との相互作
用が生じる。
【００２０】このプラズマと高周波誘電加熱との相互作
用により、半導体基板１８は、拡散層１９およびシリコ
ンプラグ２３を含む内部構造部分が４００℃を大きく下
回る温度に保持されるのに比較して、成長界面の温度
は、ＢＳＴの良質な結晶成長に最適な４００℃を越える
適正な高温に維持される。
用により、半導体基板１８は、拡散層１９およびシリコ
ンプラグ２３を含む内部構造部分が４００℃を大きく下
回る温度に保持されるのに比較して、成長界面の温度
は、ＢＳＴの良質な結晶成長に最適な４００℃を越える
適正な高温に維持される。
【００２１】その結果、シリコンプラグ２３のシリコン
成分の熱拡散による下部電極２１との反応あるいはシリ
コンプラグ２３の酸化による電気抵抗の増大等、半導体
基板１８の全体的な高温加熱による種々の弊害を招くこ
となく、ＢＳＴから成る誘電体膜２６の成長界面温度を
良質な結晶成長に最適な４００℃を超える温度に保持す
ることができる。これにより、素子の特性劣化を招くこ
となく、酸化シリコンや窒化シリコンのような誘電体膜
の比誘電率に比較して、著しく大きな比誘電率を有する
誘電体膜２６を形成することができる。
成分の熱拡散による下部電極２１との反応あるいはシリ
コンプラグ２３の酸化による電気抵抗の増大等、半導体
基板１８の全体的な高温加熱による種々の弊害を招くこ
となく、ＢＳＴから成る誘電体膜２６の成長界面温度を
良質な結晶成長に最適な４００℃を超える温度に保持す
ることができる。これにより、素子の特性劣化を招くこ
となく、酸化シリコンや窒化シリコンのような誘電体膜
の比誘電率に比較して、著しく大きな比誘電率を有する
誘電体膜２６を形成することができる。
【００２２】誘電体膜２６の成長終了後、誘電体膜２６
上には、下部電極２１と対をなす上部電極２７が例え
ば、下部電極２１と同様な材料により形成され、これに
よりメモリキャパシタが形成される。また、このメモリ
キャパシタに関連して、半導体基板１８には、図示しな
いが従来よく知られたセレクトトランジスタが形成さ
れ、このセレクトトランジスタとメモリキャパシタとに
より、メモリセルが構成される。
上には、下部電極２１と対をなす上部電極２７が例え
ば、下部電極２１と同様な材料により形成され、これに
よりメモリキャパシタが形成される。また、このメモリ
キャパシタに関連して、半導体基板１８には、図示しな
いが従来よく知られたセレクトトランジスタが形成さ
れ、このセレクトトランジスタとメモリキャパシタとに
より、メモリセルが構成される。
【００２３】図２は、スパッタ法によるＢＳＴ膜の基板
温度と比誘電率との関係を示すグラフである。グラフの
横軸は基板温度すなわちＢＳＴ膜の成長界面温度（℃）
を示し、縦軸はＢＳＴ膜の比誘電率（a.u.）を示す。こ
のグラフから明らかなように、ＢＳＴからなる誘電体膜
２６の成長界面温度がほぼ４００℃を越えるとその比誘
電率が著しく向上する。その理由は、ＢＳＴの成長に際
し、成長界面温度がほぼ４００℃を越えると、結晶化が
著しく促進され、この結晶化に伴って、比誘電率が著し
く向上すると考えられる。他方、酸化シリコンや窒化シ
リコンのような誘電体では、その成長界面温度と比誘電
率の変化との間に、ＢＳＴのような関係は見受けられな
い。
温度と比誘電率との関係を示すグラフである。グラフの
横軸は基板温度すなわちＢＳＴ膜の成長界面温度（℃）
を示し、縦軸はＢＳＴ膜の比誘電率（a.u.）を示す。こ
のグラフから明らかなように、ＢＳＴからなる誘電体膜
２６の成長界面温度がほぼ４００℃を越えるとその比誘
電率が著しく向上する。その理由は、ＢＳＴの成長に際
し、成長界面温度がほぼ４００℃を越えると、結晶化が
著しく促進され、この結晶化に伴って、比誘電率が著し
く向上すると考えられる。他方、酸化シリコンや窒化シ
リコンのような誘電体では、その成長界面温度と比誘電
率の変化との間に、ＢＳＴのような関係は見受けられな
い。
【００２４】〈具体例２〉図１では、誘電体膜２６の形
成に際し、その全ての厚さ寸法分の成長に高周波誘電加
熱を用いたが、この誘電加熱とこれを用いない従来方法
とを組み合わせて誘電体膜を形成することができる。図
３は、本発明に係る半導体素子の製造方法の他の具体例
を示す製造工程図である。図１に示したと同一の構成の
半導体基板１８上には、図１に沿って説明したと同様
に、高周波誘電加熱およびプラズマを利用して、ＢＳＴ
誘電体材料から成る誘電体膜２６ａを形成する。この誘
電体膜２６ａの厚さ寸法は、層間絶縁膜２０および下部
電極２１の表面を薄く覆うに充分な、例えば５〜１０ｎ
ｍとすることができる。
成に際し、その全ての厚さ寸法分の成長に高周波誘電加
熱を用いたが、この誘電加熱とこれを用いない従来方法
とを組み合わせて誘電体膜を形成することができる。図
３は、本発明に係る半導体素子の製造方法の他の具体例
を示す製造工程図である。図１に示したと同一の構成の
半導体基板１８上には、図１に沿って説明したと同様
に、高周波誘電加熱およびプラズマを利用して、ＢＳＴ
誘電体材料から成る誘電体膜２６ａを形成する。この誘
電体膜２６ａの厚さ寸法は、層間絶縁膜２０および下部
電極２１の表面を薄く覆うに充分な、例えば５〜１０ｎ
ｍとすることができる。
【００２５】この薄膜からなる誘電体膜２６ａは、図１
に沿って説明したと同様に、優れた結晶性を示す。その
ため、この誘電体膜２６ａをベース層として、このベー
ス層上に引き続いてＢＳＴ誘電体材料から成る誘電体膜
２６＊を成長させるについて、その成長界面温度を４０
０℃を下回る温度に設定しても、従来に比較して充分に
高い比誘電率の誘電体膜２６＊を成長させることができ
る。
に沿って説明したと同様に、優れた結晶性を示す。その
ため、この誘電体膜２６ａをベース層として、このベー
ス層上に引き続いてＢＳＴ誘電体材料から成る誘電体膜
２６＊を成長させるについて、その成長界面温度を４０
０℃を下回る温度に設定しても、従来に比較して充分に
高い比誘電率の誘電体膜２６＊を成長させることができ
る。
【００２６】図４は、高周波誘電を適用して形成した誘
電体膜２６ａをベースとしてその上にＢＳＴ誘電体膜２
６＊を成長させたときのＢＳＴ誘電体膜２６＊と、ベー
ス層を用いることなく従来法により形成したＢＳＴ誘電
体膜との比較を、それぞれの基板温度すなわち成長界面
温度（横軸）と、その比誘電率（縦軸）との関係で示す
グラフである。特性線Ａは、誘電体膜２６ａをベースと
してその上にＢＳＴ膜２６＊を成長させた本願発明に係
る方法で得られた誘電体膜２６＊の特性を示し、特性線
Ｂはベース層を用いない従来方法による誘電体膜の特性
を示す。両特性線の比較から明らかなように、同一基板
温度すなわち同一成長界面温度での比誘電率を比較する
と、本願発明の方法による誘電体膜２６＊の比誘電率
は、従来方法のそれよりも著しく大きい。
電体膜２６ａをベースとしてその上にＢＳＴ誘電体膜２
６＊を成長させたときのＢＳＴ誘電体膜２６＊と、ベー
ス層を用いることなく従来法により形成したＢＳＴ誘電
体膜との比較を、それぞれの基板温度すなわち成長界面
温度（横軸）と、その比誘電率（縦軸）との関係で示す
グラフである。特性線Ａは、誘電体膜２６ａをベースと
してその上にＢＳＴ膜２６＊を成長させた本願発明に係
る方法で得られた誘電体膜２６＊の特性を示し、特性線
Ｂはベース層を用いない従来方法による誘電体膜の特性
を示す。両特性線の比較から明らかなように、同一基板
温度すなわち同一成長界面温度での比誘電率を比較する
と、本願発明の方法による誘電体膜２６＊の比誘電率
は、従来方法のそれよりも著しく大きい。
【００２７】そのため、誘電体膜２６ａをベース層とし
てその上に誘電体膜２６＊を成長させるとき、半導体基
板１８に高周波誘電を適用することに代えて、その成長
界面温度を４００℃を越えることがないように、例えば
従来と同様な加熱コイル手段等により半導体基板１８を
全体的に加熱し、成長界面温度を比較的低い温度に維持
しても、十分に高い比誘電率の誘電体膜２６＊を成長さ
せることができる。
てその上に誘電体膜２６＊を成長させるとき、半導体基
板１８に高周波誘電を適用することに代えて、その成長
界面温度を４００℃を越えることがないように、例えば
従来と同様な加熱コイル手段等により半導体基板１８を
全体的に加熱し、成長界面温度を比較的低い温度に維持
しても、十分に高い比誘電率の誘電体膜２６＊を成長さ
せることができる。
【００２８】このように、成長界面の温度維持のため
に、高周波誘電の適用により半導体基板１８を部分的に
加熱してベース層となる誘電体膜２６ａを形成し、続い
て成長界面の温度維持のために半導体基板１８を全体的
に加熱する２段階成長法によれば、半導体基板１８を高
周波誘電に長時間に亘って晒すことなく、従来に比較し
て比誘電率の高いキャパシタ膜を形成することができ
る。従って、長時間の高周波誘電加熱が不利な素子構造
に、前記した２段階成長法が特に有利である。
に、高周波誘電の適用により半導体基板１８を部分的に
加熱してベース層となる誘電体膜２６ａを形成し、続い
て成長界面の温度維持のために半導体基板１８を全体的
に加熱する２段階成長法によれば、半導体基板１８を高
周波誘電に長時間に亘って晒すことなく、従来に比較し
て比誘電率の高いキャパシタ膜を形成することができ
る。従って、長時間の高周波誘電加熱が不利な素子構造
に、前記した２段階成長法が特に有利である。
【００２９】図５は、本発明に係る半導体素子の製造方
法の他の適用例を示す製造工程図であり、本発明の製造
方法を通信用ＬＳＩであるマイクロ波モノリシックＩＣ
に適用した例を示す。半導体ＩＣ３０は、GaAs半導体基
板３１上に第１の導電路を構成するｎ型拡散層３２が形
成されている。この拡散層３２上には、これとショット
キーダイオードを構成する電極部材３３が例えばAu、A
l、ＷSiのような金属材料で形成されている。また、拡
散層３２上には、該拡散層に接続される第２の導電路を
構成する同様な拡散層３４が形成されており、この拡散
層には電極部材３３と同様な材料からなる電極部材３５
が形成されている。第１の導電路である拡散層３２上に
は、電極部材３３、拡散層３４および電極部材３５を覆
って、層間絶縁膜３６が形成されている。
法の他の適用例を示す製造工程図であり、本発明の製造
方法を通信用ＬＳＩであるマイクロ波モノリシックＩＣ
に適用した例を示す。半導体ＩＣ３０は、GaAs半導体基
板３１上に第１の導電路を構成するｎ型拡散層３２が形
成されている。この拡散層３２上には、これとショット
キーダイオードを構成する電極部材３３が例えばAu、A
l、ＷSiのような金属材料で形成されている。また、拡
散層３２上には、該拡散層に接続される第２の導電路を
構成する同様な拡散層３４が形成されており、この拡散
層には電極部材３３と同様な材料からなる電極部材３５
が形成されている。第１の導電路である拡散層３２上に
は、電極部材３３、拡散層３４および電極部材３５を覆
って、層間絶縁膜３６が形成されている。
【００３０】この層間絶縁膜３６には、電極部材３５に
解放するスルーホール３７が形成されており、層間絶縁
膜３６上に形成された例えばAu、Al、ＷSi、Ruあるいは
Irからなるキャパシタ用下部電極３８が形成されてい
る。下部電極３８は、スルーホール３７内に形成された
シリコンプラグ３９を経て、電極部材３５に接続されて
いる。
解放するスルーホール３７が形成されており、層間絶縁
膜３６上に形成された例えばAu、Al、ＷSi、Ruあるいは
Irからなるキャパシタ用下部電極３８が形成されてい
る。下部電極３８は、スルーホール３７内に形成された
シリコンプラグ３９を経て、電極部材３５に接続されて
いる。
【００３１】半導体基板３１の層間絶縁膜３６上に形成
された下部電極３８を覆うように、本発明に係るＢＳＴ
誘電体材料からなる誘電体膜４０が形成される。この誘
電体膜４０は、図１に示した例におけると同様に、その
板厚の全体に亘って高周波誘電加熱を利用して形成する
ことができる。しかしながら、半導体基板３１が加熱に
よりヒ素を遊離し易いGaAsからなること、電極部材３３
の構成材料が加熱により導電路を構成する拡散層３２に
拡散し易いこと等から、この誘電体膜４０の形成には、
図３に沿って説明したような２段階成長法を採用するこ
とが望ましい。
された下部電極３８を覆うように、本発明に係るＢＳＴ
誘電体材料からなる誘電体膜４０が形成される。この誘
電体膜４０は、図１に示した例におけると同様に、その
板厚の全体に亘って高周波誘電加熱を利用して形成する
ことができる。しかしながら、半導体基板３１が加熱に
よりヒ素を遊離し易いGaAsからなること、電極部材３３
の構成材料が加熱により導電路を構成する拡散層３２に
拡散し易いこと等から、この誘電体膜４０の形成には、
図３に沿って説明したような２段階成長法を採用するこ
とが望ましい。
【００３２】誘電体膜４０の形成後、誘電体膜４０上に
は、下部電極３８と対をなす上部電極４１が形成され
る。この上部電極４１は、下部電極３８と共同して、誘
電体膜４０を間にキャパシタンスを構成する。
は、下部電極３８と対をなす上部電極４１が形成され
る。この上部電極４１は、下部電極３８と共同して、誘
電体膜４０を間にキャパシタンスを構成する。
【００３３】前記したところでは、半導体基板へ、交流
である高周波電圧を印加した例について説明したが、こ
れに代えて、半導体基板に直流電圧を印加することがで
きる。しかしながら、比較的厚さ寸法の大きな誘電体膜
を得る上で、図示のとおり、半導体基板に高周波電圧を
印加することにより、高周波誘電加熱を利用することが
望ましい。また、スパッタ装置１０の電源１６として、
直流電源の例を示したが、この電源１６として交流電源
を適用することができる。
である高周波電圧を印加した例について説明したが、こ
れに代えて、半導体基板に直流電圧を印加することがで
きる。しかしながら、比較的厚さ寸法の大きな誘電体膜
を得る上で、図示のとおり、半導体基板に高周波電圧を
印加することにより、高周波誘電加熱を利用することが
望ましい。また、スパッタ装置１０の電源１６として、
直流電源の例を示したが、この電源１６として交流電源
を適用することができる。
【００３４】さらに、前記した例では、高周波誘電加熱
をスパッタ法と組み合わせた例について説明したが、こ
のスパッタ法に代えて、プラズマ雰囲気下でＢＳＴ膜を
形成するプラズマＣＶＤ法あるいはその他、プラズマを
利用する種々の誘電体形成法と組み合わせることができ
る。また、誘電体材料として、ＢＳＴ誘電体材料の例を
示したが、その他、タンタルオキサイド（Ｔａ2 Ｏ5 ）
のような、結晶成長温度の増大に応じて結晶化が促進さ
れ、その結晶化の向上により、その比誘電率が向上する
誘電体材料を用いることができる。
をスパッタ法と組み合わせた例について説明したが、こ
のスパッタ法に代えて、プラズマ雰囲気下でＢＳＴ膜を
形成するプラズマＣＶＤ法あるいはその他、プラズマを
利用する種々の誘電体形成法と組み合わせることができ
る。また、誘電体材料として、ＢＳＴ誘電体材料の例を
示したが、その他、タンタルオキサイド（Ｔａ2 Ｏ5 ）
のような、結晶成長温度の増大に応じて結晶化が促進さ
れ、その結晶化の向上により、その比誘電率が向上する
誘電体材料を用いることができる。
【００３５】
【発明の効果】本発明に係る半導体素子の製造方法で
は、前記したように、プラズマ雰囲気下で半導体基板に
電圧を印加することにより、プラズマの粒子エネルギー
を利用して、半導体基板の温度を誘電体膜の結晶化に最
適な高い温度に全体的に加熱することなく、誘電体膜の
成長界面である半導体基板の表面部分を選択的に誘電体
膜の結晶化に最適な温度に保持することができる。
は、前記したように、プラズマ雰囲気下で半導体基板に
電圧を印加することにより、プラズマの粒子エネルギー
を利用して、半導体基板の温度を誘電体膜の結晶化に最
適な高い温度に全体的に加熱することなく、誘電体膜の
成長界面である半導体基板の表面部分を選択的に誘電体
膜の結晶化に最適な温度に保持することができる。
【００３６】従って、本発明によれば、半導体基板を含
む半導体素子の全体的な加熱による悪影響を招くことな
く、誘電体膜の成長界面を適正な高温状態に維持させる
ことができることから、半導体素子の高温加熱による劣
化等を招くことなく、比誘電率の高い良質な誘電体膜を
形成することができ、コンパクトで高性能なキャパシタ
を含む半導体素子の形成が可能となる。
む半導体素子の全体的な加熱による悪影響を招くことな
く、誘電体膜の成長界面を適正な高温状態に維持させる
ことができることから、半導体素子の高温加熱による劣
化等を招くことなく、比誘電率の高い良質な誘電体膜を
形成することができ、コンパクトで高性能なキャパシタ
を含む半導体素子の形成が可能となる。
【図１】本発明に係る半導体素子の製造方法を半導体メ
モリのキャパシタの製造方法に適用した製造工程を示す
スパッタ装置の概略図である。
モリのキャパシタの製造方法に適用した製造工程を示す
スパッタ装置の概略図である。
【図２】スパッタ法によるＢＳＴ膜の基板温度と比誘電
率との関係を示すグラフである。
率との関係を示すグラフである。
【図３】本発明に係る半導体素子の製造方法の他の具体
例を示す製造工程図である。
例を示す製造工程図である。
【図４】図３に示した誘電体膜と従来方法による誘電体
膜との比較を示すグラフである。
膜との比較を示すグラフである。
【図５】本発明に係る半導体素子の製造方法の他の適用
例を示す製造工程図である。
例を示す製造工程図である。
２６、２６ａ、２６＊、４０ 誘電体膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 27/04 Ｃ 27/04 27/10 ６２１Ｂ 21/822
Claims (6)
- 【請求項１】 結晶化により比誘電率が向上する誘電体
材料から成る誘電体膜をキャパシタ膜として利用すべく
前記誘電体膜を半導体基板上に成長させることを含む半
導体素子の製造方法であって、前記誘電体膜の成長に際
し、成長界面温度を高めるために、プラズマ雰囲気下で
前記半導体基板に電圧を印加したことを特徴とする、半
導体素子の製造方法。 - 【請求項２】 前記電圧は高周波電圧である請求項１記
載の、半導体素子の製造方法。 - 【請求項３】 前記半導体基板への高周波電圧の印加に
よる高周波誘電加熱により成長界面温度を高めた状態で
成長させた前記誘電体材料から成る薄膜層の形成後、当
該薄膜層上に、高周波誘電加熱を適用しない状態で前記
誘電体材料を積層させたことを特徴とする請求項２記載
の、半導体素子の製造方法。 - 【請求項４】 前記誘電体膜の成長に、スパッタ法また
はプラズマＣＶＤ法が用いられる請求項１記載の、半導
体素子の製造方法。 - 【請求項５】 前記誘電体材料は、チタン酸バリウムス
トロンチウムである請求項１記載の、半導体素子の製造
方法。 - 【請求項６】 前記半導体基板はGaAsである請求項１記
載の、半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253801A JPH1079483A (ja) | 1996-09-04 | 1996-09-04 | 半導体素子の製造方法 |
| US08/923,246 US6391797B1 (en) | 1996-09-04 | 1997-09-04 | Method of manufacturing semiconductor device by sputtering dielectric forming materials while selectively heating growing layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253801A JPH1079483A (ja) | 1996-09-04 | 1996-09-04 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079483A true JPH1079483A (ja) | 1998-03-24 |
Family
ID=17256348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8253801A Pending JPH1079483A (ja) | 1996-09-04 | 1996-09-04 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6391797B1 (ja) |
| JP (1) | JPH1079483A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030036242A1 (en) * | 2001-08-16 | 2003-02-20 | Haining Yang | Methods of forming metal-comprising materials and capacitor electrodes; and capacitor constructions |
| WO2012122654A1 (en) | 2011-03-15 | 2012-09-20 | James Joseph Drew | A formwork for use in the construction of arched structures and a method of constructing arched structures |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661228A (en) * | 1984-05-17 | 1987-04-28 | Varian Associates, Inc. | Apparatus and method for manufacturing planarized aluminum films |
| JPH0697660B2 (ja) * | 1985-03-23 | 1994-11-30 | 日本電信電話株式会社 | 薄膜形成方法 |
| GB2212974B (en) * | 1987-11-25 | 1992-02-12 | Fuji Electric Co Ltd | Plasma processing apparatus |
| DE3821207A1 (de) * | 1988-06-23 | 1989-12-28 | Leybold Ag | Anordnung zum beschichten eines substrats mit dielektrika |
| US5078847A (en) * | 1990-08-29 | 1992-01-07 | Jerry Grosman | Ion plating method and apparatus |
| US5572052A (en) * | 1992-07-24 | 1996-11-05 | Mitsubishi Denki Kabushiki Kaisha | Electronic device using zirconate titanate and barium titanate ferroelectrics in insulating layer |
| US5510011A (en) * | 1992-11-09 | 1996-04-23 | Canon Kabushiki Kaisha | Method for forming a functional deposited film by bias sputtering process at a relatively low substrate temperature |
| JPH06326024A (ja) * | 1993-05-10 | 1994-11-25 | Canon Inc | 半導体基板の製造方法及び非晶質堆積膜の形成方法 |
| US5589284A (en) * | 1994-08-01 | 1996-12-31 | Texas Instruments Incorporated | Electrodes comprising conductive perovskite-seed layers for perovskite dielectrics |
| US5801098A (en) * | 1996-09-03 | 1998-09-01 | Motorola, Inc. | Method of decreasing resistivity in an electrically conductive layer |
-
1996
- 1996-09-04 JP JP8253801A patent/JPH1079483A/ja active Pending
-
1997
- 1997-09-04 US US08/923,246 patent/US6391797B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6391797B1 (en) | 2002-05-21 |
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