KR19990057857A - 반도체 장치의 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 유전막으로 유전율이 높은 (Ba, Sr)TiO₃등을 이용하는 반도체 장치의 캐패시터 형성 방법에 관한 것으로, 콘택홀 내에 폴리실리콘 플러그를 형성한 다음, 상온에서 일정 두께의 티타늄을 증착한 후, 표면을 산화시켜 티타늄 산화막으로 전환시키고 티타늄산화막 상에 티타늄질화막(TiN)을 형성시켜 티타늄막과 티타늄질화막 계면에 티타늄질산화막을 형성시킴으로써, 후속되는 열처리 공정에서 폴리실리콘 플러그와 티타늄이 반응하여 티타늄실리사이드막이 형성되는 것을 방지하고, 입계를 통한 실리콘의 확산을 방지함으로써 금속 확산방지막인 티타늄질화막이 파괴되는 것을 억제한다. 또한, (Ba, Sr)TiO₃막 등의 유전막 형성시 플라티늄 하부전극으로 산소가 확산되는 것을 방지하기 위하여, 플라티늄막 내부의 주상립계에 이산화루테늄이 위치하도록 하부전극을 형성함으로써 캐패시터의 전기적 특성 저하를 억제한다.

Description

반도체 장치의 캐패시터 형성 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 유전막으로 유전율이 높은 (Ba, Sr)TiO₃등을 이용하는 반도체 장치의 캐패시터 형성 방법에 관한 것이다.

기가(Giga) 디램(DRAM)의 캐패시터 유전막으로 유전율이 비교적 높은 SrTiO₃(이하 STO라 함)와 (Ba, Sr)TiO₃(이하 BST라 함) 등에 대한 연구가 활발히 진행되고 있는데, BST 등과 같은 물질은 실리콘을 함유하지 않는 복합 산화물이므로 종래와 같이 폴리실리콘 박막을 전극으로 사용할 수 없기 때문에 새로운 전극물질의 개발은 매우 중요하다. 특히, BST막 등은 산소 분위기에서 형성되고, 전기적 특성을 향상시키기 위하여 고온 열처리 과정이 수반되어야하며, 식각이 용이하지 않기 때문에, BST 등의 유전막 하부에 형성되는 하부전극을 포함한 스트로지 노드(storage node)의 안정성이 확보되어야 한다.

종래의 캐패시터 형성 공정에서는, 반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 반도체 기판 표면을 노출하는 콘택홀을 형성하고, 콘택홀 내에 폴리실리콘 플러그를 형성한 후, 확산방지막으로서 티타늄(Ti)/티타늄질화막(TiN)을 형성하고, 하부전극으로 플라티늄(Pt)막을 형성한 후 유전율이 높은 BST막 등으로 유전막을 형성한 다음, 유전막의 전기적 특성을 향상시키기 위하여 고온 열처리 공정을 실시하는데, 고온 열처리 공정에서 폴리실리콘 플러그와 티타늄이 반응하여 티타늄실리사이드가 형성되면서 금속 확산방지막이 파괴됨으로 인하여 캐패시터의 전기적 특성이 저하된다. 또한, Pt막은 BST 박막 증착시 산소 확산도가 높아서 Pt막 하부의 금속 확산방지막인 TiN막이 산화됨으로 인하여 저항이 증가되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 유전율이 높은 (Ba, Sr)TiO₃T막 등을 유전막으로 이용하는 캐패시터 형성 방법에 있어서, 고온 열처리 공정으로 인하여 금속 확산방지막이 파괴되는 것을 방지할 수 있는 반도체 장치의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.

또한, BST 막 등을 유전막 형성 과정에서 플라티늄 하부전극에 산소가 확산되는 것을 방지할 수 있는 반도체 장치의 캐패시터 형성 방법을 제공하는데 그 다른 목적이 있다.

도1 내지 도5는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

10: 실리콘 기판 11: 층간절연막

12: 폴리실리콘 플러그 13: 티타늄막

13': 산화티타늄막 14: TiN막

15: 플라티늄)/이산화루테늄막 16: (Ba, Sr)TiO₃막

17: 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 장치의 캐패시터 형성 방법에 있어서, 반도체 기판 상에 형성된 콘택홀에 폴리실리콘 플러그를 형성하는 단계; 전체 구조 상부에 티타늄막, 티타늄질산화막 및 티타늄질화막을 차례로 적층하여 금속 확산방지막을 형성하는 단계; 상기 티타늄질화막 상에 플라티늄(Pt) 및 금속산화막으로 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.

본 발명은 콘택홀 내에 폴리실리콘 플러그를 형성한 다음, 상온에서 일정 두께의 티타늄을 증착한 후, 표면을 산화시켜 티타늄산화막으로 전환시키고 티타늄산화막 상에 티타늄질화막(TiN)을 형성시켜 티타늄막과 티타늄질화막 계면에 티타늄질산화막을 형성시킴으로써, 후속되는 열처리 공정에서 폴리실리콘 플러그와 티타늄이 반응하여 티타늄실리사이드막이 형성되는 것을 방지하고, 입계를 통한 실리콘의 확산을 방지함으로써 금속 확산방지막인 티타늄질화막이 파괴되는 것을 억제한다. 또한, (Ba, Sr)TiO₃막 등의 유전막 형성시 플라티늄막으로 산소가 확산되는 것을 방지하기 위하여 플라티늄 주상립계에 루테늄산화막이 위치하도록 함으로써 캐패시터의 전기적 특성 저하를 억제한다.

이하, 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 형성 공정 단면도인 도1 내지 도5를 참조하여 본 발명의 일실시예를 설명한다.

먼저, 도1에 도시한 바와 같이 실리콘 기판(10) 상에 형성된 층간절연막(11)을 선택적으로 식각하여 실리콘 기판(10) 표면을 노출하는 콘택홀을 형성한 후, 화학기상증착법으로 500 Å 내지 3000 Å 두께로 폴리실리콘막을 형성하고, 전면식각을 실시하여 콘택홀 내에만 폴리실리콘막이 남도록하여 폴리실리콘 플러그(12)를 형성한 다음, 전체 구조 상부에 금속 확산방지막으로 티타늄(Ti)막(13)을 100 Å 내지 1000 Å 두께로 증착한다.

다음으로, 도2에 도시한 바와 같이 Ti막(13)을 RF 스퍼터링 챔버(RF sputtering chamber)에서 산소분압이 10 %가 넘지 않는 조건에서 산화시켜 티타늄막(13) 표면을 산화티타늄막(TiO₂)(13')으로 전환시킨다.

다음으로, 도3에 도시한 바와 같이 TiO₂막(13') 상에 티타늄질화막(TiN)(14)을 200 Å 내지 2000 Å 두께로 증착하고, TiN막(14) 상에 하부전극을 형성하기 위하여 다중 타겟(target)을 이용하여 플라티늄(Pt)과 이산화루테늄(RuO₂)을 동시에 스퍼터링하여 200 Å 내지 2000 Å 두께의 플라티늄(Pt)/이산화루테늄(RuO₂)막(15)을 형성한다. 상기 RuO₂막은 BST 등의 유전막 형성시 Pt막에 산소가 확산되는 것을 방지할 수 있어 캐패시터의 전기적 특성이 저하되지 않도록 한다.

다음으로, 도4에 도시한 바와 같이 Pt/RuO₂막(15), TiN막(14), TiO₂막(13') 및 Ti막(13)을 패터닝하여 하부전극 패턴을 형성한다.

다음으로, 도5에 도시한 바와 같이 전체 구조 상부에 유전율이 높은 BST막(16)을 200 Å 내지 700 Å 두께로 증착하고, 상기 BST막(16) 상에 플라티늄(Pt) 상부전극(17)을 500 Å 내지 2000 Å 두께로 형성한다.

전술한 본 발명의 일실시예에서 상기 TiN막(14)을 대신하여 탄탈늄질화막(TaN)을 사용할 수 있으며, 상기 BST막(16)을 대신하여 SrTiO₃막 또는 Pb(Zr_xTi_l-x)O₃(PZT)막을 증착할 수 있다. 또한, 상기 Pt/RuO₂막을 대신하여 플라티늄(Pt)/이산화이리디움(IrO₂)막을 증착할 수 있으며, 전술한 예와 같이 다중 타겟을 이용하여 Pt/RuO₂막을 동시에 증착하지 않고, 다층의 RuO₂막/Pt막을 형성할 수도 있으며, 이 경우에는 금속 확산방지막인 Ti/TiN막 형성 단계를 생략할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 플라티늄과 이산화루테늄 다중 타겟으로 동시에 스퍼터링하여 플라티늄 입계에 산소확산방지 특성이 있는 이산화루테늄이 위치하도록하여 플라티늄/이산화루테늄막을 형성함으로써, 유전율이 높은 (Ba, Sr)TiO₃막 형성시 플라티늄전극에 산소가 확산되는 문제를 해결함으로써 캐패시터의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

또한, (Ba, Sr)TiO₃막 형성시 수반되는 고온 열처리 과정에서 콘택홀 내에 형성된 폴리실리콘 플러그와 금속 확산방지막인 Ti막의 반응으로 티타늄실리사이드가 형성되는 것을 방지할 수 있어 소자의 특성 저하를 억제할 수 있다.

Claims (12)

1. 반도체 기판 상에 형성된 콘택홀에 폴리실리콘 플러그를 형성하는 단계;

   전체 구조 상부에 티타늄막, 티타늄질산화막 및 티타늄질화막을 차례로 적층하여 금속 확산방지막을 형성하는 단계;

   상기 티타늄질화막 상에 플라티늄(Pt) 및 금속산화막으로 하부전극을 형성하는 단계;

   상기 하부전극 상에 유전막을 형성하는 단계; 및

   상기 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 캐패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 금속산화막은 이산화루테늄(RuO₂) 또는 플라티늄(Pt)인 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
3. 제 1 항에 있어서,

   상기 금속 확산방지막을 형성하는 단계는,

   전체 구조 상부에 티타늄막을 형성하는 단계;

   상기 티타늄막을 산화시켜 티타늄막의 표면에 산화티타늄막을 형성하는 단계;

   상기 산화티타늄막 상에 티타늄질화막을 형성하여 상기 티타늄막과 티타늄질화막 사이에 티타늄질산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
4. 제 1 항 또는 제 3 항에 있어서,

   상기 티타늄막은,

   100 Å 내지 1000 Å 두께로 형성하는 반도체 장치의 캐패시터 형성 방법.
5. 제 3 항에 있어서,

   상기 산화티타늄막을 상기 티타늄막을 RF 스퍼터링 챔버(RF sputtering chamber)에서 산화시켜 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
6. 제 5 항에 있어서,

   상기 산화티타늄막을 산소분압이 10 %가 넘지 않는 조건 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
7. 제 1 항 또는 제 3 항에 있어서,

   상기 티타늄질화막을 200 Å 내지 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
8. 제 1 항에 있어서,

   상기 하부전극을 형성하는 단계는,

   이산화루테늄막(RuO₂)막을 형성하는 제1 단계; 및

   상기 이산화루테늄막 상에 플라티늄막(Pt)을 형성하는 제2 단계를 포함하여 이루어지되, 상기 제1 단계 및 제2 단계를 적어도 한 번 실시하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
9. 제 8 항에 있어서,

   상기 하부전극을 200 Å 내지 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
10. 제 8 항 또는 제 9 항에 있어서,

    상기 유전막을 (Ba, Sr)TiO₃, SrTiO₃또는 Pb(Zr_xTi_l-x)O₃로 형성하는 반도체 장치의 캐패시터 형성 방법.
11. 제 10 항에 있어서,

    상기 유전막을 200 Å 내지 700 Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
12. 제 11 항에 있어서,

    상기 상부전극을 500 Å 내지 2000 Å 두께의 플라티늄막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.