JPH0845925A - 高誘電率薄膜と半導体装置及びそれぞれの製造方法 - Google Patents
高誘電率薄膜と半導体装置及びそれぞれの製造方法Info
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- JPH0845925A JPH0845925A JP6175549A JP17554994A JPH0845925A JP H0845925 A JPH0845925 A JP H0845925A JP 6175549 A JP6175549 A JP 6175549A JP 17554994 A JP17554994 A JP 17554994A JP H0845925 A JPH0845925 A JP H0845925A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】
【目的】 すでに半導体素子が形成されている半導体基
板上に、半導体素子の特性劣化を起こさせない低温で、
チタン酸ストロンチウム薄膜を形成し、高誘電率・低リ
ーク電流特性を有するキャパシタを半導体素子と同一半
導体基板上に集積化する。 【構成】 半導体基板上に、低温で非晶質の酸化チタン
ＴｉＯX （０＜Ｘ＜２）薄膜を形成し、その上にＳｒＴ
ｉＯ3 膜を成膜し、酸素アニールを行うことにより、高
誘電率・低リーク電流特性を有するキャパシタを半導体
素子と同一半導体基板上に集積化する。
板上に、半導体素子の特性劣化を起こさせない低温で、
チタン酸ストロンチウム薄膜を形成し、高誘電率・低リ
ーク電流特性を有するキャパシタを半導体素子と同一半
導体基板上に集積化する。 【構成】 半導体基板上に、低温で非晶質の酸化チタン
ＴｉＯX （０＜Ｘ＜２）薄膜を形成し、その上にＳｒＴ
ｉＯ3 膜を成膜し、酸素アニールを行うことにより、高
誘電率・低リーク電流特性を有するキャパシタを半導体
素子と同一半導体基板上に集積化する。
Description
【０００１】
【産業上の利用分野】本発明は、チタン酸ストロンチウ
ム薄膜からなる高誘電率薄膜とそれを用いたキャパシタ
とそのキャパシタを集積化した半導体装置及びそれらの
製造方法に関する。
ム薄膜からなる高誘電率薄膜とそれを用いたキャパシタ
とそのキャパシタを集積化した半導体装置及びそれらの
製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話用を始めとする移動体通
信の急速な普及により、通信用ＧａＡｓ−ＩＣの高集積
化が強く求められている。ここで、外付けのチップキャ
パシタの内蔵化によるトータルセットの縮小化、ＩＣ特
性の向上のためには、数十ｐＦの容量素子の集積化が必
要となってくる。
信の急速な普及により、通信用ＧａＡｓ−ＩＣの高集積
化が強く求められている。ここで、外付けのチップキャ
パシタの内蔵化によるトータルセットの縮小化、ＩＣ特
性の向上のためには、数十ｐＦの容量素子の集積化が必
要となってくる。
【０００３】ところで、１トランジスタ・１キャパシタ
・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）と同様、キャパシタ用絶縁膜として使用されてきた
Ｓｉ系酸化膜や窒化膜では、誘電率が３〜９程度と小さ
いために、ＩＣのチップサイズがキャパシタの面積に支
配されている。したがって、これらの絶縁膜を用いると
チップコストの増大は避けられない。そこで、これらの
絶縁膜に代わる材料として、チタン酸ストロンチウムＳ
ｒＴｉＯ3 薄膜が注目されている。ＳｒＴｉＯ 3 のバル
クでの誘電率は２００以上であり、室温付近で常誘電性
を示すために温度変化が少なく、高周波領域での誘電率
の低下も小さいなどの利点がある。
・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）と同様、キャパシタ用絶縁膜として使用されてきた
Ｓｉ系酸化膜や窒化膜では、誘電率が３〜９程度と小さ
いために、ＩＣのチップサイズがキャパシタの面積に支
配されている。したがって、これらの絶縁膜を用いると
チップコストの増大は避けられない。そこで、これらの
絶縁膜に代わる材料として、チタン酸ストロンチウムＳ
ｒＴｉＯ3 薄膜が注目されている。ＳｒＴｉＯ 3 のバル
クでの誘電率は２００以上であり、室温付近で常誘電性
を示すために温度変化が少なく、高周波領域での誘電率
の低下も小さいなどの利点がある。
【０００４】
【発明が解決しようとする課題】高い誘電率を有する結
晶性に優れた緻密なＳｒＴｉＯ3 膜を得ようとすると、
成膜温度を４００℃以上に保つことが必要である。しか
し、ＧａＡｓのマイクロ波モノリシックＩＣと同一基板
上に誘電体を直接形成する場合は、ＩＣそのものが４０
０℃の熱工程で破壊されてしまうか、トランジスタの特
性が劣化してしまう。また、逆にＳｒＴｉＯ3 の成膜温
度を低くすると、一般的に、結晶性の低下とリーク電流
の増加を招いてしまう。
晶性に優れた緻密なＳｒＴｉＯ3 膜を得ようとすると、
成膜温度を４００℃以上に保つことが必要である。しか
し、ＧａＡｓのマイクロ波モノリシックＩＣと同一基板
上に誘電体を直接形成する場合は、ＩＣそのものが４０
０℃の熱工程で破壊されてしまうか、トランジスタの特
性が劣化してしまう。また、逆にＳｒＴｉＯ3 の成膜温
度を低くすると、一般的に、結晶性の低下とリーク電流
の増加を招いてしまう。
【０００５】
【課題を解決するための手段】成膜の下地表面に、先ず
非晶質のＴｉＯX （Ｏ＜Ｘ＜２）薄膜を成長し、その上
にＳｒＴｉＯ3 膜をＩＣにダメージを与えない温度で成
長し、しかる後、低温で酸素アニールをする。
非晶質のＴｉＯX （Ｏ＜Ｘ＜２）薄膜を成長し、その上
にＳｒＴｉＯ3 膜をＩＣにダメージを与えない温度で成
長し、しかる後、低温で酸素アニールをする。
【０００６】
【作用】下地表面に、先ず非晶質のＴｉＯX （Ｏ＜Ｘ＜
２）薄膜を成長し、その上にＳｒＴｉＯ3 膜をＩＣにダ
メージを与えない温度で成長すると、低温であるにもか
かわらず、結晶性に優れた緻密なＳｒＴｉＯ3 膜が成長
する。これは、非晶質のＴｉＯX （Ｏ＜Ｘ＜２）薄膜が
ＳｒＴｉＯ3 膜の成長の初期段階で結晶成長の核の働き
をなし、その後結晶粒が均一に成長し、結果的に緻密な
ＳｒＴｉＯ3 膜が得られるものと思われる。ＳｒＴｉＯ
3 膜成長の熱工程とその後の酸素アニールによって、Ｓ
ｒＴｉＯ3 膜からＴｉＯX 膜にＳｒ原子が拡散すると共
に、雰囲気中から酸素が供給され、ストロンチウムとチ
タンの比がＳｒ／Ｔｉ＜１であるが、ＳｒＴｉＯ3 膜２
５に近い組成の表面層２４が形成され、この表面層の誘
電率はＳｒＴｉＯ3 膜２５のそれに近い値にまで増大
し、全体として、リーク特性の良好な、高誘電率薄膜２
２が得られるものと思われる。
２）薄膜を成長し、その上にＳｒＴｉＯ3 膜をＩＣにダ
メージを与えない温度で成長すると、低温であるにもか
かわらず、結晶性に優れた緻密なＳｒＴｉＯ3 膜が成長
する。これは、非晶質のＴｉＯX （Ｏ＜Ｘ＜２）薄膜が
ＳｒＴｉＯ3 膜の成長の初期段階で結晶成長の核の働き
をなし、その後結晶粒が均一に成長し、結果的に緻密な
ＳｒＴｉＯ3 膜が得られるものと思われる。ＳｒＴｉＯ
3 膜成長の熱工程とその後の酸素アニールによって、Ｓ
ｒＴｉＯ3 膜からＴｉＯX 膜にＳｒ原子が拡散すると共
に、雰囲気中から酸素が供給され、ストロンチウムとチ
タンの比がＳｒ／Ｔｉ＜１であるが、ＳｒＴｉＯ3 膜２
５に近い組成の表面層２４が形成され、この表面層の誘
電率はＳｒＴｉＯ3 膜２５のそれに近い値にまで増大
し、全体として、リーク特性の良好な、高誘電率薄膜２
２が得られるものと思われる。
【０００７】
【実施例】以下、本発明を図面に基づいて説明する。図
１は、高融点ゲートセルフアライン構造のＧａＡｓＭＥ
ＳＦＥＴ３０と、同一基板上に形成された本発明のＳｒ
ＴｉＯ3 のキャパシタ２０の断面である。ＧａＡｓ基板
１上の窒化珪素ＳｉＮ膜２上に、白金・チタンＰｔ・Ｔ
ｉの積層電極２１をそれぞれスッパッタリングで１００
ｎｍの厚さに成膜する。パターニング、エッチング後、
ＴｉＯX （０＜Ｘ＜２）をＤＣリアクティブ・スパッタ
リングで１０〜５０ｎｍに成膜する。Ｔｉ酸化物は、２
００℃を超えると、ＴｉＯ2 （アナターゼ）となり、Ｔ
ｉＯ2 ＋ＳｒＴｉＯ3 からなる多層膜の誘電率は大幅に
低下してしまう。本発明でのＴｉ酸化物の最適成膜温度
を２００℃以下とした。この場合、Ｔｉ酸化物はＴｉＯ
X （０＜Ｘ＜２）となり、Ｘ線回折でアモルファスであ
ることを確認できた。次に、このＴｉＯX 上にＲＦマグ
ネトロン・スッパッタリングによりＳｒＴｉＯ3 薄膜２
５を成長した。ターゲットとして、焼結成形したＳｒＴ
ｉＯ3 粉末を用いた。スッパッタリング条件は、ＲＦ電
力密度；２．１Ｗ／ｃｍ2 ，ガス比Ａｒ／Ｏ2 ＝１０／
１（流量比），圧力：１．２Ｐａ，基板温度：３００
℃，膜厚：１００〜５００ｎｍである。ＳｒＴｉＯ3 膜
成長の熱工程とその後の酸素アニール（３００℃以下、
望ましくは、２７０℃以下）によって、ＳｒＴｉＯ3 膜
からＴｉＯX 膜にＳｒ原子が拡散すると共に、雰囲気中
から酸素が供給され、ストロンチウムとチタンの比がＳ
ｒ／Ｔｉ＜１であるが、ＳｒＴｉＯ3 膜２５に近い組成
の表面層２４が形成され、この表面層の誘電率はＳｒＴ
ｉＯ3 膜２５のそれに近い値にまで増大し、全体とし
て、リーク特性の良好な、高誘電率薄膜２２が得られ
る。このＳｒＴｉＯ3 薄膜上に、上部電極としてＰｔ２
３をＤＣスッパッタリングで１００ｎｍ成膜した。さら
に、ＳｒＴｉＯ 3 薄膜２５の保護膜として、ＳｉＮ膜を
プラズマＣＶＤで３００℃，で２００ｎｍ成膜した。最
後に配線として、チタンタングステン膜３とＡｕ膜４を
成膜し、配線パターンを形成する。
１は、高融点ゲートセルフアライン構造のＧａＡｓＭＥ
ＳＦＥＴ３０と、同一基板上に形成された本発明のＳｒ
ＴｉＯ3 のキャパシタ２０の断面である。ＧａＡｓ基板
１上の窒化珪素ＳｉＮ膜２上に、白金・チタンＰｔ・Ｔ
ｉの積層電極２１をそれぞれスッパッタリングで１００
ｎｍの厚さに成膜する。パターニング、エッチング後、
ＴｉＯX （０＜Ｘ＜２）をＤＣリアクティブ・スパッタ
リングで１０〜５０ｎｍに成膜する。Ｔｉ酸化物は、２
００℃を超えると、ＴｉＯ2 （アナターゼ）となり、Ｔ
ｉＯ2 ＋ＳｒＴｉＯ3 からなる多層膜の誘電率は大幅に
低下してしまう。本発明でのＴｉ酸化物の最適成膜温度
を２００℃以下とした。この場合、Ｔｉ酸化物はＴｉＯ
X （０＜Ｘ＜２）となり、Ｘ線回折でアモルファスであ
ることを確認できた。次に、このＴｉＯX 上にＲＦマグ
ネトロン・スッパッタリングによりＳｒＴｉＯ3 薄膜２
５を成長した。ターゲットとして、焼結成形したＳｒＴ
ｉＯ3 粉末を用いた。スッパッタリング条件は、ＲＦ電
力密度；２．１Ｗ／ｃｍ2 ，ガス比Ａｒ／Ｏ2 ＝１０／
１（流量比），圧力：１．２Ｐａ，基板温度：３００
℃，膜厚：１００〜５００ｎｍである。ＳｒＴｉＯ3 膜
成長の熱工程とその後の酸素アニール（３００℃以下、
望ましくは、２７０℃以下）によって、ＳｒＴｉＯ3 膜
からＴｉＯX 膜にＳｒ原子が拡散すると共に、雰囲気中
から酸素が供給され、ストロンチウムとチタンの比がＳ
ｒ／Ｔｉ＜１であるが、ＳｒＴｉＯ3 膜２５に近い組成
の表面層２４が形成され、この表面層の誘電率はＳｒＴ
ｉＯ3 膜２５のそれに近い値にまで増大し、全体とし
て、リーク特性の良好な、高誘電率薄膜２２が得られ
る。このＳｒＴｉＯ3 薄膜上に、上部電極としてＰｔ２
３をＤＣスッパッタリングで１００ｎｍ成膜した。さら
に、ＳｒＴｉＯ 3 薄膜２５の保護膜として、ＳｉＮ膜を
プラズマＣＶＤで３００℃，で２００ｎｍ成膜した。最
後に配線として、チタンタングステン膜３とＡｕ膜４を
成膜し、配線パターンを形成する。
【０００８】図２に、ＴｉＯX を導入した場合（●）と
しない場合（○）のリーク電流と誘電率とのＳｒＴｉＯ
3 薄膜の膜厚依存性を示す。ＴｉＯX の導入で誘電率に
悪影響は与えず、むしろ大きな値を持つようになる。さ
らに、リーク電流は１桁半も改善された。ＳｒＴｉＯ3
２００ｎｍの実デバイスの場合、リーク電流はＴｉＯ X
無しで２．５ｘ１０-5Ａ／ｃｍに対し、ＴｉＯX ＝１０
ｎｍのとき、９ｘ１０ -7Ａ／ｃｍ にまで低下した。
しない場合（○）のリーク電流と誘電率とのＳｒＴｉＯ
3 薄膜の膜厚依存性を示す。ＴｉＯX の導入で誘電率に
悪影響は与えず、むしろ大きな値を持つようになる。さ
らに、リーク電流は１桁半も改善された。ＳｒＴｉＯ3
２００ｎｍの実デバイスの場合、リーク電流はＴｉＯ X
無しで２．５ｘ１０-5Ａ／ｃｍに対し、ＴｉＯX ＝１０
ｎｍのとき、９ｘ１０ -7Ａ／ｃｍ にまで低下した。
【０００９】図３に、リーク電流（○）と誘電率（●）
とのＴｉＯX の膜厚依存性を示す。ＳｒＴｉＯ3 は２０
０ｎｍとした。誘電率はＴｉＯX の膜厚が３０ｎｍ以上
になると小さくなり、リーク電流はＴｉＯX の膜厚が３
０ｎｍ以上になると増加する。ＴｉＯX の膜厚が１０ｎ
ｍで、ＳｒＴｉＯ3 が２００ｎｍのとき誘電率１００、
リーク電流は９ｘ１０-7Ａ／ｃｍがえられた。されに、
この膜を酸素雰囲気中（酸素流量：１０リットル／ｍｉ
ｎ）で２５０℃，３０ｍｉｎアニールすることでリーク
電流は４ｘ１０-7Ａ／ｃｍまで改善することができた。
とのＴｉＯX の膜厚依存性を示す。ＳｒＴｉＯ3 は２０
０ｎｍとした。誘電率はＴｉＯX の膜厚が３０ｎｍ以上
になると小さくなり、リーク電流はＴｉＯX の膜厚が３
０ｎｍ以上になると増加する。ＴｉＯX の膜厚が１０ｎ
ｍで、ＳｒＴｉＯ3 が２００ｎｍのとき誘電率１００、
リーク電流は９ｘ１０-7Ａ／ｃｍがえられた。されに、
この膜を酸素雰囲気中（酸素流量：１０リットル／ｍｉ
ｎ）で２５０℃，３０ｍｉｎアニールすることでリーク
電流は４ｘ１０-7Ａ／ｃｍまで改善することができた。
【００１０】以上の実験を通じて、下記の事項が明らか
になった。ＴｉＯX の膜厚の最適値は３０ｎｍ以下、望
ましくは、１５ｎｍ以下にする必要がある。ＴｉＯX の
膜厚が１０ｎｍ以下のとき、ＳｒＴｉＯ3 の膜厚の最適
値は１００ｎｍ以上、望ましくは、２００ｎｍ以上であ
る。ＴｉＯX の膜形成温度の最適値は２２０℃以下、望
ましくは、２００℃以下である。ＳｒＴｉＯ3 の膜形成
温度の最適値は２５０℃以上３５０℃以下、望ましく
は、２８０℃以上３２０℃以下である。前記酸素雰囲気
中でのアニールの温度の最適値は３００℃以下、望まし
くは、２７以下である。
になった。ＴｉＯX の膜厚の最適値は３０ｎｍ以下、望
ましくは、１５ｎｍ以下にする必要がある。ＴｉＯX の
膜厚が１０ｎｍ以下のとき、ＳｒＴｉＯ3 の膜厚の最適
値は１００ｎｍ以上、望ましくは、２００ｎｍ以上であ
る。ＴｉＯX の膜形成温度の最適値は２２０℃以下、望
ましくは、２００℃以下である。ＳｒＴｉＯ3 の膜形成
温度の最適値は２５０℃以上３５０℃以下、望ましく
は、２８０℃以上３２０℃以下である。前記酸素雰囲気
中でのアニールの温度の最適値は３００℃以下、望まし
くは、２７以下である。
【００１１】ＴｉＯX 薄膜の代わりに、非晶質のＳｒＴ
ｉＯX （０＜Ｘ＜３）薄膜を低温で成膜しても同様の効
果が期待できる。
ｉＯX （０＜Ｘ＜３）薄膜を低温で成膜しても同様の効
果が期待できる。
【００１２】
【発明の効果】以上説明したように、高誘電率薄膜Ｓｒ
ＴｉＯ3 を成膜する際、非晶質のＴｉＯX の薄膜を敷い
ておくと、ＳｒＴｉＯ3 の膜質を改善できる。また薄膜
のリーク特性も向上する。ＴｉＯX 薄膜の代わりに、非
晶質の酸化ストロンチウム・チタンＳｒＴｉＯX （０＜
Ｘ＜３）薄膜を低温で成膜しても同様の効果が期待でき
るのみならず、成膜工程において、スッパッタリングの
ターゲットの切替えが不要となる利点がある。
ＴｉＯ3 を成膜する際、非晶質のＴｉＯX の薄膜を敷い
ておくと、ＳｒＴｉＯ3 の膜質を改善できる。また薄膜
のリーク特性も向上する。ＴｉＯX 薄膜の代わりに、非
晶質の酸化ストロンチウム・チタンＳｒＴｉＯX （０＜
Ｘ＜３）薄膜を低温で成膜しても同様の効果が期待でき
るのみならず、成膜工程において、スッパッタリングの
ターゲットの切替えが不要となる利点がある。
【００１３】ＳｒＴｉＯ3 は常温で常誘電性であるが、
ＳｒをＢａで置換することにより強誘電性の薄膜にな
り、不揮発性のメモリに利用できる。また、一般に、他
のアルアリ土類金属，チタニウム族，スズ族及び希土類
元素，或いは遷移元素を添加することにより、薄膜の誘
電特性だけでなく、薄膜の温度特性、耐湿性，熱膨張係
数などの改善が期待できる。
ＳｒをＢａで置換することにより強誘電性の薄膜にな
り、不揮発性のメモリに利用できる。また、一般に、他
のアルアリ土類金属，チタニウム族，スズ族及び希土類
元素，或いは遷移元素を添加することにより、薄膜の誘
電特性だけでなく、薄膜の温度特性、耐湿性，熱膨張係
数などの改善が期待できる。
【図１】ＧａＡｓ・ＭＥＳＦＥＴと、同一基板上に形成
された本発明のＳｒＴｉＯ3 キャパシタの断面である。
された本発明のＳｒＴｉＯ3 キャパシタの断面である。
【図２】本発明のＳｒＴｉＯ3 薄膜のリーク電流と誘電
率との膜厚依存性を示す。
率との膜厚依存性を示す。
【図３】本発明のＳｒＴｉＯ3 薄膜のリーク電流と誘電
率とのＴｉＯX の膜厚依存性を示す。
率とのＴｉＯX の膜厚依存性を示す。
【図４】本発明の高誘電率薄膜を用いたキャパシタの断
面を示す。
面を示す。
【図５】本発明のキャパシタを用いた電子回路の例（そ
の１）で、ＭＥＳＦＥＴのバイパスコンデンサを示す。
の１）で、ＭＥＳＦＥＴのバイパスコンデンサを示す。
【図６】本発明のキャパシタを用いた電子回路の例（そ
の２）で、ダイナミックＲＡＭの電荷蓄積コンデンサを
示す。
の２）で、ダイナミックＲＡＭの電荷蓄積コンデンサを
示す。
【符号の説明】 １．半導体基板 ２．保護膜 ３．バリアメタル膜 ４．配線メタル膜 ５．フィールド絶縁膜 ２１，２３．電極膜 ２２．高誘電率薄膜 ２４．表面層 ２５．ＳｒＴｉＯ3 膜 ３１．ゲート電極 ３２．ソース電極 ３３．ドレイン電極 ４０．トランジスタ ４１，４２．抵抗 ４３．高誘電率キャパシタ ４４．半導体チップ ４５．ビット線 ４６．ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｂ 3/00 Ｆ 3/12 ３２６ Ｈ０１Ｌ 21/314 Ａ Ｍ 27/04 21/822 // Ｈ０１Ｌ 27/108 21/8242 7735−4Ｍ Ｈ０１Ｌ 27/10 ６５１
Claims (14)
- 【請求項１】 主成分がＳｒ1-X ＴｉＯ3(但し、０＜Ｘ
＜１）である表面層を有し、主成分がチタン酸ストロン
チウム（ＳｒＴｉＯ3 ）である薄膜からなることを特徴
とする高誘電率薄膜。 - 【請求項２】 室温において、誘電率が１００以上で且
つ、リーク電流が電界強度１ＭＶ／ｃｍのとき１×１０
-6Ａ／ｃｍ2 以下である請求項１記載の高誘電率薄膜。 - 【請求項３】 前記表面層の膜厚が３０ｎｍ以下である
請求項１記載の高誘電率薄膜。 - 【請求項４】 前記表面層の膜厚が１０ｎｍ以下のと
き、前記主成分がチタン酸ストロンチウムＳｒＴｉＯ3
である薄膜の膜厚は１００ｎｍ以上である請求項１記載
の高誘電率薄膜。 - 【請求項５】 半導体基板上に、請求項１乃至４記載の
高誘電率薄膜と、該高誘電率薄膜を両面から挟んだ一対
の導体層とからなるキャパシタを有することを特徴とす
る半導体装置。 - 【請求項６】 前記一対の導体層の少なくも一方が、前
記半導体基板に形成された半導体素子の一端子に電気的
に接続されている請求項５記載の半導体装置。 - 【請求項７】 前記一対の導体層の一方は、絶縁体上に
形成された白金・チタン積層膜であり、他方は前記高誘
電率薄膜の表面にパターニングされた窒化チタン膜Ｔｉ
Ｎ又はチタンタングステン膜ＴｉＷからなり、該白金・
チタン積層膜は前記表面層Ｓｒ1-X ＴｉＯ3(但し、０＜
Ｘ＜１）に対向する位置にある請求項５記載の半導体装
置。 - 【請求項８】 基板上に非晶質の酸化チタンＴｉＯ
X （Ｘ＜２）膜を形成し０しかる後、主成分がチタン酸
ストロンチウムＳｒＴｉＯ3 である膜を形成することを
特徴とする誘電率薄膜の製造方法。 - 【請求項９】 前記非晶質の酸化チタンＴｉＯX （Ｘ＜
２）膜の膜厚が３０ｎｍ以下である請求項８記載の高誘
電率薄膜の製造方法。 - 【請求項１０】 前記非晶質の酸化チタンＴｉＯX （０
＜Ｘ＜２）膜は２２０℃以下の温度で形成される工程を
有する請求項８記載の高誘電率薄膜の製造方法。 - 【請求項１１】 前記主成分がチタン酸ストロンチウム
ＳｒＴｉＯ3 である膜は３５０℃以下の温度で形成され
る工程を有する請求項５記載の半導体装置の製造方法。 - 【請求項１２】 前記非晶質の酸化チタンＴｉＯX （０
＜Ｘ＜２）膜及び前記主成分がチタン酸ストロンチウム
ＳｒＴｉＯ3 である膜の形成後、酸素雰囲気中でアニー
ルする工程を有する請求項８記載の高誘電率薄膜の製造
方法。 - 【請求項１３】 半導体素子の形成された半導体基板上
に、基板温度２２０℃以下で、非晶質の酸化チタンＴｉ
ＯX （０＜Ｘ＜２）膜を形成し、次いで、該基板温度を
２５０℃以上３５０℃以下にまで上げ、且つ、該酸化チ
タンが結晶化する前に、該非晶質の酸化チタン膜上に主
成分がチタン酸ストロンチウムＳｒＴｉＯ3 である膜を
形成し、しかる後、３００℃以下で酸素雰囲気中でアニ
ールし、該主成分がチタン酸ストロンチウムＳｒＴｉＯ
3 である膜からストロンチウム原子Ｓｒを該酸化チタン
ＴｉＯX 膜中に拡散させ、該酸化チタン膜を請求項１記
載の表面層Ｓｒ1-X ＴｉＯ3(但し、０＜Ｘ＜１）に変換
することを特徴とする高誘電率薄膜の製造方法。 - 【請求項１４】 基板上に非晶質の酸化ストロンチウム
・チタンＳｒＴｉＯ X （Ｘ＜３）膜を形成し、しかる
後、主成分がチタン酸ストロンチウムＴｉＯ3である膜
を形成することを特徴とする誘電率薄膜の製造方法。
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|---|---|---|---|
| JP17554994A JP3407409B2 (ja) | 1994-07-27 | 1994-07-27 | 高誘電率薄膜の製造方法 |
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| JP3407409B2 JP3407409B2 (ja) | 2003-05-19 |
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