DE4136420A1 - Verfahren zur bildung eines kondensators - Google Patents

Verfahren zur bildung eines kondensators

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Description

Die vorliegende Erfindung befaßt sich mit dreidi­ mensionalen Stapelkondensatoren sowie deren Her­ stellung.
Da dynamische Schreib-Lesespeicher, die auch als DRAMs (Dynamic Random Access Memories) bezeichnet werden, die Speicherzellendichte erhöhen, besteht eine kontinuierliche Herausforderung in der Erhal­ tung einer ausreichend hohen Speicherkapazität trotz sich vermindernder Zellenfläche. Ein grund­ sätzlicher Weg zur Erhöhung der Zellendichte be­ steht durch entsprechende Zellenstrukturtechniken. Derartige Techniken beinhalten dreidimensionale Zellenkondensatoren, wie z. B. mit grabenartigen Einrichtungen versehene Kondensatoren oder stapel­ artig ausgebildete Kondensatoren bzw. Stapelkondensatoren.
Bei einem herkömmlichen Stapelkondensator wird der Kondensator unmittelbar oberhalb der aktiven Vorrichtungsfläche des zugehörigen MOS-Transistors der Speicherzelle ausgebildet und mit dieser Fläche elektrisch verbunden. Typischerweise wird nur die obere Oberfläche des aus polykristallinem Silizium (im folgenden auch kurz "Polysilizium" bezeichnet) gebildeten Speicher-Verbindungspunkts des Konden­ sators zur Erzielung von Kapazität verwendet. Man hat jedoch einige Versuche zur Schaffung von Konstruktionen unternommen, mit denen sich die Rückseite eines Kondensatoranschlusses zum Speichern von Ladung verwenden läßt. Eine derartige Konstruktion wird beispielsweise gezeigt von T. Ema et al. "3-Dimensional Stacked Capacitor Cell For 16M And 64M DRAMS" (3-dimensionale Stapelkondensa­ torzelle für 16M- und 64M-DRAMs) im IEDM Tech. Digest, Seiten 592-595, 1988, sowie von S. Inoue et al. "A Spread Stacked Capacitor (SSC) Cell For 64MBIT DRAMS" (Gespreizte Stapelkondensator-Zelle (SSC-Zelle) für 64-MBit DRAMs) im IEDM Tech. Digest, Seiten 31-34, 1989.
Der Artikel von Ema et al. offenbart eine Konstruk­ tion für 16- und 64-Megabit-DRAMs. Die Fig. 1 und 11 dieses Artikels zeigen eine sich vertikal erhebende Kondensator-Konstruktion mit einer Mehr­ zahl von Rippen, von denen beide Seiten zum Spei­ chern von Kapazität verwendet werden. Der Artikel von Inoue et al verwendet eine Spreizung der hori­ zontalen Fläche für eine dreidimensionale Stapel­ kondensator-Konstruktion. Bei beiden dieser Verfah­ ren werden im Vergleich zu herkömmlichen Techniken zur Schaffung dreidimensionaler Stapelzellen-Kon­ densatoren in beträchtlichem Ausmaß Arbeitsschritte hinzugefügt, und außerdem müssen dabei bei der Kontaktausrichtung enge Toleranzen eingehalten werden.
Es wäre daher wünschenswert, diese und andere Ver­ fahren dahingehend zu verbessern, daß man entgegen­ gesetzte Seiten oder Flächen der Verbindungspunkte bzw. Anschlüsse von dreidimensionalen Stapelkonden­ satoren in einfacherer Weise verwenden kann.
Gemäß einem Gesichtspunkt schafft die vorliegende Erfindung ein Verfahren zur Bildung eines Kondensa­ tors auf einem Halbleiter-Wafer, das folgende Schritte umfaßt:
  • - Bildung einer elektrisch leitfähigen Zwischen­ verbindungsleitung auf dem Wafer, wobei die Zwischenverbindungsleitung seitliche Bereiche und einen oberen Bereich aufweist;
  • - elektrisches Isolieren im wesentlichen der seitlichen Bereiche und des oberen Bereichs der Zwischenverbindungsleitung durch Ausbil­ dung einer oder mehrerer elektrisch isolieren­ der Schichten um die seitlichen Bereiche und den oberen Bereich;
  • - Bildung einer ersten dielektrischen Schicht über dem Wafer auf der im wesentlichen iso­ lierten Zwischenverbindungsleitung, wobei die erste dielektrische Schicht eine erste Ätzrate bzw. Ätzgeschwindigkeit aufweist;
  • - Bildung einer zweiten dielektrischen Schicht über dem Wafer auf der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht eine zweite Ätzrate bzw. Ätzgeschwin­ digkeit besitzt, die langsamer als die erste Ätzrate ist;
  • - selektives Ätzen von Kontaktöffnungen durch die erste und die zweite dielektrische Schicht hindurch zur Ausrichtung mit selektiven akti­ ven Bereichen auf dem Wafer;
  • - Aufbringen eines elektrisch leitfähigen Mate­ rials auf dem Wafer, wobei das elektrisch leitfähige Material an den aktiven Bereichen innerhalb der Kontaktöffnungen angreift;
  • - selektives Ätzen des aufgebrachten elektrisch leitfähigen Materials und der zweiten dielek­ trischen Schicht hinunter bis zur ersten dielektrischen Schicht zum Beginn der Bildung eines ersten Anschlusses eines Kondensators, wobei sich der erste Kondensatoranschluß oben über die Zwischenverbindungsleitung hinauser­ streckt;
  • - Bilden einer Oxidschicht auf dem elektrisch leitfähigen Material zur Ermöglichung einer Texturierung der Oberseite des ersten Konden­ satoranschlusses zur Erhöhung der Kapazität, wobei die Oxidschicht eine Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
  • - Ätzen der ersten dielektrischen Schicht der­ art, daß der erste Kondensatoranschluß oben über die Zwischenverbindungsleitung hinausragt und der Boden sowie die Oberseite und die seitlichen Bereiche des ersten Kondensatoran­ schlusses oberhalb der Zwischenverbindungslei­ tung freilegen;
  • - Wegätzen der Oxidschicht und der verbliebenen zweiten dielektrischen Schicht von dem wegste­ henden ersten Kondensatoranschluß;
  • - Bilden einer dritten dielektrischen Schicht über den freiliegenden Oberseiten-, Boden- und seitlichen Bereichen des freiliegenden und geätzten wegstehenden ersten Kondensatoran­ schlusses; und
  • - Aufbringen eines elektrisch leitfähigen Mate­ rials auf der dritten dielektrischen Schicht zur Bildung eines zweiten Anschlusses des Kondensators.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbei­ spiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Draufsicht auf einen Bereich eines Halbleiterchips, der in einem erfindungs­ gemäßen Verfahren hergestellt wurde;
Fig. 2 bis 13 jeweils ein Paar einer linken und einer rechten Querschnittsansicht eines Be­ reichs eines erfindungsgemäß herge­ stellten Halbleiter-Wafers an einem be­ stimmten Punkt des erfindungsgemäßen Verfahrens. Dabei zeigt der linke Bereich in den Fig. 2 bis 13 jeweils eine Ansicht entlang der Schnittlininie A-A der Fig. 1, während die rechten Bereiche in den Fig. 2 bis 13 jeweils Schnittansichten entlang der Linien B-B der Fig. 1 dar­ stellen. Genauer gesagt zeigen
Fig. 2 eine schematische Schnittansicht der vorstehend genannten Art bei einem Arbeitsschritt eines erfindungsgemäßen Arbeitsverfahrens;
Fig. 3 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 2 gezeigten Schritt;
Fig. 4 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 3 gezeigten Schritt;
Fig. 5 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 4 gezeigten Schritt;
Fig. 6 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 5 gezeigten Schritt;
Fig. 7 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 6 gezeigten Schritt;
Fig. 8 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 7 gezeigten Schritt;
Fig. 9 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den Fig. 8 gezeigten Schritt;
Fig. 10 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 9 gezeigten Schritt;
Fig. 11 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 10 gezeigten Schritt;
Fig. 12 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 11 gezeigten Schritt; und
Fig. 13 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 12 gezeigten Schritt.
Fig. 1 zeigt eine Draufsicht auf einen Bereich einer DRAM-Anordnung. Dargestellt ist ein Wafer- Fragment 10, bestehend aus einer Reihe von Bit- Leitungen bzw. Ziffernleitungen 12a, 12b, 12c und Wortleitungen 14a, 14b, 14c und 14d. Der im großen und ganzen Z-förmig umschlossene Bereich 16 bezeichnet den gemeinsamen aktiven Drain-Bereich zwischen einem Paar Transistoren, der mit der Bit- Leitung 12b durch einen Kontakt 18 verbunden ist. Außerdem besitzt das Wafer-Fragment 10 ein Paar Kondensatoren 20, die mit dem aktiven Bereich 16 über versenkte Kontakte 22 elektrisch verbunden sind.
Die Beschreibung zur Herstellung einer derartigen Konstruktion erfolgt nun zuerst unter Bezugnahme auf Fig. 2. Zuerst werden die elektrisch leitfähi­ gen Zwischenverbindungs-Bit-Leitungen bzw. -Zif­ fernleitungen 12a und 12b gebildet. Wie in der Zeichnung zu sehen ist, besitzen die Leitungen 12a und 12b eine herkömmliche Sandwich-Konstruktion bzw. Schichtkonstruktion mit jeweils einem dotier­ ten Polysiliziumbereich 24 und einem darüberliegen­ den Bereich 26, der aus einem Material mit einer höheren Leitfähigkeit als Polysilizium, wie z. B. WSix, gebildet ist. Die Oberseite des eine höhere Leitfähigkeit aufweisenden Bereichs 26 wird mit einer elektrisch isolierenden Schicht 28 aus Oxid überdeckt. Um die Seiten der Ziffernleitungen 12a, 12b werden isolierende Abstandshalter 30 aus Oxid herumgeformt. Bei der Ausbildung der Ziffernleitun­ gen 12a, 12b kann eine beliebige herkömmliche Technik verwendet werden, die keinen Bestandteil der vorliegenden Erfindung bildet.
Nach der Bildung der Bit-Leitungen 12a, 12b wird eine erste dielektrische Schicht 32 über dem Wafer auf den isolierten Bit-Leitungen 12a, 12b gebildet. Die erste dieketrische Schicht 32 sollte eine be­ kannte, ausgewählte Ätzgeschwindigkeit besitzen, und zwar aus Gründen, die nachfolgend noch verdeut­ licht werden. Ein Beispiel für ein geeignetes Ma­ terial für die erste dielektrische Schicht ist Si3N4. Dieses Material kann durch bekannte, mit niedrigem Druck ablaufende chemische Aufdampftech­ niken (Low Pressure Vapor Deposition Techniques oder LPCVD) aufgebracht werden.
Wie in Fig. 3 gezeigt ist, wird eine zweite dielektrische Schicht 34 über der ersten dielektri­ schen Schicht 32 auf den Wafer aufgebracht. Bei der zweiten dielektrischen Schicht 34 sollte es sich um ein Material mit einer zweiten Ätzgeschwindigkeit handeln, die langsamer ist als die erste Ätzge­ schwindigkeit des ersten dielektrischen Materials, wobei die Gründe hierfür nachfolgend ebenfalls deutlich werden. Ein Beispiel für ein geeignetes dielektrisches Material wäre Tetraethylorthosilikat (TEOS), eine Form von Siliziumdioxid, das sich durch bekannte Techniken bei 650°C bis 750°C in einem mit niedrigem Druck ablaufenden chemischen Aufdampfverfahren durch Zersetzung von Tetrathoxy- Silan, Si(OC2H5)4, aufbringen läßt. Das aufge­ brachte Tetraethylorthosilikat sollte verdichtet werden, wie z. B. durch Erwärmung bei 900°C für eine Zeitdauer von ca. 5 Minuten, um dadurch eine Tetra­ ethylorthosilikat-Schicht zu schaffen, die eine Atzgeschwindigkeit besitzt, die beträchtlich lang­ samer als die Ätzgeschwindigkeit der ersten dielek­ trischen Schicht ist. Die Dicke der ersten dielek­ trischen Schicht ist typischerweise größer als die Dicke der zweiten dielektrischen Schicht. Eine typische Dicke der ersten dielektrischen Schicht wäre beispielsweise ca. 1000 Angström, während eine typische Dicke der zweiten dielektrischen Schicht beispielsweise ca. 700 Angström wäre. Die Dicke der ersten Schicht 32 sollte ausreichend groß sein, um einen uber dem isolierenden Oxidbereich 28 der Bit-Leitungen 12a und 12b auszubildenden Kon­ densator-Verbindungspunkt zu beabstanden, wie dies nachfolgend noch deutlicher erläuert wird. Die erste und die zweite dielektrische Schicht sollten eine kombinierte Dicke aufweisen, die geringer ist als der definierte Abstand zwischen benachbarten Ziffernleitungen.
Wie in Fig. 4 zu sehen ist, wird eine Photoresist- Schicht 36 aufgebracht und selektiv belichtet sowie anschließend zur Schaffung einer durch die erste und die zweite dielektrische Schicht 32, 34 hin­ durchgehende Kontaktöffnung 38 geätzt, um diese mit selektiven aktiven Bereichen 16 auf dem Wafer aus­ zurichten. Die Kontaktöffnungen 38 werden zur Bil­ dung der in Fig. 1 dargestellten versenkten Kontak­ te 32 verwendet. Es ist an dieser Stelle darauf hinzuweisen, daß einige der in den Fig. 2 und 3 verwendeten Bezugszeichen in Fig. 4 und den nach­ folgenden Figuren aus Gründen der Klarheit wegge­ lassen worden sind.
Wie in Fig. 5 zu sehen ist, wird die Photoresist- Schicht entfernt, und anschließend wird ein elek­ trisch leitfähiges Material auf den Wafer aufge­ bracht, um die Kontaktöffnungen 38 in effektiver Weise auszufüllen sowie Kontakt oder anderweitigen Eingriff mit dem darin befindlichen aktiven Bereich 16 herzustellen. Das bevorzugte Material für die Schicht 40 ist leitfähig dotiertes Polysilizium. Die Schicht 40 wird letztendlich zur Bildung des ersten Anschlusses des Zellenkondensators verwen­ det.
Wie in Fig. 6 gezeigt ist, hat die elektrisch leitfähige Schicht 40 durch das Photoresist ein Muster erhalten und ist selektiv geätzt worden, wobei gleichzeitig eine Ätzung freiliegender Be­ reiche der zweiten dielektrischen Schicht 34 er­ folgte. Die Ätzung wird an der oberen Oberfläche der ersten dielektrischen Schicht 32 gestoppt. Dies dient zum Beginn der Bildung eines Bereichs, der später ein erster Anschluß 42 des Zellen­ kondensators wird. Der erste Kondensatoranschluß 42 erstreckt sich zwischen benachbarten Ziffern­ leitungen 12a und 12b nach oben sowie über diese Ziffernleitungen hinaus, wie dies in der Zeichnung gezeigt ist.
Wie in Fig. 7 gezeigt ist, wird eine Oxidschicht 44 auf dem ersten Kondensatoranschluß 42 zum Ätzschutz ausgebildet, wie dies nachfolgend noch erläutert wird. Die Bildung der Oxidschicht 44 dient auch zur Texturierung der Oberseite des ersten Kondensator­ anschlusses 42 zur Maximierung des exponierten Oberflächenbereichs und dadurch zur Steigerung der Kapazität, wie dies anschließend erläutert wird. Die ausgebildete Oxidschicht 44 besitzt eine Ätzge­ schwindigkeit bzw. Ätzrate, die beträchtlich lang­ samer als die erste Ätzgeschwindigkeit des Mate­ rials der ersten dielektrischen Schicht 32 ist. Während der Bildung der Oxidschicht 44 wird eine Oxidschicht 46 typischerweise natürlich auch auf der freiliegenden ersten dielektrischen Schicht 32 ausgebildet. Die auf der ersten dielektrischen Schicht 32 ausgebildete Oxidschicht 46 hat jedoch eine Dicke, die viel geringer ist als die Dicke der Oxidschicht 44 auf dem ersten Kondensatoranschluß 42. Die bevorzugte Dicke der Oxidschicht 44 liegt z. B. 500 und 700 Angström, und dies würde typischerweise zur Bildung einer Oxidschicht 46 auf der ersten dielektrischen Schicht 32 mit einer Dicke von nur ca. 20 Angström führen. Wie in der Zeichnung zu sehen ist, wird Oxid auch um die einander gegenüberliegenden Seitenkanten des ersten Kondensatoranschlusses 42 herum gebildet.
Wie in Fig. 8 zu erkennen ist, wird die dünne Oxidschicht 46 dann typischerweise naßgeätzt, und zwar durch rasches Eintauchen der Oxidschicht z. B. in eine Lösung aus HF. Ein Beispiel für eine derar­ tige Lösung wäre 100 Volumen-Teile Wasser auf 1 Volumen-Teil HF, wobei die Ätzung der Schicht 46 über 2 Minuten erfolgt und die Lösungstemperatur auf ungefähr 22°C gehalten wird. Alternativ hierzu könnte ein nasses gepuffertes Oxidätzmittel verwen­ det werden, wie z. B. ein Volumenverhältnis an NH4F von 7 : 1 in einer 49%-igen (Volumen-Prozent) HF- Lösung. Letzteres würde zu einer viel rascheren Ätzung führen die beispielsweise 5 Sekunden bei einer Lösungstemperatur von ca. 22°C beträgt. Das Ziel besteht in der Entfernung der auf der ersten dielektrischen Schicht 32 ausgebildeten Oxid­ schicht.
Wie nun in Fig. 9 zu sehen ist, ist die erste die­ lektrische Schicht 32 im wesentlichen weggeätzt, so daß der erste Kondensatoranschluß 42 über die benachbarten Ziffernleitungen 12a, 12b oben hinaus­ ragt. Dadurch werden in der dargestellten Weise der Boden (durch die Schicht 34) sowie die Oberseite (durch die Schicht 44) und die Seitenbereiche der ersten Kondensatoranschlüsse 42 über den Ziffern­ leitungen freigelegt. Der Grund für die unter­ schiedlichen Ätzraten der ersten und der zweiten dielektrischen Schicht 32 bzw. 34 ist nun offen­ sichtlich. Wie in Fig. 9 gezeigt ist, bleibt die Unterseite des ersten Kondensatoranschlusses 42 durch die zweite dielektrische Schicht 34 während des Ätzvorgangs an der ersten dieletrischen Schicht 32 geschützt. Die Seiten und der obere Bereich des ersten Kondensatoranschlusses 42 werden während der Ätzung der ersten dielektrischen Schicht 32 durch die auf ihnen ausgebildete Oxidschicht 44 geschützt. Die Schicht 44 und die zweite Schicht 34 dienen wenigstens zum Teil zum Schützen des Polysi­ lizium-Materials des ersten Kondensatoranschlusses 42 gegen Ätzung während des Ätzvorgangs an der ersten Schicht 32 zum Freilegen der Unterseiten­ bereiche des ersten Kondensatoranschlusses 42. Zur Erzielung dieser Wirkung müssen die Schichten 44 und 34 somit aus einem Material bestehen, das eine langsamere Ätzrate als die erste Schicht 32 auf­ weist. Ein Beispiel für einen Ätzschritt an einer ersten dielektrischen Schicht 32 aus Si3N4 wäre ein Ätz­ vorgang mit einer H3PO4-Lösung bei einer Temperatur von über 130°C.
Wie Fig. 10 zeigt, werden die Oxidschicht 44 und die verbliebene zweite dielektrische Schicht 34 unter Verwendung herkömmlicher Technik von dem wegragenden ersten Kondensatoranschluß 42 wegge­ ätzt, um das elektrisch leitfähige Material des Anschlusses 42 freizulegen. Die Bildung und die anschließende Entfernung der Schicht 44 von der Oberseite und den Seiten des ersten Kondensatoran­ schlusses 42 dient zum Texturieren bzw. Aufrauhen dieser Flächen, wobei dies in der Technik zur Ver­ größerung des Oberflächenbereichs und dadurch zur Erhöhung der Kapazität bekannt ist. Die Entfernung der an der Unterseite des Anschlusses befindlichen Schicht 34 bewirkt keine Texturierung der Unter­ seite des ersten Kondensatoranschlusses 42, da das zur Bildung des Kondensatoranschlusses 42 aufgebrachte Polysilizium nach der Bildung der zweiten Schicht 34 aufgebracht worden ist. Ausge­ hend von der in Fig. 10 dargestellten Ausbildung könnte als nächstes eine dielektrische Schicht aufgebracht werden, gefolgt von der Aufbringung eines polykristallinen Silizium-Materials oder eines anderen leitfähigen Materials und einer Mustergebung zur vollständigen Ausbildung des Stapelkondensators unter Verwendung beider Seiten der ersten Kondensatoranschlüsse 42. Alternativ hierzu und in noch weiter bevorzugter Weise können anschließende Schritte erfolgen, in denen auch die Unterseite des ersten Kondensatoranschlusses 42 zur weiteren Maximierung der Kapazität desselben texturiert wird.
Diese noch weiter bevorzugte Verfahrensweise wird nun unter Bezugnahme auf Fig. 11 erläutert. Dabei wird in der gezeigten Weise eine Oxidschicht 48 um den wegstehenden ersten Kondensatoranschluß 42 ausgebildet. Die Ausbildung der Oxidschicht 48 in der dargestellten Weise dient zur Texturierung der übrigen freiliegenden Bereiche des wegstehenden ersten Kondensatoranschlusses 42.
Wie in Fig. 12 zu sehen ist, wird die Oxidschicht 46 dann von dem ersten Kondensatoranschluß 42 weg­ geätzt, um den Bodenbereich bzw. Unterseitenbereich des ersten Kondensators 42 in wirksamer Weise zu texturieren.
Wie Fig. 13 zeigt, wird eine dritte dielektrische Schicht 48, die z. B. aus Si3N4 besteht, über den freiliegenden Oberseiten-, Boden- und Seitenberei­ chen des freiliegenden und geätzten wegstehenden ersten Kondensatoranschlusses 42 ausgebildet. Die Schicht 48 besitzt typischerweise eine Dicke von ca. 100 Angström. Elektrisch leitfähiges Material, wie z. B. dotiertes Polysilizium, wird dann auf die dritte dielektrische Schicht 48 aufgebracht, um eine Schicht 50 zu bilden. Die Schicht 50 besitzt typischerweise eine Dicke von ca. 2000 Angström. Die Schicht 50 würde dann einem selektiven Mustergebungsvorgang unterzogen sowie geätzt, um die zweiten Kondensatorplatten herzustellen, deren Abmessungen den für den Kondensator 20 in Fig. 1 schematisch dargestellten Abmessungen entsprechen.
Die Texturierung von beiden Seiten des ersten Kon­ densatoranschlusses bzw. Kondensator-Verbindungs­ punkts 42 in der vorstehend erläuterten Weise kann zur Erzielung einer Steigerung der Gesamtkapazität von bis zu 250% im Vergleich zu herkömmlichen gestapelten Zellenkondensatoren führen, bei denen nur eine Seite eines Polysilizum-Verbindungspunkts verwendet wird. Das vorstehend erläuterte, er­ findungsgemäße Verfahren erzielt dies ohne jegliche Hinzufügung von Photomaskierschritten zu der her­ kömmlichen Verarbeitung, bei der nur eine Seite eines Kondensator-Verbindungspunkts verwendet wird, und dem herkömmlichen Verfahren werden lediglich zwei Naßätzschritte und zwei Oxidbildungsschritte hinzugefügt.
Die vorliegende Erfindung wurde in erster Linie in bezug auf die Anwendung derselben bei dynamischen Schreib-Lesespeichern beschrieben. Für den Fachmann ist jedoch klar, daß das erfindungsgemäße Verfahren auch über anderen Zwischenverbindungsleitungen oder zur Ausbildung über jeder beliebigen elektrisch leitfähigen Komponente auf einem Wafer geeignet ist, über der Bereiche eines dreidimensionalen Stapelkondensators gebildet werden.

Claims (27)

1. Verfahren zur Bildung eines Kondensators auf einem Halbleiter-Wafer, gekennzeichnet durch folgende Schritte:
  • - Bildung einer elektrisch leitfähigen Zwischenverbindungsleitung auf dem Wafer, wobei die Zwischenverbindungsleitung seitliche Bereiche und einen oberen Be­ reich aufweist;
  • - elektrisches Isolieren im wesentlichen der seitlichen Bereiche und des oberen Bereichs der Zwischenverbindungsleitung durch Ausbilden einer oder mehrerer elektrisch isolierender Schichten um die seitlichen Bereiche und den oberen Be­ reich;
  • - Bildung einer ersten dielektrischen Schicht über dem Wafer auf der im wesent­ lichen isolierten Zwischenverbindungslei­ tung, wobei die erste dielektrische Schicht eine erste Ätzrate aufweist;
  • - Bilden einer zweiten dielektrischen Schicht über dem Wafer auf der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht eine zweite Ätzrate beisitzt, die langsamer als die erste Ätzrate ist;
  • - selektives Ätzen von Kontaktöffnungen durch die erste und die zweite dielektri­ sche Schicht hindurch zur Ausrichtung mit selektiven aktiven Bereichen auf dem Wafer;
  • - Aufbringen eines elektrisch leitfähigen Materials auf dem Wafer, wobei das elek­ trisch leitfähige Material an den aktiven Bereichen innerhalb der Kontaktöffnungen angreift;
  • - selektives Ätzen des aufgebrachten elek­ trisch leitfähigen Materials und der zweiten dielektrischen Schicht hinunter bis zur ersten dielektrischen Schicht zum Beginn der Bildung eines ersten Anschlus­ ses eines Kondensators, wobei sich der erste Kondensatoranschluß oben über die Zwischenverbindungsleitung hinaus­ erstreckt;
  • - Bilden einer Oxidschicht auf dem elek­ trisch leitfähigen Material zur Ermög­ lichung einer Texturierung der Oberseite des ersten Kondensatoranschlusses zur Erhöhung der Kapazität, wobei die Oxidschicht eine Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
  • - Ätzen der ersten dielektrischen Schicht derart, daß der erste Kondensatoranschluß oben über die Zwischenverbindungsleitung hinausragt und der Boden sowie die Ober­ seite und die seitlichen Bereiche des ersten Kondensatoranschlusses oberhalb der Zwischenverbindungsleitung freilie­ gen;
  • - Wegätzen der Oxidschicht und der verbliebenen zweiten dielektrischen Schicht von dem wegstehenden ersten Kon­ densatoranschluß;
  • - Bilden einer dritten dielektrischen Schicht über den freiliegenden Obersei­ ten-, Boden- und seitlichen Bereichen des freiliegenden und geätzten, wegstehenden ersten Kondensatoranschlusses; und
  • - Aufbringen eines elektrisch leitfähigen Materials auf der dritten dielektrischen Schicht zur Bildung eines zweiten An­ schlusses des Kondensators.
2. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß die erste dielektrische Schicht im wesentlichen aus Si3N4 besteht.
3. Verfahren zur Bildung eines Kondensators nach Anspruch 2, dadurch gekennzeichnet, daß die Ätzung der ersten dielektrischen Schicht mit einer H3PO4-Lösung bei einer Tem­ peratur von mehr als 130°C ausgeführt wird.
4. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylortho­ silikat besteht.
5. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß die erste dielektrische Schicht im wesent­ lichen aus Si3N4 besteht und daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht.
6. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß die erste dielektrische Schicht im wesent­ lichen aus Si3N4 besteht, daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht, und daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Poly­ silizium handelt.
7. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß auf dem Wafer als Schaltungseinrichtungen Random-Access-Speicherschaltungen ausgebildet werden und die elektrisch leitfähigen Zwischenverbindungsleitungen Ziffernleitungen sind, daß die erste dielektrische Schicht im wesentlichen aus Si3N4 besteht, und daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylorthosilikat be­ steht.
8. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß ein Paar elektrisch leitfähiger Zwischen­ verbindungsleitungen auf dem Wafer ausgebildet wird, wobei die beiden Zwischenverbindungslei­ tungen in einem definierten Abstand voneinan­ der getrennt angeordnet werden, und daß die erste und die zweite dielektrische Schicht eine kombinierte Dicke besitzen, die geringer ist als der definierte Abstand.
9. Verfahren zur Bildung eines Kondensators nach Anspruch 8, dadurch gekennzeichnet, daß die erste dielektrische Schicht im wesent­ lichen aus Si3N4 besteht und daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht.
10. Verfahren zur Bildung eines Kondensators nach Anspruch 8, dadurch gekennzeichnet, daß die erste dielektrische Schicht im wesent­ lichen aus Si3N4 besteht, daß die zweite dielektrische Schicht im wesentlichen aus ver­ dichtetem Tetraethylorthosilikat besteht, und daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Poly­ silizium handelt.
11. Verfahren zur Bildung eines Kondensators nach Anspruch 1, bei dem die erste dielektrische Schicht im wesentlichen aus Si3N4 besteht, gekennzeichnet durch:
  • - Bildung einer Oxidschicht auf der ersten dielektrischen Schicht aus Si3N4 während der Ausbildung einer Oxidschicht auf dem elektrisch leitfähigen Material zur Texturierung der Oberseite des ersten Kondensatoranschlusses, wobei die auf der ersten dielektrischen Schicht aus Si3N4 gebildete Oxidschicht eine Dicke besitzt, die geringer ist als die Dicke der Oxidschicht, die während dieses Herstellungsschrittes auf dem elektrisch leitfähigen Material ausgebildet wird; und
  • - Ätzen der freiliegenden Oxidschicht auf der ersten dielektischen Schicht aus Si3N4 in einem separaten Schritt, der vor dem Wegätzen der Oxidschicht und der verbliebenen zweiten dielektrischen Schicht von dem ersten Kondensatoran­ schluß erfolgt.
12. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß zur Ätzung der Oxidschicht auf der ersten dielektrischen Schicht aus Si3N4 eine Naßätz­ technik verwendet wird.
13. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß zur Ätzung der Oxidschicht auf der ersten dielektrischen Schicht aus Si3N4 eine Naßätz­ technik unter Verwendung einer HF-Lösung ein­ gesetzt wird.
14. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß die zweite dielektrische Schicht im we­ sentlichen aue verdichtetem Tetraethylorthosi­ likat besteht.
15. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß die zweite dielektrische Schicht im we­ sentlichen aus verdichtetem Tetraethylorthosi­ likat besteht, und daß es sich bei dem elek­ trisch leitfähigen Material durchweg um leit­ fähig dotiertes Polysilizium handelt.
16. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß ein Paar elektrisch leitfähiger Zwischen­ verbindungsleitungen auf dem Wafer ausgebildet wird, wobei die beiden Zwischenverbindungslei­ tungen in einem definierten Abstand voneinan­ der getrennt angeordnet werden, und daß die erste und die zweite dielektrische Schicht eine kombinierte Dicke besitzen, die geringer ist als der definierte Abstand.
17. Verfahren zur Bildung eines Kondensators nach Anspruch 11, dadurch gekennzeichnet, daß die Ätzung der ersten dielektrischen Schicht mit einer H3PO4-Lösung bei einer Tem­ peratur von mehr als 130°C ausgeführt wird.
18. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß eine Oxidschicht auf dem Bodenbereich des wegstehenden ersten Kondensatoranschlusses zur Texturierung dieses Bodenbereichs ausgebildet wird, und daß anschließend die auf dem Boden­ bereich ausgebildete Oxidschicht weggeätzt wird, bevor eine dritte dielektrische Schicht über dem freiliegenden und geätzten wegstehen­ den ersten Kondensatoranschluß gebildet wird.
19. Verfahren zur Bildung eines Kondensators nach Anspruch 18, dadurch gekennzeichnet, daß das Wegätzen der Oxidschicht vor der Aus­ bildung der dritten dielektrischen Schicht unter Verwendung einer Naßätztechnik ausge­ führt wird.
20. Verfahren zur Bildung eines Kondensators nach Anspruch 18, dadurch gekennzeichnet, daß die erste dielektrische Schicht im wesent­ lichen aus Si3N4 besteht, und daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht.
21. Verfahren zur Bildung eines Kondensators nach Anspruch 18, dadurch gekennzeichnet,
daß die erste dielektrische Schicht im wesent­ lichen aus Si3N4 besteht, daß die zweite dielektrische Schicht im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht,
und daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Poly­ silizium handelt.
22. Verfahren zur Bildung eines Kondensators nach Anspruch 1, bei dem die erste dielektrische Schicht im wesentlichen aus Si3N4 besteht, gekennzeichnet durch
  • - Bildung einer Oxidschicht auf der ersten dielektrischen Schicht aus Si3N4 während der Bildung einer Oxidschicht auf dem elektrisch leitfähigen Material zur Tex­ turierung der Oberseite des ersten Kon­ densatoranschlusses, wobei die auf der ersten dielektrischen Schicht aus Si3N4 gebildete Oxidschicht eine Dicke auf­ weist, die geringer ist als die Dicke der dabei auf dem elektrisch leitfähigen Material gebildeten Oxidschicht;
  • - Ätzen der freiliegenden Oxidschicht auf der ersten dielektrischen Schicht aus Si3N4 in einem separaten Schritt, der vor dem Wegätzen der Oxidschicht und der verbliebenen zweiten dielektrischen Schicht von dem ersten Kondensatoran­ schluß erfolgt; und
  • - Bildung einer Oxidschicht auf dem Boden­ bereich des wegstehenden ersten Kondensa­ toranschlusses zur Texturierung dieses Bodenbereichs und anschließend erfolgen­ des Wegätzen der auf dem Bodenbereich ausgebildeten Oxidschicht vor der Ausbil­ dung einer dritten dielektrischen Schicht über dem freiliegenden und geätzten wegstehenden ersten Kondensatoranschluß.
23. Verfahren zur Bildung eines Kondensators nach Anspruch 22, dadurch gekennzeichnet, daß die zweite dielektrische Schicht im we­ sentlichen aus verdichtetem Tetraethylorthosi­ likat besteht.
24. Verfahren zur Bildung eines Kondensators nach Anspruch 22, dadurch gekennzeichnet, daß die zweite dielektrische Schicht im we­ sentlichen aus verdichtetem Tetraethylorthosi­ likat besteht, und daß es sich bei dem elektrisch leitfähigen Material durchweg um leitfähig dotiertes Polysilizium handelt.
25. Verfahren zur Bildung eines Kondensators nach Anspruch 22, dadurch gekennzeichnet, daß ein Paar elektrisch leitfähiger Zwischen­ verbindungsleitungen auf dem Wafer gebildet wird, wobei die beiden Zwischenverbindungslei­ tungen in einem definierten Abstand voneinander beabstandet angeordnet werden, und daß die erste und die zweite dielektrische Schicht eine kombinierte Dicke besitzen, die geringer ist als der definierte Abstand.
26. Verfahren zur Bildung geschichteter Zellen- Speicherkondensatoren auf einem Halbleiter- Wafer mit einer Anordnung von Random-Access- Speicherzellen, gekennzeichnet durch die Abfolge der folgenden Schritte:
  • - Bildung von Ziffernleitungen auf dem Wafer, wobei die Ziffernleitungen seit­ liche Bereiche und einen oberen Bereich aufweisen und von benachbarten Ziffern­ leitungen jeweils in einem definierten Abstand angeordnet sind;
  • - elektrisches Isolieren im wesentlichen der seitlichen Bereiche und des oberen Bereichs der Ziffernleitungen durch Aus­ bilden einer oder mehrerer elektrisch isolierender Oxidschichten um die seit­ lichen Bereiche und den oberen Bereich der Ziffernleitungen;
  • - Bildung einer Schicht aus Si3N4 über dem Wafer auf den im wesentlichen isolierten Ziffernleitungen;
  • - Bilden einer Schicht aus verdichtetem Tetraethylorthosilikat über dem Wafer auf der Schicht aus Si3N4, wobei die Schicht aus verdichtetem Tetraethylrothosilikat eine langsamere Ätzrate als die Schicht aus Si3N4 besitzt und die Schicht aus verdichtetem Tetraethylorthosilikat und die Schicht aus Si3N4 eine kombinierte Dicke besitzen, die geringer ist als der definierte Abstand zwischen benachbarten Ziffernleitungen;
  • - selektives Ätzen von Kontaktöffnungen durch die Si3N4-Schicht und die Schicht aus verdichtetem Tetraethylorthosilikat hindurch zur Ausrichtung mit selektiven aktiven Bereichen von MOS-Transistoren auf dem Wafer;
  • - Aufbringen elektrisch leitfähig dotierten Polysiliziums auf dem Wafer, wobei das dotierte Polysilizium an den aktiven Bereichen der MOS-Transistoren innerhalb der Kontaktöffnungen angreift;
  • - selektives Ätzen des aufgebrachten do­ tierten Polysiliziums und des verdichte­ ten Tetraethylorthosilikats hinunter bis zu der Schicht aus Si3N4 zum Beginn der Bildung erster Anschlüsse der Kondensato­ ren, wobei sich die ersten Kondensator­ anschlüsse zwischen benachbarten Paaren von Ziffernleitungen oben über beide Ziffernleitungen hinauserstrecken;
  • - Bilden von Oxidschichten auf der Schicht aus dotiertem Polysilizium und der Schicht aus Si3N4, wobei die Oxidschich­ ten eine langsamere Ätzrate als die Schicht aus Si3N4 aufweisen;
  • - Wegätzen der freiliegenden Oxidschicht auf der Si3N4-Schicht;
  • - Ätzen der Si3N4-Schicht derart, daß die ersten Kondensatoranschlüsse über jeweils benachbarte Paare von Ziffernleitungen oben hinausragen und ein Bodenbereich sowie die Oberseite und die seitlichen Bereiche der ersten Kondensatoranschlüsse oberhalb der jeweiligen benachbarten Paare von Ziffernleitungen freiliegen;
  • - Wegätzen der Oxidschicht und der Si3N4- Schicht von dem dotierten Polysilizium der wegstehenden ersten Kondensator­ anschlüsse zur wirksamen Texturierung des Oberseitenbereichs der ersten Kondensa­ toranschlüsse;
  • - Bilden einer Oxidschicht an dem Bodenbe­ reich der wegstehenden ersten Kondensa­ toranschlüsse und anschließend erfolgen­ des Wegätzen der Oxidschicht von den ersten Kondensatoranschlüssen zur wirksa­ men Texturierung des Bodenbereichs der ersten Kondensatoranschlüsse;
  • - Bilden einer dielektrischen Schicht aus Si3N4 über den freiliegenden Oberseiten- Boden- und seitlichen Bereichen der freiliegenden und geätzten wegstehenden ersten Kondensatoranschlüsse;
  • - Aufbringen von elektrisch leitfähigem dotierten Polysilizium auf die Schicht aus Si3N4; und
  • - Ätzen der dotierten Polysiliziumschicht zur Bildung eines zweiten Kondensator­ anschlusses.
27. Verfahren zur Bildung eines Kondensators auf einem Halbleiter-Wafer, gekennzeichnet durch folgende Schritte:
  • - Bildung eines elektrisch leitfähigen Elements auf dem Wafer, wobei das Element einen oberen Bereich aufweist;
  • - elektrisches Isolieren wenigstens eines Teils des oberen Bereichs des Elements durch Ausbildung einer oder mehrerer elektrisch isolierender Schichten wenig­ stens über einem Teil des oberen Bereichs;
  • - Bildung einer ersten dielektrischen Schicht über dem Wafer auf dem oberen Bereich des Elements, wobei die erste dielektrische Schicht eine erste Ätzrate aufweist;
  • - Bildung einer zweiten dielektrischen Schicht über dem Wafer auf der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht eine zweite Ätzrate besitzt, die langsamer als die erste Ätzrate ist;
  • - selektives Ätzen von Kontaktöffnungen durch die erste und die zweite dielektri­ sche Schicht hindurch zur Ausrichtung mit selektiven aktiven Bereichen auf dem Wafer;
  • - Aufbringen eines elektrisch leitfähigen Materials auf dem Wafer, wobei das elek­ trisch leitfähige Material an den aktiven Bereichen innerhalb der Kontaktöffnungen angreift;
  • - selektives Ätzen des aufgebrachten elek­ trisch leitfähigen Materials und der zweiten dielektrischen Schicht hinunter bis zu der ersten dielektrischen Schicht zum Beginn der Bildung eines ersten Anschlusses eines Kondensators, wobei sich der erste Kondensatoranschluß oben über das Element hinauserstreckt;
  • - Bilden einer Oxidschicht auf dem elek­ trisch leitfähigen Material zur Ermögli­ chung einer Texturierung der Oberseite des ersten Kondensatoranschlusses zur Erhöhung der Kapazität, wobei die Oxidschicht eine Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
  • - Ätzen der ersten dielektrischen Schicht derart, daß der erste Kondensatoranschluß oben über das Element hinausragt und der Boden sowie die Oberseite und die seit­ lichen Bereiche des ersten Kondensator­ anschlusses oberhalb des Elements frei­ liegen;
  • - Wegätzen der Oxidschicht und der verbliebenen zweiten dielektrischen Schicht von dem wegstehenden ersten Kondensatoranschluß;
  • - Bilden einer dritten dielektrischen Schicht über den freiliegenden Obersei­ ten-, Boden- und seitlichen Bereichen des freiliegenden und geätzten wegstehenden ersten Kondensatoranschlusses; und
  • - Aufbringen eines elektrisch leitfähigen Materials auf der dritten dielektrischen Schicht zur Bildung eines zweiten Konden­ satoranschlusses.
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