JPH0795586B2 - 改善されたスタック型コンデンサの形成方法 - Google Patents
改善されたスタック型コンデンサの形成方法Info
- Publication number
- JPH0795586B2 JPH0795586B2 JP3291638A JP29163891A JPH0795586B2 JP H0795586 B2 JPH0795586 B2 JP H0795586B2 JP 3291638 A JP3291638 A JP 3291638A JP 29163891 A JP29163891 A JP 29163891A JP H0795586 B2 JPH0795586 B2 JP H0795586B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- dielectric layer
- capacitor
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 115
- 238000000034 method Methods 0.000 title claims description 56
- 230000015572 biosynthetic process Effects 0.000 title claims description 8
- 238000005530 etching Methods 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000003672 processing method Methods 0.000 description 24
- 239000000758 substrate Substances 0.000 description 23
- 210000004027 cell Anatomy 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般に三次元スタック型
コンデンサ及びその製造方法に関する。
コンデンサ及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭが記憶セル密度を増大するにつ
れ、セル面積が減少しても尚十分に高いストレージキャ
パシタンスを維持する課題が継続して存在する。セル密
度を増加させる主な方法はセル構造技術による。このよ
うな技術には、トレンチ型或いはスタック型コンデンサ
のような三次元セルコンデンサがある。
れ、セル面積が減少しても尚十分に高いストレージキャ
パシタンスを維持する課題が継続して存在する。セル密
度を増加させる主な方法はセル構造技術による。このよ
うな技術には、トレンチ型或いはスタック型コンデンサ
のような三次元セルコンデンサがある。
【０００３】従来のスタック型コンデンサでは、記憶セ
ルの関連するＭＯＳトランジスタの活性デバイス域の直
上に電気的に接続してコンデンサを形成する。代表的に
は、コンデンサのストレージポリシリコンノードの上表
面しかコンデンサとして使用していない。しかしなが
ら、一コンデンサ端子の裏面を電荷の蓄積に用いる構成
についても幾つかの試みが為された。このような構成
は、例えば、エマ（T,Ema)等、「１６Ｍ ＤＲＡＭ用の
三次元積重ねコンデンサセル（3-Dimentional Stacked
Capacitor Cell For 16M And 64M DRAMS）」IEDM Tech.
Digest第592‐595頁、1988年及び井上（S.Inoue)等、
「６４ＭビットＤＲＡＭ用のスプレッドスタックドコン
デンサ(ＳＳＣ)セル（A Spread Stacked Capacitor (SS
C) Cell For 64MBIT DRAMS）」IEDM Tech.Digest第31‐
34頁、1989年に示されている。
ルの関連するＭＯＳトランジスタの活性デバイス域の直
上に電気的に接続してコンデンサを形成する。代表的に
は、コンデンサのストレージポリシリコンノードの上表
面しかコンデンサとして使用していない。しかしなが
ら、一コンデンサ端子の裏面を電荷の蓄積に用いる構成
についても幾つかの試みが為された。このような構成
は、例えば、エマ（T,Ema)等、「１６Ｍ ＤＲＡＭ用の
三次元積重ねコンデンサセル（3-Dimentional Stacked
Capacitor Cell For 16M And 64M DRAMS）」IEDM Tech.
Digest第592‐595頁、1988年及び井上（S.Inoue)等、
「６４ＭビットＤＲＡＭ用のスプレッドスタックドコン
デンサ(ＳＳＣ)セル（A Spread Stacked Capacitor (SS
C) Cell For 64MBIT DRAMS）」IEDM Tech.Digest第31‐
34頁、1989年に示されている。
【０００４】エマ等の論文は１６及び６４メガビットＤ
ＲＡＭ用の構成を開示している。この論文の図１及び１
１は、複数のフィンをもち両面を蓄積キャパシタンスに
用いる垂直に立ち上がった構成を図示している。井上等
の論文は、三次元スタック型コンデンサ構成に水平域の
スプレッドを使用している。両法共、三次元スタック型
セルコンデンサの形成には従来技術よりも処理工程を著
しく追加するものであり、接触配列には厳密な公差を設
ける必要がある。
ＲＡＭ用の構成を開示している。この論文の図１及び１
１は、複数のフィンをもち両面を蓄積キャパシタンスに
用いる垂直に立ち上がった構成を図示している。井上等
の論文は、三次元スタック型コンデンサ構成に水平域の
スプレッドを使用している。両法共、三次元スタック型
セルコンデンサの形成には従来技術よりも処理工程を著
しく追加するものであり、接触配列には厳密な公差を設
ける必要がある。
【０００５】
【発明が解決しようとする課題】上記及びその他の方法
を三次元スタック型コンデンサのノード又は端子の対向
する側又は面の使用を可能にするように改善することが
望まれている。
を三次元スタック型コンデンサのノード又は端子の対向
する側又は面の使用を可能にするように改善することが
望まれている。
【０００６】
【課題を解決するための手段】本発明の好適実施態様を
付属図面を引用して説明する。
付属図面を引用して説明する。
【０００７】図１は、本発明の方法にて製造される半導
体チップの部分的上面図である。
体チップの部分的上面図である。
【０００８】図２−１３は、本発明の方法の一特定工程
で本発明にて処理される半導体ウェハーの一部の左対及
び右対の各断面図である。図２−１３の各左部分は、プ
ロセス全体を通して図１のＡ−Ａ線で切断した図であ
り、図２−１３の右部分は図１の何れかのＢ−Ｂ線で切
断した断面図である。
で本発明にて処理される半導体ウェハーの一部の左対及
び右対の各断面図である。図２−１３の各左部分は、プ
ロセス全体を通して図１のＡ−Ａ線で切断した図であ
り、図２−１３の右部分は図１の何れかのＢ−Ｂ線で切
断した断面図である。
【０００９】更に詳しく述べると、図２は未発明の処理
方法の一処理工程における前述の断面図である。
方法の一処理工程における前述の断面図である。
【００１０】図３は、本発明の処理方法を用いる図２に
示した工程に続く処理工程での基板ウェハーの断面図で
ある。図４は本発明の処理方法を用いる図３に示した工
程に続く処理工程での基板ウェハーの断面図である。
示した工程に続く処理工程での基板ウェハーの断面図で
ある。図４は本発明の処理方法を用いる図３に示した工
程に続く処理工程での基板ウェハーの断面図である。
【００１１】図５は、本発明の処理方法を用いる図４に
示した工程に続く処理工程での基板ウェハーの断面図で
ある。
示した工程に続く処理工程での基板ウェハーの断面図で
ある。
【００１２】図６は、本発明の処理方法を用いる図５に
示した工程に続く処理工程での基板ウェハーの断面図で
ある。 図７は、本発明の処理方法を用いる
図６に示した工程に続く処理工程での基板ウェハーの断
面図である。
示した工程に続く処理工程での基板ウェハーの断面図で
ある。 図７は、本発明の処理方法を用いる
図６に示した工程に続く処理工程での基板ウェハーの断
面図である。
【００１３】図８は、本発明の処理方法を用いる図７に
示した工程に続く処理工程での基板ウェハーの断面図で
ある。
示した工程に続く処理工程での基板ウェハーの断面図で
ある。
【００１４】図９は、本発明の処理方法を用いる図８に
示した工程に続く処理工程での基板ウェハーの断面図で
ある。
示した工程に続く処理工程での基板ウェハーの断面図で
ある。
【００１５】図１０は、本発明の処理方法を用いる図９
に示した工程に続く処理工程での基板ウェハーの断面図
である。
に示した工程に続く処理工程での基板ウェハーの断面図
である。
【００１６】図１１は、本発明の処理方法を用いる図１
０に示した工程に続く処理工程での基板ウェハーの断面
図である。
０に示した工程に続く処理工程での基板ウェハーの断面
図である。
【００１７】図１２は、本発明の処理方法を用いる図１
１に示した工程に続く処理工程での基板ウェハーの断面
図である。
１に示した工程に続く処理工程での基板ウェハーの断面
図である。
【００１８】図１３は、本発明の処理方法を用いる図１
２に示した工程に続く処理工程での基板ウェハーの断面
図である。
２に示した工程に続く処理工程での基板ウェハーの断面
図である。
【００１９】本発明の一特徴に従い、半導体ウェハー上
にコンデンサーを形成する方法は下記の諸工程からな
る：側部及び頂部を有する電気伝導性の相互接続線をウ
ェハー上に形成する工程;相互接続線の側部及び頂部の
周囲に一以上の電気絶縁層を形成することにより相互接
続線の実質的な側部及び頂部を電気的に分離する工程；
ウェハー全域の実質的に絶縁された相互接続線上に第一
誘電層を形成する工程、但し該第一誘電層は第一エッチ
ング速度を有する；ウェハー全域の第一誘電層上に第二
誘電層を形成する工程、但し該第二誘電層は第一エッチ
ング速度より遅い第二エッチング速度を有する；ウェハ
ー上の選択的な活性域と並ぶよう第一及び第二誘電層を
貫く接触開口部を選択的にエッチングする工程；ウェハ
ー上に電気伝導性材料を施す工程、但し該電気伝導性材
料は接触開口部内の活性域とかみ合う；施された電気伝
導性材料及び第二誘電層を第一誘電層まで選択的にエッ
チングして、相互接続線上に立ち上がる第一端子の形成
を開始する工程；第一コンデンサ端子の頂部をテクスチ
ャー化してキャパシタンスを増大させ得る酸化物層を電
気伝導性材料上に形成する工程、但し該酸化物層は第一
エッチング速度より遅いエッチング速度を有する；第一
誘電層をエッチングして第一コンデンサ端子を相互接続
線上に突出させ、第一コンデンサ端子の底部並びに頂部
及び側部を相互接続線上に露出させる工程；酸化物層及
び残りの第二誘電層を突出する第一コンデンサ端子から
エッチング除去する工程；露出されエッチングされた突
出する第一コンデンサ端子の露出された頂部、底部及び
側部上に第三誘電層を形成する工程；第三誘電層上に電
気伝導性材料を施してコンデンサの第二端子を形成する
工程である。
にコンデンサーを形成する方法は下記の諸工程からな
る：側部及び頂部を有する電気伝導性の相互接続線をウ
ェハー上に形成する工程;相互接続線の側部及び頂部の
周囲に一以上の電気絶縁層を形成することにより相互接
続線の実質的な側部及び頂部を電気的に分離する工程；
ウェハー全域の実質的に絶縁された相互接続線上に第一
誘電層を形成する工程、但し該第一誘電層は第一エッチ
ング速度を有する；ウェハー全域の第一誘電層上に第二
誘電層を形成する工程、但し該第二誘電層は第一エッチ
ング速度より遅い第二エッチング速度を有する；ウェハ
ー上の選択的な活性域と並ぶよう第一及び第二誘電層を
貫く接触開口部を選択的にエッチングする工程；ウェハ
ー上に電気伝導性材料を施す工程、但し該電気伝導性材
料は接触開口部内の活性域とかみ合う；施された電気伝
導性材料及び第二誘電層を第一誘電層まで選択的にエッ
チングして、相互接続線上に立ち上がる第一端子の形成
を開始する工程；第一コンデンサ端子の頂部をテクスチ
ャー化してキャパシタンスを増大させ得る酸化物層を電
気伝導性材料上に形成する工程、但し該酸化物層は第一
エッチング速度より遅いエッチング速度を有する；第一
誘電層をエッチングして第一コンデンサ端子を相互接続
線上に突出させ、第一コンデンサ端子の底部並びに頂部
及び側部を相互接続線上に露出させる工程；酸化物層及
び残りの第二誘電層を突出する第一コンデンサ端子から
エッチング除去する工程；露出されエッチングされた突
出する第一コンデンサ端子の露出された頂部、底部及び
側部上に第三誘電層を形成する工程；第三誘電層上に電
気伝導性材料を施してコンデンサの第二端子を形成する
工程である。
【００２０】諸図に関して更に詳しく説明する。図１は
ＤＲＡＭアレイの一部の上面図である。一連のビット線
又はデジット線１２ａ、１２ｂ、１２ｃ及びワード線１
４ａ、１４ｂ、１４ｃからなるウェハー片１０を示して
いる。およそＺ字形状の囲んだ域１６は、トランジスタ
対間の共通活性ドレン域を示し、接触部１８によりビッ
ト線１２ｂに接続する。ウェーハー片１０には一対のコ
ンデンサー２０もあって埋め込み接触部２２を介して活
性域６に電気接続している。
ＤＲＡＭアレイの一部の上面図である。一連のビット線
又はデジット線１２ａ、１２ｂ、１２ｃ及びワード線１
４ａ、１４ｂ、１４ｃからなるウェハー片１０を示して
いる。およそＺ字形状の囲んだ域１６は、トランジスタ
対間の共通活性ドレン域を示し、接触部１８によりビッ
ト線１２ｂに接続する。ウェーハー片１０には一対のコ
ンデンサー２０もあって埋め込み接触部２２を介して活
性域６に電気接続している。
【００２１】このような構成物の製造につき、先ず図２
を引用して説明する。先ず、電気伝導性の相互接続ビッ
ト線又はデジット線１２ａ及び１２ｂを形成する。線１
２ａ及び１２ｂは、夫々、従来のサンドイッチ構成すな
わちドーピングされたポリシリコン部２４及びポリシリ
コンよりも伝導度が高い材料たとえばＷＳｉxからなる
上層域２６を有するものとして図示する。より伝導性の
部分２６の頂部は酸化物の電気絶縁層２８で被覆され
る。デジット線１２ａ、１２ｂの側部の周囲には絶縁性
の酸化物スペーサ３０を形成する。デジット線１２ａ、
１２ｂの構成は従来の何れの構成であってもよく、本発
明の一部を構成するものではない。
を引用して説明する。先ず、電気伝導性の相互接続ビッ
ト線又はデジット線１２ａ及び１２ｂを形成する。線１
２ａ及び１２ｂは、夫々、従来のサンドイッチ構成すな
わちドーピングされたポリシリコン部２４及びポリシリ
コンよりも伝導度が高い材料たとえばＷＳｉxからなる
上層域２６を有するものとして図示する。より伝導性の
部分２６の頂部は酸化物の電気絶縁層２８で被覆され
る。デジット線１２ａ、１２ｂの側部の周囲には絶縁性
の酸化物スペーサ３０を形成する。デジット線１２ａ、
１２ｂの構成は従来の何れの構成であってもよく、本発
明の一部を構成するものではない。
【００２２】ビット線１２ａ、１２ｂの形成後、絶縁ビ
ット線に１２ａ、１２ｂ上のウェハー全体に第一誘電層
３２を形成する。第一誘電層３２は或る既知の特定エッ
チング速度を有していなければならない。その理由は後
の説明で明らかになる。第一誘電層としての好適な材料
の一例はＳｉ3Ｎ4である。この第一誘電層は公知の低圧
化学蒸着法（ＬＰＣＶＤ）により施すことができる。
ット線に１２ａ、１２ｂ上のウェハー全体に第一誘電層
３２を形成する。第一誘電層３２は或る既知の特定エッ
チング速度を有していなければならない。その理由は後
の説明で明らかになる。第一誘電層としての好適な材料
の一例はＳｉ3Ｎ4である。この第一誘電層は公知の低圧
化学蒸着法（ＬＰＣＶＤ）により施すことができる。
【００２３】図３では、ウェハー全域の第一誘電層３２
上に第二誘電層３４を形成する。第二誘電層３４は、第
一誘電材料の第一エッチング速度よりも遅い第二エッチ
ング速度を有する材料の層でなければならない。この理
由も後の説明から明らかになる。好適誘電材料の一例は
テトラエチルオルトシリケート（ＴＥＯＳ）なる酸化ケ
イ素の一形態であり、これはＬＰＣＶＤ法で650乃至750
℃にてテトラエトキシシラン、Ｓi(ＯＣ2Ｈ5)4を分解す
る公知技術により被着可能である。施されたＴＥＯＳ
は、例えば900℃に約5分間加熱するなどして高密度化
し、エッチング速度が第一誘電層のエッチング速度より
も著しく遅いＴＥＯＳ層にしなければならない。第一誘
電層の厚みは、代表的には、第二誘電層の厚みより大で
ある。第一誘電層の代表的厚みは約1000オングストロー
ムであるが、第二誘電層の代表的厚みは約700オングス
トロームである。第一層３２の厚みは、ビット線１２ａ
及び１２ｂの絶縁性酸化物部２８上に形成されるコンデ
ンサノードを十分に隔てるものでなければならない。こ
の理由も後の説明から明らかになる。第一誘電層と第二
誘電層との合計厚みは、隣接するデジット線間の定まっ
た距離よりも小さくなければならない。
上に第二誘電層３４を形成する。第二誘電層３４は、第
一誘電材料の第一エッチング速度よりも遅い第二エッチ
ング速度を有する材料の層でなければならない。この理
由も後の説明から明らかになる。好適誘電材料の一例は
テトラエチルオルトシリケート（ＴＥＯＳ）なる酸化ケ
イ素の一形態であり、これはＬＰＣＶＤ法で650乃至750
℃にてテトラエトキシシラン、Ｓi(ＯＣ2Ｈ5)4を分解す
る公知技術により被着可能である。施されたＴＥＯＳ
は、例えば900℃に約5分間加熱するなどして高密度化
し、エッチング速度が第一誘電層のエッチング速度より
も著しく遅いＴＥＯＳ層にしなければならない。第一誘
電層の厚みは、代表的には、第二誘電層の厚みより大で
ある。第一誘電層の代表的厚みは約1000オングストロー
ムであるが、第二誘電層の代表的厚みは約700オングス
トロームである。第一層３２の厚みは、ビット線１２ａ
及び１２ｂの絶縁性酸化物部２８上に形成されるコンデ
ンサノードを十分に隔てるものでなければならない。こ
の理由も後の説明から明らかになる。第一誘電層と第二
誘電層との合計厚みは、隣接するデジット線間の定まっ
た距離よりも小さくなければならない。
【００２４】図４では、ホトレジスト３６の層を施して
選択露光した後エッチングし、第一及び第二誘電層３
２、３４を夫々貫通する接触開口部３８を設け、ウェハ
ー上の選択的活性域１６と並べる。接触開口部３８は、
図１に示す埋め込み接触部２２を形成するため使用され
る。（図２及び３の参照番号の一部分を簡明のため図４
以下で省いている。）図５では、ホトレジスト層を剥ぎ
取ってその後ウェハー上に電気伝導性材料を施し、接触
開口部３８を効果的に満たすと共に内部の活性域と接触
乃至その他の方法でかみ合わせる。層４０の好適材料は
ドーピングされて伝導性にされたポリシリコンである。
層４０は最終的にはセルコンデンサの第一端子を形成す
るのに用いられる。
選択露光した後エッチングし、第一及び第二誘電層３
２、３４を夫々貫通する接触開口部３８を設け、ウェハ
ー上の選択的活性域１６と並べる。接触開口部３８は、
図１に示す埋め込み接触部２２を形成するため使用され
る。（図２及び３の参照番号の一部分を簡明のため図４
以下で省いている。）図５では、ホトレジスト層を剥ぎ
取ってその後ウェハー上に電気伝導性材料を施し、接触
開口部３８を効果的に満たすと共に内部の活性域と接触
乃至その他の方法でかみ合わせる。層４０の好適材料は
ドーピングされて伝導性にされたポリシリコンである。
層４０は最終的にはセルコンデンサの第一端子を形成す
るのに用いられる。
【００２５】図６では、電気伝導性層４０をホトレジス
トでパターン化し、第二誘電層３４の露出部分と共に選
択的にエッチングする。このエッチングは第一誘電層３
２の上面の点で停止する。これは、セルコンデンサの第
一端子４２の形成開始に資する。第一コンデンサ端子４
２は、図に示すように、隣接するデジット線１２ａと１
２ｂとの間から立ち上がり、これらのデジット線上に伸
びる。
トでパターン化し、第二誘電層３４の露出部分と共に選
択的にエッチングする。このエッチングは第一誘電層３
２の上面の点で停止する。これは、セルコンデンサの第
一端子４２の形成開始に資する。第一コンデンサ端子４
２は、図に示すように、隣接するデジット線１２ａと１
２ｂとの間から立ち上がり、これらのデジット線上に伸
びる。
【００２６】図７では、エッチング保護のためコンデン
サ第一端子４２上に酸化物の層４４を形成する。この理
由も後の説明から明らかになる。酸化層４４の形成は、
次に説明するように、第一コンデンサ端子４２の頂部を
テクスチャー化して露出される表面積を最大にし、それ
によりキャパシタンスを増加させることにも役立つ。形
成された酸化物層４４のエッチング速度は、第一誘電層
３２の材料の第一エッチング速度よりも著しく遅い。酸
化物層４４の形成の間、代表的には露出された第一誘電
層３２上にも酸化物層４６が自然に形成される。しかし
ながら、第一誘電層３２上の酸化物層４６の厚みは、第
一コンデンサ端子４２上の酸化物層４４の厚みよりもは
るかに薄い。例えば、酸化物層４４の好適厚みは500乃
至700オングストロームであるが、第一誘電層３２上に
は代表的には約20オングストロームの酸化物４６しか形
成されない。図に示すように、第一コンデンサ端子４２
の対向する側端周囲にも酸化物が形成される。
サ第一端子４２上に酸化物の層４４を形成する。この理
由も後の説明から明らかになる。酸化層４４の形成は、
次に説明するように、第一コンデンサ端子４２の頂部を
テクスチャー化して露出される表面積を最大にし、それ
によりキャパシタンスを増加させることにも役立つ。形
成された酸化物層４４のエッチング速度は、第一誘電層
３２の材料の第一エッチング速度よりも著しく遅い。酸
化物層４４の形成の間、代表的には露出された第一誘電
層３２上にも酸化物層４６が自然に形成される。しかし
ながら、第一誘電層３２上の酸化物層４６の厚みは、第
一コンデンサ端子４２上の酸化物層４４の厚みよりもは
るかに薄い。例えば、酸化物層４４の好適厚みは500乃
至700オングストロームであるが、第一誘電層３２上に
は代表的には約20オングストロームの酸化物４６しか形
成されない。図に示すように、第一コンデンサ端子４２
の対向する側端周囲にも酸化物が形成される。
【００２７】図８では、例えばＨＦ溶液中での急速酸化
物浸漬(quick oxide dip)により薄い酸化物層４６を湿
式エッチングする。溶液の一例はＨＦ 1容量部に対して
水100容量部の溶液であり、層４６のエッチングは約22
℃に保持された溶液温度で 2分間にわたって行なわれ
る。別法として、例えば、49(容量)％ＨＦ溶液にＮＨ4
Ｆを容積比で7乃至1加えた湿式緩衝酸化物エッチング液
(wet buffered oxide etchant)を使用することもでき
る。後者のエッチング速度ははるかに速く、約22℃の溶
液温度だと約5秒間である。この目的は、第一誘電層３
２上に形成された酸化物層を除去することである。
物浸漬(quick oxide dip)により薄い酸化物層４６を湿
式エッチングする。溶液の一例はＨＦ 1容量部に対して
水100容量部の溶液であり、層４６のエッチングは約22
℃に保持された溶液温度で 2分間にわたって行なわれ
る。別法として、例えば、49(容量)％ＨＦ溶液にＮＨ4
Ｆを容積比で7乃至1加えた湿式緩衝酸化物エッチング液
(wet buffered oxide etchant)を使用することもでき
る。後者のエッチング速度ははるかに速く、約22℃の溶
液温度だと約5秒間である。この目的は、第一誘電層３
２上に形成された酸化物層を除去することである。
【００２８】次の図９では、第一誘電層３２を実質的に
エッチング除去し、隣接するデジット線１２ａ、１２ｂ
上に第一コンデンサ端子４２を突出させる。このため、
図に示すように、第一コンデンサ端子の底部（層３４を
経て）並びに頂部（層４４を経て）及び側部がデジット
線上で露出する。第一及び第二誘電層３２、３４のエッ
チング速度がそれぞれ異なる理由が明らかになったであ
ろう。
エッチング除去し、隣接するデジット線１２ａ、１２ｂ
上に第一コンデンサ端子４２を突出させる。このため、
図に示すように、第一コンデンサ端子の底部（層３４を
経て）並びに頂部（層４４を経て）及び側部がデジット
線上で露出する。第一及び第二誘電層３２、３４のエッ
チング速度がそれぞれ異なる理由が明らかになったであ
ろう。
【００２９】図９に示したように、第一コンデンサ端子
４２の下部は、第一誘電層３２のエッチングの間は、第
二誘電材料３４により保護されたままである。第一コン
デンサ端子４２の側部及び上部は、第一誘電層３２のエ
ッチングの間は、形成された酸化物層４４により保護さ
れる。層４４と第二誘電層３４は、第一誘電層３２のエ
ッチングの間、第一コンデンサ端子４２のポリシリコン
がエッチングされて第一コンデンサ端子４２の下部を露
出しないよう少くとも部分的に保護する。従って、この
ように機能するためには、層４４及び３４の材料は第一
層３２のそれよりも遅いエッチング速度をもつ必要があ
るのである。Ｓｉ3Ｎ4第一誘電層３２のエッチング工程
は、例えば、Ｈ3ＰＯ4溶液を用いて１３０℃を越える温
度で行なわれる。図１０では、通常技術を用いて酸化物
層４４及び残りの第二層３４を突出する第一コンデンサ
例えば４２の周囲からエッチング除去し、端子４２の電
気伝導性材料を露出させる。第一コンデンサ端子４２の
頂部及び側部の周囲に層４４を形成した後除去すると、
表面がテクスチャー化すなわち粗化される。これは、表
面積を増大させてキャパシタンスを増やす当該技術分野
で公知の方法である。下層３４を除去しても第一コンデ
ンサ端子４２の下部はテクスチャー化されない。コンデ
ンサ端子４２の形成のため施されたポリシリコンが第二
層３４の形成後にできたからである。図１０に示した構
成に誘電層を施した後、ポリシリコンその他の伝導性材
料を被着させてパターニングし、第一コンデンサ端子４
２の両面を用いるスタック型コンデンサを形成すること
もできる。更に好適な別法は、第一コンデンサ端子４２
の下部をテクスチャー化してキャパシタンスを更に増大
させる工程を次に付加することである。
４２の下部は、第一誘電層３２のエッチングの間は、第
二誘電材料３４により保護されたままである。第一コン
デンサ端子４２の側部及び上部は、第一誘電層３２のエ
ッチングの間は、形成された酸化物層４４により保護さ
れる。層４４と第二誘電層３４は、第一誘電層３２のエ
ッチングの間、第一コンデンサ端子４２のポリシリコン
がエッチングされて第一コンデンサ端子４２の下部を露
出しないよう少くとも部分的に保護する。従って、この
ように機能するためには、層４４及び３４の材料は第一
層３２のそれよりも遅いエッチング速度をもつ必要があ
るのである。Ｓｉ3Ｎ4第一誘電層３２のエッチング工程
は、例えば、Ｈ3ＰＯ4溶液を用いて１３０℃を越える温
度で行なわれる。図１０では、通常技術を用いて酸化物
層４４及び残りの第二層３４を突出する第一コンデンサ
例えば４２の周囲からエッチング除去し、端子４２の電
気伝導性材料を露出させる。第一コンデンサ端子４２の
頂部及び側部の周囲に層４４を形成した後除去すると、
表面がテクスチャー化すなわち粗化される。これは、表
面積を増大させてキャパシタンスを増やす当該技術分野
で公知の方法である。下層３４を除去しても第一コンデ
ンサ端子４２の下部はテクスチャー化されない。コンデ
ンサ端子４２の形成のため施されたポリシリコンが第二
層３４の形成後にできたからである。図１０に示した構
成に誘電層を施した後、ポリシリコンその他の伝導性材
料を被着させてパターニングし、第一コンデンサ端子４
２の両面を用いるスタック型コンデンサを形成すること
もできる。更に好適な別法は、第一コンデンサ端子４２
の下部をテクスチャー化してキャパシタンスを更に増大
させる工程を次に付加することである。
【００３０】この好適方法に関する説明を図１１を引用
しながら行なう。図１１では、突出する第一コンデンサ
端子４２の周囲に酸化物層４６を形成する。図に示すよ
うに、酸化物層４６の形成は、突出する第一コンデンサ
端子４２の残りの露出部分をテクスチャー化する。
しながら行なう。図１１では、突出する第一コンデンサ
端子４２の周囲に酸化物層４６を形成する。図に示すよ
うに、酸化物層４６の形成は、突出する第一コンデンサ
端子４２の残りの露出部分をテクスチャー化する。
【００３１】図１２では、その後に酸化物層４６を第一
コンデンサ端子４２からエッチングを除去して第一コン
デンサ１２の底部を効果的にテクスチャー化する。
コンデンサ端子４２からエッチングを除去して第一コン
デンサ１２の底部を効果的にテクスチャー化する。
【００３２】図１３では、露出されエッチングされた突
出する第一コンデンサ端子４２の露出された頂部、底部
及び側部上に第三誘電層４８例えばＳｉ3Ｎ4を形成す
る。層４８の代表的厚みは約100オングストロームであ
る。次に、ドーピングされたポリシリコン等の電気伝導
性材料を第三誘電層４８上に施して層５０を形成する。
次に、層５０を選択的にパターニング及びエッチングし
て、図１にコンデンサ２０として示したものに対応した
寸法の第二コンデンサを形成する。
出する第一コンデンサ端子４２の露出された頂部、底部
及び側部上に第三誘電層４８例えばＳｉ3Ｎ4を形成す
る。層４８の代表的厚みは約100オングストロームであ
る。次に、ドーピングされたポリシリコン等の電気伝導
性材料を第三誘電層４８上に施して層５０を形成する。
次に、層５０を選択的にパターニング及びエッチングし
て、図１にコンデンサ２０として示したものに対応した
寸法の第二コンデンサを形成する。
【００３３】前述のように第一コンデンサノード４２の
両面をテクスチャー化すると、ポリシリコンノードを一
面しか使わない従来の積重ねセルフコンデンサに比べて
250％ほどのキャパシタンス増をもたらす。以上説明し
た方法は、コンデンサノードの一面のみを使用する従来
の処理に何らのホトマスク工程も追加せず、単に湿式エ
ッチングの二工程と酸化物被覆の二工程を追加するだけ
でこれを達成するものである。
両面をテクスチャー化すると、ポリシリコンノードを一
面しか使わない従来の積重ねセルフコンデンサに比べて
250％ほどのキャパシタンス増をもたらす。以上説明し
た方法は、コンデンサノードの一面のみを使用する従来
の処理に何らのホトマスク工程も追加せず、単に湿式エ
ッチングの二工程と酸化物被覆の二工程を追加するだけ
でこれを達成するものである。
【００３４】主にＤＲＡＭ用に関して開示したが、本発
明の方法がその他の相互接続線上やウェハー上の導電層
上に三次元スタック型コンデンサを形成するために適用
可能なことはことは、当業者の了解するところであろ
う。
明の方法がその他の相互接続線上やウェハー上の導電層
上に三次元スタック型コンデンサを形成するために適用
可能なことはことは、当業者の了解するところであろ
う。
【００３５】法令に従って、本発明を構造上及び方法上
の面で多少とも特定もので説明してきたが、本発明に開
示した手段及び構成は本発明を効果的にする好適形態で
あるので、本発明は図及び説明の特定面に限定されるも
のではない。
の面で多少とも特定もので説明してきたが、本発明に開
示した手段及び構成は本発明を効果的にする好適形態で
あるので、本発明は図及び説明の特定面に限定されるも
のではない。
【図面の簡単な説明】
【図１】本発明の方法により製造される半導体チップの
一部の上面図である。
一部の上面図である。
【図２】本発明の処理方法の一処理工程における基板ウ
ェハーの断面図である。
ェハーの断面図である。
【図３】本発明の処理方法を用いる図２に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図４】本発明の処理方法を用いる図３に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図５】本発明の処理方法を用いる図４に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図６】本発明の処理方法を用いる図５に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図７】本発明の処理方法を用いる図６に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図８】本発明の処理方法を用いる図７に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図９】本発明の処理方法を用いる図８に示した工程に
続く処理工程での基板ウェハーの断面図である。
続く処理工程での基板ウェハーの断面図である。
【図１０】本発明の処理方法を用いる図９に示した工程
に続く処理工程での基板ウェハーの断面図である。
に続く処理工程での基板ウェハーの断面図である。
【図１１】本発明の処理方法を用いる図１０に示した工
程に続く処理工程での基板ウェハーの断面図である。
程に続く処理工程での基板ウェハーの断面図である。
【図１２】本発明の処理方法を用いる図１１に示した工
程に続く処理工程での基板ウェハーの断面図である。
程に続く処理工程での基板ウェハーの断面図である。
【図１３】本発明の処理方法を用いる図１２に示した工
程に続く処理工程での基板ウェハーの断面図である。
程に続く処理工程での基板ウェハーの断面図である。
１０ ウェハー片 １２ａ ビット線又はデジット線 １２ｂ ビット線又はデジット線 １２ｃ ビット線又はデジット線 １４ａ ワード線 １４ｂ ワード線 １４ｃ ワード線 １６ 活性域 １８ 接触部 ２０ コンデンサ ２２ 埋込み接触部 ２４ ドーピングされたポリシリコン部 ２６ 上層域 ２８ 電気絶縁層 ３０ 絶縁性酸化物スペーサ ３２ 第一誘電層 ３４ 第二誘電層 ３６ ホトレジスト ３８ 接触開口部 ４０ 導電ドーピングされたポリシリコン ４２ セルコンデンサの第一端子 ４４ 酸化物層 ４６ 酸化物層 ４８ 第三誘電層 ５０ 電気伝導性材料
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 (72)発明者 ヒャン・チャン アメリカ合衆国アイダホ州83706，ボイス, ジークラー・レーン 3675，ナンバー ３ (72)発明者 ハワード・イー・ローデス アメリカ合衆国アイダホ州83706，ボイス, イースト・リッジフィールド・ドライブ 631 (72)発明者 チャールズ・エイチ・デニソン アメリカ合衆国アイダホ州83709，ボイス, サンダー・マウンテン・ドライブ 7735
Claims (27)
- 【請求項１】側部及び頂部を有する電気伝導性の相互接
続線をウェハー上に形成する工程; 相互接続線の側部及び頂部の周囲に一以上の電気絶縁層
を形成することにより相互接続線の実質的な側部及び頂
部を電気的に絶縁する工程； ウェハー全域の実質的に絶縁された相互接続線上に第一
誘電層を形成する工程、但し該第一誘電層は第一エッチ
ング速度を有する； ウェハー全域の第一誘電層上に第二誘電層を形成する工
程、但し該第二誘電層は第一エッチング速度より遅い第
二エッチング速度を有する； ウェハー上の選択的な活性域と並ぶよう第一及び第二誘
電層を貫く接触開口部を選択的にエッチングする工程； ウェハー上に電気伝導性材料を施す工程、但し該電気伝
導性材料は接触開口部内の活性域とかみ合う； 施された電気伝導性材料及び第二誘電層を第一誘電層ま
で選択的にエッチングして、相互接続線上に立ち上がる
第一端子の形成を開始する工程； 第一コンデンサ端子の頂部をテクスチャー化してキャパ
シタンスを増大させ得る酸化物層を電気伝導性材料上に
形成する工程、但し該酸化物層は第一エッチング速度よ
り遅いエッチング速度を有する； 第一誘電層をエッチングして第一コンデンサ端子を相互
接続線上に突出させ、第一コンデンサ端子の底部並びに
頂部及び側部を相互接続線上に露出させる工程； 酸化物層及び残りの第二誘電層を突出する第一コンデン
サ端子からエッチング除去する工程； 露出されエッチングされた突出する第一コンデンサ端子
の露出された頂部、底部及び側部上に第三誘電層を形成
する工程；及び 第三誘電層上に電気伝導性材料を施してコンデンサの第
二端子を形成する工程を含む半導体ウェハー上にコンデ
ンサを形成する方法。 - 【請求項２】 第一誘電層が本質的にＳｉ3Ｎ4からなる
請求項１のコンデンサを形成する方法。 - 【請求項３】 Ｈ3ＰＯ4溶液を用いて１３０℃を超える
温度で第一誘電層をエッチングする工程を行う請求項２
のコンデンサを形成する方法。 - 【請求項４】 第二誘電層が高密度化されたテトラエチ
ルオルトシリケートから本質的になる請求項１のコンデ
ンサを形成する方法。 - 【請求項５】第一誘電層が本質的にＳｉ3Ｎ4からなり；
かつ、第二誘電層が高密度化されたテトラエチルオルト
シリケートから本質的になる請求項１のコンデンサを形
成する方法。 - 【請求項６】第一誘電層が本質的にＳｉ3Ｎ4からなり； 第二誘電層が高密度化されたテトラエチルオルトシリケ
ートから本質的になり；かつ、 前記の電気伝導性材料が導電性ドーピングを全体的に施
されたポリシリコンである請求項１のコンデンサを形成
する方法。 - 【請求項７】ウェハー上に形成される回路がランダムア
クセスメモリー回路であって、電気伝導性相互接続線が
デジット線であり；第一誘電層がＳｉ3Ｎ4から本質的に
なり；かつ、第二誘電層が高密度化されたテトラエチル
オルトシリケートから本質的になる請求項１のコンデン
サを形成する方法。 - 【請求項８】 ウェハー上に電気伝導性相互接続線の対
を形成すること、但し該相互接続線対は或る定められた
距離で互いに分離されていて、第一誘電層と第二誘電層
との合計厚みは該距離よりも小であることを更に包含す
る請求項１のコンデンサを形成する方法。 - 【請求項９】第一誘電層がＳｉ3Ｎ4から本質的になり；
かつ第二誘電層が高密度化されたテトラエチルオルトシ
リケートから本質的になる請求項８のコンデンサを形成
する方法。 - 【請求項１０】第一誘電層がＳｉ3Ｎ4から本質的にな
り；第二誘電層が高密度化されたテトラエチルオルトシ
リケートから本質的になり；かつ、前記の電気伝導性材
料が至るところ導電性ドーピングを施されたポリシリコ
ンである請求項８のコンデンサを形成する方法。 - 【請求項１１】 第一誘電層が本質的にＳｉ3Ｎ4からな
り、かつ、第一コンデンサ端子の頂部をテクスチャー化
するため電気伝導性材料上に酸化物層を形成する工程の
間に、Ｓｉ3Ｎ4第一誘電層上に酸化物層を形成するこ
と、但しＳｉ3Ｎ4第一誘電層上に形成される酸化物層
は、該工程の間に電気伝導性材料に形成される酸化物層
の厚みよりも薄い厚みを有する；及び第一コンデンサ端
子から酸化物層及び残りの第二誘電層をエッチングする
工程に先行する別の工程で、Ｓｉ3Ｎ4第一誘電層上の露
出された酸化物層をエッチングすることを更に包含する
請求項１のコンデンサを形成する方法。 - 【請求項１２】 湿式エッチング技術を用いてＳｉ3Ｎ4
第一誘電層上の酸化物層をエッチングすることを更に包
含する請求項１１のコンデンサを形成する方法。 - 【請求項１３】 ＨＦ溶液を使用する湿式エッチング技
術を用いてＳｉ3Ｎ4第一誘電層上の酸化物層をエッチン
グすることを更に包含する請求項１１のコンデンサを形
成する方法。 - 【請求項１４】 第二誘電層が高密度化されたテトラエ
チルオルトシリケートから本質的になる請求項１１のコ
ンデンサを形成する方法。 - 【請求項１５】第二誘電層が高密度化されたテトラエチ
ルオルトシリケートから本質的になり；かつ、前記の電
気伝導性材料が至るところ導電性ドーピングを施された
ポリシリコンである請求項１１のコンデンサを形成する
方法。 - 【請求項１６】 ウェハー上に電気伝導性相互接続線の
対を形成することを更に包含し、但し該相互接続線の対
はある定められた距離で互いに分離されており、第一誘
電層と第二誘電層との合計厚みはその定められた距離よ
りも小である請求項１１のコンデンサを形成する方法。 - 【請求項１７】 第一誘電層のエッチング工程が、Ｈ3
ＰＯ4溶液を用いて１３０℃を超える温度で行われる請
求項１１のコンデンサを形成する方法。 - 【請求項１８】 第一コンデンサ端子の底部をテクスチ
ャー化するため突出する第一コンデンサ端子の底部上に
酸化物層を形成すること、及びその後、露出されエッチ
ングされた突出する第一コンデンサ端子上に第三誘電層
を形成する工程の前に、底部上に形成された酸化物層を
エッチング除去することを更に包含する請求項１のコン
デンサを形成する方法。 - 【請求項１９】 第三誘電層を形成する工程の前の酸化
物層をエッチング除去する工程が、湿式エッチング技術
を使用することからなる請求項１８のコンデンサを形成
する方法。 - 【請求項２０】第一誘電層がＳｉ3Ｎ4から本質的にな
り；かつ、第二誘電層が高密度化されたテトラエチルオ
ルトシリケートから本質的になる請求項１８のコンデン
サを形成する方法。 - 【請求項２１】第一誘電層がＳｉ3Ｎ4から本質的にな
り； 第二誘電層が高密度化されたテトラエチルオルトシリケ
ートから本質的になり；かつ、 前記の電気伝導性材料が導電性ドーピングを全体的に施
されたポリシリコンである請求項１８のコンデンサを形
成する方法。 - 【請求項２２】 第一誘電層がＳｉ3Ｎ4から本質的にな
り、かつ、第一コンデンサ端子の頂部をテクスチャー化
するため電気伝導性材料上に酸化物層を形成する工程の
間にＳｉ3Ｎ4第一誘電層上に酸化物層を形成すること、
但しＳｉ3Ｎ4第一誘電層上に形成される酸化物層は、そ
の工程の間に電気伝導性材料上に形成される酸化物層の
厚みよりも薄い厚みを有する；第一コンデンサ端子から
酸化物層と残りの第二誘電層をエッチングする工程に先
行する別の工程でＳｉ3Ｎ4第一誘電層上の露出された酸
化物層をエッチングすること；及び第一コンデンサ端子
の底部をテクスチャー化するため突出する第一コンデン
サ端子の底部上に酸化物層を形成すること、及びその
後、露出されエッチングされた突出する第一コンデンサ
端子上に第三誘電層を形成する工程の前に、底部上に形
成された酸化物層をエッチング除去することを更に包含
する請求項１のコンデンサを形成する方法。 - 【請求項２３】 第二誘電層が高密度化されたテトラエ
チルオルトシリケートから本質的になる請求項２２のコ
ンデンサを形成する方法。 - 【請求項２４】第二誘電層が高密度化されたテトラエチ
ルオルトシリケートから本質的になり；かつ 前記の電気伝導性材料が導電性ドーピングを全体的に施
されたポリシリコンである請求項２２のコンデンサを形
成する方法。 - 【請求項２５】 ウェハー上に電気伝導性相互接続線の
対を形成することを更に包含し、但し該相互接続線対は
或る定められた距離で互いに分離され、第一誘電層と第
二誘電層の合計厚みがその定められた距離よりも小であ
る請求項２２のコンデンサを形成する方法。 - 【請求項２６】 ランダムアクセスメモリーセルのアレ
イを含む半導体ウェハー上にスタック型セルストレージ
コンデンサを形成する方法であって、該方法が、 側部及び頂部を有するデジット線をウェハー上に形成す
る工程、但し該デジット線は或る定められた距離で隣の
デジットから分離される； デジット線の側部及び頂部の周囲に一以上の電気絶縁性
酸化物層を形成することによりデジット線の実質的な側
部及び頂部を電気的に分離する工程； ウェハー全域の
実質的に絶縁されたデジット線上にＳｉ3Ｎ4の層を形成
する工程； ウェハー全域のＳｉ3Ｎ4層上に高密度化されたテトラエ
チルオルトシリケート層を形成する工程、但し高密度化
されたテトラエチルオルトシリケート層はＳｉ3Ｎ4のエ
ッチング速度よりも遅いエッチング速度を有し、高密度
化されたテトラエチルオルトシリケート層とＳｉ3Ｎ4層
との合計厚みは隣接するデジット線間の定められた距離
よりも小である； ウェハー上のトランジスタの選択的活性域と並ぶようＳ
ｉ3Ｎ4層及び高密度化されたテトラエチルオルトシリケ
ート層を貫く接触開口部を選択的にエッチングする工
程； ウェハー上のポリシリコンに電気伝導性ドーピングを施
しドーピングされたポリシリコンが該シリコンが接触開
口部内のトランジスタ活性域とかみ合うようにする工
程； 施されたドーピング処理済みポリシリコン及び高密度化
されたテトラエチルオルトシリケートをＳｉ3Ｎ4層まで
選択的にエッチングして、隣接するデジット線の対の間
から立ち上がって両デジット線上に伸びるコンデンサ第
一端子の形成を開始する工程； ドーピング処理されたポリシリコン及びＳｉ3Ｎ4層の上
に酸化物層を形成する工程、但し該酸化物層はＳｉ3Ｎ4
のエッチング速度よりも遅いエッチング速度を有する； Ｓｉ3Ｎ4層上の酸化物の露出された層をエッチング除去
する工程； Ｓｉ3Ｎ4層をエッチングしてデジット線の隣接する夫々
の対上に第一コンデンサ端子を突出させ、第一コンデン
サ端子の底部並びに頂部及び側部をデジット線の隣接す
る夫々の対上に露出させる工程； 突出する第一コンデンサ端子のドーピング処理されたポ
リシリコンから酸化物層及びＳｉ3Ｎ4層をエッチング
し、第一コンデンサ端子の頂部を効果的にテクスチャー
化する工程； 突出する第一コンデンサ端子の底部上に酸化物層を形成
し、その後で第一コンデンサ端子から酸化物層をエッチ
ング除去して第一コンデンサ端子の底部を効果的にテク
スチャー化する工程； 露出されエッチングされた突出する第一コンデンサ端子
の露出された頂部、底部及び側部上にＳｉ3Ｎ4誘電層を
形成する工程； Ｓｉ3Ｎ4層上に電気伝導性ドーピング処理されたポリシ
リコンを施す工程；及び ドーピング処理されたポリシリコン層をエッチングして
コンデンサの第二端子を形成する工程を含むことを特徴
とする方法。 - 【請求項２７】頂部を有する導電層をウェハー上に形成
する工程； 該導電層の頂部の少なくとも一部に一以上の電気絶縁層
を形成して該導電層の頂部の少なくとも一部を電気的に
分離する工程； ウェハー全域のコンポーネント頂部上に第一エッチング
速度を有する第一誘電層を形成する工程； ウェハー全域の第一誘電層上に第二誘電層を形成する工
程；但し該第二誘電層は第一エッチング速度よりも遅い
第二エッチング速度を有する； ウェハー上の選択的活性域と並ぶよう第一及び第二誘電
層を貫く接触開口部を選択的にエッチングする工程； ウェハー上に電気伝導性材料を、該材料が接触開口部の
活性域とかみ合うように施す工程； 施された電気伝導性材料及び第二誘電層を第一誘電層ま
で選択的にエッチングし、該導電層上に立ち上がるコン
デンサ第一端子の形成を開始する工程； 第一コンデンサ端子の頂部をテクスチャー化してキャパ
シタンスを増大させ得る酸化物層を電気伝導性材料上に
形成する工程、但し該酸化物層は第一エッチング速度よ
りも遅いエッチング速度を有する； 第一誘電層をエッチングして第一コンデンサ端子を該導
電層上に突出させ、第一コンデンサ端子の底部並びに頂
部及び側部を該導電層上で露出させる工程； 該酸化物層及び残りの第二誘電層を突出する第一コンデ
ンサ端子からエッチングする工程； 露出されエッチングされた突出する第一コンデンサ端子
の露出された頂部、底部及び側部上に第三誘電層を形成
する工程；及び 電気伝導性材料を第三誘電層上に施してコンデンサの第
二端子を形成する工程を含む半導体ウェハー上にコンデ
ンサを形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US612402 | 1990-11-07 | ||
| US07/612,402 US5049517A (en) | 1990-11-07 | 1990-11-07 | Method for formation of a stacked capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04266061A JPH04266061A (ja) | 1992-09-22 |
| JPH0795586B2 true JPH0795586B2 (ja) | 1995-10-11 |
Family
ID=24453003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291638A Expired - Fee Related JPH0795586B2 (ja) | 1990-11-07 | 1991-11-07 | 改善されたスタック型コンデンサの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5049517A (ja) |
| JP (1) | JPH0795586B2 (ja) |
| DE (1) | DE4136420C2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5236855A (en) * | 1990-11-06 | 1993-08-17 | Micron Technology, Inc. | Stacked V-cell capacitor using a disposable outer digit line spacer |
| US5236860A (en) * | 1991-01-04 | 1993-08-17 | Micron Technology, Inc. | Lateral extension stacked capacitor |
| US5110752A (en) * | 1991-07-10 | 1992-05-05 | Industrial Technology Research Institute | Roughened polysilicon surface capacitor electrode plate for high denity dram |
| TW222710B (ja) * | 1991-09-07 | 1994-04-21 | Samsung Electronics Co Ltd | |
| US5168073A (en) * | 1991-10-31 | 1992-12-01 | Micron Technology, Inc. | Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate |
| US5200027A (en) * | 1991-11-12 | 1993-04-06 | General Motors Corporation | Oil microsensor having interdigitated electrodes with rough surfaces and methods of making and using the same |
| US5880022A (en) * | 1991-12-30 | 1999-03-09 | Lucent Technologies Inc. | Self-aligned contact window |
| US5238862A (en) * | 1992-03-18 | 1993-08-24 | Micron Technology, Inc. | Method of forming a stacked capacitor with striated electrode |
| US5240558A (en) * | 1992-10-27 | 1993-08-31 | Motorola, Inc. | Method for forming a semiconductor device |
| US5266514A (en) * | 1992-12-21 | 1993-11-30 | Industrial Technology Research Institute | Method for producing a roughened surface capacitor |
| US5563089A (en) * | 1994-07-20 | 1996-10-08 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US6791131B1 (en) * | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
| JPH0774268A (ja) * | 1993-07-07 | 1995-03-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5508223A (en) * | 1995-05-05 | 1996-04-16 | Vanguard International Semiconductor Corporation | Method for manufacturing DRAM cell with fork-shaped capacitor |
| US5891744A (en) * | 1996-01-29 | 1999-04-06 | Micron Technology, Inc. | Method of monitoring a process of manufacturing a semiconductor wafer including hemispherical grain polysilicon |
| US5851872A (en) * | 1996-04-03 | 1998-12-22 | United Microelectronics Corporation | Method of fabricating dynamic random access memory |
| KR100198660B1 (ko) * | 1996-05-08 | 1999-06-15 | 구본준 | 메모리 셀 캐패시터 제조방법 |
| US5879988A (en) * | 1996-06-12 | 1999-03-09 | Mosel Vitelic Incorporated | Capacitor of a DRAM cell and method of making same |
| US6660610B2 (en) * | 1996-07-08 | 2003-12-09 | Micron Technology, Inc. | Devices having improved capacitance and methods of their fabrication |
| US5837579A (en) * | 1996-08-21 | 1998-11-17 | United Microelectronics Corporation | Rugged polysilicon process for DRAM capacitors |
| US5851867A (en) * | 1996-08-27 | 1998-12-22 | Mosel Vitellic Incorporated | Rugged stacked oxide layer structure and method of fabricating same |
| US5966621A (en) | 1996-11-14 | 1999-10-12 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
| US6238971B1 (en) | 1997-02-11 | 2001-05-29 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures |
| US5851878A (en) * | 1997-04-01 | 1998-12-22 | United Microelectronics Corporation | Method of forming a rugged polysilicon fin structure in DRAM |
| KR100253094B1 (ko) * | 1997-12-05 | 2000-04-15 | 윤종용 | 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체커패시터 |
| US6165863A (en) * | 1998-06-22 | 2000-12-26 | Micron Technology, Inc. | Aluminum-filled self-aligned trench for stacked capacitor structure and methods |
| US6498088B1 (en) * | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
| US6410955B1 (en) * | 2001-04-19 | 2002-06-25 | Micron Technology, Inc. | Comb-shaped capacitor for use in integrated circuits |
| US6888217B2 (en) * | 2001-08-30 | 2005-05-03 | Micron Technology, Inc. | Capacitor for use in an integrated circuit |
| US6913476B2 (en) * | 2002-08-06 | 2005-07-05 | Micron Technology, Inc. | Temporary, conformable contacts for microelectronic components |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824022B2 (ja) * | 1979-10-17 | 1983-05-18 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置の製造方法 |
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| JP2564316B2 (ja) * | 1987-08-10 | 1996-12-18 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JPH0726582B2 (ja) * | 1987-09-29 | 1995-03-29 | 三菱電機株式会社 | 内燃機関の燃料噴射時期制御装置 |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
-
1990
- 1990-11-07 US US07/612,402 patent/US5049517A/en not_active Expired - Lifetime
-
1991
- 1991-11-05 DE DE4136420A patent/DE4136420C2/de not_active Expired - Fee Related
- 1991-11-07 JP JP3291638A patent/JPH0795586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4136420A1 (de) | 1992-05-14 |
| US5049517A (en) | 1991-09-17 |
| JPH04266061A (ja) | 1992-09-22 |
| DE4136420C2 (de) | 1995-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0795586B2 (ja) | 改善されたスタック型コンデンサの形成方法 | |
| KR940001020B1 (ko) | 적층된 캐페시터를 가진 반도체 기억장치 및 반도체 기억장치 제조방법 | |
| US5196365A (en) | Method of making semiconductor memory device having stacked capacitor | |
| US5061650A (en) | Method for formation of a stacked capacitor | |
| US5817565A (en) | Method of fabricating a semiconductor memory cell having a tree-type capacitor | |
| KR100704244B1 (ko) | 반도체기억장치및그제조방법 | |
| US5962885A (en) | Method of forming a capacitor and a capacitor construction | |
| US7560799B2 (en) | Spacer patterned, high dielectric constant capacitor | |
| JPS63120462A (ja) | １デバイス型メモリ・セルの製造方法 | |
| JP3219850B2 (ja) | 積重ねセル型ダイナミック・ランダム・アクセス・メモリ・アレイを製造する方法 | |
| GB2399944A (en) | Bottom electrode of capacitor of semiconductor device | |
| US5744833A (en) | Semiconductor memory device having tree-type capacitor | |
| US5851878A (en) | Method of forming a rugged polysilicon fin structure in DRAM | |
| KR100282704B1 (ko) | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) | |
| US5863821A (en) | Method of fabricating a semiconductor memory device having a tree-typecapacitor | |
| US5891772A (en) | Structure and manufacturing method for DRAM capacitors | |
| US5907774A (en) | Corrugated post capacitor and method of fabricating using selective silicon deposition | |
| JP2648448B2 (ja) | 半導体記憶装置のキャパシター製造方法 | |
| US5585303A (en) | Method for manufacturing a stacked/trench DRAM capacitor | |
| US6159788A (en) | Method to increase DRAM cell capacitance | |
| US5811332A (en) | Method of fabricating a capacitor structure for a semiconductor memory device | |
| US5796138A (en) | Semiconductor memory device having a tree type capacitor | |
| US6080632A (en) | Method of fabricating a semiconductor memory device having a tree-type capacitor | |
| KR100348315B1 (ko) | 반도체 소자의 제조 방법 | |
| US6051463A (en) | Method fabricating a data-storage capacitor for a dynamic random-access memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960604 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071011 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081011 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101011 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |