KR20000055239A - 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리와 그 제조 방법 및 양자 도트를 이용한 단일 전자 트랜지스터와 그 제조 방법 - Google Patents
양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리와 그 제조 방법 및 양자 도트를 이용한 단일 전자 트랜지스터와 그 제조 방법 Download PDFInfo
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Abstract
본 발명은 전자빔 리쏘그래피(e-beam lithography)와 증착을 통해 정확하게 위치와 크기가 결정된 십여 나노미터 크기의 양자 도트(quantum dot)를 이용하여 제조된 양자 도트를 이용한 (비휘발성) 단일 전자 트랜지스터 (메모리)(single electron transistor (memory))와 그 제조 방법에 관한 것이다. 본 발명에 따른 (비휘발성) 단일 전자 트랜지스터 (메모리)는 그 상부에 SiO2산화막이 형성된 실리콘 기판 상에 직경, 두께 및 간격이 10 nm 이하인 양자도트들을 전자빔 직접묘화 및 증착을 통하여 형성한 후 이들 양자도트들을 아일런드로 이용한다.
Description
본 발명은 전자빔 리쏘그래피(e-beam lithography)와 증착을 통해 정확하게 위치와 크기가 결정된 십여 나노미터 크기의 양자 도트(quantum dot)를 이용하여 제조된 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리(single electron transistor memory)와 그 제조 방법 및 양자 도트를 이용한 단일전자 트랜지스터(single electron transistor)와 그 제조 방법에 관한 것이다.
도 1a 및 도 1b는 종래의 단일 전자 트랜지스터의 개략적 수직 단면도이다. 종래의 단일 전자 트랜지스터는, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소스(source)(2)와 드레인(drain)(3) 사이에 2개의 터널 장벽(tunnel barrier)(5)을 만들어 아일런드(island)(4)를 형성시킨 구조이거나, 혹은 도 1b에 도시된 바와 같이, 실리콘 기판(11a) 상에 SiO2절연막(11b)를 형성한 SOI 기판(11) 상면에 소스(12)와 드레인(13)을 형성한 후, 유전체(15) 속에 금속이나 반도체를 믈리적(예, PVD) 혹은 화학적(예, CVD) 증착을 통해 나노미터(nm) 크기인 알갱이(granular) 모양의 아일런드(14)를 형성시킨 구조이다.
그러나, 참고 문헌 T.Wada etal Jpn.J.Appl.Phys 34,12B(1995)6961에 따르면, 도 1a에 도시된 바와 같은 단일 전자 트랜지스터의 경우 아일런드(4)의 크기를 나노미터 크기로 균일하게 제어하는 것이 매우 어렵다. 특히, K.Matsumoto et al Appl.Phys.Lett 68(1996)34에 따르면, SPM(scanning probe microscopy)을 응용할 경우 터널 장벽이 공기중에서 열화되기 때문에 단일 전자 트랜지스터의 작동 재현성이 전혀없다. 그리고 참고문헌 W.Chen etal Appl.Phys.Lett 66(1995)3383 및 A.Dutta etal Jpn.J.Appl.Phys 36,6B(1997)4038에 의하면, 도 1b에 도시된 바와 같은 단일 전자 트랜지스터의 경우, 아일런드(14)의 숫자를 결정하는 소스(12)와 드레인(13) 사이의 거리를 재현성 있게 제어하기도 어렵고 공정 자체도 복잡하여 제조상 어려움이 따른다. 더욱이, 도 1a 및 도 1b의 단일 전자 트랜지스터는 공히 아일랜드의 크기를 원하는 대로 정확하게 제어하는 것은 불가능하며, 특히 도 1b에 도시된 바와 같은 단일 전자 트랜지스터의 경우 아일랜드들의 크기도 제각각 다르고 위치 제어는 더욱더 불가능하다. 따라서 재현성있는 상온 작동 단일 전자 트랜지스터를 구현하기 위해서는 공정이 간단하며 아일런드의 크기를 나노미터 크기로 쉽게 제어할 수 있는 새로운 구조 및 제조 방법이 요구된다.
본 발명은 상기와 같은 문제점을 개선하고자 창안한 것으로, 구조 및 제조 방법이 간단하여 아일런드의 크기를 나노 미터의 크기로 정확하게 제어할 수 있는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리(single electron transistor memory)와 그 제조 방법 및 양자 도트를 이용한 단일 전자 트랜지스터(single electron transistor)와 그 제조 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래의 단일 전자 트랜지스터의 개략적 수직 단면도,
도 2는 본 발명에 따른 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 수직 단면도,
도 3은 도 2의 양자 도트들이 형성된 SOI 기판 상에 소스, 드레인 및 사이드 게이트 전극이 형성된 비휘발성 단일 전자 트랜지스터 메모리의 수평 단면도,
도 4는 도 3의 본 발명에 따른 양자 도트를 이용한 단일 전자 트랜지스터의 수직 단면도,
도 5a 내지 도 5g는 본 발명에 따른 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 단계별 공정 후의 모습을 보여주는 수직 단면도들이며,
도 6은 도 2의 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 또 다른 구조를 보여주는 수직 단면도,
그리고 도 7은 도 4의 양자 도트를 이용한 단일 전자 트랜지스터의 또 다른 구조를 보여주는 수직 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
1. 실리콘 기판 2. 소스(source)
3. 드레인(drain) 4. 아일런드(island)
5. 터널 장벽(tunnel barrier)
11a. 실리콘 기판 11b. SiO2절연막
11. SOI 기판 12. 소스(12)
13. 드레인 14. 아일런드
15. 유전체.
100. 실리콘 기판 110. 양자 도트
120. 소스 130. 드레인
140. 측면 게이트 150. 절연체(SiO2)
160. 콘택트층 240. 게이트
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리는, 상부에 SiO2산화막이 형성된 실리콘 기판; 상기 SiO2산화막 상에 소정의 간격으로 배열되도록 형성된 소정 규격의 양자 도트들; 아일런드용으로 소정 개수의 상기 양자 도트들을 사이에 두고 상기 양자 도트들을 포함하는 상기 SiO2산화막 상에 금속을 증착하여 형성된 소스 및 드레인; 상기 소스 및 드레인의 일측면 쪽의 상기 SiO2산화막 상에 상기 소스 및 드레인과 소정의 간격을 두고 형성된 측면 게이트;를 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 양자 도트들의 규격은 직경, 두께 및 간격이 10nm 이하이고, 10nm 정도의 간격을 갖도록 배열되고, 상기 소스와 드레인 사이의 간격은 100nm 이하이며, 상기 소스와 드레인의 일측면과 상기 게이트 사이의 간격은 30nm 이하이며, 상기 소스와 드레인 및 상기 게이트 사이에는 20nm 이하의 두께를 갖는 절연체로 메워지며, 상기 절연체는 유전상수 10 이하의 유전체로 이루어지며, 상기 소스, 드레인 및 게이트는 금속 혹은 n+혹은 p+형 불순물로 도핑된 반도체로 형성되며, 상기 불순물의 도핑 레벨은 1020/cm3이하로 하되 저항값이 최소가 되도록 하며, 상기 측면 게이트의 길이는 100nm 이하인 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법은, (가) 그 상부에 두께 100 nm 이하 두께의 SiO2산화막이 형성된 실리콘 기판 상에 두께, 직경 및 간격이 10 nm 이하인 양자 도트들을 형성하는 단계; 및 (나) 상기 양자 도트 및 SiO2층 상에 금속으로 소스, 드레인 및 측면 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (가) 단계는, (가-1) 상기 SiO2산화막 상에 500 nm 이하 두께의 포토레지스트를 도포하는 서브 단계; (가-2) 상기 포토레지스트에 사진 필름을 이용하여 노광하는 서브 단계; (가-3) 상기 노광된 포토레지스트를 현상하는 서브 단계; (가-4) 10 nm 이하 두께의 금속 혹은 반도체를 물리적 혹은 화학 기상 증착법으로 증착하거나 혹은 도금하여 상기 현상된 포토레지스트의 홀에 양자 도트들을 형성시키는 서브 단계; 및 (가-5) 상기 양자 도트들 만을 남기고 상기 양자 도트들 주변의 상기 포토레지스트를 제거하는 서브 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (가-2) 서브 단계에서는 전자빔을 이용하여 10 nm 이하의 빔 스폿을 10 nm 이하의 간격을 두고 직접 묘화하고, 상기 (가) 단계 다음에 상기 양자 도트들을 산화로에서 산화시켜 상기 양자 도트들의 크기를 줄이는 단계를 더 포함하기도 하며, 상기 (나) 단계에서, 상기 소스, 드레인 및 측면 게이트는 상기 양자 도트 및 SiO2층 상에 상기 금속을 100 nm 두께 이하로 선택적으로 증착한 후 식각 공정을 이용하거나 혹은 리프트-오프 공정을 이용하여 형성하며, 상기 금속은 물리적 혹은 화학 기상 증착법을 이용하거나 혹은 도금법을 이용하여 증착하거나, 상기 소스, 드레인 및 측면 게이트는 상기 양자 도트 및 SiO2층 상에 100 nm 두께 이하의 n+형 혹은 p+형 다결정 실리콘 혹은 n+형 혹은 p+형 반도체와 그 화합물을 증착한 후 식각 공정을 통하거나 혹은 리프트-오프 공정을 통해 일정 간격을 두고 형성하며, 상기 다결정 실리콘은 이온 주입법 혹은 확산로를 이용하여 1020/cm3이하의 농도가 되도록 n+형 혹은 p+형 불순물을 도핑하며, 상기 양자 도트들은 직경, 두께 및 간격이 10nm 이하의 규격으로 10nm 정도의 간격을 갖도록 형성하며, 상기 소스와 드레인 사이의 간격은 100nm 이하로 형성하며, 상기 소스와 드레인의 일측면과 상기 게이트 사이의 간격은 30nm 이하로 형성하며, 상기 (나) 단계 다음에 상기 소스, 드레인 및 측면 게이트 사이의 공간에 상기 양자 도트들이 덮히도록 절연체를 도포하는 단계;를 더 포함하며, 상기 절연체는 물리적 혹은 화학적 기상 증착법으로 20nm 이하의 두께로 도포하는 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 양자 도트를 이용한 단일 전자 트랜지스터는, 상부에 SiO2산화막이 형성된 실리콘 기판; 상기 SiO2산화막 상에 소정의 간격으로 배열되도록 형성된 소정 규격의 양자 도트들; 아일런드용으로 소정 개수의 상기 양자 도트들을 사이에 두고 상기 양자 도트들을 포함하는 상기 SiO2산화막 상에 금속을 증착하여 형성된 소스 및 드레인; 상기 소스 및 드레인의 사이의 상기 양자 도트들을 덮도록 상기 SiO2산화막 상에 상기 소스 및 드레인 보다 두껍게 형성된 절연체층; 상기 절연체층 상에 형성된 게이트;를 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 양자 도트들의 규격은 직경, 두께 및 간격이 10nm 이하이고, 10nm 정도의 간격을 갖도록 배열되고, 상기 소스와 드레인 사이의 간격은 100nm 이하이며, 상기 절연체층은 유전상수 10 이하의 유전체로 형성되며, 상기 소스, 드레인 및 게이트는 금속 혹은 n+혹은 p+형 불순물이 도핑된 반도체로 형성되며, 상기 도핑 레벨은 1020/cm3이하로 하되 저항값이 최소가 되도록 하며, 상기 게이트의 길이는 100nm 이하인 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 양자 도트를 이용한 단일 전자 트랜지스터(single electron transistor)의 제조 방법은, (가) 그 상부에 두께 100 nm 이하 두께의 SiO2산화막이 형성된 실리콘 기판 상에 두께, 직경 및 간격이 10 nm 이하인 양자 도트들을 형성하는 단계; (나) 상기 양자 도트 및 SiO2층 상에 금속으로 소스 및 드레인을 형성하는 단계; (다) 상기 소스 및 드레인 사이의 상기 SiO2산화막 상에 상기 소스 및 드레인 보다 높은 절연체층을 형성하는 단계; 및 (라) 상기 절연체층 상에 금속으로 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (가) 단계는, (가-1) 상기 SiO2산화막 상에 500 nm 이하 두께의 포토레지스트를 도포하는 서브 단계; (가-2) 상기 포토레지스트에 사진 필름을 이용하여 노광하는 서브 단계; (가-3) 상기 노광된 포토레지스트를 현상하는 서브 단계; (가-4) 10 nm 이하 두께의 금속 혹은 반도체를 물리적 혹은 화학 기상 증착법으로 증착하거나 혹은 도금하여 상기 현상된 포토레지스트의 홀에 양자 도트들을 형성시키는 서브 단계; 및 (가-5) 상기 양자 도트들 만을 남기고 상기 양자 도트들 주변의 상기 포토레지스트를 제거하는 서브 단계;를 포함하고, 상기 (가-2) 서브 단계에서는 전자빔을 이용하여 10 nm 이하의 빔 스폿을 10 nm 이하의 간격을 두고 직접 묘화하며, 상기 (가) 단계 다음에 상기 양자 도트들을 산화로에서 산화시켜 상기 양자 도트들의 크기를 줄이는 단계를 더 포함하기도 하며, 상기 (나) 단계에서, 상기 소스 및 드레인은 상기 양자 도트 및 SiO2층 상에 상기 금속을 물리적 혹은 화학 기상 증착법을 이용하거나 혹은 도금법을 이용하여 100 nm 두께 이하로 선택적으로 증착한 후 식각 공정을 이용하거나 혹은 리프트-오프 공정을 이용하여 형성하거나, 혹은 상기 소스 및 드레인은 상기 양자 도트 및 SiO2층 상에 100 nm 두께 이하의 n+형 혹은 p+형 다결정 실리콘 혹은 n+형 혹은 p+형 반도체와 그 화합물을 증착한 후 식각 공정을 통하거나 혹은 리프트-오프 공정을 통해 일정 간격을 두고 형성하며, 상기 다결정 실리콘은 이온 주입법 혹은 확산로를 이용하여 1020/cm3이하의 농도가 되도록 n+형 혹은 p+형 불순물을 도핑하며, 상기 양자 도트들은 직경, 두께 및 간격이 10nm 이하의 규격으로 10nm 정도의 간격을 갖도록 형성하며, 상기 소스와 드레인 사이의 간격은 100nm 이하로 형성하며, 상기 (다) 단계에서 상기 절연체층은 물리적 혹은 화학적 기상 증착법으로 20nm 이하의 두께로 도포하는 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리(single electron transistor memory)와 그 제조 방법 및 양자 도트를 이용한 단일 전자 트랜지스터(single electron transistor)와 그 제조 방법을 상세하게 설명한다.
본 발명에 따른 단일 전자 트랜지스터 혹은 비휘발성 단일 전자 트랜지스터 메모리는 그 상부가 이산화 실리콘(SiO2)으로 구성된 실리콘 기판에 직경 10 nm 이하의 양자 도트들을 형성하고, 이들 양자 도트들을 아일런드(island) 및 저장 노드(storage node)로 응용하여 소스(source), 드레인(drain) 및 게이트(gate)를 형성한 구조를 갖는다. 본 발명에 따른 아일런드 형성법은 종래의 단일 전자 트랜지스터 제작시 가장 큰 문제점인 아일런드 크기 및 위치를 정확하게 제어함으로써 원하는 소자 특성을 임의대로 조절할 수 있으며, 또한 고집적화가 용이하고 대량 생산이 가능하다. 더욱이, 아일런드의 크기를 산화로에서 조절할 수 있고, 아일런드와 아일런드 사이의 빈공간을 터널 장벽(tunnel barrier)으로 이용할 수 있기 때문에 오랫동안 작동시켜도 터널 장벽의 열화가 발생하지 않는다.
도 2는 본 발명에 따른 양자 도트들을 이용한 비휘발성 단일 전자 트랜지스터 메모리의 수직 단면도이고, 도 3은 그 평면도이다. 도시된 바와 같이, 본 발명에 따른 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리는, 그 상부에 100 nm 두께 이하의 SiO2산화막(100b)이 형성된 실리콘 기판(100) 상에 직경, 두께 및 간격이 10 nm 이하의 양자 도트(110)들이 배열되어 있고, 양자 도트(110)들 사이에는 SiO2를 포함한 절연체(150)들이 채워져 있으며, 이 양자 도트(110)들 사이에 소스(120), 드레인(130) 및 측면 게이트(140)가 일정 간격을 두고 형성된 구조를 갖는다. 이들 소스(120), 드레인(130) 및 측면 게이트(140)는, 도 3에 도시된 바와 같이, 수 개의 양자 도트(110)들을 덥도록 금속을 증착하여 만든다. 특히, 게이트는 소스(120)와 드레인(130) 사이의 채널 영역(아일런드 영역) 상부가 아닌 측면에 형성된 측면 게이트(140)이며, 소스(120)와 드레인(130) 사이의 거리는 100 nm 이하가 되도록 한다. 이와 같은 간격을 소스와 드레인 사이에 둠으로써 소스와 드레인 사이에 아일런드의 역할을 하는 양자 도트의 갯수를 10개 이하로 하는 것이 바람직하다. 또한, 측면 게이트(140)와 소스(120) 및 드레인(130) 사이의 거리는 30 nm 이하가 되며, 측면 게이트(140)의 길이는 100 nm 이하가 된다.
한편, 본 발명에 따른 양자 도트를 이용한 단일 전자 트랜지스터 메모리는 도 4에 도시된 바와 같이, 게이트(240)를 아일런드 측면이 아닌 상부에 형성하여 단일 전자 트랜지스터를 구성하여도 무방하다.
이와 같은 구조의 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법은 다음과 같다.
먼저, 도 5a에 도시된 바와 같이, 그 상부에 두께 100 nm 이하 두께의 SiO2산화막(100b)이 형성된 실리콘 기판(100) 상에 PMMA를 포함한 p형 레지스트(resist)(101)를 500 nm 이하의 두께로 도포한다.
다음에, 도 5b에 도시된 바와 같이, 레지스트(101)에 전자빔을 노출시킨다. 즉, 전자빔을 이용하여 10 nm 이하의 빔 스폿(spot)(110')을 10 nm 이하의 간격을 두고 직접 묘화(direct writing)한다.
다음에, 도 5c에 도시된 바와 같이, 묘화된 레지스트(101')를 현상 용액에서 현상하여 양자도트들이 형성될 홀(110")들을 형성한다.
다음에, 도 5d에 도시된 바와 같이, 10 nm 이하 두께의 금속 혹은 반도체를 물리적 혹은 화학 기상 증착법으로 증착하거나 혹은 도금하여 현상된 레지스트(101")의 홀(110")에 양자 도트(110)들을 형성한다.
다음에, 도 5e에 도시된 바와 같이, 레지스트(101")를 제거하여 양자 도트(110)들을 노출시킨다.
이상과 같은 양자 도트 형성법 대신에 전자빔을 응용한 나노 임프린트법(nano-imprint)을 사용해도 동일한 결과를 얻을 수 있다. 이들 양자 도트들의 직경은 10 nm 이하이고 양자 도트들 사이의 간격은 10 nm 이하이다. 이렇게 형성된 양자 도트들의 크기는 산화로에서 산화시켜 더 줄일 수도 있다. 도 5f는 도 5e의 양자 도트 혹은 전자빔을 응용한 나노 임프린트법으로 실리콘 기판(100) 상에 형성된 양자 도트들을 입체적으로 보여준다.
다음에, 도 5g에 도시된 바와 같이, 양자 도트(110) 및 SiO2층(100b) 상에 금속을 선택적으로 증착하여, 100 nm 두께 이하의 금속 혹은 n+형 혹은 p+형 다결정 실리콘(polysilicon)을 포함한 반도체와 그 화합물을 증착 후 식각 공정을 통하거나 혹은 리프트-오프 공정을 통해 일정 간격을 두고 소스(120), 드레인(130) 및 측면 게이트(140)를 형성한다. 이 경우 금속 증착은 물리적 혹은 화학 기상 증착법(PVD 혹은 CVD)을 사용하며, 도금법도 사용 가능하다. 다결정 실리콘은 이온 주입(ion implantation) 혹은 확산로를 이용하여 도핑 레벨(level) 1020/cm3이하의 n+형 혹은 p+형이 되도록 한다. 이 경우 아일런드(양자 도트)와 아일런드 사이의 빈 공간이 터널 장벽(160)이 되며, 소스(120)와 드레인(130) 사이의 양자 도트(160)의 갯수는 10개 이하가 되도록 조절하고, 도 3에 도시된 바와 같이, 소스(120)와 드레인(130) 사이의 거리는 100 nm 이하가 되도록 한다. 측면 게이트와 소스 및 드레인 사이의 거리는 30 nm 이하로 하고 게이트의 길이는 100 nm 이하로 한다. 측면 게이트와 소스 및 드레인 사이에는 SiO2, SiNx, Al2O3,SiOF 등과 같은 유전상수가 10 이하인 유전물질로 20nm 정도 두께의 절연층을 형성한다. 또한, 도 4에 도시된 바와 같이, 게이트를 아일런드 영역의 상부에 형성하는 양자 도트를 이용한 단일 전자 트랜지스터의 경우에는 아일런드 영역의 양자 도트들 상에 절연층을 형성한 다음, 그 위에 금속을 증착하여 게이트를 형성한다. 이 때 절연층으로는 SiNx, Al2O3,SiOF 등과 같은 유전상수가 10 이하인 유전물질을 사용하여 제작하는 것이 바람직하다.
이상과 같은 방법으로 제작된 양자 도트를 이용한 단일 전자 트랜지스터는 게이트, 소스 및 드레인에 임의의 전압을 인가하면 전자 혹은 정공(hole)은 터널링(tunnelling) 현상에 따라 이동하며 게이트 근처에 있는 임의의 양자 도트들이 저장 노드로서 역할을 하여 전자를 저장하게 된다(;K.Yano IEDM Tech.Dig.,p541(1993) 참조). 또한, 이러한 양자 도트를 이용한 단일 전자 트랜지스터 중 측면 게이트로 형성된 단일 전자 트랜지스터들을 집적하여 비휘발성(non-volatile) 메모리를 제작할 수 있다. 즉, 양자도트, 소스, 드레인 및 SiO2를 포함한 절연체 형성후 식각하여 측면 게이트를 형성시키거나 혹은 양자도트들을 형성한 후 소스, 드레인 및 측면 게이트를 일정거리를 두고 형성시킨후 20 nm 두께의 SiO2를 포함한 절연체를 양자도트들 사이의 빈공간에 증착하여 채울 수 있다. 양자공히 소스와 드레인 사이의 거리, 증착법, 증착층의 두께 형성법등 모든 것이 상부게이트 단일 전자 트랜지스터와 동일하다. 여기서 소스/드레인과 측면 게이트 사이의 거리는 30 nm 이하로 하고 게이트 길이는 100 nm 이하이다. 이 경우 게이트 근처에 있는 양자도트들이 저장 노드 역할을 하여 전자를 저장할 수 있다. 이렇게 제작된 소자는 비휘발성 단일 전자 트랜지스터 메모리로서 작동한다.
도 6은 도 2의 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 또 다른 구조를 보여주는 수직 단면도이고, 도 7은 도 4의 양자 도트를 이용한 단일 전자 트랜지스터의 또 다른 구조를 보여주는 수직 단면도이다. 도시된 바와 같이, 도 7의 양자 도트를 이용한 단일 전자 트랜지스터는 앞서의 실시예(도 4 참조)에서 소스, 드레인 및 게이트가 형성된 부분의 양자 도트들을 제거하고 상기 전극들이 형성된 구조일 뿐으로 나머지 부분에 있어서는 상기 실시예와 차이가 없다. 이와 같은 도 7의 실시예에 있어서도, 도 2 및 도 3에 도시된 바와 같이, 상부 게이트(240) 대신에 도 3에 도시된 바와 같이 측면 게이트(140)를 형성시켜 도 6에 도시된 바와 같은 비휘발성 단일전자 트랜지스터 메모리를 제작할 수 있다.
이상과 같은 구조의 양자 도트를 이용한 (비휘발성) 단일 전자 트랜지스터 (메모리)의 동작원리는 다음과 같다. 소스와 드레인 사이에 전압을 가하면 일정한 전압에 이르러서야 전류가 흐른다. 이 때의 일정한 전압을 쿠롱부록케이드 갭(Coulomb blockade gap)이라 한다. 이 쿠롱 부로케이드 갭 이하의 전압에서 전류가 흐르지 않는 것은 전자 하나가 소스에서 아일랜드로 터널링됨에 따라 아일런드에 충전(charging)이 일어나 더 이상의 전자를 받아들일 수 없기 때문이다. 만약 이 충전 에너지 보다 큰 에너지를 게이트로 공급하면 쿠롱부록케이드는 일어나지 않게 되어 임의의 전류가 흐른다. 그러므로, 소스와 드레인 사이의 전압을 쿠롱부록케이드 갭 이하로 고정시키고 게이트 전압을 조절하면 기존의 3단자 트랜지스터와 유사하게 스위칭(switching)을 일으킬 수 있다는 것이 단일 전자 트랜지스터의 기본 작동 원리이다. 본 발명의 경우 소스와 드레인 사이에 수개의 아일런드들이 존재하는 바 이들 아일런드를 통한 전자의 이동은 상부 게이트에 의해 상기와 같이 동일하게 적용된다. 이 경우 물리적으로 아일런드들에 따라 전자가 쉽게 터널링되는 일종의 통로(path)가 생기게 되며 이들 통로를 따라 전자가 이동함으로써 결국 임의의 전류가 흐르게 된다. 측면 게이트의 경우 게이트에 수십볼트(50 volt＜)의 전압을 인가하면 소스와 드레인 사이의 아일런드 사이를 터널링하는 전자가 측면 게이트 쪽의 아일런드로 물리적으로 터널링하게 되어 그 아일런드에 포획(trap)되게 된다. 이러한 아일런드가 소위 말하는 저장노드가 되며 기존의 플래쉬(flash) 메모리의 플로팅(floating) 게이트와 동일하게 작동된다. 따라서 저장노드에 전자를 저장하게 되면 기존의 플래쉬(flash) 메모리와 동일하게 문턱 전압(threshold voltage)의 변화(shift)를 가져오게 된다. 이 경우 기존의 플래쉬 메모리 처럼 재생(read)하면 된다.
이상 설명한 바와 같이, 본 발명에 따른 (비휘발성) 단일 전자 트랜지스터 (메모리)는 그 상부에 SiO2산화막이 형성된 실리콘 기판 상에 직경, 두께 및 간격이 10 nm 이하인 양자도트들을 전자빔 직접묘화 및 증착을 통하여 형성한 후 이들 양자도트들을 아일런드로 이용한다는데 그 특징이 있다. 특히, 지금까지 시도되어 왔던 방법들과는 달리 양자 도트의 크기 및 위치를 쉽고 정확하게 임의대로 결정할 수 있다. 따라서, 최종 소자의 물리적/전기적 특성을 정확하게 제어할 수 있으므로 원하는 소자 특성을 임의대로 조절가능 하다는데 큰 특징이 있다. 이렇게 제조된 양자도트들을 단일 전자 트랜지스터의 아일런드로 응용시 아일런드와 아일런드 사이의 빈공간을 터널장벽으로 이용할 수 있으며, 또한 SiO2혹은 다른 절연체를 증착법으로 그 빈공간을 채울 경우 이들이 터널 장벽으로 작용하여 터널 장벽의 선택이 자유로워진다. 빈공간을 터널장벽으로 이용할 경우에는 유전 상수가 1 이되어 단일 전자 트랜지스터의 작동 온도를 상승시킬 수 있다. 또한, 아일런드로 응용되는 양자 도트의 크기는 적절한 산화 공정을 통해 대폭 줄일 수 있다.
종래의 단일 전자 트랜지스터에서는 아일런드의 터넬 장벽으로 산화물을 형성하여 이용하거나 혹은 양자 역학적 효과인 잘록한부위(constriction)를 전기적 혹은 크기 조절에 의해 형성하여 왔다. 전자의 경우 많은 노력과 복잡하고 정밀한 제조공정을 많이 거쳐야 했으며 또한 이러한 공정을 거친다 하더라도 아일런드 및 터넬 장벽의 크기의 재현성과 균질성을 보장할 수 없었다. 후자의 경우 크기 조절에 의한 잘록한부위 형성은 매우 복잡하고 많은 정밀한 제조 공정을 거쳐야하며 전기적인 잘록한부위 형성은 몇 개의 게이트가 새로 추가되어 이들 게이트를 만드는 공정이 추가적인 제조상의 어려움을 초래한다. 본 발명은 정확하게 크기와 위치를 설정한 양자도트들을 아일런드로 사용하기 때문에 상기 어려움이 전혀 없으며 또한 아일런드 크기를 나노미터 크기로 쉽게 제어할 수 있고, 제조 공정이 용이하며 대량 생산이 가능하고, 정확하게 조절된 소자를 생산할 수 있다. 특히, 측면 게이트를 이용할 경우 메모리로서 당장에 이용할 수 있으며, 1 Tb 급 비휘발성 메모리 및 로직 소자에 응용될 수 있다.
Claims (49)
- 상부에 SiO2산화막이 형성된 실리콘 기판;상기 SiO2산화막 상에 소정의 간격으로 배열되도록 형성된 소정 규격의 양자 도트들;아일런드용으로 소정 개수의 상기 양자 도트들을 사이에 두고 상기 양자 도트들을 포함하는 상기 SiO2산화막 상에 금속을 증착하여 형성된 소스 및 드레인;상기 소스 및 드레인의 일측면 쪽의 상기 SiO2산화막 상에 상기 소스 및 드레인과 소정의 간격을 두고 형성된 측면 게이트;를구비한 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 양자 도트들의 규격은 직경, 두께 및 간격이 10nm 이하이고, 10nm 정도의 간격을 갖도록 배열된 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 소스와 드레인 사이의 간격은 100nm 이하인 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 소스와 드레인의 일측면과 상기 게이트 사이의 간격은 30nm 이하인 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 소스와 드레인 및 상기 게이트 사이에는 절연체로 메워진 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제5항에 있어서,상기 절연체의 두께는 20nm 이하인 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제5항에 있어서,상기 절연체는 유전상수 10 이하의 유전체로 형성된 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제7항에 있어서,상기 절연체는 SiNx, Al2O3,SiOF 중 적어도 어느 한 물질로 형성된 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 소스, 드레인 및 게이트는 금속 혹은 불순물이 도핑된 반도체로 형성된 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제8항에 있어서,상기 불순물은 n+혹은 p+형 불순물인 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제9항에 있어서,상기 도핑 레벨은 1020/cm3이하로 하되 저항값이 최소가 되도록 한 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 SiO2산화막의 두께는 100nm 이하인 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- 제1항에 있어서,상기 측면 게이트의 길이는 100nm 이하인 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리.
- (가) 그 상부에 두께 100 nm 이하 두께의 SiO2산화막이 형성된 실리콘 기판 상에 두께, 직경 및 간격이 10 nm 이하인 양자 도트들을 형성하는 단계; 및(나) 상기 양자 도트 및 SiO2층 상에 금속으로 소스, 드레인 및 측면 게이트를 형성하는 단계;를포함하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 (가) 단계는,(가-1) 상기 SiO2산화막 상에 500 nm 이하 두께의 포토레지스트를 도포하는 서브 단계;(가-2) 상기 포토레지스트에 사진 필름을 이용하여 노광하는 서브 단계;(가-3) 상기 노광된 포토레지스트를 현상하는 서브 단계;(가-4) 10 nm 이하 두께의 금속 혹은 반도체를 물리적 혹은 화학 기상 증착법으로 증착하거나 혹은 도금하여 상기 현상된 포토레지스트의 홀에 양자 도트들을 형성시키는 서브 단계; 및(가-5) 상기 양자 도트들 만을 남기고 상기 양자 도트들 주변의 상기 포토레지스트를 제거하는 서브 단계;를포함하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제15항에 있어서,상기 (가-2) 서브 단계에서는 전자빔을 이용하여 10 nm 이하의 빔 스폿을 10 nm 이하의 간격을 두고 직접 묘화하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 (가) 단계는 전자 빔을 이용한 임프린트법으로 이루어지는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 (가) 단계 다음에 상기 양자 도트들을 산화로에서 산화시켜 상기 양자 도트들의 크기를 줄이는 단계를 더 포함하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 (나) 단계에서, 상기 소스, 드레인 및 측면 게이트는 상기 양자 도트 및 SiO2층 상에 상기 금속을 100 nm 두께 이하로 선택적으로 증착한 후 식각 공정을 이용하거나 혹은 리프트-오프 공정을 이용하여 형성하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제19항에 있어서,상기 금속은 물리적 혹은 화학 기상 증착법을 이용하거나 혹은 도금법을 이용하여 증착하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 (나) 단계에서, 상기 소스, 드레인 및 측면 게이트는 상기 양자 도트 및 SiO2층 상에 100 nm 두께 이하의 n+형 혹은 p+형 다결정 실리콘 혹은 n+형 혹은 p+형 반도체와 그 화합물을 증착한 후 식각 공정을 통하거나 혹은 리프트-오프 공정을 통해 일정 간격을 두고 형성하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제21항에 있어서,상기 다결정 실리콘은 이온 주입법 혹은 확산로를 이용하여 1020/cm3이하의 농도가 되도록 n+형 혹은 p+형 불순물을 도핑하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 양자 도트들은 직경, 두께 및 간격이 10nm 이하의 규격으로 10nm 정도의 간격을 갖도록 형성하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 소스와 드레인 사이의 간격은 100nm 이하로 형성하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 소스와 드레인의 일측면과 상기 게이트 사이의 간격은 30nm 이하로 형성하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제14항에 있어서,상기 (나) 단계 다음에 상기 소스, 드레인 및 측면 게이트 사이의 공간에 상기 양자 도트들이 덮히도록 절연체를 도포하는 단계;를더 포함하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 제26항에 있어서,상기 절연체는 물리적 혹은 화학적 기상 증착법으로 20nm 이하의 두께로 도포하는 것을 특징으로 하는 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리의 제조 방법.
- 상부에 SiO2산화막이 형성된 실리콘 기판;상기 SiO2산화막 상에 소정의 간격으로 배열되도록 형성된 소정 규격의 양자 도트들;아일런드용으로 소정 개수의 상기 양자 도트들을 사이에 두고 상기 양자 도트들을 포함하는 상기 SiO2산화막 상에 금속을 증착하여 형성된 소스 및 드레인;상기 소스 및 드레인의 사이의 상기 양자 도트들을 덮도록 상기 SiO2산화막 상에 상기 소스 및 드레인 보다 두껍게 형성된 절연체층;상기 절연체층 상에 형성된 게이트;를구비한 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제28항에 있어서,상기 양자 도트들의 규격은 직경, 두께 및 간격이 10nm 이하이고, 10nm 정도의 간격을 갖도록 배열된 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제28항에 있어서,상기 소스와 드레인 사이의 간격은 100nm 이하인 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제28항에 있어서,상기 절연체층은 유전상수 10 이하의 유전체로 형성된 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제31항에 있어서,상기 절연체층은 SiNx, Al2O3,SiOF 중 적어도 어느 한 물질로 형성된 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제28항에 있어서,상기 소스, 드레인 및 게이트는 금속 혹은 불순물이 도핑된 반도체로 형성된 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제33항에 있어서,상기 불순물은 n+혹은 p+형 불순물인 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제33항에 있어서,상기 도핑 레벨은 1020/cm3이하로 하되 저항값이 최소가 되도록 한 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제28항에 있어서,상기 SiO2산화막의 두께는 100nm 이하인 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- 제28항에 있어서,상기 게이트의 길이는 100nm 이하인 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터.
- (가) 그 상부에 두께 100 nm 이하 두께의 SiO2산화막이 형성된 실리콘 기판 상에 두께, 직경 및 간격이 10 nm 이하인 양자 도트들을 형성하는 단계;(나) 상기 양자 도트 및 SiO2층 상에 금속으로 소스 및 드레인을 형성하는 단계;(다) 상기 소스 및 드레인 사이의 상기 SiO2산화막 상에 상기 소스 및 드레인 보다 높은 절연체층을 형성하는 단계; 및(라) 상기 절연체층 상에 금속으로 게이트를 형성하는 단계;를포함하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 (가) 단계는,(가-1) 상기 SiO2산화막 상에 500 nm 이하 두께의 포토레지스트를 도포하는 서브 단계;(가-2) 상기 포토레지스트에 사진 필름을 이용하여 노광하는 서브 단계;(가-3) 상기 노광된 포토레지스트를 현상하는 서브 단계;(가-4) 10 nm 이하 두께의 금속 혹은 반도체를 물리적 혹은 화학 기상 증착법으로 증착하거나 혹은 도금하여 상기 현상된 포토레지스트의 홀에 양자 도트들을 형성시키는 서브 단계; 및(가-5) 상기 양자 도트들 만을 남기고 상기 양자 도트들 주변의 상기 포토레지스트를 제거하는 서브 단계;를포함하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제39항에 있어서,상기 (가-2) 서브 단계에서는 전자빔을 이용하여 10 nm 이하의 빔 스폿을 10 nm 이하의 간격을 두고 직접 묘화하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 (가) 단계는 전자 빔을 이용한 임프린트법으로 이루어지는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 (가) 단계 다음에 상기 양자 도트들을 산화로에서 산화시켜 상기 양자 도트들의 크기를 줄이는 단계를 더 포함하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 (나) 단계에서, 상기 소스 및 드레인은 상기 양자 도트 및 SiO2층 상에 상기 금속을 100 nm 두께 이하로 선택적으로 증착한 후 식각 공정을 이용하거나 혹은 리프트-오프 공정을 이용하여 형성하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제43항에 있어서,상기 금속은 물리적 혹은 화학 기상 증착법을 이용하거나 혹은 도금법을 이용하여 증착하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 (나) 단계에서, 상기 소스 및 드레인은 상기 양자 도트 및 SiO2층 상에 100 nm 두께 이하의 n+형 혹은 p+형 다결정 실리콘 혹은 n+형 혹은 p+형 반도체와 그 화합물을 증착한 후 식각 공정을 통하거나 혹은 리프트-오프 공정을 통해 일정 간격을 두고 형성하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제45항에 있어서,상기 다결정 실리콘은 이온 주입법 혹은 확산로를 이용하여 1020/cm3이하의 농도가 되도록 n+형 혹은 p+형 불순물을 도핑하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 양자 도트들은 직경, 두께 및 간격이 10nm 이하의 규격으로 10nm 정도의 간격을 갖도록 형성하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 소스와 드레인 사이의 간격은 100nm 이하로 형성하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제38항에 있어서,상기 (다) 단계에서 상기 절연체층은 물리적 혹은 화학적 기상 증착법으로 20nm 이하의 두께로 도포하는 것을 특징으로 하는 양자 도트를 이용한 단일 전자 트랜지스터의 제조 방법.
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