JPH09139491A

JPH09139491A - 単電子半導体装置及びその製造方法

Info

Publication number: JPH09139491A
Application number: JP29447595A
Authority: JP
Inventors: Yoshihisa Saito; 美寿齋藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-11-13
Filing date: 1995-11-13
Publication date: 1997-05-27

Abstract

(57)【要約】【課題】再現性よく作製することができる単電子素子
の製造方法及び単電子素子を提供する。【解決手段】砒素を含む化合物半導体層内に、電子が
トンネル現象によって伝搬することができる距離よりも
短い距離だけ離れて、少なくとも１本のある線に沿って
離散的に配列した砒素の微結晶体から構成された砒素微
結晶体列を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に１個または少数個の電子を操作
する単電子半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化に伴う問題が
表面化してきた。例えば、ゲート長、ゲート幅の微細化
に伴うショートチャネル効果、ナローチャネル効果や、
ゲート酸化膜の薄膜化に伴うゲートリーク電流の増大等
の問題である。これらの問題を解決するための研究がな
されている一方、これらの問題を有さない単電子素子の
研究が進んでいる。単電子素子は、１個または少数個の
電子を操作する素子であり、原理的に微細化に適してい
る。

【０００３】

【発明が解決しようとする課題】単電子素子において
は、少数の電子を操作するために、高度な微細加工技術
が必要とされる。単電子素子の動作温度と微細化度は相
互に関係し、動作温度を高くするためにはより高度な微
細加工を行う必要がある。現在の微細加工技術で作製し
た単電子素子の動作温度は、液化ヘリウム温度程度であ
る。

【０００４】室温で動作する単電子素子として、ポリシ
リコンのグレインを使ったものが報告されている。しか
し、この素子は、その作製において偶然性に依存してい
るため、再現性よく作製することが困難である。

【０００５】本発明の目的は、再現性よく作製すること
ができる単電子素子の製造方法及び単電子素子を提供す
ることである。

【０００６】

【課題を解決するための手段】本発明の一観点による
と、上面を有する基板の上に、ＧａＡｓ及びＩｎＧａＡ
ｓのうち少なくとも一方の材料からなる砒素含有層を、
砒素が化学量論的組成から決まる量よりも過剰に含まれ
るような成長温度条件で形成する工程と、前記砒素含有
層をパターニングする工程と、パターニングされた前記
砒素含有層を加熱して、該砒素含有層内に砒素が析出し
た砒素微結晶体を形成する工程とを有する半導体装置の
製造方法が提供される。

【０００７】１５０〜３００℃で成長させたＧａＡｓ層
もしくはＩｎＧａＡｓ層を熱処理すると、層内に砒素が
析出し砒素微結晶体が形成される。砒素微結晶体は、電
子を３次元的に閉じ込める量子ドットとして作用する。
熱処理前にＧａＡｓ層もしくはＩｎＧａＡｓ層をパター
ニングしておくと、パターンの側面近傍には砒素微結晶
体が形成されない。従って、パターニングすることによ
り、砒素微結晶体の面内の形成領域を制御することが可
能になる。

【０００８】本発明の他の観点によると、前記砒素含有
層を形成する工程が、２つのＡｌＧａＡｓ層の間に前記
砒素含有層が挟まれた積層構造を形成する工程を含む半
導体装置の製造方法が提供される。

【０００９】ＡｌＧａＡｓ層内には砒素微結晶体が形成
されない。従って、砒素含有層上下のＡｌＧａＡｓ層の
厚さを制御することにより、砒素微結晶体が形成される
厚さ方向の位置を制御することが可能になる。

【００１０】本発明の他の観点によると、前記パターニ
ングする工程が、前記砒素含有層をパターニングし、幅
５０〜１０００ｎｍの一方向に長い形状を含むパターン
を形成する半導体装置の製造方法が提供される。

【００１１】砒素微結晶体列を一方向に長いパターンの
中心線に沿ってほぼ線状に配列させることが可能にな
る。本発明の他の観点によると、前記パターニングする
工程が、前記砒素含有層からなる網目状のパターンを形
成する半導体装置の製造方法が提供される。

【００１２】砒素微結晶体列の網目状パターンの分岐点
において、電子の伝搬方向が変化する。変化の方向は砒
素微結晶体間の間隔等によって決定されると考えられ
る。また、分岐点に複数の電子が同時に流入すると、電
子同士が影響を及ぼしあって、単独に流入した場合とは
異なる方向に電子が伝搬すると考えられる。網目状パタ
ーンの端部を入出力端子とし、入力信号を与える入力端
子の組み合わせを変化させることによって、電子を流入
させる砒素微結晶体列の組み合わせが変化すると、電子
を出力する砒素微結晶体列の組み合わせが入力側の組み
合わせに応じて変化する。このため、分岐を有する砒素
微結晶体列を、複数の入出力端子を有する演算回路とし
て使用することが可能になる。

【００１３】本発明の他の観点によると、前記砒素含有
層を形成する工程が、前記砒素含有層と他の層とを交互
に積層して超格子構造を形成する工程を含み、前記パタ
ーニングする工程が、前記超格子構造を部分的にエッチ
ングして該超格子構造からなるメサ構造体を形成する工
程を含む半導体装置の製造方法が提供される。

【００１４】砒素微結晶体が、メサ構造体の中心に基板
法線方向に配列する。超格子構造の各層の厚さを制御す
ることにより、砒素微結晶体の配列ピッチを制御するこ
とが可能になる。

【００１５】本発明の他の観点によると、砒素を含む化
合物半導体層内に、電子がトンネル現象によって伝搬す
ることができる距離よりも短い距離だけ離れて、該化合
物半導体層の面内方向に延在する少なくとも１本のある
線に沿って離散的に配列した砒素の微結晶体から構成さ
れた砒素微結晶体列と、前記砒素微結晶体列の両端にそ
れぞれ形成された電極と、前記砒素微結晶体列の中間部
に、該砒素微結晶体列から離隔して配置され、該砒素微
結晶体列を構成する少なくとも１つの砒素微結晶体の電
位を変化させるゲート電極とを有する半導体装置が提供
される。

【００１６】電子が、砒素の微結晶体間をトンネル現象
により伝搬するため、砒素微結晶体列が電子伝搬路とし
て作用する。また、砒素微結晶体の大きさが量子サイズ
であれば、砒素微結晶体中のエネルギ準位が分離するた
め、１個の砒素微結晶体中に、伝導帯の底近傍のエネル
ギを有する電子が１個または少数個しか存在できない。
砒素微結晶体の容量が小さければ、クーロンブロッケー
ド効果が顕著になり、電子の伝搬が単電子単位または少
数個の電子単位になる。このため、砒素微結晶体列から
なる電子伝搬路を伝搬する１個または少数個の電子を制
御することが可能になる。

【００１７】ゲート電極に電圧を印加して砒素微結晶体
の電位を変化させることにより、砒素微結晶体列を流れ
る電流を制御することができる。本発明の他の観点によ
ると、前記砒素微結晶体列が分岐を有し、前記ゲート電
極が、前記砒素微結晶体列の分岐点近傍の砒素の微結晶
体の電位を変化させるように分岐点近傍に配置されてい
る半導体装置が提供される。

【００１８】本発明の他の観点によると、前記砒素微結
晶体列が、前記化合物半導体層の面内で格子状形状に配
置され、前記ゲート電極が、前記格子状形状の各交点の
上を、前記砒素微結晶体列と交わる方向に通過し、さら
に、前記格子状形状の各交点の上を、前記砒素微結晶体
列及び前記ゲート電極と交わる方向に通過し、各交点近
傍の砒素微結晶体の電位を変化させる他のゲート電極を
有する半導体装置が提供される。

【００１９】ゲート電極に電圧を印加して分岐点近傍の
砒素微結晶体の電位を制御することにより、分岐点にお
ける電子の伝搬方向を変化させることができると考えら
れる。電圧を印加するゲート電極の組み合わせを種々変
化させることにより、所望の演算を行わせることが可能
になる。

【００２０】

【発明の実施の形態】図１及び図２を参照して、本発明
の第１の実施例による単電子素子の製造方法及び単電子
素子の特性を説明する。

【００２１】図１（Ａ）に示すように、（１００）面が
表出したＧａＡｓ基板の表面上に、原料として固体ガリ
ウム及び固体砒素を用い、成長温度を６００℃として、
分子線エピタキシ（ＭＢＥ）により厚さ３００ｎｍの真
性ＧａＡｓバッファ層２を形成する。ＧａＡｓバッファ
層２の上に、成長温度を２００℃として、ＭＢＥにより
厚さ８０ｎｍの不純物を含まないＧａＡｓ層３を形成す
る。

【００２２】次に、ＧａＡｓ層３の表面上に幅１５０ｎ
ｍの細線状形状のレジストパターンを形成する。このレ
ジストパターンをマスクとし、リン酸系のエッチャント
を用いてＧａＡｓ層３をエッチングする。時間制御によ
り、ＧａＡｓバッファ層２が露出した時点でエッチング
を停止し、レジストパターンを除去する。

【００２３】図１（Ｂ）は、ＧａＡｓ層３のエッチング
後の基板の平面図を示す。図１（Ｂ）に示すような細線
状形状のＧａＡｓ細線３ａが形成される。ＧａＡｓ層３
がエッチングによりアンダーエッチされるため、ＧａＡ
ｓ細線３ａの幅は約１４０ｎｍになる。

【００２４】窒素雰囲気中で、温度約７００℃の熱処理
を行う。２００℃程度の低温で成長させたＧａＡｓ層中
には、砒素が化学量論的組成から決まる量よりも過剰に
取り込まれている。これを７００℃程度の比較的高温で
熱処理すると、ＧａＡｓ層中に砒素が析出し砒素の微結
晶体が形成されることが知られている。なお、図１
（Ａ）ではＧａＡｓ層３の成長温度を２００℃とした
が、砒素が化学量論的組成から決まる量よりも過剰に取
り込まれる条件、例えば１５０℃〜３００℃としてもよ
い。

【００２５】図１（Ｃ）及び図１（Ｄ）は、それぞれ熱
処理後の図１（Ｂ）の一点鎖線Ｃ１−Ｃ１及びＤ１−Ｄ
１における断面図を示す。図１（Ｃ）に示すように、Ｇ
ａＡｓ細線３ａの厚さ方向に関してＧａＡｓバッファ層
２に近い領域に、離散的に砒素の微結晶体４が形成され
る。

【００２６】また、図１（Ｄ）に示すように、砒素の微
結晶体４は、ＧａＡｓ細線３ａの幅方向に関してほぼ中
央に形成される。すなわち、砒素の微結晶体４はＧａＡ
ｓ細線３ａの露出した上面及び側面近傍には形成され
ず、上面及び側面から深い領域に形成される。断面を走
査型電子顕微鏡で観察したところ、微結晶体４の直径は
約８ｎｍ、配列のピッチは約２０〜３０ｎｍであった。

【００２７】表面近傍に砒素の微結晶体が形成されない
のは、熱処理中に表面近傍の過剰な砒素が表面から蒸発
するためと考えられる。低温成長したＧａＡｓ層をその
まま熱処理すると、砒素の微結晶体が形成される位置
が、層の深さ方向に関してほぼ揃うが、面内方向に関し
てはランダムになる。図１（Ｂ）に示すように、熱処理
前にＧａＡｓ層を細線状にパターニングしておくことに
より、砒素の微結晶体４をＧａＡｓ細線３ａの中央線に
沿って配列させることができる。

【００２８】図１（Ｅ）に示すように、ＧａＡｓ細線３
ａの両端近傍の上面を含む領域に、リフトオフにより、
厚さ２０ｎｍのＡｕＧｅ層と厚さ３００ｎｍのＡｕ層の
積層からなる電極５Ａ及び５Ｂを形成する。温度４５０
℃の熱処理を行って電極とＧａＡｓ細線３ａの両端近傍
とを合金化し、合金領域６Ａ及び６Ｂを形成する。合金
領域６Ａ及び６Ｂは、ＧａＡｓ細線３ａの両端近傍の砒
素の微結晶体４を包含する。このようにして、２つの合
金領域６Ａ及び６Ｂの間にほぼ線状に配列した砒素の微
結晶体４からなる砒素微結晶体列が形成される。

【００２９】次に、ＧａＡｓ細線３ａの長さ方向の中間
位置に、幅方向の溝を形成する。この溝は、例えば電子
ビーム露光を用いたリソグラフィと、エッチングガスと
してＣＦ₄を用いたドライエッチングにより形成する。
この溝の底面と砒素微結晶体４との距離が約３０ｎｍと
なるように、時間制御によりエッチングを停止する。次
に、リフトオフを用いて、この溝を埋める厚さ２００ｎ
ｍのＡｌゲート電極７を形成する。Ａｌゲート電極７は
ＧａＡｓ３ａにショットキ接触する。

【００３０】ＧａＡｓ細線３ａの長さ方向に関するＡｌ
ゲート電極７の長さが約３０ｎｍであるため、Ａｌゲー
ト電極７の直下に、砒素の微結晶体４が１〜２個存在す
る。Ａｌゲート電極７に電圧を印加することにより、Ａ
ｌゲート電極７直下の砒素の微結晶体４の電位を変動さ
せることができる。

【００３１】砒素の微結晶体４は、その周囲よりも電子
に対するポテンシャルが低いため、電子が微結晶体４内
にのみ閉じ込められる。しかし、相互に隣接する砒素の
微結晶体４の間隔が約１２〜２２ｎｍであるため、トン
ネル現象により電子が微結晶体間を伝搬する。すなわ
ち、砒素微結晶体列は電子伝導路として作用する。

【００３２】図２（Ａ）に示すように、電極５Ａと５Ｂ
間に電圧Ｖdsを印加すると、砒素微結晶体列を通って電
極５Ａ側から電極５Ｂ側に電子が伝搬する。ゲート電極
７に電圧Ｖgsを印加すると、ゲート電極７直下の砒素微
結晶体４の電位が変動し、電子のクーロンエネルギによ
るエネルギ準位も変動する。ゲート電極７直下の砒素微
結晶体中のエネルギ準位とその両側の砒素微結晶体中の
クーロンエネルギによるエネルギ準位が整合していれば
トンネル電流が流れるが、整合していない場合はクーロ
ンブロッケードによりトンネル電流が流れない。

【００３３】図２（Ｂ）は、電圧Ｖgsと砒素微結晶体列
を流れる電流Ｉd との関係を示す。横軸は電圧Ｖgsを、
縦軸は電流Ｉd を共に任意目盛りで表す。砒素微結晶体
のエネルギ準位が整合している場合は電流Ｉd が流れ、
整合していない場合は電流Ｉd が流れなくなる。このた
め、電圧Ｖgsの変化に対して電流Ｉd のピークが離散的
に現れる。ピーク間の電圧差は、約２００ｍＶである。
このようにして、少数個の電子の移動を制御できる３端
子素子を得ることができる。

【００３４】図３は、第１の実施例の変形例によるＧａ
Ａｓ細線を含む積層構造の断面を示す。図３は、第１の
実施例における図１（Ｃ）の工程に対応する基板の断面
図を示す。図１（Ｃ）では、ＧａＡｓバッファ層２の上
に低温成長したＧａＡｓ層が形成されている場合を示し
たが、図３では、ＧａＡｓバッファ層２の上に、厚さ２
０ｎｍのノンドープＡｌＧａＡｓ層１０、厚さ１０ｎｍ
のノンドープＧａＡｓ層１１、厚さ６０ｎｍのノンドー
プＡｌＧａＡｓ層１２、及び厚さ５ｎｍのＧａＡｓキャ
ップ層１３がこの順番に積層されている。これらの層
は、ＭＢＥにより成長温度を約２００℃として形成され
る。ＡｌＧａＡｓ層１０からＧａＡｓキャップ層１３ま
での積層構造を図１（Ｂ）と同様の細線形状にパターニ
ングする。

【００３５】積層構造をパターニングした後、窒素雰囲
気中で約７５０℃の熱処理を行う。砒素の微結晶体１４
が、ＧａＡｓ層１１内にのみ形成され、ＡｌＧａＡｓ層
１０及び１２内には形成されない。なお、ＧａＡｓキャ
ップ層１３の膜厚が薄いため、ＧａＡｓキャップ層１３
内の砒素は熱処理中に表面から蒸発する。このため、Ｇ
ａＡｓキャップ層１３内には、砒素の微結晶体が形成さ
れない。

【００３６】図１（Ｃ）に示す第１の実施例の場合に
は、砒素の微結晶体４が、厚さ８０ｎｍのＧａＡｓ層３
の露出した表面からある深さの所に集中して形成される
が、その深さ方向の位置のばらつきを抑制するためにプ
ロセス条件を厳密に制御する必要がある。これに対し、
図３に示す変形例の場合には、砒素の微結晶体１４が厚
さ１０ｎｍの薄いＧａＡｓ層１１内に形成されるため、
深さ方向の位置のばらつきを抑制することができる。

【００３７】熱処理後、図１（Ｅ）と同様に、砒素微結
晶体列の両端に電極を形成し、中央部にゲート電極を形
成して３端子素子を作製する。次に、図４〜図６を参照
して、本発明の第２の実施例を説明する。

【００３８】図４（Ａ）に示すように、（１００）面が
表出したＧａＡｓ基板２０の表面上に、原料として固体
ガリウム及び固体砒素を用い、成長温度を６００℃とし
て、ＭＢＥにより厚さ３００ｎｍの真性ＧａＡｓバッフ
ァ層２１を形成する。ＧａＡｓバッファ層２１の上に、
厚さ１００ｎｍのＳｉドープｎ型ＧａＡｓ層２２を、成
長温度を６００℃として、ＭＢＥにより形成する。

【００３９】ｎ型ＧａＡｓ層２２の上に、厚さ５ｎｍの
ＡｌＧａＡｓ層２３と厚さ１０ｎｍのＧａＡｓ層２４と
を交互に積層し、例えば６層のＡｌＧａＡｓ層２３と５
層のＧａＡｓ層２４からなる超格子構造２５を形成す
る。超格子構造２５を構成する各層は、ＭＢＥにより成
長温度を約２００℃として形成する。

【００４０】超格子構造２５の上に厚さ２００ｎｍのＳ
ｉＯ₂層２６を形成する。次に、ＳｉＯ₂層２６の表面
上に直径１５０ｎｍの円形のレジストパターンを形成す
る。このレジストパターンをマスクとし、ＳｉＯ₂層２
６をエッチングする。レジストパターンを除去しＳｉＯ
₂層２６をマスクとして、ＣＦ₄を用いたリアクティブ
イオンエッチング（ＲＩＥ）により超格子構造２５をエ
ッチングする。時間制御により、ｎ型ＧａＡｓ層２２が
露出した時点でエッチングを停止する。

【００４１】図４（Ｂ）は、ＳｉＯ₂層２６と超格子構
造２５のエッチング後の基板の平面図を示す。図４
（Ｂ）に示すような円柱状のメサ構造体２７が形成され
る。超格子構造２５がエッチングによりアンダーエッチ
されるため、メサ構造体２７の直径は約１２０ｎｍにな
る。窒素雰囲気中で、温度約７５０℃の熱処理を行う。

【００４２】図４（Ｃ）は、熱処理後の図４（Ｂ）の一
点鎖線Ｃ４−Ｃ４における断面図を示す。図４（Ｃ）に
示すように、ＧａＡｓ層２４内のほぼ中央部に直径約７
ｎｍの砒素の微結晶体２８が形成される。このように、
砒素の微結晶体２８を積層構造の厚さ方向に沿って線状
に配列させることができる。また、超格子構造２５の繰
り返し周期を制御することにより、砒素の微結晶体の配
列ピッチを制御することが可能である。

【００４３】図５（Ａ）に示すように、ｎ型ＧａＡｓ層
２２の表面上のメサ構造体２７の近傍に、リフトオフに
より厚さ２０ｎｍのＡｕＧｅ層と厚さ１５０ｎｍのＡｕ
層からなる電極２９を形成する。温度４５０℃の熱処理
により合金化を行い、合金領域３０を形成する。溶媒に
溶かしたポリイミドを基板上にスピンコートし、ベーキ
ングを行って、ポリイミド膜３１を形成する。

【００４４】次に、エッチングガスとしてＣＦ₄とＯ₂
を用いたＲＩＥにより、ポリイミド膜３１をエッチバッ
クし、ＳｉＯ₂層２６の上面を露出させる。ＳｉＯ₂層
２６をエッチングし、超格子構造２５の上面を露出させ
る。電極２９は、図には示さない他の領域で、ポリイミ
ド膜３１に設けられたコンタクトホールを介して露出さ
れる。

【００４５】図５（Ｂ）に示すように、露出した超格子
構造２５の上面を含む領域に厚さ３００ｎｍのＡｌ層を
堆積し、パターニングしてＡｌ電極３２を形成する。電
極２９に接続される上層配線も同時に形成する。このよ
うにして、砒素の微結晶体が線状に配列した２端子素子
を得ることができる。

【００４６】図６は、図５（Ｂ）の２端子素子の電流電
圧特性を示す。横軸は電圧を、縦軸は電流をともに任意
目盛りで表す。図６に示すように、電圧を増加させると
電流が階段状に増加する。ステップの幅は約３０ｍＶ、
高さは約２ｎＡである。

【００４７】次に、図７及び図８を参照して、本発明の
第３の実施例を説明する。第２の実施例と同様に、図４
（Ｃ）に示すメサ構造体２７を形成する。図７（Ａ）に
示すように、ｎ型ＧａＡｓ層２２の露出した表面上にノ
ンドープＡｌＧａＡｓ層４０を、下から３層目のＡｌＧ
ａＡｓ層２３の上面よりもやや低い高さまで成長させ
る。ＡｌＧａＡｓ層４０の表面上に厚さ１２ｎｍのｐ型
ＧａＡｓ層４１を成長させ、その上にＡｌＧａＡｓ層４
２を成長させてメサ構造体２７を覆う。ＡｌＧａＡｓ層
４０、４２及びｐ型ＧａＡｓ層４１は、例えば有機金属
化学気相成長（ＭＯＣＶＤ）もしくはＭＢＥ等により、
メサ構造体２７の側面に成長しない条件で形成する。

【００４８】ＡｌＧａＡｓ層４２をエッチバックして、
ＳｉＯ₂層２６の上面を露出させる。ＳｉＯ₂層２６を
エッチングして、超格子構造２５の上面を露出させる。
図７（Ｂ）に示すように、超格子構造２５の上面を含む
領域に厚さ２０ｎｍのＡｕＧｅ層と厚さ１５０ｎｍのＡ
ｕ層の積層からなる電極４３を形成する。

【００４９】図８に示すように、ＡｌＧａＡｓ層４２に
ｐ型ＧａＡｓ層４１の上面を露出させるコンタクトホー
ル４４を形成し、コンタクトホール４４を埋めるように
ＡｕＧｅ層とＧｅ層の積層からなる電極４５を形成す
る。

【００５０】次に、ＡｌＧａＡｓ層４０、４２及びｐ型
ＧａＡｓ層４１の３層を貫通するコンタクトホール４７
を形成する。コンタクトホール４７の内周面にサイドウ
ォール絶縁体４８を形成する。サイドウォール絶縁体４
８は、基板表面に等方的にＳｉＯ₂膜を堆積し、ＲＩＥ
等の異方性エッチングによりこのＳｉＯ₂膜をエッチン
グして形成する。

【００５１】コンタクトホール４７内を埋めるようにＡ
ｕＧｅ層とＧｅ層の積層からなる電極４９を形成する。
温度４５０℃の熱処理により合金化を行い、合金領域４
６及び５０を形成する。

【００５２】図８に示す３端子素子においては、電極４
９に接続されたｎ型ＧａＡｓ層２２と電極４３が電流端
子となり、電極４５に接続されたｐ型ＧａＡｓ層４１が
ゲート電極となる。この３端子素子は、図２に示す第１
の実施例による３端子素子と同様の特性を示すであろ
う。

【００５３】第３の実施例による３端子素子において
は、砒素の微結晶体の配列ピッチをほぼ一定に制御で
き、ゲート電極の作用をほぼ１個の砒素微結晶体に対し
て及ぼすことができるため、より良好な特性を得ること
が可能になるであろう。

【００５４】図９は、図６に示す特性を有する２端子素
子の電子回路への適用例を示す。図９（Ａ）に示すよう
に、２端子素子６０と抵抗Ｒの直列回路の両端に、可変
電圧Ｖinが印加されている。２端子素子６０の両端の電
圧が出力電圧Ｖout として取り出される。

【００５５】図９（Ｂ）は、入力電圧Ｖinと出力電圧Ｖ
out との関係を示す。２端子素子６０が、図６のグラフ
の水平な領域で動作している期間は、入力電圧Ｖinの増
加分がすべて２端子素子６０に印加されるため、入力電
圧Ｖinの増加とともに出力電圧Ｖout も増加する。２端
子素子６０が、図６のグラフの垂直な領域で動作してい
る期間は、入力電圧Ｖinが増加しても２端子素子６０の
両端の電圧は変化せず、電圧増加分は抵抗Ｒに印加され
る。

【００５６】このため、入力電圧Ｖinを徐々に増加させ
ると、図９（Ｂ）に示すように、出力電圧Ｖout がほぼ
線型に増加する部分とほぼ一定の部分とが交互に現れ
る。このため、図９（Ａ）に示す回路は、アナログ入力
電圧を多値のディジタル出力電圧に変換することができ
る。

【００５７】図１０は、図２（Ｂ）に示す特性を有する
３端子素子の電子回路への適用例を示す。図１０（Ａ）
に示すように、３端子素子６１の電流端子がそれぞれ電
源線Ｖ_CCと接地線に接続されている。３端子素子６１の
ゲート電極に周期Ｔの鋸波形を有する入力電圧Ｖgsが印
加され、３端子素子の電流端子間に電流Ｉd が流れる。

【００５８】図１０（Ｂ）は、入力電圧Ｖgsと電流Ｉd
との関係を示す。図２（Ｂ）に示す３端子素子の特性と
同一の特性である。ゲート電極に印加する電圧の振幅Ｖ
ppを、図１０（Ｂ）に示す電流Ｉd のピーク間の電圧の
２倍とする。

【００５９】図１０（Ｃ）は、入力電圧Ｖgsと電流Ｉd
の波形を示す。入力電圧Ｖgsが１周期分振動する間に、
電流Ｉd が４周期分振動する。このように、３端子素子
を用いて容易にてい倍器を作製することができる。

【００６０】図１１は、本発明の第４の実施例による単
電子素子の概略平面図を示す。第１の実施例の図１
（Ｂ）に示すＧａＡｓ細線３ａを形成する工程におい
て、ＧａＡｓ細線３ａを形成する代わりに、分岐を有す
る複数のＧａＡｓ細線から構成されるＧａＡｓ細線網７
０を形成する。図１（Ｅ）に示す電極５Ａ、５Ｂを形成
する工程において、ＧａＡｓ細線網７０の複数の端部に
電極５Ａ、５Ｂと同一構造の電極７１ａ〜７１ｑを形成
する。第４の実施例においては、図１（Ｅ）に示すゲー
ト電極７を形成しない。その他の工程は、図１に示す第
１の実施例と同様である。図１１には現れないが、Ｇａ
Ａｓ細線網７０の中心線に沿って形成された砒素微結晶
体列が網目状に繋がった砒素微結晶体網が形成される。

【００６１】次に、図１２を参照して、砒素微結晶体網
を電子が伝搬する様子の一例を説明する。図１２（Ａ）
に示すように、砒素微結晶体列８０〜８３が一点で連結
している。砒素微結晶体列８１から連結点に向かって電
子が伝搬してきた場合、連結点において、電子は最もト
ンネル現象を起こしやすい砒素微結晶体列に伝搬する。
図１２（Ａ）では、電子が砒素微結晶体列８２に伝搬し
た場合を示す。

【００６２】図１２（Ｂ）に示すように、砒素微結晶体
列８０と８１から同時に電子が伝搬してきた場合には、
連結点において電子同士が影響を及ぼしあって、砒素微
結晶体列８０及び８１から単独で電子が伝搬してきた場
合とは異なる経路に伝搬する。図１２（Ｂ）では、砒素
微結晶体列８０及び８１から伝搬してきた電子が、それ
ぞれ砒素微結晶体列８２及び８３に伝搬した場合を示
す。

【００６３】従って、図１１に示す砒素微結晶体網にお
いて、電極７１ａ〜７１ｈを入力端子とし、電極７１ｉ
〜７１ｑを出力端子とした場合に、一部の入力端子から
電子を入力すると、電子を入力した入力端子の組み合わ
せに特有の出力端子から電子が出力される。すなわち、
図１１の砒素微結晶体網は、ある入力に対して固有のあ
る出力を持った演算回路として作用する。なお、どのよ
うな出力が得られるかは、砒素微結晶体の配列ピッチ等
によって決定されるため、実際に作製された砒素微結晶
体網の特性を個々に測定して入力と出力の関係を求める
必要がある。

【００６４】図１３は、本発明の第５の実施例による単
電子素子の一部の概略平面図及び制御回路を示す。Ｇａ
Ａｓ細線が格子状に配置されたＧａＡｓ細線網９０が形
成されている。図には現れないがＧａＡｓ細線網９０を
構成する各ＧａＡｓ細線の中心線に沿って砒素微結晶体
が配列し、格子状の砒素微結晶体網が形成されている。
各ＧａＡｓ細線の端部には、入出力端子となる電極９１
が形成されている。ＧａＡｓ細線網９０の各格子点を、
図の左上から右下に通過する複数の第１ゲート電極９
２、及び各格子点を、図の右上から左下に通過する複数
の第２ゲート電極９３が配置されている。

【００６５】図１４は、図１３に示すＧａＡｓ細線網９
０の各格子点を含み、第２ゲート電極９３に沿った切断
面における断面図を示す。ＧａＡｓバッファ層９６の表
面上に、ＧａＡｓ細線網９０が形成されている。ＧａＡ
ｓ細線網９０の内部に、砒素微結晶体９５が形成されて
いる。

【００６６】ＧａＡｓ細線網９０の上面上に、第１ゲー
ト電極９２が形成されている。第１ゲート電極９２は、
紙面に垂直な方向に延在する。第１ゲート電極９２を覆
うようにＳｉＯ₂膜９４が形成されている。ＳｉＯ₂膜
９４は、例えば、ターゲットとしてＳｉＯ₂を用いたス
パッタリングにより形成されたＳｉＯ₂膜をパターニン
グして形成される。

【００６７】ＧａＡｓ細線網９０及びＳｉＯ₂膜９４の
格子点近傍領域を跨いで、図の横方向に延在する第２ゲ
ート電極９３が形成されている。第２ゲート電極９３に
電圧を印加すると、ＧａＡｓ細線網９０の側面から内部
に電界が進入し、砒素微結晶体９５の電位を変化させ
る。なお、第１ゲート電極９２に電圧を印加した場合に
は、ＧａＡｓ細線網９０の上面及び図１３には現れない
側面から内部に電界が進入し、砒素微結晶体９５の電位
を変化させる。

【００６８】ＧａＡｓバッファ層９６は、半絶縁性Ｇａ
Ａｓ基板１２０の上に形成された厚さ５００ｎｍの真性
ＧａＡｓチャネル層１２１、厚さ１０ｎｍの真性ＡｌＧ
ａＡｓスペーサ層１２２、厚さ４０ｎｍのｎ型ＡｌＧａ
Ａｓ電子供給層１２３、及び厚さ２０ｎｍのｎ型ＧａＡ
ｓコンタクト層１２４がこの順番に形成された積層構造
の上に形成されている。

【００６９】ｎ型ＡｌＧａＡｓ電子供給層１２３及びｎ
型ＧａＡｓコンタクト層１２４の不純物濃度は、例えば
共に１×１０¹⁸ｃｍ^-3である。また、真性ＧａＡｓチャ
ネル層１２１からＧａＡｓバッファ層９６までの各層
は、例えば成長温度６００℃程度の比較的高温で、ＭＢ
Ｅにより形成される。

【００７０】このように、ＧａＡｓバッファ層９６の下
層に、真性ＧａＡｓチャネル層１２１からｎ型ＧａＡｓ
コンタクト層１２４までの積層構造を形成することによ
り、ＧａＡｓ細線網９０と同一の基板内にＨＥＭＴを作
製することが可能になる。

【００７１】図１３に戻って、複数の第１ゲート電極９
２は、それぞれラッチ回路１０１及びＭＥＳＦＥＴ１０
２を介して、電圧印加線１０３に接続されている。ＭＥ
ＳＦＥＴ１０２のゲート電極は、デコーダ回路１０４の
出力端子に接続されている。デコーダ回路１０４は、外
部から与えられる制御信号により、所定のＭＥＳＦＥＴ
１０２を導通状態にする。ラッチ回路１０１、ＭＥＳＦ
ＥＴ１０２、デコーダ回路１０４は、例えば図１４に示
す真性ＧａＡｓチャネル層１２１からｎ型ＧａＡｓコン
タクト層１２４までの積層構造内に作製されたＨＥＭＴ
により構成される。

【００７２】電圧印加線１０３をハイレベルにして、所
望のＭＥＳＦＥＴ１０２を導通状態にすると、ＭＥＳＦ
ＥＴ１０２に対応するラッチ回路１０１がハイレベル状
態をラッチし、対応する第１ゲート電極９２がハイレベ
ルになる。逆に、電圧印加線１０３をローレベルにし
て、所望のＭＥＳＦＥＴ１０２を導通状態にすると、Ｍ
ＥＳＦＥＴ１０２に対応するラッチ回路１０１がローレ
ベル状態をラッチし、対応する第１ゲート電極９２がロ
ーレベルになる。

【００７３】複数の第２ゲート電極９３も同様に、それ
ぞれラッチ回路１１１及びＭＥＳＦＥＴ１１２を介して
電圧印加線１１３に接続されている。ＭＥＳＦＥＴ１１
２は、デコーダ回路１１４によって制御される。

【００７４】複数の第１ゲート電極９２と第２ゲート電
極９３から適当に選択されたゲート電極をハイレベルに
することにより、所定の格子点近傍の砒素微結晶体の電
位を変化させることができる。砒素微結晶体の電位が変
化することにより、電子の伝搬特性が影響を受け、電子
の進行方向が変化する。

【００７５】ハイレベルにするゲート電極の組み合わせ
及び入出力端子として使用する電極９１の組み合わせを
種々変化させて、入出力特性を測定し、所望の入出力特
性が得られるゲート電極９２、９３及び電極９１の組み
合わせを見つけることにより、所望の演算を行わせるこ
とが可能になる。

【００７６】上記第１〜第５の実施例では、低温成長さ
せたＧａＡｓ層中に砒素微結晶体を形成する場合を説明
したが、低温成長後の熱処理により砒素が析出する性質
を有する材料であれば、ＧａＡｓ層の代わりにその他の
材料からなる砒素含有層を使用してもよい。例えば、Ｉ
ｎＧａＡｓ層を用いてもよい。

【００７７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
砒素微結晶体を線状に配列させた単電子素子を作製する
ことができる。

【図面の簡単な説明】

【図１】第１の実施例による単電子素子の製造方法を説
明するための、積層構造及び単電子素子の断面図、及び
基板の平面図である。

【図２】第１の実施例による単電子素子の動作特性を説
明するための、単電子素子の断面図と回路図、及び電流
電圧特性を示すグラフである。

【図３】第１の実施例の変形例による単電子素子の積層
構造の断面図である。

【図４】第２の実施例による単電子素子の製造方法を説
明するための、積層構造の断面図及び基板の平面図であ
る。

【図５】第２の実施例による単電子素子の製造方法を説
明するための、積層構造及び単電子素子の断面図であ
る。

【図６】第２の実施例による単電子素子の電流電圧特性
を示すグラフである。

【図７】第３の実施例による単電子素子の製造方法を説
明するための、積層構造の断面図である。

【図８】第３の実施例による単電子素子の断面図であ
る。

【図９】２端子素子の電子回路への適用例を示す回路
図、及び入出力特性を示すグラフである。

【図１０】３端子素子の電子回路への適用例を示す回路
図、及び入出力特性と入出力波形を示すグラフである。

【図１１】第４の実施例による単電子素子の概略平面図
である。

【図１２】第４の実施例による単電子素子における電子
の伝搬の様子を説明するための概念図である。

【図１３】第５の実施例による単電子素子の概略平面図
及び回路図である。

【図１４】第５の実施例による単電子素子の部分断面図
である。

【符号の説明】

１、２０ＧａＡｓ基板２、２１ＧａＡｓバッファ層３、１１、２４低温成長ＧａＡｓ層３ａＧａＡｓ細線４、１４、２８砒素微結晶体５Ａ、５Ｂ、２９、３２、４３、４５、４９、７１ａ〜
７１ｑ、９１電極６Ａ、６Ｂ、３０、４６、５０合金領域７ゲート電極１０、１２、２３低温成長ＡｌＧａＡｓ層１３ＧａＡｓキャップ層２２ｎ型ＧａＡｓ層２５超格子構造２６ＳｉＯ₂層２７メサ構造体３１ポリイミド膜４０、４２ノンドープＡｌＧａＡｓ層４１ｐ型ＧａＡｓ層４４、４７コンタクトホール４８サイドウォール絶縁体６０２端子素子６１３端子素子７０、９０ＧａＡｓ細線網８０、８１、８２、８３砒素微結晶体列９２第１ゲート電極９３第２ゲート電極１０１、１１１ラッチ回路１０２、１１２ＭＥＳＦＥＴ１０３、１１３電圧印加線１０４、１１４デコーダ回路１２０半絶縁性ＧａＡｓ基板１２１真性ＧａＡｓチャネル層１２２真性ＡｌＧａＡｓスペーサ層１２３ｎ型ＡｌＧａＡｓ電子供給層１２４ｎ型ＧａＡｓコンタクト層

Claims

【特許請求の範囲】

【請求項１】上面を有する基板の上に、ＧａＡｓ及び
ＩｎＧａＡｓのうち少なくとも一方の材料からなる砒素
含有層を、砒素が化学量論的組成から決まる量よりも過
剰に含まれるような成長温度条件で形成する工程と、前記砒素含有層をパターニングする工程と、パターニングされた前記砒素含有層を加熱して、該砒素
含有層内に砒素が析出した砒素微結晶体を形成する工程
とを有する半導体装置の製造方法。
【請求項２】前記砒素含有層を形成する工程が、２つ
のＡｌＧａＡｓ層の間に前記砒素含有層が挟まれた積層
構造を形成する工程を含む請求項１に記載の半導体装置
の製造方法。
【請求項３】前記パターニングする工程が、前記砒素
含有層をパターニングし、幅５０〜１０００ｎｍの一方
向に長い形状を含むパターンを形成する請求項１または
２に記載の半導体装置の製造方法。
【請求項４】前記パターニングする工程が、前記砒素
含有層からなる網目状のパターンを形成する請求項３に
記載の半導体装置の製造方法。
【請求項５】前記砒素含有層を形成する工程が、前記
砒素含有層と他の層とを交互に積層して超格子構造を形
成する工程を含み、前記パターニングする工程が、前記超格子構造を部分的
にエッチングして該超格子構造からなるメサ構造体を形
成する工程を含む請求項１に記載の半導体装置の製造方
法。
【請求項６】砒素を含む化合物半導体層内に、電子が
トンネル現象によって伝搬することができる距離よりも
短い距離だけ離れて、該化合物半導体層の面内方向に延
在する少なくとも１本のある線に沿って離散的に配列し
た砒素の微結晶体から構成された砒素微結晶体列と、前記砒素微結晶体列の両端にそれぞれ形成された電極
と、前記砒素微結晶体列の中間部に、該砒素微結晶体列から
離隔して配置され、該砒素微結晶体列を構成する少なく
とも１つの砒素微結晶体の電位を変化させるゲート電極
とを有する半導体装置。
【請求項７】前記砒素微結晶体列が分岐を有し、前記ゲート電極が、前記砒素微結晶体列の分岐点近傍の
砒素の微結晶体の電位を変化させるように分岐点近傍に
配置されている請求項６に記載の半導体装置。
【請求項８】前記砒素微結晶体列が、前記化合物半導
体層の面内で格子状形状に配置され、前記ゲート電極が、前記格子状形状の各交点の上を、前
記砒素微結晶体列と交わる方向に通過し、さらに、前記格子状形状の各交点の上を、前記砒素微結
晶体列及び前記ゲート電極と交わる方向に通過し、各交
点近傍の砒素微結晶体の電位を変化させる他のゲート電
極を有する請求項７に記載の半導体装置。